JP2002544738A - 多重経路非同期伝送モードスイッチのセルシーケンスを復元するための装置及び方法 - Google Patents
多重経路非同期伝送モードスイッチのセルシーケンスを復元するための装置及び方法Info
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Abstract
(57)【要約】
セル再シーケンサは、同じVC（virtual channel）に属するセルのみを記憶する論理キュー（per‐VC logical queue）を用いることによって、多重経路非同期伝送モードスイッチ（multipath ATM switches）のセルシーケンスを復元する。再シーケンサはその処理時間を従来の再シーケンサメカニズムの値に比べてより小さい値に短縮することができる。また、このような再シーケンサはVCの全てのピーク率に適用することができ、出力セルの選択のためにどんな仲裁機能も必要としない。再シーケンサはRAMバッファ、CAM/RAMテーブル、制御器などを必要とする。
Description
【０００１】 （技術分野） 本発明は、非同期伝送モード（Asynchronous Transfer Mode：ATM）スイッチ
のセルシーケンスを復元するための装置及び方法に関し、特に、同じVC（virtua
l channel）に属するセルのみを記憶する論理キュー（per−VC logical queue）
を用いることによって多重経路非同期伝送モードスイッチのセルシーケンスを復
元し、その処理時間を短縮する装置及び方法に関する。 （背景技術） 多重経路ATMスイッチは、スイッチモジュールに多数のスイッチを形成して用
いる。このようなスイッチは二つの利点、即ち（1）スイッチを介してトラフィ
ック分布がより均等に維持されるので、内部競合を最小化することができ、（2)
スイッチが誤りにより強いという利点を有する。しかし、多重経路はスイッチの
全ての入力及び出力対を用いることができるので、適切な経路の割当が求められ
る。
のセルシーケンスを復元するための装置及び方法に関し、特に、同じVC（virtua
l channel）に属するセルのみを記憶する論理キュー（per−VC logical queue）
を用いることによって多重経路非同期伝送モードスイッチのセルシーケンスを復
元し、その処理時間を短縮する装置及び方法に関する。 （背景技術） 多重経路ATMスイッチは、スイッチモジュールに多数のスイッチを形成して用
いる。このようなスイッチは二つの利点、即ち（1）スイッチを介してトラフィ
ック分布がより均等に維持されるので、内部競合を最小化することができ、（2)
スイッチが誤りにより強いという利点を有する。しかし、多重経路はスイッチの
全ての入力及び出力対を用いることができるので、適切な経路の割当が求められ
る。
【０００２】 多重スイッチ経路は異なる伝達遅延を有しており、入力ポートからの入力セル
のシーケンスが対応出力ポートで間違ってしまう可能性がある。従って、セルシ
ーケンスを適切に復元するためには、再シーケンス（re−sequence）メカニズム
が多重経路スイッチシステムに付加されなければならない。Turner et al.（Jon
athan Turner及びNaoaki Yamanakaの「大規模非同期伝送モード（ATM）スイッチ
の製作方法」、IEICE Trans. Commun.、vol. E81−B、no. 2、pp. 120−137、Fe
b. 1998参照）、Henrion et al.（M. A. Henrion、G. J. Eilenberger、G. H. P
etit、及びP. H. Parmentierの「多重経路自己経路選択スイッチ」、IEEE Commu
n. Mag.、vol. 31、no. 4、pp. 46−52、April. 1993参照）、Collivignarelli
et al.（M. Collivignarelli、A. Daniele、P. De Nicola、L. Licciardi、M. T
urolla、及びA. Zappalorto、「非同期伝送モード（ATM）スイッチングのための
VLSI回路の完全なセット」、Proc. IEEE Globecom.、pp. 134−138、1994参照）
、Aramaki et al.（T. Aramaki、H. Suzuki、S. Hayano、及びT. Takeuchi、「
高速非同期伝送モード（ATM）ネットワークのための並列‘ATOM’スイッチ製作
」、Proc. IEEE ICC、pp. 250−254、1992参照）、及びJung et al.（Youn C. J
ung及びChong K. Un、「共有バッファタイプスイッチ素子を含むバンヤン（bany
an）多重経路自己経路選択非同期伝送モード（ATM）スイッチ」、IEEE Trans. C
ommun.、vol. 43、no. 11、pp. 2847−2857、Nov. 1995参照）は再シーケンスメ
カニズムを有する多重経路ネットワークを用いるシステムを提案した。
のシーケンスが対応出力ポートで間違ってしまう可能性がある。従って、セルシ
ーケンスを適切に復元するためには、再シーケンス（re−sequence）メカニズム
が多重経路スイッチシステムに付加されなければならない。Turner et al.（Jon
athan Turner及びNaoaki Yamanakaの「大規模非同期伝送モード（ATM）スイッチ
の製作方法」、IEICE Trans. Commun.、vol. E81−B、no. 2、pp. 120−137、Fe
b. 1998参照）、Henrion et al.（M. A. Henrion、G. J. Eilenberger、G. H. P
etit、及びP. H. Parmentierの「多重経路自己経路選択スイッチ」、IEEE Commu
n. Mag.、vol. 31、no. 4、pp. 46−52、April. 1993参照）、Collivignarelli
et al.（M. Collivignarelli、A. Daniele、P. De Nicola、L. Licciardi、M. T
urolla、及びA. Zappalorto、「非同期伝送モード（ATM）スイッチングのための
VLSI回路の完全なセット」、Proc. IEEE Globecom.、pp. 134−138、1994参照）
、Aramaki et al.（T. Aramaki、H. Suzuki、S. Hayano、及びT. Takeuchi、「
高速非同期伝送モード（ATM）ネットワークのための並列‘ATOM’スイッチ製作
」、Proc. IEEE ICC、pp. 250−254、1992参照）、及びJung et al.（Youn C. J
ung及びChong K. Un、「共有バッファタイプスイッチ素子を含むバンヤン（bany
an）多重経路自己経路選択非同期伝送モード（ATM）スイッチ」、IEEE Trans. C
ommun.、vol. 43、no. 11、pp. 2847−2857、Nov. 1995参照）は再シーケンスメ
カニズムを有する多重経路ネットワークを用いるシステムを提案した。
【０００３】 従って、今まで用いられたセルの再シーケンス方法には二つ、即ちTurner et
al.、Herion et al.、Collivignarelli et al.、及びAramaki et al.が提案した
時間基準方法（timing based approach）及びJung et al.が提案した予防方法（
preventive approach）がある。
al.、Herion et al.、Collivignarelli et al.、及びAramaki et al.が提案した
時間基準方法（timing based approach）及びJung et al.が提案した予防方法（
preventive approach）がある。
【０００４】 時間基準方法では、スイッチの出力ポートのそれぞれに位置する再シーケンサ
が入力インターフェースで生成されたタイムスタンプ（time stamp）を用いてセ
ルシーケンスを適切に復元する。このようなタイムスタンプは入力セルのタグ（
tag）上に書き込まれる。一般的に、タイムスタンプを用いる再シーケンサは再
シーケンスバッファを必要とする。特に、Turner et al.は入力インターフェー
スの入力時間から現在時間まで計算されたセルの年齢（age）を基盤とするセル
再シーケンサを提案した。しかし、出力過程で一番古いセルを選択するためには
、全ての年齢のバッファリングされたセルを調査しなければならないので、再シ
ーケンサは長い処理時間を必要とする。また、再シーケンサは同一年齢を有する
セルのうちの一つを選択するために別途の仲裁機能を必要とする。一方、Henrio
n et al.はセル基盤の遅延等化原理（principle of delay equalization）に基
づくセル再シーケンスメカニズムを提示した。スイッチ構造を通じた多様なセル
の遅延は、セルが出力インターフェースに提供される前に再シーケンスバッファ
内の再シーケンス遅延で補償される。この場合、再シーケンスのためのバッファ
リングされたセルの全てのタイムスタンプ値をセルの遅延を監視するために調査
しなければならないので、バッファの管理が複雑である。このような再シーケン
サはさらに同一補償遅延を有するセルのうちの一つを選択する仲裁機能が必要で
ある。
が入力インターフェースで生成されたタイムスタンプ（time stamp）を用いてセ
ルシーケンスを適切に復元する。このようなタイムスタンプは入力セルのタグ（
tag）上に書き込まれる。一般的に、タイムスタンプを用いる再シーケンサは再
シーケンスバッファを必要とする。特に、Turner et al.は入力インターフェー
スの入力時間から現在時間まで計算されたセルの年齢（age）を基盤とするセル
再シーケンサを提案した。しかし、出力過程で一番古いセルを選択するためには
、全ての年齢のバッファリングされたセルを調査しなければならないので、再シ
ーケンサは長い処理時間を必要とする。また、再シーケンサは同一年齢を有する
セルのうちの一つを選択するために別途の仲裁機能を必要とする。一方、Henrio
n et al.はセル基盤の遅延等化原理（principle of delay equalization）に基
づくセル再シーケンスメカニズムを提示した。スイッチ構造を通じた多様なセル
の遅延は、セルが出力インターフェースに提供される前に再シーケンスバッファ
内の再シーケンス遅延で補償される。この場合、再シーケンスのためのバッファ
リングされたセルの全てのタイムスタンプ値をセルの遅延を監視するために調査
しなければならないので、バッファの管理が複雑である。このような再シーケン
サはさらに同一補償遅延を有するセルのうちの一つを選択する仲裁機能が必要で
ある。
【０００５】 並列ATOMスイッチは再シーケンサを含み、この再シーケンサはスイッチプレー
ン（switch planes）内のバッファメモリのヘッドに記憶されたセルのみを探索
する。しかし、再シーケンサは並列プレーンを有する多重経路スイッチのみに適
用でき、多重経路スイッチは非分配効果（no−sharing effect）によって大容量
メモリが必要である。従って、再シーケンサは多段（multi−stage）多重経路ス
イッチには用いることができない。
ン（switch planes）内のバッファメモリのヘッドに記憶されたセルのみを探索
する。しかし、再シーケンサは並列プレーンを有する多重経路スイッチのみに適
用でき、多重経路スイッチは非分配効果（no−sharing effect）によって大容量
メモリが必要である。従って、再シーケンサは多段（multi−stage）多重経路ス
イッチには用いることができない。
【０００６】 予防方法（preventive approach）では、スイッチのエントリに位置する空間
制御器（spacing controller）が同一VCを有する二つの近接セルの間に所定の最
小空間を形成する。しかし、このような方法はVCのセル動作時間間隔が最小空間
より非常に狭いので、高いピーク率を有するVCには用いることができなく、VCの
QoS（quality−of−service）が低下することがある。また、同一VCの二つの隣
接セルの間に必要な最小空間を保証するために、空間制御器内の遅延バッファの
セルを調査しなければならない。 （発明の開示） 本発明は上述した方法の欠点を解決するためのものであり、本発明の目的は高
速制御機能を有する新たなセル再シーケンス装置及び方法を提供することにより
、タイムスタンプ比較回数及び必要な処理時間を短縮することにある。本発明の
装置及び方法はタイムスタンプを用いる時間基準構造であるので、VCの全てのピ
ーク率に対しても適用できる。本発明は同一VCに属するセルのみを記憶する論理
キュー（per−VC logical queue）を用いる。即ち、同じ論理キュー内のセルの
みが対応するVCのセルシーケンスを維持するために考慮される。
制御器（spacing controller）が同一VCを有する二つの近接セルの間に所定の最
小空間を形成する。しかし、このような方法はVCのセル動作時間間隔が最小空間
より非常に狭いので、高いピーク率を有するVCには用いることができなく、VCの
QoS（quality−of−service）が低下することがある。また、同一VCの二つの隣
接セルの間に必要な最小空間を保証するために、空間制御器内の遅延バッファの
セルを調査しなければならない。 （発明の開示） 本発明は上述した方法の欠点を解決するためのものであり、本発明の目的は高
速制御機能を有する新たなセル再シーケンス装置及び方法を提供することにより
、タイムスタンプ比較回数及び必要な処理時間を短縮することにある。本発明の
装置及び方法はタイムスタンプを用いる時間基準構造であるので、VCの全てのピ
ーク率に対しても適用できる。本発明は同一VCに属するセルのみを記憶する論理
キュー（per−VC logical queue）を用いる。即ち、同じ論理キュー内のセルの
みが対応するVCのセルシーケンスを維持するために考慮される。
【０００７】 本発明の一実施例によれば、スイッチ構造のセルシーケンスを復元する装置は
、 入力セルを臨時記憶する入力セルレジスタと、 入力セルレジスタから提供された入力セルを含む複数のセルのVCI値を記憶し
、所定のセル時間経過後、それぞれのVCI値を出力するシフトレジスタと、 VCI及びタイムスタンプ値に基づいてセルを分類し、それぞれのセルを対応す
る論理キューの適切な位置に位置させ、出力されたVCI値に応答してそれぞれの
セルを出力する論理キューで、その時間スタンプ値の順序に応じて同一VCI値を
有するセルを対応する論理キューに整列する論理キューとを備える。
、 入力セルを臨時記憶する入力セルレジスタと、 入力セルレジスタから提供された入力セルを含む複数のセルのVCI値を記憶し
、所定のセル時間経過後、それぞれのVCI値を出力するシフトレジスタと、 VCI及びタイムスタンプ値に基づいてセルを分類し、それぞれのセルを対応す
る論理キューの適切な位置に位置させ、出力されたVCI値に応答してそれぞれの
セルを出力する論理キューで、その時間スタンプ値の順序に応じて同一VCI値を
有するセルを対応する論理キューに整列する論理キューとを備える。
【０００８】 本発明の他の一実施例によれば、スイッチ構造のセルシーケンスを復元する方
法において、 （a）入力セルのVCI（Virtual Channel Identifier）を検査して入力セルのVC
Iと同じVCIを有する論理キューに入力セルを伝送する過程と、 （b）入力セルのタイムスタンプ値と論理キューに記憶されたセルのタイムス
タンプ値とを比較することによって、入力セルを論理キューの適切な位置に位置
させる過程と、 （c）複数の入力セルに対して過程（a）及び過程（b）を繰返す過程と、 （d）所定のセル時間が経過した後のインデックスとして入力セルのVCI値を用
いることによって、論理キューに記憶されたセルの中でヘッドセルを選択する過
程と、 （e）ヘッドセルを出力セルとして出力する過程と、 （f）入力セルの中で残りのセルに対して過程（d）及び過程（e）を繰返す過
程とを備える。 （発明を実施するための最良の形態） 以下、本発明の好適実施例について、図1〜図6Ｂを参照して説明する。
法において、 （a）入力セルのVCI（Virtual Channel Identifier）を検査して入力セルのVC
Iと同じVCIを有する論理キューに入力セルを伝送する過程と、 （b）入力セルのタイムスタンプ値と論理キューに記憶されたセルのタイムス
タンプ値とを比較することによって、入力セルを論理キューの適切な位置に位置
させる過程と、 （c）複数の入力セルに対して過程（a）及び過程（b）を繰返す過程と、 （d）所定のセル時間が経過した後のインデックスとして入力セルのVCI値を用
いることによって、論理キューに記憶されたセルの中でヘッドセルを選択する過
程と、 （e）ヘッドセルを出力セルとして出力する過程と、 （f）入力セルの中で残りのセルに対して過程（d）及び過程（e）を繰返す過
程とを備える。 （発明を実施するための最良の形態） 以下、本発明の好適実施例について、図1〜図6Ｂを参照して説明する。
【０００９】 図1は、本発明によるセル再シーケンスメカニズムを示す。このようなメカニ
ズムにおいて、再シーケンサ10はスイッチ構造の各出力ポートに接続される。再
シーケンサ10は入力セルレジスタ（Input Cell Register：ICR）11、多数の論理
キュー（per−VC logical queue）12、及びVCI（virtual channel identifier）
シフトレジスタ（VSR）13を備える。
ズムにおいて、再シーケンサ10はスイッチ構造の各出力ポートに接続される。再
シーケンサ10は入力セルレジスタ（Input Cell Register：ICR）11、多数の論理
キュー（per−VC logical queue）12、及びVCI（virtual channel identifier）
シフトレジスタ（VSR）13を備える。
【００１０】 同じVCIを有するセルはICR11に一時記憶されて分類された後、タイムスタンプ
値順序に応じて対応論理キュー内に配列される。即ち、入力セルはVCI値に対応
する論理キューにそれぞれ送り込まれる。
値順序に応じて対応論理キュー内に配列される。即ち、入力セルはVCI値に対応
する論理キューにそれぞれ送り込まれる。
【００１１】 スイッチ構造の出力ポートに到着したセルが再シーケンサ10に入力されると、
このセルは対応論理キュー12に記憶され、セルのVCI値はVSR13に提供される。例
えば、I番目に到着する入力セルBiはBのVCI値を有しているので、このセルは本
来のセルシーケンスを維持するために論理キュー＃Bに提供される。
このセルは対応論理キュー12に記憶され、セルのVCI値はVSR13に提供される。例
えば、I番目に到着する入力セルBiはBのVCI値を有しているので、このセルは本
来のセルシーケンスを維持するために論理キュー＃Bに提供される。
【００１２】 再シーケンサ10への入力過程は次のようである。まず、入力セルが再シーケン
サ10に提供されると、再シーケンサ10は入力セルのVCIを調査する。入力セルのV
CIと同じVCIが論理キュー12内に存在すれば、この入力セルは対応論理キューに
伝送される。そして、この入力セルのタイムスタンプ値と対応する論理キュー内
セルのタイムスタンプ値を比較して入力セルを論理キューの適切な位置に位置さ
せる。入力セルのVCI値と同じVCIの論理キューが存在しなければ、入力セルのVC
I値と同じVCIを有する論理キューが新しく生成され、入力セルはこの新しい論理
キュー内に記憶される。このような入力過程では同じVCIに属するセルのタイム
スタンプ値のみを比較してタイムスタンプ値の比較回数を減らすことができる。
サ10に提供されると、再シーケンサ10は入力セルのVCIを調査する。入力セルのV
CIと同じVCIが論理キュー12内に存在すれば、この入力セルは対応論理キューに
伝送される。そして、この入力セルのタイムスタンプ値と対応する論理キュー内
セルのタイムスタンプ値を比較して入力セルを論理キューの適切な位置に位置さ
せる。入力セルのVCI値と同じVCIの論理キューが存在しなければ、入力セルのVC
I値と同じVCIを有する論理キューが新しく生成され、入力セルはこの新しい論理
キュー内に記憶される。このような入力過程では同じVCIに属するセルのタイム
スタンプ値のみを比較してタイムスタンプ値の比較回数を減らすことができる。
【００１３】 再シーケンサ10の出力過程は簡単である。VSR13はVの長さを有するシフトレジ
スタであるので、VCI値はVSR13に入力された後、V番目のセルシーケンスが経過
された後に出力される。Vはスイッチ構造内で許容可能な最小及び最大遅延時間
の差で設定される。VSR13からのVCI値がインデックスとして作用し、VCI値に対
応する論理キュー内のヘッドセル（head cell）が選択されて伝送される。本発
明は図2に示すリンクされたリスト方法（linked−list method）を用いて具現す
ることができる。図2には、本発明の好適な実施例による再シーケンサ20の構造
が示されている。
スタであるので、VCI値はVSR13に入力された後、V番目のセルシーケンスが経過
された後に出力される。Vはスイッチ構造内で許容可能な最小及び最大遅延時間
の差で設定される。VSR13からのVCI値がインデックスとして作用し、VCI値に対
応する論理キュー内のヘッドセル（head cell）が選択されて伝送される。本発
明は図2に示すリンクされたリスト方法（linked−list method）を用いて具現す
ることができる。図2には、本発明の好適な実施例による再シーケンサ20の構造
が示されている。
【００１４】 再シーケンサ20は入力セルレジスタ（Input Cell Register：ICR）21、RAMバ
ッファ22、コンテントアドレッサブルメモリ/ランダムアクセスメモリ（Content
Addressable Memory(CAM)/Random Access Memory(RAM)）テーブル23、制御器24
、VSR25、アイドルアドレスプール（Idle Address Pool：IAP）26、及びセレク
タ27を備える。
ッファ22、コンテントアドレッサブルメモリ/ランダムアクセスメモリ（Content
Addressable Memory(CAM)/Random Access Memory(RAM)）テーブル23、制御器24
、VSR25、アイドルアドレスプール（Idle Address Pool：IAP）26、及びセレク
タ27を備える。
【００１５】 ICR21は入力待機過程で入力セルを一時記憶する。この入力セルは再シーケン
サ20から抜き出されるまで、RAMバッファ22に記憶される。
サ20から抜き出されるまで、RAMバッファ22に記憶される。
【００１６】 CAM/RAMテーブル23には各VC論理キューのVCI値及び各論理キュー内の一番目の
セルが記憶されているRAMバッファのアドレスが記憶される。
セルが記憶されているRAMバッファのアドレスが記憶される。
【００１７】 制御器24はRAMバッファ22内の入・出力過程を制御する一方、ラインL21を介し
てICR21から提供される入力セルのタイムスタンプ値とラインL28を介して提供さ
れるRAMバッファ22内に記憶されているセルのタイムスタンプ値とを比較する。
このような制御器24は組み合わせ論理及びフリップフロップを用いて簡単に具現
することができる。
てICR21から提供される入力セルのタイムスタンプ値とラインL28を介して提供さ
れるRAMバッファ22内に記憶されているセルのタイムスタンプ値とを比較する。
このような制御器24は組み合わせ論理及びフリップフロップを用いて簡単に具現
することができる。
【００１８】 VSR25はラインL22を介してICR21から入力セルVCI値を受信した後、出力待機過
程に用いることができるようにラインL23を介して制御器24に提供する。
程に用いることができるようにラインL23を介して制御器24に提供する。
【００１９】 IAP26は新しい入力セルが到着すれば、RAMバッファ22内のアイドルアドレスを
ラインL24を介して制御器24に提供する。
ラインL24を介して制御器24に提供する。
【００２０】 セレクタ27は入力待機過程ではICR21からの各論理キューのVCI値を制御器24に
提供し、出力過程ではVSR25から出力されたVCI値を制御器24に提供する。
提供し、出力過程ではVSR25から出力されたVCI値を制御器24に提供する。
【００２１】 再シーケンサ20は各VC論理キューに対してリンクされたリストとして論理的に
構成される。リンクされたリストとは、所定のVCの連続セルが連鎖されるバッフ
ァの位置のセットを意味する。リンクされたリストはRAMバッファ22及びCAM/RAM
テーブル23を用いて具現される。
構成される。リンクされたリストとは、所定のVCの連続セルが連鎖されるバッフ
ァの位置のセットを意味する。リンクされたリストはRAMバッファ22及びCAM/RAM
テーブル23を用いて具現される。
【００２２】 CAM/RAMテーブル23において、CAM部分にはラインL26を介して制御器24から提
供される各VC論理キューのVCI値が記憶され、RAM部分には各論理キュー内のライ
ンL27を介して制御器24から提供されるヘッドセルの位置を示すRAMバッファのア
ドレスが記憶される。
供される各VC論理キューのVCI値が記憶され、RAM部分には各論理キュー内のライ
ンL27を介して制御器24から提供されるヘッドセルの位置を示すRAMバッファのア
ドレスが記憶される。
【００２３】 RAMバッファ22はセル及びタイムスタンプ値を記憶するセルデータフィールド
（Cell Data Field：CDF）、論理キュー内で次のセルのアドレスを記憶する隣接
アドレスフィールド（Next Address Field：NAF）を備える。従って、リンクさ
れたリストはCAM/RAMテーブル23のRAM部分に記憶されたヘッドセルのアドレス及
びRAMバッファ22のNAF内に記憶された連続セルのアドレスを用いて構成される。
（Cell Data Field：CDF）、論理キュー内で次のセルのアドレスを記憶する隣接
アドレスフィールド（Next Address Field：NAF）を備える。従って、リンクさ
れたリストはCAM/RAMテーブル23のRAM部分に記憶されたヘッドセルのアドレス及
びRAMバッファ22のNAF内に記憶された連続セルのアドレスを用いて構成される。
【００２４】 再シーケンサ20の入力過程は次のようである。再シーケンサ20がスイッチ構造
の出力ポートから入力セルを受信すると、この入力セルはICR21に一時記憶され
、入力セルのVCI及びタイムスタンプ値はラインL21及びラインL22を介して制御
器24に伝達される。制御器24は入力セルのVCI値と同じVCI値がCAM/RAMテーブル2
3のCAM部分に存在するか否かを調査する。
の出力ポートから入力セルを受信すると、この入力セルはICR21に一時記憶され
、入力セルのVCI及びタイムスタンプ値はラインL21及びラインL22を介して制御
器24に伝達される。制御器24は入力セルのVCI値と同じVCI値がCAM/RAMテーブル2
3のCAM部分に存在するか否かを調査する。
【００２５】 CAM部分に入力セルと同じVCIインデックスが存在しない一番目の場合に、制御
器24はCAM部分に新しいVCI値を登録し、CAM/RAMテーブル23のRAM部分にヘッドセ
ルである入力セルが記憶されるRAMバッファのアドレスを記入する。RAMバッファ
のアドレスはRAMバッファ22のアイドルアドレスを管理するIAP26から提供される
。最後に、入力セル及び入力セルのタイムスタンプ値はICR21からRAMバッファ22
内の指定された位置のCDFに伝送され、論理キューの終端マーク（end of logica
l queue mark：EOL mark）はNAF上に記録される。
器24はCAM部分に新しいVCI値を登録し、CAM/RAMテーブル23のRAM部分にヘッドセ
ルである入力セルが記憶されるRAMバッファのアドレスを記入する。RAMバッファ
のアドレスはRAMバッファ22のアイドルアドレスを管理するIAP26から提供される
。最後に、入力セル及び入力セルのタイムスタンプ値はICR21からRAMバッファ22
内の指定された位置のCDFに伝送され、論理キューの終端マーク（end of logica
l queue mark：EOL mark）はNAF上に記録される。
【００２６】 図3A及び図3Bには、例えば、CAM/RAMテーブル23にまだ記録されていないVCI値
Bを有する入力セルB0が入力される時に、CAM/RAMテーブル23及びRAMバッファ22
のデータアップデート過程が示されている。新しいVCI値Bを有する入力セルB0が
ICR21に提供されると、図3Bに示すように新しいVCI値BはCAM部分に登録され、IA
P26から提供されたヘッドセルのアドレスbはCAM/RAMテーブル23のRAM部分に記憶
される。セルB0及びEOLマークはRAMバッファ22に記録される。
Bを有する入力セルB0が入力される時に、CAM/RAMテーブル23及びRAMバッファ22
のデータアップデート過程が示されている。新しいVCI値Bを有する入力セルB0が
ICR21に提供されると、図3Bに示すように新しいVCI値BはCAM部分に登録され、IA
P26から提供されたヘッドセルのアドレスbはCAM/RAMテーブル23のRAM部分に記憶
される。セルB0及びEOLマークはRAMバッファ22に記録される。
【００２７】 CAM/RAMテーブル23のCAM部分が入力セルと同じVCIインデックスを有している
二番目の場合には、VCIインデックスのヘッドセルのアドレスがラインL27を介し
て制御器24に提供される。このアドレスを用いて、制御器24はラインL28を介し
てCDFからヘッドセルのタイムスタンプ値及びラインL29を介してNAFから次のセ
ルのアドレスを読み取る。制御器24は入力セルとヘッドセルのタイムスタンプ値
を比較する。入力セルがヘッドセルより年齢が低いなら、制御器24は次のセルの
タイムスタンプ値及びNAF値を読み取る。入力セルとRAMバッファ22内のセルのタ
イムスタンプ値を比較する過程は制御器24が入力セルの適切な位置を発見するま
で繰返される。対応論理キューのセルシーケンスは入力セルが到着する前に分類
されているので、入力セルの適切な位置を探索するために対応リンクされたリス
トのうちで入力セルのタイム値より遅いタイムスタンプ値を有する一番目のセル
を探すことは容易である。その後、入力セルはリンクされたリスト論理キュー内
の一番目のセルの前に挿入される。または、入力セルは対応リンクされたリスト
の終端に取り付けられる。
二番目の場合には、VCIインデックスのヘッドセルのアドレスがラインL27を介し
て制御器24に提供される。このアドレスを用いて、制御器24はラインL28を介し
てCDFからヘッドセルのタイムスタンプ値及びラインL29を介してNAFから次のセ
ルのアドレスを読み取る。制御器24は入力セルとヘッドセルのタイムスタンプ値
を比較する。入力セルがヘッドセルより年齢が低いなら、制御器24は次のセルの
タイムスタンプ値及びNAF値を読み取る。入力セルとRAMバッファ22内のセルのタ
イムスタンプ値を比較する過程は制御器24が入力セルの適切な位置を発見するま
で繰返される。対応論理キューのセルシーケンスは入力セルが到着する前に分類
されているので、入力セルの適切な位置を探索するために対応リンクされたリス
トのうちで入力セルのタイム値より遅いタイムスタンプ値を有する一番目のセル
を探すことは容易である。その後、入力セルはリンクされたリスト論理キュー内
の一番目のセルの前に挿入される。または、入力セルは対応リンクされたリスト
の終端に取り付けられる。
【００２８】 論理キュー内のセルを再シーケンスするために、制御器24は図4A及び図4Bに示
すように、セルのタイムスタンプ値を比較してリンクされたリストを再結合させ
る。
すように、セルのタイムスタンプ値を比較してリンクされたリストを再結合させ
る。
【００２９】 図4Aにおいて、入力セル（C3/15）がICR21に提供される。ここで、セルC3のVC
I値及びタイムスタンプ値はそれぞれC及び15である。CAM/RAMテーブル23はVCIイ
ンデックスとしてCを有しているので、制御器24はヘッドセルC0のアドレス、即
ち、CAM/RAMテーブル23のRAM部分に記憶されているアドレスaを受信する。連続
する次のセル（C1及びC2）はリンクされたリストを用いてヘッドセルに連結され
ている。制御器24はタイムスタンプ値がより大きい一番目のセルが検出されるま
で、または論理キューの終端までタイムスタンプ値を比較する。入力セル（C3/1
5）より大きいタイムスタンプ値を有する一番目のセルは図4Aに示すようにC1/16
であるから、制御器24は入力セルC3をセルC1の前に挿入する。従って、VCIイン
デックスCに対してリンクされたリストのシーケンスはC0‐C1‐C2からC0‐C3‐C 1 ‐C2に変更される。その結果、図4Bに示すように、‘a’のアドレスを有するRA
Mバッファ22のNAF値は‘b’から‘h’に変更され、‘h’のアドレスを有するRAM
バッファ22のNAF値は‘b’に変更される。
I値及びタイムスタンプ値はそれぞれC及び15である。CAM/RAMテーブル23はVCIイ
ンデックスとしてCを有しているので、制御器24はヘッドセルC0のアドレス、即
ち、CAM/RAMテーブル23のRAM部分に記憶されているアドレスaを受信する。連続
する次のセル（C1及びC2）はリンクされたリストを用いてヘッドセルに連結され
ている。制御器24はタイムスタンプ値がより大きい一番目のセルが検出されるま
で、または論理キューの終端までタイムスタンプ値を比較する。入力セル（C3/1
5）より大きいタイムスタンプ値を有する一番目のセルは図4Aに示すようにC1/16
であるから、制御器24は入力セルC3をセルC1の前に挿入する。従って、VCIイン
デックスCに対してリンクされたリストのシーケンスはC0‐C1‐C2からC0‐C3‐C 1 ‐C2に変更される。その結果、図4Bに示すように、‘a’のアドレスを有するRA
Mバッファ22のNAF値は‘b’から‘h’に変更され、‘h’のアドレスを有するRAM
バッファ22のNAF値は‘b’に変更される。
【００３０】 再シーケンサ20の出力過程は上述した入力過程より簡単である。入力セルのVC
I値がICR21から制御器24に提供されると、VCI値はまたVSR25に提供される。VSR2
5の大きさVはスイッチ構造内の許容可能な最小及び最大遅延時間の差である。V
セルタイムの経過後、出力過程でVCI値はVSR25からシフトされて出力され、制御
器24に記憶される。VCI値を用いて、制御器24はCAM/RAMテーブル23からヘッドセ
ルのアドレスを受信し、アドレスで指摘されたヘッドセルを出力する。出力セル
のアドレスはIAP26に伝送され、セルのNAF値はCAM/RAMテーブル23のRAM部分に記
録される。NAF値がEOLマークであれば、VCIインデックスはRAM部分上にNAF値を
記録する代わりにCAM/RAMテーブル23から削除される。
I値がICR21から制御器24に提供されると、VCI値はまたVSR25に提供される。VSR2
5の大きさVはスイッチ構造内の許容可能な最小及び最大遅延時間の差である。V
セルタイムの経過後、出力過程でVCI値はVSR25からシフトされて出力され、制御
器24に記憶される。VCI値を用いて、制御器24はCAM/RAMテーブル23からヘッドセ
ルのアドレスを受信し、アドレスで指摘されたヘッドセルを出力する。出力セル
のアドレスはIAP26に伝送され、セルのNAF値はCAM/RAMテーブル23のRAM部分に記
録される。NAF値がEOLマークであれば、VCIインデックスはRAM部分上にNAF値を
記録する代わりにCAM/RAMテーブル23から削除される。
【００３１】 図5A及び図5Bには出力過程の例が示されている。図5Aにおいて、出力VCI値Aは
VSR25からシフトされて出力される。VCI値を用いてヘッドセルのアドレス‘a’
がCAM/RAMテーブル23から読み取られる。ヘッドセルはRAMバッファ22から抜き出
され、そのアドレスはIAP26に伝送されて次のセルの記憶に用いられる。この場
合、図5Bに示すように、セルのNAF値はEOLマークではないため、その値はCAM/RA
Mテーブル23の対応RAM部分に記録される。RAMバッファ22に記憶された他のセル
の出力過程は次のようである。
VSR25からシフトされて出力される。VCI値を用いてヘッドセルのアドレス‘a’
がCAM/RAMテーブル23から読み取られる。ヘッドセルはRAMバッファ22から抜き出
され、そのアドレスはIAP26に伝送されて次のセルの記憶に用いられる。この場
合、図5Bに示すように、セルのNAF値はEOLマークではないため、その値はCAM/RA
Mテーブル23の対応RAM部分に記録される。RAMバッファ22に記憶された他のセル
の出力過程は次のようである。
【００３２】 本発明の異なる好適実施例によれば、さらに速い再シーケンサを具現するため
に、RAMバッファは二つの部分、例えば、セルデータフィールド及びタイムスタ
ンプ/NAFフィールドに分けられる。セルの再シーケンスのために、セルデータフ
ィールドは入力セルを記憶して制御器が制御するセルを抜き出し、タイムスタン
プ/NAFフィールドは入力セルのタイムスタンプ値及びNAF値を記憶する。各フィ
ールドの機能が全く異なるので、RAMバッファを二つのフィールドに容易に分離
することができる。セルデータフィールドに記憶されたセルを再シーケンサの出
力に伝送する間、新しい入力セルのタイムスタンプ値とタイムスタンプ/NAFフィ
ールドに記憶されたタイムスタンプ値を比較することができる。対応する論理キ
ュー内の適切な位置に位置した新しい入力セルを同時に退出（egressing）過程
を通じて発見することができる。従って、このような方法で提供された再シーケ
ンサの作動速度を増加させることができる。
に、RAMバッファは二つの部分、例えば、セルデータフィールド及びタイムスタ
ンプ/NAFフィールドに分けられる。セルの再シーケンスのために、セルデータフ
ィールドは入力セルを記憶して制御器が制御するセルを抜き出し、タイムスタン
プ/NAFフィールドは入力セルのタイムスタンプ値及びNAF値を記憶する。各フィ
ールドの機能が全く異なるので、RAMバッファを二つのフィールドに容易に分離
することができる。セルデータフィールドに記憶されたセルを再シーケンサの出
力に伝送する間、新しい入力セルのタイムスタンプ値とタイムスタンプ/NAFフィ
ールドに記憶されたタイムスタンプ値を比較することができる。対応する論理キ
ュー内の適切な位置に位置した新しい入力セルを同時に退出（egressing）過程
を通じて発見することができる。従って、このような方法で提供された再シーケ
ンサの作動速度を増加させることができる。
【００３３】 図6A及び図6Bは、本発明による再シーケンスメカニズムの遂行を示す。再シー
ケンスメカニズムの遂行を二つの観点、即ち一つのセルを処理する比較回数及び
許容可能なVCのピーク率で評価する。
ケンスメカニズムの遂行を二つの観点、即ち一つのセルを処理する比較回数及び
許容可能なVCのピーク率で評価する。
【００３４】
【数１】
【数２】
【数３】
【００３５】
【数４】
【００３６】 図6Bは本発明の方式65及び二つの場合の最小空間16及び32を有する予防方法66
及び67に対してVCの出力比率対入力比率を示した図面である。最小空間が32であ
れば、4.8Mbpsより大きいピーク率を有するVCのQoSは低下できる。従って、本発
明の方式は散発的に短く（bursty）高いピーク率の入力トラフィックを有する多
重経路スイッチングシステムに適用することができる。
及び67に対してVCの出力比率対入力比率を示した図面である。最小空間が32であ
れば、4.8Mbpsより大きいピーク率を有するVCのQoSは低下できる。従って、本発
明の方式は散発的に短く（bursty）高いピーク率の入力トラフィックを有する多
重経路スイッチングシステムに適用することができる。
【００３７】 上述のように、本発明による再シーケンサは次のような利点を有する。（1）
再シーケンサは所定の最小空間を用いる予防方法（preventive approach）では
ないので、VCのピーク率に関係なく、用いることができる。（2）再シーケンサ
は同じ論理キュー内にあるセルのみが対応VCのセルシーケンスに再整列されるの
で、従来の時間基準方法に比べてより小さい値に処理時間を短縮することができ
る。新しい入力セル及びそのNAFを記憶することを除いて、セルの再シーケンス
のためにRAMバッファのNAF値を一度だけアップデートする必要がある。（3）再
シーケンサは出力セル伝送のために仲裁機能を必要としない。VSRはセルの出力
過程のために一つのVCI値を提供するので、再シーケンサ内のセルの間にはどん
なコンテンションも発生しない。（4）本発明は小さいサイズのRAMバッファを必
要とする。一つのRAMバッファ内で全ての論理キューを共有するので、このよう
な共有効果は必要とするRAMバッファのサイズを減らすことができる。一つのVCI
または一つのアドレスの長さは一つのセル、即ち、424bitsの長さに比べて非常
に短いので、CAM/RAMテーブルは大きいサイズのメモリを必要としない。
再シーケンサは所定の最小空間を用いる予防方法（preventive approach）では
ないので、VCのピーク率に関係なく、用いることができる。（2）再シーケンサ
は同じ論理キュー内にあるセルのみが対応VCのセルシーケンスに再整列されるの
で、従来の時間基準方法に比べてより小さい値に処理時間を短縮することができ
る。新しい入力セル及びそのNAFを記憶することを除いて、セルの再シーケンス
のためにRAMバッファのNAF値を一度だけアップデートする必要がある。（3）再
シーケンサは出力セル伝送のために仲裁機能を必要としない。VSRはセルの出力
過程のために一つのVCI値を提供するので、再シーケンサ内のセルの間にはどん
なコンテンションも発生しない。（4）本発明は小さいサイズのRAMバッファを必
要とする。一つのRAMバッファ内で全ての論理キューを共有するので、このよう
な共有効果は必要とするRAMバッファのサイズを減らすことができる。一つのVCI
または一つのアドレスの長さは一つのセル、即ち、424bitsの長さに比べて非常
に短いので、CAM/RAMテーブルは大きいサイズのメモリを必要としない。
【００３８】 上記において、本発明の好適な実施の形態について説明したが、本発明の請求
範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【図１】 本発明によるセル再シーケンスメカニズムを示す図である。
【図２】 本発明の好適な実施例による再シーケンサの構造を示す図である。
【図３Ａ】 図２に示すCAM/RAM表及びRAMバッファのアップデートデータである。
【図３Ｂ】 図２に示すCAM/RAM表及びRAMバッファのアップデートデータである。
【図４Ａ】 論理キューのセルタイムスタンプを比較することによって関連目録を再結合す
る過程である。
る過程である。
【図４Ｂ】 論理キューのセルタイムスタンプを比較することによって関連目録を再結合す
る過程である。
る過程である。
【図５Ａ】 本発明による出力過程の一例を示す図である。
【図５Ｂ】 本発明による出力過程の一例を示す図である。
【図６Ａ】 本発明による再シーケンスメカニズムの遂行を示すグラフである。
【図６Ｂ】 本発明による再シーケンスメカニズムの遂行を示すグラフである。
10… 再シーケンサ 11…入力セルレジスタ 12…論理キュー 13…シフトレ
ジスタ 20… 再シーケンサ 21… 入力セルレジスタ 22…RAM バッファ 23…
CAM/RAM テーブル 24… 制御器 26… アイドルアドレスプール
ジスタ 20… 再シーケンサ 21… 入力セルレジスタ 22…RAM バッファ 23…
CAM/RAM テーブル 24… 制御器 26… アイドルアドレスプール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スン、ダン・クン 大韓民国、404−250 インチョン、セオ− グ、ガジャ−ドン 531−１ Ｆターム(参考） 5K030 HA10 HB14 HB29 KA01 KA02
Claims (15)
- 【請求項１】 スイッチ構造のセルシーケンスを復元する装置であって、 入力セルを一時記憶する第1登録手段と、 前記第1登録手段から提供される前記入力セルを含む複数のセルのVCI（virtua
l channel identifier）値を記憶する第2登録手段と、 前記VCI及びタイムスタンプ値に基づいて前記セルを分類し、前記それぞれの
セルを対応する論理キューの適切な位置に位置させて、出力された前記VCI値に
応答して前記それぞれのセルを出力する時、前記タイムスタンプ値の順序によっ
て同じVCI値を有するセルを対応する論理キューに整列する論理キュー手段とを
備えることを特徴とする装置。 - 【請求項２】 前記論理キュー手段は、 対応する論理キュー内に前記セルを記憶した後、前記セルを出力するバッファ
リング手段と、 前記それぞれの論理キューに対応するVCI値及び前記それぞれの論理キュー内
のヘッドセルの位置を示すバッファアドレスを含む記憶手段と、 前記セルの前記VCI及びタイムスタンプ値に基づいて前記バッファリング手段
の入力及び出力過程を管理する制御手段とを含むことを特徴とする請求項１に記
載の装置。 - 【請求項３】 前記論理キュー手段は前記入力セルが到着すれば、前記バッ
ファリング手段のアイドルアドレスを前記制御手段に提供するアイドルアドレス
提供手段をさらに含み、出力されたセルのアドレスを前記アイドルアドレス提供
手段に伝送して前記アイドルアドレスのように処理することを特徴とする請求項
２に記載の装置。 - 【請求項４】 前記記憶手段は、 前記論理キューのそれぞれに対応する前記VCI値を記憶するコンテントアドレ
サブルメモリ（CAM）と、 前記ヘッドセルの位置を示す前記バッファアドレスを前記論理キューのそれぞ
れに記憶するランダムアクセスメモリ（RAM）とを含むことを特徴とする請求項
２に記載の装置。 - 【請求項５】 前記バッファリング手段は、 前記セル及び前記セルのタイムスタンプ値を記憶するセルデータフィールド（
CDF）と、 前記それぞれの論理キュー内で次のセルのアドレスを記憶する隣接アドレスフ
ィールド（NAF）とを含むことを特徴とする請求項４に記載の装置。 - 【請求項６】 前記入力セルが提供されると、前記制御手段は、 （a1）前記入力セルのVCI値と同じVCI値がメモリテーブルのCAM部分に存在す
るか否かを調査する段階と、 （a2）前記記憶手段が前記入力セルと同じVCI値を含まない場合、前記CAM部分
に新しいVCI値を登録し、前記新しいVCI値に対応する新しい論理キューのヘッド
セルである前記入力セルの新しいバッファアドレスを前記記憶手段の前記RAM部
分に記録する段階と、 （a3）前記記憶手段の前記CAM部分が前記入力セルのVCIと同じVCI値を含む場
合、前期入力セルの前記VCI値に対応する前記論理キューの前記ヘッドセルの前
記バッファアドレスを受信し、前記ヘッドセルのバッファアドレスを用いて前記
CDFから前記ヘッドセルのタイムスタンプ値及び前記NAFから前記次のセルのアド
レスを読み取り、前記入力セルの適切な位置を発見して前記入力セルの前記タイ
ムスタンプ値と前記バッファリング手段に記憶された前記セルの前記タイムスタ
ンプ値とを比較することによって、前記入力セルを前記適切な位置に位置させる
段階とを介して前記バッファリング手段の入力過程を遂行することを特徴とする
請求項5に記載の装置。 - 【請求項７】 前記記憶手段が前記入力セルに対応するVCI値を含まない場
合、前記入力セル及び前記入力セルのタイムスタンプ値は新しいバッファアドレ
スに応答して前記第1登録手段から指定された位置のCDFに伝送され、論理キュー
の終端（EOL）マークが前記NAF上に記録されることを特徴とする請求項６に記載
の装置。 - 【請求項８】 前記制御手段は、 （b1）第2登録手段からシフトされて出力されるVCI値を受信する段階と、 （b2）前記VCI値に対応する論理キューのヘッドセルのアドレスを前記記憶手
段から受信する段階と、 （b3）前記アドレスで指摘された前記ヘッドセルを出力し、前記ヘッドセルの
次のセルを前記論理キュー内で新しいヘッドセルに指定する段階とを介して前記
バッファリング手段の前記出力過程を遂行することを特徴とする請求項７に記載
の装置。 - 【請求項９】 前記バッファリング手段は、 前記入力セルを記憶して前記制御手段が制御する前記セルを抜き出す第1フィ
ールドと、 前記タイムスタンプ値及び次のセルのアドレスを前記論理キューのそれぞれに
記憶する第2フィールドとを含むことを特徴とする請求項４に記載の装置。 - 【請求項10】 前記入力セルが提供される場合、前記制御手段は、 （c1）前記入力セルのVCI値と同じVCI値が前記メモリテーブルの前記CAM部分
に存在するか否かを調査する段階と、 （c2）前記記憶手段が前記入力セルに対応するVCI値を含まない場合、前記CAM
部分に新しいVCI値を登録し、前記新しいVCI値に対応する新しい論理キューのヘ
ッドセルである、前記アイドルアドレス提供手段から提供される前記入力セルの
新しいバッファアドレスを前記記憶手段の前記RAM部分に記録する段階と、 （c3）前記記憶手段の前記CAM部分に前記入力セルと同じVCI値を含む場合、前
記入力セルの前記VCI値に対応する前記論理キューの前記ヘッドセルの前記バッ
ファアドレスを受信し、前記ヘッドセルの前記バッファアドレスを用いて前記第
2フィールドから前記ヘッドセルのタイムスタンプ値及び前記次のセルの前記ア
ドレスを読み取り、前記入力セルの前記適切な位置を発見して前記入力セルの前
記タイムスタンプ値と前記バッファリング手段に記憶された前記セルのタイムス
タンプ値を比較することによって前記入力セルを適切な位置に位置させる段階と
を介して前記バッファリング手段の前記入力過程を遂行することを特徴とする請
求項9に記載の装置。 - 【請求項11】 前記記憶手段が前記入力セルに対応するVCI値を含まない場
合、前記入力セル及び前記入力セルのタイムスタンプ値は前記新しいバッファア
ドレスに応答して前記第1登録手段から前記指定された位置に伝送され、論理キ
ューの終端（EOL）マークが前記第2フィールド上に記録されることを特徴とする
請求項10に記載の装置。 - 【請求項12】 前記制御手段は、 （d1）前記第2登録手段からシフトされて出力されたVCI値を受信する段階と、 （d2）前記記憶手段から前記VCI値に対応する論理キューのヘッドセルのアド
レスを受信する段階と、 （d3）前記アドレスで指摘された前記ヘッドセルを出力する段階とを介して前
記バッファリング手段の前記出力過程を遂行することを特徴とする請求項11に記
載の装置。 - 【請求項13】 所定のセル時間がV番目のセルシーケンスである時、Vは前記
スイッチ構造内で許容可能な最小及び最大遅延時間の差異値であることを特徴と
する請求項1に記載の装置。 - 【請求項14】 スイッチ構造のセルシーケンスを復元する方法であって、 （a）入力セルのVCI（Virtual Channel Identifier）値を検査して前記入力セ
ルを前記入力セルのVCIと同じVCIを有する論理キューを伝送する段階と、 （b）前記入力セルのタイムスタンプ値と前記論理キューに記憶されたセルの
タイムスタンプ値を比較することによって、前記入力セルを前記論理キューの適
切な位置に位置させる段階と、 （c）複数の入力セルに対して前記段階（a）及び前記段階（b）を繰返す段階
と、 （d）所定のセル時間が経過した後のインデックスとして前記入力セルのVCI値
を用いることによって、前記論理キューに記憶された前記セルの中からヘッドセ
ルを選択する段階と、 （e）前記ヘッドセルを出力セルとして出力する段階と、 （f）前記入力セルの中で残りの前記セルに対して前記段階（d）及び前記段階
（e）を繰返す段階とを備えることを特徴とする方法。 - 【請求項15】 前記所定のセル時間がV番目のセルシーケンスである時、Vは
前記スイッチ構造内で許容可能な前記最小及び最大遅延時間の差異値であること
を特徴とする請求項14に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999/17947 | 1999-05-19 | ||
| KR1019990017947A KR20000074195A (ko) | 1999-05-19 | 1999-05-19 | 다중 경로 비동기 전송 모드 스위치를 위한 고속 셀 순서 처리장치 및 방법 |
| PCT/KR2000/000494 WO2000070422A2 (en) | 1999-05-19 | 2000-05-19 | Apparatus and method for restoring cell sequence in multipath atm switches |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002544738A true JP2002544738A (ja) | 2002-12-24 |
Family
ID=19586386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000618800A Pending JP2002544738A (ja) | 1999-05-19 | 2000-05-19 | 多重経路非同期伝送モードスイッチのセルシーケンスを復元するための装置及び方法 |
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| Country | Link |
|---|---|
| US (1) | US20020051453A1 (ja) |
| JP (1) | JP2002544738A (ja) |
| KR (1) | KR20000074195A (ja) |
| WO (1) | WO2000070422A2 (ja) |
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|---|---|---|---|---|
| KR100447394B1 (ko) * | 2001-11-02 | 2004-09-04 | 엘지전자 주식회사 | 통신시스템의 메시지처리방법 |
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| US8144711B1 (en) | 2002-07-15 | 2012-03-27 | Rockstar Bidco, LP | Hitless switchover and bandwidth sharing in a communication network |
| US7403536B2 (en) * | 2002-12-19 | 2008-07-22 | International Business Machines Corporation | Method and system for resequencing data packets switched through a parallel packet switch |
| US10740029B2 (en) * | 2017-11-28 | 2020-08-11 | Advanced Micro Devices, Inc. | Expandable buffer for memory transactions |
| US11513799B2 (en) * | 2019-11-04 | 2022-11-29 | Apple Inc. | Chained buffers in neural network processor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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