KR100941569B1 - 프로세싱 시스템 및 프로세싱 시스템 사용 방법 및 장치 - Google Patents

프로세싱 시스템 및 프로세싱 시스템 사용 방법 및 장치 Download PDF

Info

Publication number
KR100941569B1
KR100941569B1 KR1020020081687A KR20020081687A KR100941569B1 KR 100941569 B1 KR100941569 B1 KR 100941569B1 KR 1020020081687 A KR1020020081687 A KR 1020020081687A KR 20020081687 A KR20020081687 A KR 20020081687A KR 100941569 B1 KR100941569 B1 KR 100941569B1
Authority
KR
South Korea
Prior art keywords
circuit
memory
packet
reassembled
processing
Prior art date
Application number
KR1020020081687A
Other languages
English (en)
Other versions
KR20030053050A (ko
Inventor
보우차드그레그에이
칼리마우리시오
데이비드슨조엘알
하사웨이마이클더블유
컬크제임스티
왈톤크리스토퍼브라이언
Original Assignee
에이저 시스템즈 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 인크 filed Critical 에이저 시스템즈 인크
Publication of KR20030053050A publication Critical patent/KR20030053050A/ko
Application granted granted Critical
Publication of KR100941569B1 publication Critical patent/KR100941569B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/56—Routing software
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • H04L49/9089—Reactions to storage capacity overflow replacing packets in a storage arrangement, e.g. pushout
    • H04L49/9094—Arrangements for simultaneous transmit and receive, e.g. simultaneous reading/writing from/to the storage element
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/60—Router architectures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9042—Separate storage for different parts of the packet, e.g. header and payload

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

패킷 프로세싱 시스템은 제 1 기능을 수행하는 제 1 프로세싱 회로와, 수신된 패킷을 저장하는 제 1 프로세싱 회로에 결합되는 제 1 메모리 회로를 포함하되, 제 1 프로세싱 회로가 1 메모리 회로에 의해 저장되는 패킷의 적어도 일부분을 제 1 기능에 따라 사용할 수 있다. 패킷 프로세싱 시스템은 제 2 기능을 수행하는 적어도 제 2 프로세싱 회로와, 제 1 메모리 회로에 저장된 동일한 패킷의 적어도 일부분을 저장하는 제 2 프로세싱 회로에 결합된 제 2 메모리 회로를 더 포함하되, 상기 제 2 프로세싱 회로가 사용할 수 있는 제 2 메모리 회로에 저장되는 패킷의 일부분을 제 2 기능에 따라 사용할 수 있다. 예시적인 실시예에서, 제 1 프로세싱 회로 및 제 2 프로세싱 회로는 라우터와 같은 패킷 스위칭 장치에서 동작한다. 이러한 경우에 있어서, 제 1 프로세싱 회로 및 제 2 프로세싱 회로는 패킷 네트워크 인터페이스와 패킷 스위칭 장치의 스위치 패브릭 사이에서 동작한다.

Description

프로세싱 시스템 및 프로세싱 시스템 사용 방법 및 장치{METHODS AND APPARATUS FOR USING MULTIPLE REASSEMBLY MEMORIES FOR PERFORMING MULTIPLE FUNCTIONS}
도 1은 본 발명의 일 실시예에 따라 다수의 재조립 메모리를 이용하는 패킷 프로세싱 시스템을 도시하는 블록도,
도 2는 본 발명의 일 실시예에 따라 다수의 재조립 메모리를 이용하는 패킷 프로세싱 방법을 예시하는 흐름도,
도 3은 본 발명의 일 실시예에 따라 패킷 분류 및 패킷 스케쥴링 기능을 수행하는 두 개의 재조립 메모리를 이용하는 패킷 프로세싱 시스템을 예시하는 블록도.
도면의 주요 부분에 대한 부호의 설명
102 : 파서 302 : 네트워크 프로세서
304 : 메모리 306 : 트래픽 관리자
310 : 네트워크 인터페이스 312 : 네트워크
314 : 스위치 패브릭 316 : 호스트 CPU
본 발명은 일반적으로 패킷 프로세싱 시스템(packet processing system)에 관한 것으로, 보다 구체적으로 그러한 패킷 프로세싱 시스템에 관련된 다수의 기능(multiple functions)을 수행하는 다수의 재조립 메모리(multiple reassembly memories)의 사용에 관한 것이다.
알려진 바와 같이, 라우터 또는 패킷 프로세싱 시스템의 다른 유형의 패킷 스위치에서 수행되는 소정의 프로세스 동안, 패킷은 서브 세트 또는 "셀"로 지칭되는 데이터의 일부분으로 분할될 수 있다. 예를 들어, 패킷은 라우터의 프레임화(framing) 동작 동안 셀로 분할될 수 있다. 그러나, 다른 프로세스 또는 라우터에서 수행되는 기능들이 사용하기 위해서는 이들 데이터 셀은 패킷 또는 프로토콜 데이터 유닛(PDUs)으로 다시 재조립되어야 한다.
종래의 라우터는 대개 패킷을 재조립하고 라우터에 의해 수행되는 다수의 기능들이 뒤이어 사용하기 위해서 패킷들을 공통 재조립 메모리(common reassembly memory)에 저장한다. 이러한 기능들은 예를 들어, 패킷 분류 및 패킷 스케쥴링을 포함할 수도 있다. 그러나, 알려진 바와 같이, 그러한 다수의 기능들에 의해 사용하기 위해서 패킷들을 재조립하는 것은 매우 높은 입/출력 대역폭을 요구한다.
다수의 기능을 수행하기 위한 공통의 고 대역폭 메모리는 다수의 중대한 결점을 가지고 있다. 첫째, 고 대역폭 메모리는 매우 고가일 수 있다. 그것은 또한 전형적으로 임의의 관련 메모리 인터페이스 장치를 고가이도록 야기하는데 그 이유는 가외 핀(extra pins), 특별 버퍼 및 특별 제어 메카니즘을 요구하기 때문이다. 또한, 공통의 고 대역폭 재조립 메모리의 사용은 메모리 분할 설계 작업을 매우 어렵게 하는데, 특히 설계가 다수의 집적 회로로 구현되는 경우에 그러하다.
그러므로 패킷 프로세싱 시스템에서 수행되는 다수의 기능들이 뒤이어 사용할 수 있도록 재조립된 패킷을 저장하기 위해 공통의 고 대역폭 메모리를 사용함에 있어서 이들 및 다른 결점을 처리하는 기술의 필요성이 존재한다는 것은 자명하다.
본 발명은 패킷 프로세싱 시스템과 관련된 다수의 기능들을 수행하기 위해 다수의 재조립 메모리를 이용하는 패킷 프로세싱 기법을 제공하여, 종래의 공통 고 대역폭 메모리의 사용에 의해 야기된 결점을 피할 수 있다.
본 발명의 일 측면에서, 프로세싱 시스템은 제 1 기능을 수행하는 제 1 프로세싱 회로, 수신된 패킷을 저장하는 제 1 프로세싱 회로에 결합되는 제 1 메모리 회로를 포함하되, 제 1 메모리 회로에 의해 저장되는 패킷의 적어도 일부는 제 1 프로세싱 회로에 의해 제 1 기능에 따라 이용가능하다. 프로세싱 시스템은 제 2 기능을 수행하는 제 2 프로세싱 회로와, 제 1 메모리 회로에 저장되는 동일한 패킷의 적어도 일부를 저장하는 제 2 프로세싱 회로에 결합되는 제 2 메모리 회로를 적어도 포함하되, 제 2 메모리 회로에 저장된 패킷의 일부는 제 2 프로세싱 회로에 의해 제 2 기능에 따라 이용가능하다.
그러므로, 본 발명은 제 1 및 제 2 기능을 수행하는데 필요한 메모리가 동일한 데이터 또는 요구되는 데이터의 서브 세트를 저장하기에 또한 그에 대응하는 기능을 수행하기에 충분한 대역폭을 각각 제공하는 제 1 메모리 및 제 2 메모리로 별개로 분할되도록 하는 패킷 프로세싱 시스템을 제공한다.
제 1 프로세싱 회로, 제 1 메모리 회로, 제 2 프로세싱 회로 및 제 2 메모리 회로는 동일한 집적 회로 상에서 구현될 수 있다는 것을 이해해야 한다. 대안으로, 제 1 프로세싱 회로 및 제 1 메모리 회로는 제 1 집적 회로 상에서 구현될 수 있고, 제 2 프로세싱 회로 및 제 2 메모리 회로는 제 2 집적 회로 상에서 구현될 수 있다.
프로세싱 시스템은 또한 제 1 메모리 회로에 패킷을 저장하기 전에 수신된 패킷의 서브 세트를 재조립하는, 제 1 메모리 회로에 결합되는 제 1 재조립 회로와, 제 2 메모리 회로에 패킷을 저장하기 전에 제 1 재조립 회로에 의해 재조립된 동일한 패킷 서브 세트의 일부분을 재조립하는, 제 2 메모리 회로에 결합되는 제 2 재조립 회로를 포함한다. 바람직하게 패킷 서브 세트는 셀이다.
프로세싱 시스템은 제 1 재조립 회로 및 제 2 재조립 회로가 패킷을 재조립하는데 사용하기 위해 수신된 패킷으로부터의 정보를 파싱(parsing)하는, 제 1 재조립 회로 및 제 2 재조립 회로에 결합되는 파싱 회로(parsing circuitry)를 또한 포함한다.
예시적인 실시예에서, 제 1 프로세싱 회로 및 제 1 메모리 회로는 네트워크 프로세서를 포함한다. 이 경우에 있어서, 제 1 기능은 패킷 분류 동작(packet classifying operation)일 수 있다. 또한, 제 2 프로세싱 및 제 2 메모리 회로는 트래픽 관리자를 포함할 수 있다. 이 경우에 있어서, 제 2 기능은 패킷 스케쥴링 동작일 수 있다.
또 다른 예시적인 실시예에 있어서, 제 1 프로세싱 회로 및 제 2 프로세싱 회로는 라우터와 같은 패킷 스위칭 장치에서 동작한다. 이 경우에 있어서, 제 1 프로세싱 회로 및 제 2 프로세싱 회로는 패킷 네트워크 인터페이스와 패킷 스위칭 장치의 스위치 패브릭(switch fabric) 사이에서 동작한다.
바람직하게, 본 발명의 패킷 프로세싱 기법은 시스템 성능을 증가시키고 다수 기능의 수행 및 전체 프로세싱 시스템 설계의 간략화의 영향과 관련있는 필요한 메모리 대역폭을 감소시킴으로써 시스템 비용을 감소시킨다.
본 발명의 이들 및 다른 목적, 특징 및 장점은 첨부한 도면과 관련하여 설명되는 후속하는 예시적인 실시예의 자세한 설명으로부터 분명해질 것이다.
본 발명은 패킷 재조립 동작을 포함하는 예시적인 패킷 프로세싱 시스템과 관련하여 이하에서 설명될 것이다. 그러나, 본 발명은 고 대역폭 메모리를 일반적으로 사용함에 있어 야기되는 결점을 피해야하는 것이 바람직한 임의의 패킷 프로세싱 시스템에 더 일반적으로 적용가능하다는 것을 이해해야한다.
본 명세서에서 사용되는 "프로세서"라는 용어는 예시적으로 사용되고 여기에 제한되지 않을 수 있으며, 마이크로프로세서, 중앙 처리 장치(CPU), 디지털 신호 프로세서(DSP), 응용-특정 집적 회로(ASIC) 또는 다른 유형의 데이터 프로세싱 장치, 또한 이들 장치 및 다른 장치의 일부 및 조합들을 사용할 수 있다.
예시적인 실시예에 있어서 본 발명은 패킷 프로세싱 시스템의 다수의 프로세서와 관련된 다수의 기능을 수행하기 위한 다수의 재조립 메모리를 이용함으로써, 고 대역폭 재조립 메모리를 일반적 사용함에 있어 야기될 수 있는 결점을 피한다. 그 장점 중에서도, 본 발명은 개선된 시스템 성능 및 절감한 설계 비용을 제공한다. 이것은 주어진 대역폭의 두 개 메모리가 대역폭이 두 배인 하나의 메모리보다 더 저렴하기 때문인데, 후자가 종래의 접근 방식이 요구하는 것이다.
도 1은 본 발명의 일 실시예에 따라 다수의 재조립 메모리를 이용하는 패킷 프로세싱 시스템(100)을 도시한다. 시스템(100)은 셀 파서(cell parser)(102) 및 N개의 패킷 프로세서(104-1 내지 104-N)를 포함하되, N은 프로세싱 시스템(100)이 지원하도록 설계된 프로세서의 수와 동일한 정수이다. 각 패킷 프로세서(104)는 패킷 또는 PDU 재조립기(reassembler)(106)(106-1 내지 106-N) 및 PDU 메모리(108)(108-1 내지 108-N)를 포함한다. 각 프로세서는 자기 자신과 관련된 적어도 하나의 패킷-관련 기능(110)(110-1 내지 110-N)을 갖는다.
각 프로세서는 하나 이상의 기능을 수행할 수도 있고 임의의 두 개의 프로세서가 동일한 기능의 별개 부분을 수행할 수도 있음을 이해해야한다. 또한, N개의 프로세서 각각은 N개, N개 초과 또는 N개 미만의 집적 회로 또는 프로세싱 장치(한개의 집적 회로 또는 프로세싱 장치를 포함) 상에서 구현될 수 있다.
또한, 패킷 프로세싱 시스템(100)은 라우터 또는 다른 유형의 패킷 스위치에 서 구현될 수 있다. 이러한 경우에 있어서, 그들의 각 재조립 메모리에 따라 각 프로세서에 의해 수행되는 기능은 예를 들어 패킷 분류, 패킷 스케쥴링 등이 있으며 여기에 제한되는 것은 아니다.
바람직하게, 도시된 바와 같이, 패킷 프로세싱 시스템(100)은 N개의 기능을 수행하는데 필요한 메모리가 동일한 데이터 또는 필요한 데이터의 선택분(a selection of required data)을 재조립하기에, 그리고 그에 대응하는 기능을 수행하기에 충분한 대역폭을 각각 제공하는 N개의 메모리(108-1 내지 108-N)로 분할되도록 설계된다. 그러므로, 데이터는 재조립될 수 있고 N개의 메모리 각각에 병렬로 저장될 수 있다. 이 병렬 동작은 동시에 또는 거의 동시(예로, 약간의 시간만큼 지연됨)에 일어날 수 있다. 그러므로, 공통의 고 대역폭 재조립 메모리와 관련된 상술한 바 있는 결점은 유리하게 피할 수 있다.
도 2는 본 발명의 일 실시예에 따른 다수의 재조립 메모리를 이용하는 패킷 프로세싱 방법(200)을 도시한다. 특히, 도 2는 도 1에 도시된 다수의 재조립 메모리 배열을 참조하여 이하에서 설명될 것이다.
위에서 언급한 바와 같이, 소정의 라우터 프로세스 동안(예로, 라우터 프레임화 동작), 패킷은 서브 세트 또는 "셀"로 지칭되는 데이터 부분으로 분할될 수 있다. 그러므로 셀은 전형적으로 패킷의 서브 세트이고 헤더 및 페이로드(payload)를 포함할 수 있다. 예를 들어, 셀은 완전 패킷(full packet)의 시작부, 중간부 또는 종료부(또는 그들의 조합)를 포함할 수 있다. 그러나, 이들 셀 전부 또는 일부는 기능(110-1 내지 110-N)들이 각각 사용하는 패킷 또는 PDU로 다시 재조립되어야 한다.
그러므로, 단계(202)에서, 데이터 프로세싱 시스템(100)에 의해 수신되는 셀들은 파서(102)에 의해 파싱된다. 파싱 동작은 셀들로부터 재조립 정보를 추출하는 단계를 포함한다. 알려진 바와 같이, 재조립 정보는 재조립기(106)에게 패킷과 관련된 데이터를 패킷이 셀로 분할되기 전에 그것의 원래 순서 또는 시퀀스로 재조립하는 방법을 알려주는 데이터이다.
단계(204)에서, 재조립 정보 및 셀은 파서(102)에서 각 프로세서(104)의 각 재조립기로 전달된다. 그런 다음 재조립기들은 각각 알려진 바와 같이 재조립 정보를 사용하여 셀을 PDU로 재조립한다.
모든 재조립기가 동일한 데이터를 재조립할 수도 있지만, 이것은 필요한 것이 아니다라는 것을 이해해야한다. 즉, 각 재조립기는 관련 프로세서에 의해 수행되는 기능에 대해 지정된 데이터만을 재조립할 필요가 있을 수 있다. 그러므로, 각 재조립 메모리의 대역폭 및 크기는 기능의 프로세싱 요건에 따라 조정될 수 있다.
다음으로, 단계(206)에서, 재조립된 PDU는 각 프로세서(104)의 각 PDU 메모리(108)에 저장된다. 마지막으로, 단계(208)에서, 각 메모리(108)에 저장된 재조립된 PDU(또는 그 저장된 PDU의 일부분)를 이용하여 각 기능(110)을 수행한다.
위에서 언급한 바와 같이, 패킷 프로세싱 시스템(100)의 전체적인 설계에 따라, 각 프로세서에서 도 2의 단계(204 내지 208)가 동시에 또는 거의 동시에 수행될 수 있다. 그러나, 이것은 요구되는 것은 아니다.
이제 도 3을 참조하면, 패킷 프로세싱 시스템(300)은 본 발명에 따라 패킷 분류 및 패킷 스케쥴링 기능을 수행하는 각각의 2개의 재조립 메모리를 이용하는 것으로 도시되어 있다. 보다 구체적으로, 도 3은 도 1의 프로세싱 시스템(100)의 특정 예(N은 2)를 도시한다는 것을 이해할 것이다.
패킷 프로세싱 시스템(300)은 메모리(304)를 구비한 네트워크 프로세서(302)와 메모리(308)를 구비한 트래픽 관리자(306)를 포함한다. 이 실시예에서, 메모리(304)를 구비한 네트워크 프로세서(302)는 자기 자신에 대응하는 재조립 메모리 회로를 구비한 하나의 프로세서 또는 프로세싱 회로를 나타내고, 동시에 트래픽 관리자(306) 및 메모리(308)는 자기 자신에 대응하는 재조립 메모리 회로를 구비한 다른 프로세서 또는 프로세싱 회로를 나타낸다.
알려진 바와 같이, 도 3에 도시된 바와 같은 네트워크 프로세서는 일반적으로 비동기식 전송 모드(ATM) 네트워크 또는 동기식 광 네트워크(SONET)의 물리 층 부분과 같은 물리적 전송 매체와, 라우터 또는 다른 유형의 패킷 스위치의 스위치 패브릭 사이의 패킷 흐름을 제어한다. 도 3에 도시된 바와 같은 트래픽 관리자는 일반적으로 네트워크 프로세서와 관련하여 동작하며 다른 기능들 사이에서 버퍼 관리 및 패킷 스케쥴링을 수행한다.
따라서, 도시된 바와 같이, 네트워크 프로세서(302) 및 트래픽 관리자(306)는 프로세서와 네트워크(312)(예로, ATM, SONET) 사이의 인터페이스(예로, 물리 층 인터페이스 및 프레이머(framer))를 제공하는 네트워크 인터페이스(310)와 스위치 패브릭(314) 사이에서 기능적으로 배치된다. 네트워크(312)는 패킷 또는 다른 패 킷 데이터가 수신되는 네트워크이다. 스위치 패브릭(314)은 패킷의 스위칭을 제어한다. 두 프로세서는 또한 두 프로세서에 걸쳐 전체적인 제어를 제공할 수도 있는 호스트 CPU(316)에 응답한다.
알려진 바와 같이, 라우터 및 스위치는 일반적으로 각각 하나 이상의 프로세서와 관련된 라인 카드들의 어레이 형태로 배열된 다수의 프로세서를 포함한다. 그러므로, 이 실시예에서 네트워크 프로세서(302) 및 트래픽 관리자(306)는 라우터 또는 다른 유형의 패킷 스위치의 라인 또는 포트 카드 상에서 구현되는 프로세서를 나타낸다. 네트워크 프로세서 및 트래픽 관리자는 동일한 집적 회로 또는 다른 집적 회로 상에서 구현될 수 있다.
그러므로, 이 특정 실시예의 관점에서 도 2의 단계들을 다시 참조하면, 시스템(300)의 셀(네트워크 인터페이스(310) 및/또는 스위치 패브릭(314)과 관련된 분할(segmentation)에 의해 생성됨)은 재조립 정보를 위해 파싱된다(단계 202). 파서는 네트워크 프로세서(302) 또는 트래픽 관리자(306)에서 구현될 수 있다. 그런 다음, 그 셀은 프로세서(302 및 306)의 각각에 의해 본래의 패킷으로 동시에 또는 거의 동시에 재조립될 수 있고(단계 204) 그들의 관련 메모리(304 및 308)에 저장될 수 있다(단계 206). 각 메모리에 저장된 재조립된 패킷은 각 프로세서에 의해 이용되어 예를 들어 네트워크 프로세서(302) 및 트래픽 관리자(306)의 패킷 스케쥴링과 같은 각 기능을 수행한다(단계 208).
본 발명의 예시적인 실시예가 첨부한 도면을 참조하여 본 명세서에 설명되었지만, 본 발명은 바로 이들 실시예에 제한되지 않고, 본 발명의 정신 및 범주를 벗 어나지 않고도 당업자에 의해 기타 다른 다양한 변화 및 변경이 이루어질 수 있다는 것이 이해될 것이다.
본 발명은 패킷 프로세싱 시스템과 관련된 다수의 기능들을 수행하는 다수의 재조립 메모리를 이용하는 패킷 프로세싱 기법을 제공하여 종래에서 일반적으로 사용되는 고 대역폭 메모리에서 야기되는 결점을 피할 수 있다.

Claims (10)

  1. 제 1 기능(a first function)을 수행하는 제 1 프로세싱 회로(first processing circuitry)와,
    상기 제 1 프로세싱 회로와 연관되며, 수신된 패킷의 서브 세트(subsets)를 재조립 패킷(reassembled packets)으로 재조립하는 제 1 재조립 회로와,
    상기 제 1 프로세싱 회로에 연관되며, 상기 제 1 재조립 회로에 의해 재조립된 상기 패킷을 저장하는 제 1 메모리 회로- 상기 제 1 메모리 회로에 의해 저장된 상기 재조립된 패킷의 적어도 일부분은 상기 제 1 프로세싱 회로에 의해 상기 제 1 기능에 따라 사용될 수 있음 -와,
    제 2 기능을 수행하는 제 2 프로세싱 회로와,
    상기 제 2 프로세싱 회로와 연관되며, 상기 제 1 재조립 회로에 의해 재조립된 패킷의 동일한 서브 세트의 적어도 일부를 재조립 패킷으로 재조립하는 제 2 재조립 회로와,
    상기 제 2 프로세싱 회로와 연관되며, 상기 제 2 재조립 회로에 의해 재조립된 상기 패킷을 저장하는 제 2 메모리 회로- 상기 제 1 메모리 회로 및 상기 제 2 메모리 회로에 저장된 상기 재조립된 패킷의 적어도 일부분은 동일하고, 상기 제 2 메모리 회로에 저장된 재조립된 패킷의 적어도 일부는 상기 제 2 프로세싱 회로에 의해 상기 제 2 기능에 따라 사용될 수 있음 -를 포함하는
    프로세싱 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 프로세싱 회로, 상기 제 1 재조립 회로, 상기 제 1 메모리 회로, 상기 제 2 프로세싱 회로, 상기 제 2 재조립 회로 및 상기 제 2 메모리 회로는 하나의 집적 회로 상에서 구현되는
    프로세싱 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 프로세싱 회로, 상기 제 1 재조립 회로 및 상기 제 1 메모리 회로는 제 1 집적 회로 상에서 구현되고, 상기 제 2 프로세싱 회로, 상기 제 2 재조립 회로 및 상기 제 2 메모리 회로는 제 2 집적 회로 상에서 구현되는
    프로세싱 시스템.
  4. 제 1 항에 있어서,
    상기 제 1 기능 및 상기 제 2 기능은 하나의 집적 회로에 의해 수행되는
    프로세싱 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 기능 및 상기 제 2 기능은 상이한 집적 회로에 의해 수행되는
    프로세싱 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 프로세싱 회로, 상기 제 1 재조립 회로 및 상기 제 1 메모리 회로는 네트워크 프로세서를 포함하는
    프로세싱 시스템.
  7. 제 1 항에 있어서,
    상기 제 2 프로세싱 회로, 제 2 재조립 회로 및 상기 제 2 메모리 회로는 트래픽 관리자(traffic manager)를 포함하는
    프로세싱 시스템.
  8. 삭제
  9. 패킷에 응답하는 프로세싱 시스템에서 사용되는 방법에 있어서,
    수신된 패킷의 서브 세트를 제 1 재조립기(a first reassembler)에 의해 재조립 패킷으로 재조립하는 단계와,
    상기 재조립된 패킷을 제 1 메모리에 저장하는 단계- 상기 제 1 메모리에 의해 저장되는 상기 재조립된 패킷의 적어도 일부는 제 1 프로세서에 의해 제 1 기능에 따라 사용될 수 있음 -를 포함하되,
    상기 제 1 재조립기에 의해 재조립된 수신된 패킷의 상기 서브 세트의 적어도 일부는 제 2 프로세서에 의해 제 2 기능에 따라 사용될 수 있는 제 2 메모리에 저장하기 위해 제 2 재조립기에 의해 재조립될 수 있되, 상기 제 1 메모리 및 상기 제 2 메모리에 저장된 상기 재조립된 패킷의 적어도 일부는 동일할 수 있는
    프로세싱 시스템에서 사용되는 방법.
  10. 패킷에 응답하는 프로세싱 시스템에서 사용되는 장치에 있어서,
    제 1 메모리와,
    (i) 수신된 패킷의 서브 세트를 재조립 패킷으로 재조립하고, (ii) 상기 재조립된 패킷을 상기 제 1 메모리에 저장하는 제 1 프로세서를 포함하되,
    상기 제 1 메모리에 의해 저장되는 상기 재조립된 패킷의 적어도 일부는 제 1 기능에 따라 사용될 수 있으며,
    상기 제 1 프로세서에 의해 재조립된 수신된 패킷의 상기 서브 세트의 적어도 일부는 제 2 기능에 따라 사용될 수 있는 제 2 메모리에 저장하기 위해 제 2 프로세서에 의해 재조립될 수 있되, 상기 제 1 메모리 및 상기 제 2 메모리에 저장된 상기 재조립된 패킷의 적어도 일부는 동일할 수 있는
    프로세싱 시스템에서 사용되는 장치.
KR1020020081687A 2001-12-21 2002-12-20 프로세싱 시스템 및 프로세싱 시스템 사용 방법 및 장치 KR100941569B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/029,679 2001-12-21
US10/029,679 US8782287B2 (en) 2001-12-21 2001-12-21 Methods and apparatus for using multiple reassembly memories for performing multiple functions

Publications (2)

Publication Number Publication Date
KR20030053050A KR20030053050A (ko) 2003-06-27
KR100941569B1 true KR100941569B1 (ko) 2010-02-10

Family

ID=21850300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020081687A KR100941569B1 (ko) 2001-12-21 2002-12-20 프로세싱 시스템 및 프로세싱 시스템 사용 방법 및 장치

Country Status (5)

Country Link
US (1) US8782287B2 (ko)
EP (1) EP1326475A1 (ko)
JP (1) JP4163499B2 (ko)
KR (1) KR100941569B1 (ko)
TW (1) TWI254529B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7280527B2 (en) * 2002-05-13 2007-10-09 International Business Machines Corporation Logically grouping physical ports into logical interfaces to expand bandwidth
US7379467B1 (en) * 2003-05-08 2008-05-27 Cypress Semiconductor Corporation Scheduling store-forwarding of back-to-back multi-channel packet fragments
KR100970989B1 (ko) * 2008-04-28 2010-07-21 김상현 다목적 가위
JP6369175B2 (ja) * 2014-07-04 2018-08-08 富士通株式会社 パケット処理装置、制御プログラム、及びパケット処理装置の制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950701167A (ko) * 1992-03-23 1995-02-20 패킷 재조립 방법 및 장치(Packet Reassembly Method and Apparatus)
US5623494A (en) * 1995-06-07 1997-04-22 Lsi Logic Corporation Asynchronous transfer mode (ATM) interconnection system for multiple hosts including advanced programmable interrupt controller (APIC)
JP2000349816A (ja) * 1999-06-04 2000-12-15 Fujitsu Ltd パケットデータ処理装置及びそれを用いたパケット中継装置
WO2001016682A1 (en) 1999-08-27 2001-03-08 International Business Machines Corporation Vlsi network processor and methods

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5317034A (en) * 1976-07-30 1978-02-16 Sharp Corp Image sensor output correcting system
US4149243A (en) * 1977-10-20 1979-04-10 International Business Machines Corporation Distributed control architecture with post and wait logic
US4593357A (en) * 1982-02-19 1986-06-03 Laboratory Equipment Corp. Motor vehicle performance monitoring system
US4885684A (en) * 1987-12-07 1989-12-05 International Business Machines Corporation Method for compiling a master task definition data set for defining the logical data flow of a distributed processing network
US5179530A (en) * 1989-11-03 1993-01-12 Zoran Corporation Architecture for integrated concurrent vector signal processor
US6058114A (en) * 1996-05-20 2000-05-02 Cisco Systems, Inc. Unified network cell scheduler and flow controller
FI974020A0 (fi) 1997-10-21 1997-10-21 Nokia Telecommunications Oy Optimering av resurser i ett paketnaetsflerprocessorsystem
US6249528B1 (en) * 1998-03-12 2001-06-19 I-Cube, Inc. Network switch providing per virtual channel queuing for segmentation and reassembly
US6483839B1 (en) * 1998-03-18 2002-11-19 Conexant Systems, Inc. Apparatus and method for scheduling multiple and simultaneous traffic in guaranteed frame rate in ATM communication system
US6330584B1 (en) * 1998-04-03 2001-12-11 Mmc Networks, Inc. Systems and methods for multi-tasking, resource sharing and execution of computer instructions
US6771652B1 (en) * 1999-11-23 2004-08-03 International Business Machines Corporation Method and system for controlling transmission of packets in computer networks
US6944153B1 (en) * 1999-12-01 2005-09-13 Cisco Technology, Inc. Time slot interchanger (TSI) and method for a telecommunications node
US6629147B1 (en) * 2000-03-31 2003-09-30 Intel Corporation Segmentation and reassembly of data frames
US7092393B1 (en) * 2001-02-04 2006-08-15 Cisco Technology, Inc. Method and apparatus for distributed reassembly of subdivided packets using multiple reassembly components
US6934760B1 (en) * 2001-02-04 2005-08-23 Cisco Technology, Inc. Method and apparatus for resequencing of packets into an original ordering using multiple resequencing components

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950701167A (ko) * 1992-03-23 1995-02-20 패킷 재조립 방법 및 장치(Packet Reassembly Method and Apparatus)
US5623494A (en) * 1995-06-07 1997-04-22 Lsi Logic Corporation Asynchronous transfer mode (ATM) interconnection system for multiple hosts including advanced programmable interrupt controller (APIC)
JP2000349816A (ja) * 1999-06-04 2000-12-15 Fujitsu Ltd パケットデータ処理装置及びそれを用いたパケット中継装置
WO2001016682A1 (en) 1999-08-27 2001-03-08 International Business Machines Corporation Vlsi network processor and methods

Also Published As

Publication number Publication date
EP1326475A8 (en) 2003-11-12
TW200304302A (en) 2003-09-16
KR20030053050A (ko) 2003-06-27
US8782287B2 (en) 2014-07-15
JP2003218908A (ja) 2003-07-31
JP4163499B2 (ja) 2008-10-08
TWI254529B (en) 2006-05-01
US20030120798A1 (en) 2003-06-26
EP1326475A1 (en) 2003-07-09

Similar Documents

Publication Publication Date Title
EP2317702B1 (en) Methods and apparatus related to a distributed switch fabric
JP2788577B2 (ja) フレーム変換方法及び装置
US7088735B1 (en) Processing data packets in a multiple protocol system area network
US5504743A (en) Message routing
US20070159970A1 (en) Power reduction in switch architectures
US20130094370A1 (en) Methods and Apparatus for Selecting the Better Cell From Redundant Streams Within A Cell-Oriented Environment.
US6359887B1 (en) Transparent circuit emulation for packet switching network
US8824468B2 (en) System and method for parsing frames
US7480308B1 (en) Distributing packets and packets fragments possibly received out of sequence into an expandable set of queues of particular use in packet resequencing and reassembly
US7272675B1 (en) First-in-first-out (FIFO) memory for buffering packet fragments through use of read and write pointers incremented by a unit access and a fraction of the unit access
US7379467B1 (en) Scheduling store-forwarding of back-to-back multi-channel packet fragments
KR100941569B1 (ko) 프로세싱 시스템 및 프로세싱 시스템 사용 방법 및 장치
US7079539B2 (en) Method and apparatus for classification of packet data prior to storage in processor buffer memory
US7092393B1 (en) Method and apparatus for distributed reassembly of subdivided packets using multiple reassembly components
US6931014B2 (en) Method for generating and transmitting a train packet in an ATM switch system
JPH10285173A (ja) Ａｔｍセル処理装置
JP2003218907A (ja) パケットの高速ルーティング及びスイッチングに対するメモリ要件を低減するように構成されたプロセッサ
US7590056B2 (en) Processor configured for efficient processing of single-cell protocol data units
JP2002544738A (ja) 多重経路非同期伝送モードスイッチのセルシーケンスを復元するための装置及び方法
JP3019853B2 (ja) Ａｔｍスイッチおよびその制御方法
WO2002023823A1 (en) Apparatus and methods for processing packets in a broadband data stream
Konstantoulakis et al. Efficient layered communication stack implementation for broadband end-systems
JPH1155267A (ja) Ａｔｍスイッチ
WO1991018463A1 (en) Switching architecture and method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130117

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee