JP2003218907A - パケットの高速ルーティング及びスイッチングに対するメモリ要件を低減するように構成されたプロセッサ - Google Patents
パケットの高速ルーティング及びスイッチングに対するメモリ要件を低減するように構成されたプロセッサInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
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- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 パケットの高速ルーティング及びスイッチン
グに対するメモリ要件を低減するように構成されたプロ
セッサを提供する。 【解決手段】 パケットアナライザは、受信パケットを
部分的に解析して、そのパケットの、第一のメモリ回路
内に格納すべき部分を決定する。この部分が第一のメモ
リ回路内に格納されると、プロセッサ内でのその後の処
理のためにアクセス可能となり、パケット全体を格納す
るように構成された第二のメモリ回路にアクセスする必
要はなくなる。パケットアナライザは、第一のメモリ回
路内に格納されるべき部分を決定するために、検索テー
ブルを構成する複数のレジスタの一つから成るレジスタ
内に格納されている値を用いるように構成される。検索
テーブルは、複数のエントリを含み、各エントリは、パ
ケットカテゴリ情報、例えば、ポート番号或いはパケッ
トフロー識別子と、そのパケットの、内部メモリ１０４
に関連するブロック数を格納する。
グに対するメモリ要件を低減するように構成されたプロ
セッサを提供する。 【解決手段】 パケットアナライザは、受信パケットを
部分的に解析して、そのパケットの、第一のメモリ回路
内に格納すべき部分を決定する。この部分が第一のメモ
リ回路内に格納されると、プロセッサ内でのその後の処
理のためにアクセス可能となり、パケット全体を格納す
るように構成された第二のメモリ回路にアクセスする必
要はなくなる。パケットアナライザは、第一のメモリ回
路内に格納されるべき部分を決定するために、検索テー
ブルを構成する複数のレジスタの一つから成るレジスタ
内に格納されている値を用いるように構成される。検索
テーブルは、複数のエントリを含み、各エントリは、パ
ケットカテゴリ情報、例えば、ポート番号或いはパケッ
トフロー識別子と、そのパケットの、内部メモリ１０４
に関連するブロック数を格納する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはパケット
処理システム、より詳細には、このようなシステム内で
パケットルーティング、パケットスイッチング及び他の
パッケト処理動作を遂行するために用いるように構成さ
れた網プロセッサ或いは他のタイプのプロセッサに関す
る。
処理システム、より詳細には、このようなシステム内で
パケットルーティング、パケットスイッチング及び他の
パッケト処理動作を遂行するために用いるように構成さ
れた網プロセッサ或いは他のタイプのプロセッサに関す
る。
【０００２】
【従来の技術】網プロセッサは一般には物理伝送媒体、
例えば、非同期転送モード（ＡＴＭ）網或いは同期光網
（ＳＯＮＥＴ）の物理層部分と、ルータ或いは他のタイ
プのスイッチ内のスイッチファブリックとの間のパケッ
トのフローを制御する。このようなルータ及びスイッチ
は、一般には、例えば、一群のライン或いはポートカー
ドの形態に構成された複数の網プロセッサを含み、一つ
或いは複数のプロセッサがこれらの各カードと関連す
る。
例えば、非同期転送モード（ＡＴＭ）網或いは同期光網
（ＳＯＮＥＴ）の物理層部分と、ルータ或いは他のタイ
プのスイッチ内のスイッチファブリックとの間のパケッ
トのフローを制御する。このようなルータ及びスイッチ
は、一般には、例えば、一群のライン或いはポートカー
ドの形態に構成された複数の網プロセッサを含み、一つ
或いは複数のプロセッサがこれらの各カードと関連す
る。
【０００３】ルーティングやスイッチングなどのパケッ
ト処理動作の遂行に当たっては、網プロセッサは、典型
的には、各パケットの少なくとも開始或いはヘッドの部
分を調べることを要求される。各パケットの調べること
を要求される量は、それと関連する網通信プロトコル、
起動部分、及びその他の類似の要因に依存する。ルータ
或いはスイッチの機能或いは複雑さも、各パケットの調
べることを要求される量に影響を与える。
ト処理動作の遂行に当たっては、網プロセッサは、典型
的には、各パケットの少なくとも開始或いはヘッドの部
分を調べることを要求される。各パケットの調べること
を要求される量は、それと関連する網通信プロトコル、
起動部分、及びその他の類似の要因に依存する。ルータ
或いはスイッチの機能或いは複雑さも、各パケットの調
べることを要求される量に影響を与える。
【０００４】多くの従来のルータ及びスイッチは、処理
中のある与えられたパケットに対して、そのパケットが
最終的にその宛先に送信されるまで或いは脱落されるま
で、実質的にそのパケット全体を格納するように構成さ
れる。パケットは、通常は、関連する網プロセッサに対
して外部のルータ或いはスイッチメモリ内に格納され
る。ある与えられたパケットが外部メモリ内に保持され
る時間量は、ルータ或いはスイッチの基本処理時間、パ
ケットに適用されるサービスの品質、解析されるべき特
定のプロトコル層、及びパケットがそれに向けられるポ
ート或いは他の通信チャネルの輻輳に影響状態される。
中のある与えられたパケットに対して、そのパケットが
最終的にその宛先に送信されるまで或いは脱落されるま
で、実質的にそのパケット全体を格納するように構成さ
れる。パケットは、通常は、関連する網プロセッサに対
して外部のルータ或いはスイッチメモリ内に格納され
る。ある与えられたパケットが外部メモリ内に保持され
る時間量は、ルータ或いはスイッチの基本処理時間、パ
ケットに適用されるサービスの品質、解析されるべき特
定のプロトコル層、及びパケットがそれに向けられるポ
ート或いは他の通信チャネルの輻輳に影響状態される。
【０００５】高速ルータ及びスイッチは、典型的には、
網プロセッサ内のオン・チップメモリ（ｏｎ−ｃｈｉｐ
ｍｅｍｏｒｙ）内に、ある与えられたパケットの、そ
の網プロセッサによって処理されている幾らかの部分を
格納する。これによって、ルータ或いはスイッチの性能
は、そのパケット全体を保持するより大きな外部メモリ
にアクセスする必要がなくなるために、外部メモリはオ
ン・チップメモリと比較してより低速であり、帯域幅も
制限されているという意味で、大幅に向上される。ただ
し、従来のやり方においては、通常、ある与えられたル
ータ或いはスイッチ用途において解析することを必要と
される最悪の場合のパケット部分（ｗｏｒｓｔ−ｃａｓ
ｅ ｐａｃｋｅｔ ｐｏｒｔｉｏｎ）によって、この最
悪の場合のパケット部分はある稀に発生するパケットと
関連するのみであるにも関わらず、オン・チップメモリ
内に保持される個々のパケット部分のサイズが決定さ
れ、このために、要求されるオン・チップメモリのサイ
ズ、従って網プロセッサのコスト及び複雑さが大幅に増
加する。
網プロセッサ内のオン・チップメモリ（ｏｎ−ｃｈｉｐ
ｍｅｍｏｒｙ）内に、ある与えられたパケットの、そ
の網プロセッサによって処理されている幾らかの部分を
格納する。これによって、ルータ或いはスイッチの性能
は、そのパケット全体を保持するより大きな外部メモリ
にアクセスする必要がなくなるために、外部メモリはオ
ン・チップメモリと比較してより低速であり、帯域幅も
制限されているという意味で、大幅に向上される。ただ
し、従来のやり方においては、通常、ある与えられたル
ータ或いはスイッチ用途において解析することを必要と
される最悪の場合のパケット部分（ｗｏｒｓｔ−ｃａｓ
ｅ ｐａｃｋｅｔ ｐｏｒｔｉｏｎ）によって、この最
悪の場合のパケット部分はある稀に発生するパケットと
関連するのみであるにも関わらず、オン・チップメモリ
内に保持される個々のパケット部分のサイズが決定さ
れ、このために、要求されるオン・チップメモリのサイ
ズ、従って網プロセッサのコスト及び複雑さが大幅に増
加する。
【０００６】
【発明が解決しようとする課題】従って、明らかに、デ
バイスのメモリ要件を低減できるように、パケットの、
網プロセッサ或いは他のタイプのプロセッサと関連する
特定のメモリ内に格納されるべき特定の部分を決定する
ための改善された技法に対する必要性が存在する。
バイスのメモリ要件を低減できるように、パケットの、
網プロセッサ或いは他のタイプのプロセッサと関連する
特定のメモリ内に格納されるべき特定の部分を決定する
ための改善された技法に対する必要性が存在する。
【０００７】
【課題を解決するための手段】本発明は網プロセッサ或
いは他のタイプのプロセッサのメモリ要件を大幅に低減
する。
いは他のタイプのプロセッサのメモリ要件を大幅に低減
する。
【０００８】本発明の一面によると、プロセッサは、パ
ケットアナライザとこのパケットアナライザに接続され
た第一のメモリ回路を含む。パケットアナライザは、プ
ロセッサによって受信された一つ或いは複数のパケット
を少なくとも部分的に解析することで、それらパケット
のある与えられた一つに対して、そのパケットの、第一
のメモリ回路内に格納されるべき部分を決定する。与え
られたパケットのこの部分が第一のメモリ回路内に格納
されると、これはプロセッサ内でのその後の処理のため
にアクセス可能となり、プロセッサと関連し、実質的に
その与えられたパケット全体を格納するように構成され
た第二のメモリ回路にアクセスする必要はなくなる。こ
れら第一と第二のメモリ回路は、例えば、プロセッサ
の、それぞれ、内部メモリと外部メモリから成る。
ケットアナライザとこのパケットアナライザに接続され
た第一のメモリ回路を含む。パケットアナライザは、プ
ロセッサによって受信された一つ或いは複数のパケット
を少なくとも部分的に解析することで、それらパケット
のある与えられた一つに対して、そのパケットの、第一
のメモリ回路内に格納されるべき部分を決定する。与え
られたパケットのこの部分が第一のメモリ回路内に格納
されると、これはプロセッサ内でのその後の処理のため
にアクセス可能となり、プロセッサと関連し、実質的に
その与えられたパケット全体を格納するように構成され
た第二のメモリ回路にアクセスする必要はなくなる。こ
れら第一と第二のメモリ回路は、例えば、プロセッサ
の、それぞれ、内部メモリと外部メモリから成る。
【０００９】本発明のもう一面においては、パケットア
ナライザは、与えられたパケットの、第一のメモリ回
路、例えば、内部メモリ内に格納されるべき部分を決定
するために、プロセッサのレジスタ内に格納されている
値を用いるように構成される。このレジスタは、一つの
実施例においては、パケットアナライザにアクセス可能
な検索テーブルを構成する複数のレジスタの一つから成
る。検索テーブルは、複数のエントリを含み、各エント
リは、パケットカテゴリ情報、例えば、ポート番号或い
はパケットフロー識別子と、そのパケットの、内部メモ
リに格納されるべき関連するブロック数（ａｓｓｏｃｉ
ａｔｅｄ ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）を含
む。
ナライザは、与えられたパケットの、第一のメモリ回
路、例えば、内部メモリ内に格納されるべき部分を決定
するために、プロセッサのレジスタ内に格納されている
値を用いるように構成される。このレジスタは、一つの
実施例においては、パケットアナライザにアクセス可能
な検索テーブルを構成する複数のレジスタの一つから成
る。検索テーブルは、複数のエントリを含み、各エント
リは、パケットカテゴリ情報、例えば、ポート番号或い
はパケットフロー識別子と、そのパケットの、内部メモ
リに格納されるべき関連するブロック数（ａｓｓｏｃｉ
ａｔｅｄ ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）を含
む。
【００１０】本発明のさらにもう一面によると、これら
レジスタのある与えられた１つ内に格納されるこの値
は、例えばプロセッサに接続されたホストデバイスの制
御下で動的に更新可能である。これによって、プログラ
マは、例えば、ある与えられたカテゴリのパケットの、
プロセッサの内部メモリ内に格納されるべき特定の部分
を指定することが可能となる。
レジスタのある与えられた１つ内に格納されるこの値
は、例えばプロセッサに接続されたホストデバイスの制
御下で動的に更新可能である。これによって、プログラ
マは、例えば、ある与えられたカテゴリのパケットの、
プロセッサの内部メモリ内に格納されるべき特定の部分
を指定することが可能となる。
【００１１】長所として、本発明のこれら技法は、プロ
セッサの内部及び/或いは外部メモリ要件を低減するば
かりか、外部メモリへのアクセスの必要性を大幅に低減
し、これによってプロセッサのスループットを大幅に向
上させる。
セッサの内部及び/或いは外部メモリ要件を低減するば
かりか、外部メモリへのアクセスの必要性を大幅に低減
し、これによってプロセッサのスループットを大幅に向
上させる。
【００１２】
【発明の実施の形態】本発明はここでは特定のやり方に
構成された網プロセッサを含む一例としてのパケット処
理システムとの関連で説明される。ただし、本発明はよ
り一般的にプロセッサ内で遂行されるパケット処理動作
と関連する内部及び或いは外部メモリ要件を低減するこ
とが望ましいあらゆるプロセッサに適用できる。
構成された網プロセッサを含む一例としてのパケット処
理システムとの関連で説明される。ただし、本発明はよ
り一般的にプロセッサ内で遂行されるパケット処理動作
と関連する内部及び或いは外部メモリ要件を低減するこ
とが望ましいあらゆるプロセッサに適用できる。
【００１３】ここで「プロセッサ（ｐｒｏｃｅｓｓｏ
ｒ）」と称される物は、単に例示として、これらに制限
されるものではないが、マイクロプロセッサ、中央処理
ユニット（ＣＰＵ）、デジタル信号プロセッサ（ＤＳ
Ｐ）、特定用途向け集積回路（ＡＳＩＣ）、他のタイプ
のデータ処理デバイス、並びにこれら及び他のデバイス
の部分及び組合せを用いて実現される。
ｒ）」と称される物は、単に例示として、これらに制限
されるものではないが、マイクロプロセッサ、中央処理
ユニット（ＣＰＵ）、デジタル信号プロセッサ（ＤＳ
Ｐ）、特定用途向け集積回路（ＡＳＩＣ）、他のタイプ
のデータ処理デバイス、並びにこれら及び他のデバイス
の部分及び組合せを用いて実現される。
【００１４】本発明と共に用いるのに適するプロセッサ
は内部メモリ、例えばオンチップメモリ（ｏｎ−ｃｈｉ
ｐ ｍｅｍｏｒｙ）と、外部メモリの両方を含む。こう
して、「プロセッサ（ｐｒｏｃｅｓｓｏｒ）」なる用語
は、より広くこのような外部メモリも含むものと解され
ることを意図される。
は内部メモリ、例えばオンチップメモリ（ｏｎ−ｃｈｉ
ｐ ｍｅｍｏｒｙ）と、外部メモリの両方を含む。こう
して、「プロセッサ（ｐｒｏｃｅｓｓｏｒ）」なる用語
は、より広くこのような外部メモリも含むものと解され
ることを意図される。
【００１５】本発明は、一つの実施例においては、各パ
ケットが網プロセッサに到着したとき、各パケットを部
分的に解析し、そのパケットの当面必要とされる部分を
格納するために必要とされる量のメモリのみを割当てる
ことで、網プロセッサ内で要求されるメモリの量を低減
する。適当な時間において、パケットはこうして格納さ
れた部分を用いて完全に解析される。この方法による
と、外部メモリにアクセスする必要性が低減されるため
に、網プロセッサのパケットスループットを向上させる
ことが可能となる。この方法では、こうして外部メモリ
にアクセスするために要求される帯域幅を低減すること
ができ、結果として、全体としての処理システム設計を
簡素化できるため、システムコストも削減できる。
ケットが網プロセッサに到着したとき、各パケットを部
分的に解析し、そのパケットの当面必要とされる部分を
格納するために必要とされる量のメモリのみを割当てる
ことで、網プロセッサ内で要求されるメモリの量を低減
する。適当な時間において、パケットはこうして格納さ
れた部分を用いて完全に解析される。この方法による
と、外部メモリにアクセスする必要性が低減されるため
に、網プロセッサのパケットスループットを向上させる
ことが可能となる。この方法では、こうして外部メモリ
にアクセスするために要求される帯域幅を低減すること
ができ、結果として、全体としての処理システム設計を
簡素化できるため、システムコストも削減できる。
【００１６】図１は本発明がその内部に実現されるパケ
ット処理システム１００を示す。システム１００は、内
部メモリ１０４を有する網プロセッサ１０２を含む。網
プロセッサ１０２は、図示するように、外部メモリ１０
６に接続され、それからパケットが受信される網１０８
とパケットデータのスイッチングを制御するスイッチフ
ァブリック１１０との間のインタフェースを提供するよ
うに構成される。プロセッサ１０２及びこれと関連する
外部メモリ１０６は、例えば、ルータ或いはスイッチの
ラインカード上に搭載された一つ或いは複数の集積回路
として実現される。このような構成においては、スイッ
チファブリック１１０は、一般に、ルータ或いはスイッ
チの一部とみなされる。
ット処理システム１００を示す。システム１００は、内
部メモリ１０４を有する網プロセッサ１０２を含む。網
プロセッサ１０２は、図示するように、外部メモリ１０
６に接続され、それからパケットが受信される網１０８
とパケットデータのスイッチングを制御するスイッチフ
ァブリック１１０との間のインタフェースを提供するよ
うに構成される。プロセッサ１０２及びこれと関連する
外部メモリ１０６は、例えば、ルータ或いはスイッチの
ラインカード上に搭載された一つ或いは複数の集積回路
として実現される。このような構成においては、スイッ
チファブリック１１０は、一般に、ルータ或いはスイッ
チの一部とみなされる。
【００１７】メモリ１０６は図面においてはプロセッサ
１０２に対しては外部として示されるが、前述のよう
に、ここで用いられる用語「プロセッサ（ｐｒｏｃｅｓ
ｓｏｒ）」は、要素１０２と１０６を含むように十分に
広く解されることを意図される。
１０２に対しては外部として示されるが、前述のよう
に、ここで用いられる用語「プロセッサ（ｐｒｏｃｅｓ
ｓｏｒ）」は、要素１０２と１０６を含むように十分に
広く解されることを意図される。
【００１８】図１に示されるシステム要素の特定の構成
は単に例示に過ぎないことに注意する。例えば、前述の
ように、本発明はあらゆるタイプのパケットプロセッサ
内に実現することができ、ある特定のパケット処理用途
に制限されるものではない。
は単に例示に過ぎないことに注意する。例えば、前述の
ように、本発明はあらゆるタイプのパケットプロセッサ
内に実現することができ、ある特定のパケット処理用途
に制限されるものではない。
【００１９】図２は図１の網プロセッサ１０２をより詳
細に示す。網プロセッサ１０２は、この実施例において
は、網１０８から入りパケットを受信するパケットアナ
ライザ２００を含む。パケットアナライザは、この実施
例においては、内部メモリ１０４及び外部メモリ１０６
とインタフェースするメモリコントローラ２０２に接続
される。プロセッサ１０２は、図面には示されていない
他の処理回路、例えば、トラフィックマネジャを含むこ
と或いはそれらと関連させることもできる。
細に示す。網プロセッサ１０２は、この実施例において
は、網１０８から入りパケットを受信するパケットアナ
ライザ２００を含む。パケットアナライザは、この実施
例においては、内部メモリ１０４及び外部メモリ１０６
とインタフェースするメモリコントローラ２０２に接続
される。プロセッサ１０２は、図面には示されていない
他の処理回路、例えば、トラフィックマネジャを含むこ
と或いはそれらと関連させることもできる。
【００２０】本発明によると、パケットアナライザ２０
０は、網プロセッサ１０２によって受信される一つ或い
は複数のパケットを少なくとも部分的に解析し、それら
パケットのある与えられた１つに対して、そのパケット
の、内部メモリ１０４内に格納されるべき部分を決定す
る。ある与えられたパケットのこの部分は、内部メモリ
１０４に格納されると、網プロセッサ１０２内でのその
後の処理のためにアクセス可能となり、典型的には実質
的にその与えられた全体を格納するように構成される外
部メモリ１０６へのアクセスは不用となる。ある与えら
れたパケットの、内部メモリ１０４内に格納されるべき
部分は、例えば、そのパケットのヘッダの、ある指定さ
れる部分とされる。メモリコントローラ２０２は、与え
られたパケットの、こうして指定された部分の内部メモ
リ１０４内への格納と、実質的にそのパケット全体の外
部メモリ１０６内への格納とを制御する。
０は、網プロセッサ１０２によって受信される一つ或い
は複数のパケットを少なくとも部分的に解析し、それら
パケットのある与えられた１つに対して、そのパケット
の、内部メモリ１０４内に格納されるべき部分を決定す
る。ある与えられたパケットのこの部分は、内部メモリ
１０４に格納されると、網プロセッサ１０２内でのその
後の処理のためにアクセス可能となり、典型的には実質
的にその与えられた全体を格納するように構成される外
部メモリ１０６へのアクセスは不用となる。ある与えら
れたパケットの、内部メモリ１０４内に格納されるべき
部分は、例えば、そのパケットのヘッダの、ある指定さ
れる部分とされる。メモリコントローラ２０２は、与え
られたパケットの、こうして指定された部分の内部メモ
リ１０４内への格納と、実質的にそのパケット全体の外
部メモリ１０６内への格納とを制御する。
【００２１】パケットアナライザ２００は、こうして、
網１０８から受信される複数のパケットの少なくともサ
ブセットを、少なくとも部分的に解析し、これら解析さ
れたパケットの各々に対して、そのパケットの、内部メ
モリ１０４内に格納されるべき特定の部分を決定する。
この決定は、例えば、ある与えられたパケットと関連す
るポート番号（ｐｏｒｔ ｎｕｍｂｅｒ）、パケットフ
ロー識別子（ｐａｃｋｅｔ ｆｌｏｗ ｉｄｅｎｔｉｆ
ｉｅｒ）或いは他のパケット特徴情報（ｐａｃｋｅｔ
ｃｈａｒａｃｔｅｒｉｚｉｎｇ ｉｎｆｏｒｍａｔｉｏ
ｎ）を識別し、対応するレジスタ或いは他のメモリ位置
からある関連するブロック数（ａｓｓｏｃｉａｔｅｄ
ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）の指標（ｄｅｓｉ
ｇｎａｔｏｒ）を読み出すことに基づいて行われるが、
これについては後により詳細に説明する。こうして決定
される部分は、通常は、網プロセッサ１０２内でその後
の処理のために要求される部分から成り、こうして決定
された部分が内部メモリ１０４内に格納されると、その
後の処理は、そのパケットの他の部分格納する外部メモ
リにアクセスすることを必要とされることなく、遂行可
能となる。
網１０８から受信される複数のパケットの少なくともサ
ブセットを、少なくとも部分的に解析し、これら解析さ
れたパケットの各々に対して、そのパケットの、内部メ
モリ１０４内に格納されるべき特定の部分を決定する。
この決定は、例えば、ある与えられたパケットと関連す
るポート番号（ｐｏｒｔ ｎｕｍｂｅｒ）、パケットフ
ロー識別子（ｐａｃｋｅｔ ｆｌｏｗ ｉｄｅｎｔｉｆ
ｉｅｒ）或いは他のパケット特徴情報（ｐａｃｋｅｔ
ｃｈａｒａｃｔｅｒｉｚｉｎｇ ｉｎｆｏｒｍａｔｉｏ
ｎ）を識別し、対応するレジスタ或いは他のメモリ位置
からある関連するブロック数（ａｓｓｏｃｉａｔｅｄ
ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）の指標（ｄｅｓｉ
ｇｎａｔｏｒ）を読み出すことに基づいて行われるが、
これについては後により詳細に説明する。こうして決定
される部分は、通常は、網プロセッサ１０２内でその後
の処理のために要求される部分から成り、こうして決定
された部分が内部メモリ１０４内に格納されると、その
後の処理は、そのパケットの他の部分格納する外部メモ
リにアクセスすることを必要とされることなく、遂行可
能となる。
【００２２】本発明の技法は、第一と第二のメモリ回路
の一方或いは両方が外部メモリを表し、実質的にパケッ
ト全体が第二のメモリ回路に格納されるような状況にお
いて、例えば、あるパッケトの、第一のメモリ回路に格
納すべきある特定の部分を決定することで、外部メモリ
と関連するメモリ要件を低減するためにも適用できるこ
とに注意する。このような第一と第二のメモリ回路は、
図１のそれぞれ内部メモリ１０４と外部メモリ１０６に
も対応する。第一と第二のメモリ回路は、こうして別個
のメモリとすることもできるが、代替として、単一の内
部或いは外部メモリの異なる部分から構成することもで
きる。
の一方或いは両方が外部メモリを表し、実質的にパケッ
ト全体が第二のメモリ回路に格納されるような状況にお
いて、例えば、あるパッケトの、第一のメモリ回路に格
納すべきある特定の部分を決定することで、外部メモリ
と関連するメモリ要件を低減するためにも適用できるこ
とに注意する。このような第一と第二のメモリ回路は、
図１のそれぞれ内部メモリ１０４と外部メモリ１０６に
も対応する。第一と第二のメモリ回路は、こうして別個
のメモリとすることもできるが、代替として、単一の内
部或いは外部メモリの異なる部分から構成することもで
きる。
【００２３】メモリコントローラ２０２は、単一のメモ
リコントローラとして示されているが、当業者において
は理解できるように、内部メモリ１０４と外部メモリ１
０６に対して別個のコントローラを設けることもでき
る。
リコントローラとして示されているが、当業者において
は理解できるように、内部メモリ１０４と外部メモリ１
０６に対して別個のコントローラを設けることもでき
る。
【００２４】パケットアナライザ２００は、メモリコン
トローラ２０２を介して、内部メモリ１０４の一部分内
にセットのレジスタを用いて実現される検索テーブル２
０５とやり取りする。検索テーブル２０５は、パケット
アナライザ２００によって、ある与えられたパケット
の、内部メモリ１０４内に格納されるべき特定の部分を
決定するために用いられる情報を提供する。
トローラ２０２を介して、内部メモリ１０４の一部分内
にセットのレジスタを用いて実現される検索テーブル２
０５とやり取りする。検索テーブル２０５は、パケット
アナライザ２００によって、ある与えられたパケット
の、内部メモリ１０４内に格納されるべき特定の部分を
決定するために用いられる情報を提供する。
【００２５】検索テーブル２０５は、別の実施態様とし
て、図面には内部メモリ１０４の一部として実現される
ものとして示されるが、別個のメモリとして実現するこ
ともできる。
て、図面には内部メモリ１０４の一部として実現される
ものとして示されるが、別個のメモリとして実現するこ
ともできる。
【００２６】図３Ａは検索テーブル２０５を構成するセ
ットのレジスタの一例を示す。この実施例においては、
この検索テーブル２０５は、各々が内部メモリ１０４の
対応するレジスタ内に格納されるＮ個の異なるエントリ
を含む。各エントリは、ポート番号と、対応するブロッ
ク数（ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｎｕｍｂｅｒｏｆ
ｂｌｏｃｋｓ）を含む。ポート番号は、網プロセッサ
１０２の所に到着する複数のパケットと関連するＮ個の
ポートの一つと対応する。例えば、ある与えられた網プ
ロセッサは、２５６個或いはそれ以上のポートをサポー
トする。ある与えられたポートに対して指定されるブロ
ックの数（ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）は、そ
のポートの所に到着する各パケットの、内部メモリ１０
４内に格納されるべきブロックの数を示す。１ブロック
は、好ましくは、特定のバイト数（ｐａｒｔｉｃｕｌａ
ｒ ｎｕｍｂｅｒ ｏｆ ｂｙｔｅｓ）として指定され
る。例えば、説明の実施例においては、１ブロックは６
４バイトから成る。検索テーブル２０５内に一つのエン
トリとして格納されるある特定の所定のブロック値（ｐ
ａｒｔｉｃｕｌａｒ ｐｒｅｄｅｔｅｒｍｉｎｅｄ ｂ
ｌｏｃｋ ｖａｌｕｅ）、例えば零なるブロック値（ｂ
ｌｏｃｋ ｖａｌｕｅ ｏｆ ｚｅｒｏ）は、対応する
ポート上に到達する各パケットに対して、実質的にその
パケット全体が内部メモリ１０４内に、指定される最大
値（ｓｐｅｃｉｆｉｅｄ ｍａｘｉｍｕｍ ｖａｌｕ
ｅ）、例えば６４キロバイトまで、格納されるべきこと
を指定することに注意する。
ットのレジスタの一例を示す。この実施例においては、
この検索テーブル２０５は、各々が内部メモリ１０４の
対応するレジスタ内に格納されるＮ個の異なるエントリ
を含む。各エントリは、ポート番号と、対応するブロッ
ク数（ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｎｕｍｂｅｒｏｆ
ｂｌｏｃｋｓ）を含む。ポート番号は、網プロセッサ
１０２の所に到着する複数のパケットと関連するＮ個の
ポートの一つと対応する。例えば、ある与えられた網プ
ロセッサは、２５６個或いはそれ以上のポートをサポー
トする。ある与えられたポートに対して指定されるブロ
ックの数（ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）は、そ
のポートの所に到着する各パケットの、内部メモリ１０
４内に格納されるべきブロックの数を示す。１ブロック
は、好ましくは、特定のバイト数（ｐａｒｔｉｃｕｌａ
ｒ ｎｕｍｂｅｒ ｏｆ ｂｙｔｅｓ）として指定され
る。例えば、説明の実施例においては、１ブロックは６
４バイトから成る。検索テーブル２０５内に一つのエン
トリとして格納されるある特定の所定のブロック値（ｐ
ａｒｔｉｃｕｌａｒ ｐｒｅｄｅｔｅｒｍｉｎｅｄ ｂ
ｌｏｃｋ ｖａｌｕｅ）、例えば零なるブロック値（ｂ
ｌｏｃｋ ｖａｌｕｅ ｏｆ ｚｅｒｏ）は、対応する
ポート上に到達する各パケットに対して、実質的にその
パケット全体が内部メモリ１０４内に、指定される最大
値（ｓｐｅｃｉｆｉｅｄ ｍａｘｉｍｕｍ ｖａｌｕ
ｅ）、例えば６４キロバイトまで、格納されるべきこと
を指定することに注意する。
【００２７】パケットアナライザ２００は、図３Ａの実
施例においては、ある特定のパケットに対して、その与
えられたパケットと関連する特定のポート番号（ｐａｒ
ｔｉｃｕｌａｒ ｐｏｒｔ ｎｕｍｂｅｒ）を決定する
ように構成される。パケットアナライザ２００は、次
に、こうして決定されたポート番号を検索テーブル２０
５への入力として用いて、そのパケットの、内部メモリ
１０４内に格納されるべき、対応するブロック数（ｃｏ
ｒｒｅｓｐｏｎｄｉｎｇ ｎｕｍｂｅｒ ｏｆｂｌｏｃ
ｋｓ）を決定する。次に、そのパケットの、それに相当
する数のブロック（ｔｈａｔ ｎｕｍｂｅｒ ｏｆ ｂ
ｌｏｃｋｓ）が内部メモリ１０４内にメモリコントロー
ラ２０２の制御下で格納される。
施例においては、ある特定のパケットに対して、その与
えられたパケットと関連する特定のポート番号（ｐａｒ
ｔｉｃｕｌａｒ ｐｏｒｔ ｎｕｍｂｅｒ）を決定する
ように構成される。パケットアナライザ２００は、次
に、こうして決定されたポート番号を検索テーブル２０
５への入力として用いて、そのパケットの、内部メモリ
１０４内に格納されるべき、対応するブロック数（ｃｏ
ｒｒｅｓｐｏｎｄｉｎｇ ｎｕｍｂｅｒ ｏｆｂｌｏｃ
ｋｓ）を決定する。次に、そのパケットの、それに相当
する数のブロック（ｔｈａｔ ｎｕｍｂｅｒ ｏｆ ｂ
ｌｏｃｋｓ）が内部メモリ１０４内にメモリコントロー
ラ２０２の制御下で格納される。
【００２８】図３Ｂは、検索テーブル２０５を構成する
セットのレジスタの、もう一つの実施例を示す。この実
施例においても、検索テーブル２０５は、Ｎ個の異なる
エントリを含み、各エントリは内部メモリ１０４の対応
するレジスタ内に格納される。ただし、この実施例にお
いては、各エントリはパケット識別子と、対応するブロ
ック数を含む。パケット識別子は、例えば、特定の関連
するパケットを指定するパケットフロー識別子とするこ
とも、或いは任意の他の適当なパケット識別情報とする
こともできる。前述の実施例と同様に、ある与えられた
パケットフロー識別子に対して指定されるブロックの数
（ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）は、対応するパ
ケット識別子を有する各パケットの、内部メモリ１０４
内に格納されるべきブロックの数を示す。この実施例に
おいても、１ブロックは、好ましくは、特定のバイト
数、例えば、６４バイトとして指定され、零なるブロッ
クエントリ（ｚｅｒｏ ｂｌｏｃｋ ｅｎｔｒｙ）は、
実質的にそのパケット全体が内部メモリ１０４内に、あ
る指定される最大値まで、格納されるべきことを示す。
セットのレジスタの、もう一つの実施例を示す。この実
施例においても、検索テーブル２０５は、Ｎ個の異なる
エントリを含み、各エントリは内部メモリ１０４の対応
するレジスタ内に格納される。ただし、この実施例にお
いては、各エントリはパケット識別子と、対応するブロ
ック数を含む。パケット識別子は、例えば、特定の関連
するパケットを指定するパケットフロー識別子とするこ
とも、或いは任意の他の適当なパケット識別情報とする
こともできる。前述の実施例と同様に、ある与えられた
パケットフロー識別子に対して指定されるブロックの数
（ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋｓ）は、対応するパ
ケット識別子を有する各パケットの、内部メモリ１０４
内に格納されるべきブロックの数を示す。この実施例に
おいても、１ブロックは、好ましくは、特定のバイト
数、例えば、６４バイトとして指定され、零なるブロッ
クエントリ（ｚｅｒｏ ｂｌｏｃｋ ｅｎｔｒｙ）は、
実質的にそのパケット全体が内部メモリ１０４内に、あ
る指定される最大値まで、格納されるべきことを示す。
【００２９】パケットアナライザ２００は、図３Ｂの実
施例においては、ある与えられたパケットに対して、そ
の与えられたパケットと関連する特定のパケット識別子
を決定するように構成される。パケットアナライザ２０
０は、次に、こうして決定されたパケット識別子を検索
テーブル２０５への入力として用いて、そのパケット
の、内部メモリ１０４内に格納されるべき対応するブロ
ック数（ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｎｕｍｂｅｒ
ｏｆ ｂｌｏｃｋｓ）を決定する。次に、それに相当す
る数のブロック（ｔｈａｔ ｎｕｍｂｅｒ ｏｆ ｂｌ
ｏｃｋｓ）がパケ内部メモリ１０４内にメモリコントロ
ーラ２０２の制御下で格納される。
施例においては、ある与えられたパケットに対して、そ
の与えられたパケットと関連する特定のパケット識別子
を決定するように構成される。パケットアナライザ２０
０は、次に、こうして決定されたパケット識別子を検索
テーブル２０５への入力として用いて、そのパケット
の、内部メモリ１０４内に格納されるべき対応するブロ
ック数（ｃｏｒｒｅｓｐｏｎｄｉｎｇ ｎｕｍｂｅｒ
ｏｆ ｂｌｏｃｋｓ）を決定する。次に、それに相当す
る数のブロック（ｔｈａｔ ｎｕｍｂｅｒ ｏｆ ｂｌ
ｏｃｋｓ）がパケ内部メモリ１０４内にメモリコントロ
ーラ２０２の制御下で格納される。
【００３０】図３Ａ及び３Ｂの具体的な実施例は本発明
の範囲をいかようにも制限することを意図するものでは
ない。当業者においては理解できるように、様々な代替
の検索テーブル構成が可能である。例えば、他のタイプ
のパッケトカテゴリ化技法（ｐａｃｋｅｔ ｃａｔｅｇ
ｏｒｉｚｉｎｇ ｔｅｃｈｎｉｑｕｅｓ）を用いること
も、また、ある与えられたパケットカテゴリに対してメ
モリ内に格納されるべき特定の部分を指定するために、
他のアプローチを用いることもできる。
の範囲をいかようにも制限することを意図するものでは
ない。当業者においては理解できるように、様々な代替
の検索テーブル構成が可能である。例えば、他のタイプ
のパッケトカテゴリ化技法（ｐａｃｋｅｔ ｃａｔｅｇ
ｏｒｉｚｉｎｇ ｔｅｃｈｎｉｑｕｅｓ）を用いること
も、また、ある与えられたパケットカテゴリに対してメ
モリ内に格納されるべき特定の部分を指定するために、
他のアプローチを用いることもできる。
【００３１】図４は、図１のパケット処理システム１０
０内で網プロセッサ１０２によって実現することが可能
なパケット解析及び格納プロセスの概要を示す流れ図で
ある。このプロセスは単一のパケットに対して示される
が、ただし、類似の処理を受信される各パケットに適用
することができる。さらに、図４のプロセス全体が単に
本発明の技法を説明するための例示であり、なんら制限
を意図するものではないことに注意する。図面には示さ
れないが、図４のプロセスは、検索テーブルのエントリ
を所望の値に初期設定するための予備ステップを含むこ
ともできる。
０内で網プロセッサ１０２によって実現することが可能
なパケット解析及び格納プロセスの概要を示す流れ図で
ある。このプロセスは単一のパケットに対して示される
が、ただし、類似の処理を受信される各パケットに適用
することができる。さらに、図４のプロセス全体が単に
本発明の技法を説明するための例示であり、なんら制限
を意図するものではないことに注意する。図面には示さ
れないが、図４のプロセスは、検索テーブルのエントリ
を所望の値に初期設定するための予備ステップを含むこ
ともできる。
【００３２】ステップ４００において、網プロセッサ１
０２によって処理されるべきパケットが受信される。パ
ケットアナライザ２００は、ステップ４０２において、
このパケットを部分的に解析することで、網プロセッサ
内でのその後の処理のために要求される部分を決定す
る。前述のように、この決定は、検索テーブル２０５に
アクセスし、そのパケットの、内部メモリに格納される
べき特定のブロック数（ｐａｒｔｉｃｕｌａｒ ｎｕｍ
ｂｅｒ ｏｆ ｂｌｏｃｋｓ）を決定することで行われ
る。ステップ４０４において、そのパケットの、検索テ
ーブル２０５から決定される要求される部分が内部メモ
リ１０４内に格納される。ステップ４０６において、そ
のパケット全体が外部メモリ１０６内に格納される。こ
の実施例においては、要求される部分が内部メモリに格
納された後に、そのパケット全体が外部メモリに格納さ
れるが、これは単に一例であり、本発明の要件ではな
い。例えば、パケット全体を、このプロセスのステップ
４０２及び４０４を遂行する前に、外部メモリに格納す
ることもできる。もう一つの代替として、そのパケット
の残りの部分のみ、つまり、ステップ４０４において内
部メモリ内に格納される部分以外の部分を、ステップ４
０６において外部メモリ内に格納することもできる。さ
らに、ステップ４０４と４０６を実質的に並列に遂行す
ることもできる。いずれにおいても、パケット処理時
に、つまり、上述のその後の処理がそのパケットの要求
される部分に関して遂行される時点で、必要に応じて、
網プロセッサ内での適当な処理動作を実現するために、
そのパケットの格納された部分が内部メモリ１０４から
取り出される。
０２によって処理されるべきパケットが受信される。パ
ケットアナライザ２００は、ステップ４０２において、
このパケットを部分的に解析することで、網プロセッサ
内でのその後の処理のために要求される部分を決定す
る。前述のように、この決定は、検索テーブル２０５に
アクセスし、そのパケットの、内部メモリに格納される
べき特定のブロック数（ｐａｒｔｉｃｕｌａｒ ｎｕｍ
ｂｅｒ ｏｆ ｂｌｏｃｋｓ）を決定することで行われ
る。ステップ４０４において、そのパケットの、検索テ
ーブル２０５から決定される要求される部分が内部メモ
リ１０４内に格納される。ステップ４０６において、そ
のパケット全体が外部メモリ１０６内に格納される。こ
の実施例においては、要求される部分が内部メモリに格
納された後に、そのパケット全体が外部メモリに格納さ
れるが、これは単に一例であり、本発明の要件ではな
い。例えば、パケット全体を、このプロセスのステップ
４０２及び４０４を遂行する前に、外部メモリに格納す
ることもできる。もう一つの代替として、そのパケット
の残りの部分のみ、つまり、ステップ４０４において内
部メモリ内に格納される部分以外の部分を、ステップ４
０６において外部メモリ内に格納することもできる。さ
らに、ステップ４０４と４０６を実質的に並列に遂行す
ることもできる。いずれにおいても、パケット処理時
に、つまり、上述のその後の処理がそのパケットの要求
される部分に関して遂行される時点で、必要に応じて、
網プロセッサ内での適当な処理動作を実現するために、
そのパケットの格納された部分が内部メモリ１０４から
取り出される。
【００３３】検索テーブル２０５の各エントリは、適当
なソフトウェア制御を介して動的に更新することもでき
る。例えば、検索テーブル２０５内のあるエントリに対
するある与えられた「ブロックの数（ｎｕｍｂｅｒ ｏ
ｆ ｂｌｏｃｋｓ）」の値は、初めからこの中に格納し
ておくことも、周辺コンポーネント相互接続（ｐｅｒｉ
ｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎ
ｎｅｃｔ， ＰＣＩ）バスを介して網プロセッサ１０２
に接続されたホストプロセッサの制御下で更新すること
もできる。
なソフトウェア制御を介して動的に更新することもでき
る。例えば、検索テーブル２０５内のあるエントリに対
するある与えられた「ブロックの数（ｎｕｍｂｅｒ ｏ
ｆ ｂｌｏｃｋｓ）」の値は、初めからこの中に格納し
ておくことも、周辺コンポーネント相互接続（ｐｅｒｉ
ｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎ
ｎｅｃｔ， ＰＣＩ）バスを介して網プロセッサ１０２
に接続されたホストプロセッサの制御下で更新すること
もできる。
【００３４】長所として、こうすることで、プログラマ
は、特定のポート番号、パケットフロー識別子、或いは
パケットの他のカテゴリに対して、これらパケットの、
内部メモリに格納されるべき特定のブロックの数（ｐａ
ｒｔｉｃｕｌａｒ ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋ
ｓ）を指定することが可能となる。一般には、プログラ
マは、典型的には、あるパケットカテゴリと関連する特
定のプロトコルを知っており、従って、それらパケット
のどの特定の部分を内部メモリ内に保持すれば最適の処
理スループットを達成できるかを知っている。検索テー
ブル２０５内のある与えられた格納値は、受信されるパ
ケットのシーケンスに従って、各パケットに対してソフ
トウェアの制御下で動的に更新することもできる。代替
として、図３Ａ及び３Ｂの実施例のように、受信される
複数のパケットの個々に対して同一の値を用いることも
できる。
は、特定のポート番号、パケットフロー識別子、或いは
パケットの他のカテゴリに対して、これらパケットの、
内部メモリに格納されるべき特定のブロックの数（ｐａ
ｒｔｉｃｕｌａｒ ｎｕｍｂｅｒ ｏｆ ｂｌｏｃｋ
ｓ）を指定することが可能となる。一般には、プログラ
マは、典型的には、あるパケットカテゴリと関連する特
定のプロトコルを知っており、従って、それらパケット
のどの特定の部分を内部メモリ内に保持すれば最適の処
理スループットを達成できるかを知っている。検索テー
ブル２０５内のある与えられた格納値は、受信されるパ
ケットのシーケンスに従って、各パケットに対してソフ
トウェアの制御下で動的に更新することもできる。代替
として、図３Ａ及び３Ｂの実施例のように、受信される
複数のパケットの個々に対して同一の値を用いることも
できる。
【００３５】本発明の上述の実施例は単に例示にすぎな
い。例えば、説明の実施例においては、単一の検索テー
ブルが用いられ、各エントリはパケットカテゴリ情報
と、そのパケットの、内部メモリに格納されるべき関連
するブロックの数（ａｓｓｏｃｉａｔｅｄ ｎｕｍｂｅ
ｒ ｏｆ ｂｌｏｃｋｓ）を含むが、別の実施例とし
て、説明の機能を実現するために、異なるタイプのレジ
スタ或いはメモリ構成を用いることもできる。加えて、
ある与えられたパケットの、内部メモリ或いは他の第一
のメモリ回路内に格納されるべき指定される部分は、そ
のパケットのヘッダの部分とすることもできるが、代替
として、そのパケットのもっと大きな部分とすること
も、さらには、幾つかの所定のブロック数エントリ（ｃ
ｅｒｔａｉｎｐｒｅｄｅｔｅｒｍｉｎｅｄ ｂｌｏｃｋ
ｎｕｍｂｅｒ ｅｎｔｒｉｅｓ）、例えば零エントリ
（ｚｅｒｏ ｅｎｔｒｙ）に対しては、パケット全体と
することもできる。当業者においては、クレームの範囲
から逸脱することなく、これら及び他の様々な代替の実
施形態が可能である。
い。例えば、説明の実施例においては、単一の検索テー
ブルが用いられ、各エントリはパケットカテゴリ情報
と、そのパケットの、内部メモリに格納されるべき関連
するブロックの数（ａｓｓｏｃｉａｔｅｄ ｎｕｍｂｅ
ｒ ｏｆ ｂｌｏｃｋｓ）を含むが、別の実施例とし
て、説明の機能を実現するために、異なるタイプのレジ
スタ或いはメモリ構成を用いることもできる。加えて、
ある与えられたパケットの、内部メモリ或いは他の第一
のメモリ回路内に格納されるべき指定される部分は、そ
のパケットのヘッダの部分とすることもできるが、代替
として、そのパケットのもっと大きな部分とすること
も、さらには、幾つかの所定のブロック数エントリ（ｃ
ｅｒｔａｉｎｐｒｅｄｅｔｅｒｍｉｎｅｄ ｂｌｏｃｋ
ｎｕｍｂｅｒ ｅｎｔｒｉｅｓ）、例えば零エントリ
（ｚｅｒｏ ｅｎｔｒｙ）に対しては、パケット全体と
することもできる。当業者においては、クレームの範囲
から逸脱することなく、これら及び他の様々な代替の実
施形態が可能である。
【図１】本発明がその内部に実現されるパケット処理シ
ステムを簡略的に示すブロック図である。
ステムを簡略的に示すブロック図である。
【図２】図１のシステムの、本発明の技法に従って構成
された網プロセッサをより詳細に示す図である。
された網プロセッサをより詳細に示す図である。
【図３Ａ】図２の網プロセッサ内に実現される、本発明
による、パケット識別子とパケットの、内部メモリ内に
格納されるべき対応する量（ブロックの数）を格納する
ための検索デーブルのデータ構造を示す図である。
による、パケット識別子とパケットの、内部メモリ内に
格納されるべき対応する量（ブロックの数）を格納する
ための検索デーブルのデータ構造を示す図である。
【図３Ｂ】図２の網プロセッサ内に実現される、本発明
による、パケット識別子とパケットの、内部メモリ内に
格納されるべき対応する量（ブロックの数）を格納する
ための検索デーブルのデータ構造を示す図である。
による、パケット識別子とパケットの、内部メモリ内に
格納されるべき対応する量（ブロックの数）を格納する
ための検索デーブルのデータ構造を示す図である。
【図４】図２のプロセッサによって図１のシステム内で
実現される、本発明によるパケット解析及び格納プロセ
スの流れ図である。
実現される、本発明によるパケット解析及び格納プロセ
スの流れ図である。
１００ パケット処理システム
１０２ 網プロセッサ
１０４ 内部メモリ
１０６ 外部メモリ
１０８ 網
１１０ スイッチファブリック
２００ パケットアナライザ
２０５ 検索テーブル
フロントページの続き
(72)発明者 ジョエル アール． ディヴィッドソン
アメリカ合衆国 78727 テキサス，オー
スチン，オータム リッジ ドライヴ
11506
(72)発明者 マイケル ダブリュ． ハザウェイ
アメリカ合衆国 78746 テキサス，オー
スチン，ペリグリン ファルコン 3613
(72)発明者 ジェームス テー． カーク
アメリカ合衆国 78759 テキサス，オー
スチン，ダイアネラ レーン 10231
Ｆターム(参考） 5K030 GA06 HA08 HD03 KA01 KA02
Claims (10)
- 【請求項１】 パケットアナライザと、 プロセッサと関連し、該パケットアナライザに接続され
た第一のメモリ回路とを備えるプロセッサであって、 該パケットアナライザが該プロセッサによって受信され
る一つ或いは複数のパケットを少なくとも部分的に解析
することで、これらパケットのある与えられた一つに対
してそのパケットの該第一のメモリ回路内に格納される
べき部分を決定し、該与えられたパケットの該部分が該
第一のメモリ回路内に格納されると、該プロセッサ内で
のその後の処理のためにアクセス可能となり、該プロセ
ッサと関連し、該与えられたパケットの実質的に全体を
格納するように構成された第二のメモリ回路へのアクセ
スは必要でなくなることを特徴とするプロセッサ。 - 【請求項２】 該第一のメモリ回路が該プロセッサの内
部メモリから成り、該第二のメモリ回路が該プロセッサ
の外部メモリから成り、更に、該パケットアナライザが
網から受信される複数のパケットの各々を少なくとも部
分的に解析し、これらパケットの少なくともあるサブセ
ットの各々に対して、そのパケットの該内部メモリ内に
格納されるべき特定の部分を決定する請求項１記載のプ
ロセッサ。 - 【請求項３】 該第一のメモリ回路が該プロセッサの内
部メモリから成り、該第二のメモリ回路が該プロセッサ
の外部メモリから成り、更に、該パケットアナライザが
該与えられたパケットの該内部メモリ内に格納されるべ
き部分を決定するために該プロセッサのレジスタ内に格
納されている値を用いるように構成される請求項１記載
のプロセッサ。 - 【請求項４】 該レジスタが該パケットアナライザにア
クセス可能な検索テーブルを構成する複数のレジスタの
一つから成り、更に、該検索テーブルが複数のエントリ
を含み、これらエントリの少なくともサブセットが各々
パケットカテゴリ情報とそのパケットの該内部メモリに
格納されるべき関連するブロック数を含む請求項３記載
のプロセッサ。 - 【請求項５】 該パケットカテゴリ情報が、該プロセッ
サと関連する、そこから一つ或いは複数の該パケットが
受信されるポートを指定するポート番号から成る請求項
４記載のプロセッサ。 - 【請求項６】 該パケットカテゴリ情報が、ある特定の
パケットフローを指定するパケット識別子から成る請求
項４記載のプロセッサ。 - 【請求項７】 該関連するブロック数が、該与えられた
パケットに対して実質的にそのパケットの全体が該内部
メモリに格納されるべきことを示す所定のブロック数か
ら成る請求項４記載のプロセッサ。 - 【請求項８】 該第一のメモリ回路が該プロセッサの内
部メモリから成り、該第二のメモリ回路が該プロセッサ
の外部メモリから成り、更に、該パケットアナライザの
制御下で、該与えられたパケットに対するパケットカテ
ゴリ情報とそのパケットの該内部メモリ内に格納される
べき部分の対応する指標を格納するレジスタを備える請
求項１記載のプロセッサ。 - 【請求項９】 プロセッサと、 該プロセッサに接続された外部メモリとを備える処理シ
ステムであって、 該プロセッサがさらに：パケットアナライザと、 該パケットアナライザに接続された内部メモリ回路とを
備え、 該パケットアナライザが該プロセッサによって受信され
る一つ或いは複数のパケットを少なくとも部分的に解析
することで、これらパケットのある与えられた一つに対
してそのパケットの該内部メモリに格納されるべき部分
を決定し、該与えられたパケットの該部分が該内部メモ
リに格納されると、該プロセッサ内でのその後の処理の
ためにアクセス可能となり、該与えられたパケットの実
質的に全体を格納するように構成された該外部メモリへ
のアクセスは必要でなくなることを特徴とする処理シス
テム。 - 【請求項１０】 プロセッサ内でパケットを処理するた
めに用いる方法であって、 該プロセッサによって受信される一つ或いは複数のパケ
ットを少なくとも部分的に解析することで、これらパケ
ットのある与えられた一つに対してそのパケットの該プ
ロセッサと関連する第一のメモリ回路内に格納されるべ
き部分を決定するステップと、 該与えられたパケットの該部分を該第一のメモリ回路内
に格納するステップとを含み、該与えられたパケットの
該部分がこれによって該プロセッサ内でのその後の処理
のためにアクセス可能となり、該プロセッサと関連し、
実質的に該与えられたパケット全体を格納するように構
成された第二のメモリ回路へのアクセスは必要でなくな
ることを特徴とする方法。
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