JP2002534891A - １ビットフォーマットのデータを処理するための回路、装置および方法 - Google Patents

１ビットフォーマットのデータを処理するための回路、装置および方法

Info

Publication number
JP2002534891A
JP2002534891A JP2000592946A JP2000592946A JP2002534891A JP 2002534891 A JP2002534891 A JP 2002534891A JP 2000592946 A JP2000592946 A JP 2000592946A JP 2000592946 A JP2000592946 A JP 2000592946A JP 2002534891 A JP2002534891 A JP 2002534891A
Authority
JP
Japan
Prior art keywords
digital
filter
data
bit
analog
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000592946A
Other languages
English (en)
Inventor
− メイ ゴン、スー
アレグザンダー、マーク
パウロス、ジョン、ジェームズ
ガーラス、エリック
ヘスター、ダイラン
Original Assignee
シラス ロジック、インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22840465&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2002534891(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by シラス ロジック、インコーポレイテッド filed Critical シラス ロジック、インコーポレイテッド
Publication of JP2002534891A publication Critical patent/JP2002534891A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
    • H03M3/504—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a finite impulse response [FIR] filter, i.e. FIRDAC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/392—Arrangements for selecting among plural operation modes, e.g. for multi-standard operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
    • H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Communication Control (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

(57)【要約】 １ビットフォーマットデータを処理するための通路を備えたデジタルアナログ変換回路（１００）が提供される。有限インパルス応答フィルタ（３００）の第１の部分は、１ビットフォーマットのデータストーリームを受信するための所定数の遅延要素（３０１）を備え、これに応じて複数の信号を出力する。切り替えコンデンサデジタルアナログ変換器（１０６）は、有限インパルス応答フィルタ（３０１）の第２の部分を形成していて１組のフィルタ係数の関数を実現するように選択される前記複数の信号の１つを各々受信する複数の要素を備えており、前記切り替えコンデンサデジタルアナログ変換器（１０６）は、前記複数の信号を加算してアナログデータストーリームを出力する。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、一般的にデータ処理に関し、特に、１ビットフォーマットのデータ
を処理するための回路、装置および方法に関する。
【０００２】 （関連技術の説明） 現在のデジタルオーディオ装置は、コンパクトディスク（ＣＤ）、デジタルオ
ーディオテープ（ＤＡＴ）またはデジタルビデオディスク（ＤＶＤ）に２４ビッ
トフォーマットでデータを記録する。再生中、この２４ビットデータは、一般的
には２４ビット内挿フィルタを通して送られる。このフィルタは、到来するデジ
タルサンプルを平滑し、データサンプリング速度を増大する。デルタシグマ変調
器は、次に各サンプルを表わすビット数を、例えば、２４ビットサンプルから５
ビットサンプルに減少する。そのようにする場合に、デルタシグマ変調器は、か
なりの量子化雑音を発生するが、このデルタシグマ変調器は、信号帯域外へその
自己発生雑音をシフトする能力を有している。
【０００３】 デルタシグマ変調器からの５ビットデータは、次に、２４個のレベルを表すよ
うにサーモメータ（ｔｈｅｒｍｏｍｅｔｅｒ）で符号化される。このサーモメー
タにより符号化されたデータは、量子化雑音を整形するためのアルゴリズムを実
行する動的要素調和（ｍａｔｃｈｉｎｇ）論理回路を通されてデジタルアナログ
変換器（ＤＡＣ）要素の不適当な組み合わせに対処する。デジタルデータを最後
にアナログデータに変換してオーディオとして聴取者に提供するデジタルアナロ
グ変換器は、一般的には、フィルタ作用をも行う切り替えコンデンサ回路である
。
【０００４】 新しいソニー／フィリップスの１ビット記録装置（「スーパーオーディオＣＤ
」）は、１ビットフォーマットで与えられたデジタル記憶メディアにアナログ変
調器からデータを記憶する。結果として、１ビットのデジタルフォーマットのデ
ータをアナログデータに変換するための技術は、開発されなければならない。こ
れは、帯域雑音の除去、変調器を介する利得制御およびハードウエアの小型化の
ようなファクタを考慮しなければならないので些細な問題ではない。更にオーデ
ィオバンドで−１２０ｄＢの動的範囲を達成することが通常必要な条件である。
この種の動的範囲を達成するために多重ビットデジタルアナログ変換器を使用す
ることが今までの傾向であるが、このことで、１ビットフォーマットへの適用問
題がますます困難になっている。
【０００５】 ソニー／フィリップスの１ビットオーディオフォーマットが広く受け入れられ
使用される可能性があり、改良音質に対する要求が引き続きなされているので、
１ビットオーディオデータのデジタルアナログ変換のための回路、装置および方
法が必要である。
【０００６】 （発明の要約） 本発明によれば、１ビットフォーマットデータを処理するための通路を備えた
デジタルアナログ変換回路が提供される。有限インパルス応答フィルタの第１の
部分は、１ビットフォーマットのデータストーリームを受信するための所定数の
遅延要素を備えると共に、これに応じて複数の信号を出力する。切り替えコンデ
ンサデジタルアナログ変換器は、有限のインパルス応答フィルタの第２の部分を
形成していて１組のフィルタ係数を実現するように選択された前記複数の信号の
１つを各々受信する複数の要素を備えており、前記切り替えコンデンサデジタル
アナログ変換器は、前記複数の信号を加算してアナログデータストーリームを出
力する。
【０００７】 本発明の原理は、現存の技術に対しかなりの利点を有する回路、装置および方
法の実行を可能にする。とりわけ、本発明の原理は、１ビットのオーディオフォ
ーマットデータが処理される時に多重ビットＤＡＣの構成および使用を可能にす
る。本原理を使用する回路、装置および方法は、デジタル領域においてほとんど
付加的なハードウエアを必要とせず、伝統的な方法で多重ビットＤＡＣによる多
重ビットデータの処理を可能にする。更に、そのアナログ回路は、入力データが
多重ビットフォーマットかまたは単一ビットフォーマットであるかに関係なくま
ったく同一のままである。
【０００８】 （好適な実施の態様の記載） 図１Ａは、単一集積回路チップに形成されたデジタルオーディオ変換器（ＤＡ
Ｃ）下位装置（サブシステム）１００の主な基本ブロック図であって、本発明の
概念を具体化するものである。ＤＡＣ下位装置１００は、好都合にも、ソニー／
フィリップスの１ビットオーディオフォーマットのデータの処理を行いながら、
現存の２４ビットオーディオ装置との両立性を維持する。
【０００９】 多重ビットデジタルオーディオデータは、サンプリングクロック（ＳＣＬＫ）
によりタイミング制御されるＳＤＡＴＡピンと直列インターフェイス／フォーマ
ットセレクタ１０１を介してワード直列方式で受信される。左右のチャネルデー
タは、左右クロック（ＬＲＣＫ）に応答して交互に処理される。このクロックは
、データ入力速度（すなわち、サンプリング速度）と通常は同一速度である。制
御信号ＤＦ１とＤＦ０は、可能性の例をあげると、入力フォーマット、例えば、
正当化した右または左の２０ビットまたは２４ビットのワード幅を選択可能にす
る。記載上、多重データが処理されている時に、ワード幅は２４ビットであると
仮定する。１ビットデータが入力されている時には、ＳＤＡＴＡポートは、左チ
ャネルデータを受信し、ＤＦ１ポートは、右チャネルデータを受信する。
【００１０】 多重ビットフォーマット毎に、受信データの各チャネルは、ソフトミュート回
路１０２ａまたは１０２ｂを通して送られ（これらのソフトミュート回路１０２
ａまたは１０２ｂは、ソフトウエア制御のミューティングを行う）、次に、ディ
エンファシスフィルタ１０３ａまたは１０３ｂを通して送られる。ディエンファ
シスフィルタ１０３は、信号ＤＥＭ１と信号ＤＥＭ２により制御され、必要な時
には、３２ｋＨｚ、４４．１ｋＨｚまたは４８ｋＨｚのいずれかでサンプリング
されたデータのディエンファシスを行う。図示の実施の態様においては、左右の
チャネルの各々のデータは、それぞれ内挿フィルタ１０４ａと内挿フィルタ１０
４ｂに入力される。９６ｋＨｚサンプリングクロックの場合、内挿フィルタ１０
４は、８倍にデータ周波数を増大し、４８ｋＨｚサンプリングクロックの場合は
、１６倍にデータ周波数を増大する。この好適な実施の態様では、ソフトミュー
ト回路１０２、ディエンファシスフィルタ１０３、内挿フィルタ１０４は、単一
の集積回路ブロック１１２に集積されている。
【００１１】 多重ビット変調器１０５ａと多重ビット変調器１０５ｂは、それぞれ、内挿フ
ィルタ１０４ａと内挿フィルタ１０４ｂから出力されたワード当たりのビット数
を減少させる。例えば、２４ビットデータが演算されている時、ワード当たりの
ビット数は、５ビットに減少してもよい。変調器１０５は、自己発生の量子化雑
音を整形もする。この図示の実施の態様においては、変調器１０５は、６４／１
２８ｘオーバーサンプリングのデルタシグマ変調器である。
【００１２】 データは次に、例えば、２５個のデータレベル（−１２、−１１、...０、１
、２、...１２）までサーモメータにより符号化される。変調器１０５からのデ
ータは、切り替えコンデンサＤＡＣ／フィルタ１０６に供給する前に、動的要素
調和（ＤＥＭ）論理回路１０７を通される。このＤＥＭ論理回路１０７は、ＤＡ
Ｃにおける要素の不適当な組み合わせに原因する出力中の雑音を整形するアルゴ
リズムを実行する。ＤＡＣフィルタ１０６は、更に以下に述べる。
【００１３】 クロック分割器１０９は、受信したマスタクロック（ＭＣＬＫ）からＤＡＣ下
位装置１００の回路ブロックを駆動するために必要なクロックを得る。前記マス
タクロックは、例えば、５１２×４８ｋＨｚの速度で動作することもできる。モ
ード制御回路１１０は、サンプリング速度、チップのリセットおよびアナログミ
ューティングの選択が可能である。特に、ゼロに設定されると
【外１】 ピンは、３２ｋＨｚ、４４．２ｋＨｚまたは４８ｋＨｚのサンプリング速度を選
択し、このピンにおける論理１は、９６ｋＨｚサンプリング速度を選択する。リ
セットは、／ＲＥＳＥＴピンにより開始される。／ＭＵＴＥ＿Ｃによりユーザは
、ＤＡＣ下位装置１００に続く別のアナログ回路におけるミューティング機能を
動作可能にする。
【００１４】 回路ブロック１１１は、基準共通モードバッファを示す。ＲＥＦ＿ＦＬＴは、
チップに要求された種々の基準電圧の１つをフィルタするための大きな外部コン
デンサ（図示せず）にチップ１００を接続するために使用される。その外部コン
デンサは、特に、ＲＥＦ＿ＦＬＴピンとＲＥＦ＿ＧＮＤピンとの間に接続されて
いる。ＲＥＦ＿ＩＮピンは、前記サンプリングプロセスの最初の段階中に切り替
えコンデンサ回路の基準電圧入力を駆動するために使用される基準電圧（一般的
にはアナログ電源電圧ＶＤＤＡ以下である）を入力するために使用される。ＲＥ
Ｆ＿ＦＬＴピンの電圧（ＲＥＦ＿ＩＮピンにおける電圧をフィルタした電圧）は
、サンプリングを完了させるために使用される。この処理を完全に記載するには
、本願に組み込まれた同時係属中の同一人へ譲渡された米国出願番号第０９／＿
（代理人ドケット番号０９１０−ＣＥ（Ｐ０７３ＵＳ）を参照。
【００１５】 図１Ｂは、ＤＡＣ下位装置１００の上位装置への一般的な適用図である。この
例では、ＤＡＣ下位装置１００は、コンパクトディスク（ＣＤ）プレーヤ、デジ
タルオーディオテープ（ＤＡＴ）プレーヤまたはデジタルビデオディスク（ＤＶ
Ｄ）ユニットのような娯楽要素１１２の１部を形成している。デジタルメディア
ドライブ１１３は、与えられたデジタルデータ記憶媒体からソニー／フィリップ
スの１ビットフォーマットのデジタルデータ、例えば、１ビットオーディオデー
タを回復し、このデータをクロック信号および制御信号と共にＤＡＣ下位装置１
００に送る。なお、ＤＡＣ下位装置１００に送られるデータ、クロックおよび制
御信号は、オーディオコントローラまたはこれに類似の装置によって演算または
発生されるようにしてもよい。ＤＡＣ下位装置１００は、ここに記載したデータ
を変換し、それをアナログ／処理回路１１４に送る。アナログ処理回路１１４は
、例えば、フィルタ動作、増幅、混合、およびインプリメンテーションを行って
もよい。娯楽要素１１２から出力されるアナログデータは、所望ならば増幅し、
スピーカ１１６により可聴音として出力することができる。
【００１６】 図２は、切り替えコンデンサ／フィルタ１０６を更に詳しく示す図である。こ
の図で示すように、ＤＡＣ／１０６は、なるべく従来技術で公知のスーチバッフ
ァであることが望ましい。ＤＥＭ論理回路１０７からのデータは、２４個の対応
データ通路（要素）２０１を介して送られる。また、各々が変調クロック周期の
半分よりなる２つの位相ＰＨＩ１（φ1）と位相ＰＨＩ２（φ2）が存在する。位
相ＰＨＩ１の間、ＤＥＭ出力（ｄ0からｄ23）データは、コンデンサ２０２に対
しサンプリングされ、このコンデンサ２０２の各々は、別々に制御されて、正ま
たは負の単位電荷を保持することができる。例えば、ＤＥＭデータｄiが１に等
しい時、コンデンサＣiは、正の基準電圧に接続され、ｄiがφiに等しい時、コ
ンデンサＣiは、負の基準電圧に接続される。なるべく、コンデンサ２０２は全
て等しい値のものであることが好ましい。位相ＰＨＩ２の間に、コンデンサ２０
２からの電荷は、スイッチ２０５とスイッチ２０６により送られ、演算増幅器２
０７により加算され、積分コンデンサＣINT２０８の存在電荷と共有される。こ
れにより、ローパスフィルタリングが生じ、ＣTOTAL（ＣTOTAL＝ Ｃ1 ＋ ...
＋ Ｃ24）に対するＣINTの比が極を決定する。この比が高くなる程、極の位置
は低くなり、雑音フィルタリングは良好となる。それにも係わらず、比が高くな
ると、チップ領域が更に消費される。これは、ＣTOTALがＫＴ／Ｃ雑音要件によ
り制限されるからである。アナログ出力は、アナログ処理のために送られる。
【００１７】 １ビットデータの変換を実行可能にする方法は、幾つかある。その１つの方法
は、変調器１０５へ直接１ビットデータを入力してＤＡＣ／フィルタ１０６まで
送ることである。この技術は、少なくとも２つの大きな問題に直面する。まず、
その１ビットデータのストリームの近帯域外雑音（ｎｅａｒ−ｏｕｔ−ｏｆ−ｂ
ａｎｄ ｎｏｉｓｅ）が信号として通過する。多重ビット変調器を使用する主な
利点の１つは、それらの帯域外雑音（ｏｕｔ−ｏｆ−ｂａｎｄ ｎｏｉｓｅ）が
単一ビット変調器の場合よりも一層小さくなり、結果として、アナログのフィル
タ後処理回路のチップ領域は少なくてよいが、この利点は、１ビットデータのス
トリームの場合、更に変換後のアナログフィルタリングが更に必要とされるので
失われる。第２に、１ビットデータのストリームは、大きな雑音成分を有してい
るので、利得の減少は過負荷を回避するために変調器段においてしなければなら
ない。従って、補償用のアナログ処理回路の後段においてかなりの利得増大が必
要となり、これが更に、全装置の雑音および費用を増大することになる。
【００１８】 １ビットのデジタルアナログデータ変換を実施するための他の可能な方法は、
データストリームを直接多重ビットＤＡＣ１０６の入力点に送ることである。換
言すれば、この１ビットデータは、それらを＋ＶＲＥＦまたは−ＶＲＥＦのいず
れかに接続するＤＡＣ要素の全てを制御する。この技術の１つの問題は、１ビッ
トデータストリームの帯域外雑音の全てがＤＡＣを通して送られるということで
ある。更に、かなりのスルーレートがＤＡＣ演算増幅器により支持されなければ
ならない。
【００１９】 最後に、量子化雑音が多重ビット変調器に導入される前に１ビットデータスト
リームからこの量子化雑音を除去することが可能である。この技術には、かなり
の量のハードウエアが必要となる。それは、このフィルタは、６４Ｘまたは１２
８ｘでオーバサンプリングされたビットストリームにより規定されるように、非
常に高いクロック速度で動作する必要があるからである。
【００２０】 本発明の概念によれば、１ビットデータは、直列インターフェイス／フォーマ
ットセレクタ１０１、バイパス内挿フィルタ１０４、変調器１０５およびＤＥＭ
論理回路１０７を介して受信される。それよりも、各チャネル毎の１ビットデー
タは、マルチプレクサ１０８によりフィルタ加算器として動作する上記のスーチ
バッファへの１組のデジタル遅延要素に切り替えられる。１ビット利用の場合、
内挿フィルタ１０４、変調器１０５およびＤＥＭ論理回路１０７は、パワー節約
のため閉鎖することができる。なお、好都合にも、そのデジタル遅延要素は、Ｄ
ＥＭ論理回路１０７、内挿フィルタ１０４または変調器１０５のいずれかにおけ
る遅延要素の再使用により実施することができる。なるべく、ＤＥＭ論理回路１
０７の遅延要素は、再使用することが好ましい。
【００２１】 図３Ａは、本概念による第１のデジタルアナログ変換器／フィルタ３００の構
成図である。この場合、通過帯域の減衰補償は、この通路におけるどの他のフィ
ルタに対しても行われない。従って、デジタルフィルタ通過帯域の減衰は最小に
される必要があるが、これは、近帯域外雑音（ｎｅａｒ−ｏｕｔ−ｏｆ−ｂａｎ
ｄ ｎｏｉｓｅ）フィルタリングとの妥協となる。図３Ａの実施の態様は、９個
の遅延要素３０１と（１、２、３、４、４、４、３、２、１）からなる一連の重
み付け係数を利用している。換言すれば、遅延要素３０１の出力は、ＤＡＣ／フ
ィルタ１０６の２４ビットの入力に送られ、遅延要素３０１は、ＤＡＣ／フィル
タ１０６への４個の入力に結合された重み付け係数４と関連し、また、ＤＡＣ／
フィルタ１０６への３個の入力に結合された重み付け係数３に関連し、以下同様
となる。利得１（すなわち、積分コンデンサＣINT２０８は使用されない）のデ
ジタルフィルタ３００の周波数応答は、図３Ｂと図３Ｃに示され、１９６ｋＨｚ
に極を有する切り替えコンデンサフィルタとして動作するデジタルフィルタ３０
０の周波数応答（すなわち、積分コンデンサＣINT２０８は使用される）は、図
３Ｄと図３Ｅに示してある。
【００２２】 デジタルフィルタ３００は、直流利得が約０ｄＢであるという利点を有してい
る。これは、全てのフィルタ重み付け係数が正であるからである。デジタルフィ
ルタ３００の欠点は、通過帯域の減衰全体が取るに足らない程小さくはないとい
うことであり、近帯域外フィルタリングが最大化されないということである。こ
れらの利点は、図４Ａに示した本発明の実施の態様により克服される。
【００２３】 図４Ａには、両正負の重み付け係数を使用する５４個の遅延要素を備えたデジ
タルフィルタ４００が示してある。一連の重み付け係数は、（−１、０、０、０
、…（０が１５個）、１、１、１、…（１が２２個）、０、０、０、…（０が１
５個）、−１）である。ゼロの重み付け係数を持つこれらのノードは、ＤＡＣ／
フィルタ１０６には接続されず、（１または−１の重み付け係数を有する）残り
の２４個のノードは、各々、ＤＡＣ／フィルタ１０６の２４ビットの入力点の１
つに接続されている。１の重み付け係数の場合、サンプリングコンデンサ２００
は、電圧ＶREFに結合され、−１の重み付け係数の場合は、−ＶREFの電圧に接続
される。
【００２４】 上記の２つの負の重み付け係数は、この通路における他の全てのフィルタを補
償するために通過帯域の端近くで周波数応答にピークを作る。更に、負の重み付
け係数を使用することによって、そのデジタルフィルタの第１のゼロ点は、近帯
域外フィルタリングを改善するために通過帯域の端にできるだけ接近して配置す
ることができる。換言すれば、負の重み付け係数は、通過帯域の端近くに第１の
ゼロ点を配置することにより通常生じる通過帯域の減衰を補償する。この負の重
み付け係数を使用する小さな欠点は、０ｄＢではないが、１．５８ｄＢの利得（
２０ｌｏｇ１０（２０／２４））を生じるということである。用途に応じて、よ
り後段のアナログ手段においてこの小さな損失を補償することは、場合により、
必要または不必要となるかもしれない。
【００２５】 図４Ｂは、利得１（コンデンサＣINTが存在しない場合）のフィルタ４００の
周波数応答を示し、図４Ｃは、コンデンサＣINT２０８が使用されている時に、
ＤＡＣ／フィルタ１０６のフィルタ４００の周波数応答を示す。この場合、デジ
タルフィルタ４００は、１９６ｋＨｚ付近に位置する極を持つ１次切り替えコン
デンサフィルタの通過帯域の減衰を補償する。
【００２６】 図３と図４に記載した好適な実施の態様においては、データは、常に周波数１
２８Ｆｓ（ここでＦｓ＝４４．１ｋＨｚ）で遅延線に入力される。しかし、下位
装置１００は、１２８Ｆｓまたは６４Ｆｓのいづれかの速度で遅延線に対し１ビ
ットのＤＳＤデータをサポートすることができる。６４Ｆｓの場合、１ビットの
ＤＡＤデータの各チャネルは、二重サンプリングを受け、これにより、保持機能
で入力データレートを２倍に変更する。この２倍の変更保持（ｔｗｏ−ｔｉｍｅ
−ｈｏｌｄ）は、通過帯域の端における減衰にはたいして影響を及ぼさず、６４
Ｆｓの画像および帯域外雑音を減少するのに役だつ。図５には１つの例が示して
ある。
【００２７】 １２８Ｆｓの速度で入力されたＤＡＤデータを常にサンプリングする１つの利
点は、アナログ回路のためのデジタル雑音の管理である。これは、一般的には、
切り替えコンデンサＤＡＣ１０６が１２８Ｆｓの速度でサンプリングもするから
である。更に、１２８Ｆｓの速度でのサンプリングにより、「ＳＣＬＫ」の速度
は、１２８Ｆｓにもなる。ＳＣＬＫは、雑音が接続線、リードフレームなどを介
してアナログ回路に結合されるので、かなりの雑音源にもなり得る。これは、Ｓ
ＣＬＫ速度がアナログサンプリング速度の半分である場合に特にそうなる。しか
し、ＳＣＬＫ速度がアナログサンプリング速度と同じである時に、アナログ回路
に結合される雑音は、容易に説明することができる直流オフセットをもたらすこ
とができるだけである。
【００２８】 要するに、本発明の原理は、多重ビットＤＡＣにおいて１ビットのデジタルア
ナログ変換を支援する。好都合にも、これらの原理は、その実行のためのハード
ウエアをほとんど必要とせずに伝統的な仕方で多重ビットの処理を可能にする。 以上、本発明およびその利点が詳細に記載されたが、種々の変化、置換および
変更は、前記特許請求の範囲により定義される本発明の趣旨および範囲から逸脱
せずになし得る。
【図面の簡単な説明】
【図１Ａ】 本発明の概念を具体化するデジタルアナログ変換器（ＤＡＣ）下位装置の主な
機能ブロックの図。
【図１Ｂ】 図１ＢのＤＡＣ下位装置を利用するデジタルオーディオ装置の主な機能ブロッ
ク図。
【図２】 図１の切り替えコンデンサ／フィルタのさらなる詳細図。
【図３Ａ】 本発明の概念による第１フィルタの構成図。
【図３Ｂ】 利得１の図３Ａのフィルタの周波数応答図。
【図３Ｃ】 利得１の図３Ａのフィルタの周波数応答図。
【図３Ｄ】 多重ビット切り替えコンデンサフィルタで動作するときの図３Ａのフィルタの
周波数応答図。
【図３Ｅ】 多重ビット切り替えコンデンサフィルタで動作するときの図３Ａのフィルタの
周波数応答図。
【図４Ａ】 本発明の概念による両正負の係数を使用する第２フィルタの図。
【図４Ｂ】 利得１の図４Ａのフィルタの周波数応答図。
【図４Ｃ】 利得１の図４Ａのフィルタの周波数応答図。
【図４Ｄ】 多重ビット切り替えコンデンサフィルタで共に動作するときの図４Ａのフィル
タの周波数応答図。
【図４Ｅ】 多重ビット切り替えコンデンサフィルタで共に動作するときの図４Ａのフィル
タの周波数応答図。
【図５Ａ】 １ビットデータの２重サンプリングを使用してフィルタ遅延線に対し６４Ｆｓ
入力速度の場合の図４Ａのフィルタの周波数応答図。
【図５Ｂ】 １ビットデータの２重サンプリングを使用してフィルタ遅延線に対し６４Ｆｓ
入力速度の場合の図４Ａのフィルタの周波数応答図。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 パウロス、ジョン、ジェームズ アメリカ合衆国 テキサス、オースチン、 ジェスター ブールバード 7922 (72)発明者 ガーラス、エリック アメリカ合衆国 テキサス、オースチン、 エス、レイクショア ブールバード 1720、ナンバー244 (72)発明者 ヘスター、ダイラン アメリカ合衆国 テキサス、オースチン、 ダブリュ、サーティス ストリート 1402 Ｆターム(参考） 5J022 AB01 BA02 CA02 CA07 CA10 5J023 BA08 BB02 BB04 BB09 BB12 5J064 AA01 BA03 BA06 BB07 BC07 BC12 BD02

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 １ビットフォーマットのデータストーリームを受信すると共
    に、これに応じて複数の信号を出力するための所定係数の遅延要素を備えた有限
    インパルス応答フィルタの第１の部分と、 １組のフィルタ係数の関数として選択される前記複数の信号の１つを各々受信
    する複数の要素を備えた前記有限インパルス応答フィルタの第２の部分を形成す
    る切り替えコンデンサデジタルアナログ変換器とを有し、該切り替えコンデンサ
    デジタルアナログ変換器は、前記複数の信号を加算してアナログデータストーリ
    ームを出力することを特徴とする、１ビットフォーマットデータを処理するため
    の通路を備えたデジタルアナログ変換回路。
  2. 【請求項２】 前記１組のフィルタ係数は、前記デジタルアナログ変換回路
    を含むデータ通路におけるフィルタに減衰補償を行うよう選択されることを特徴
    とする請求項１記載のデジタルアナログ変換回路。
  3. 【請求項３】 前記切り替えコンデンサデジタルアナログ変換器は、スーチ
    （Ｓｏｏｃｈ）バッファを有することを特徴とする請求項１記載のデジタルアナ
    ログ変換回路。
  4. 【請求項４】 前記１組の係数の少なくとも１つは、負であるとこを特徴と
    する請求項１記載のデジタルアナログ変換回路。
  5. 【請求項５】 前記遅延要素の少なくとも１つの出力は、前記切り替えコン
    デンサデジタルアナログ変換器の複数の要素に接続されていることを特徴とする
    請求項１記載のデジタルアナログ変換回路。
  6. 【請求項６】 前記１組の係数は、前記有限インパルス応答フィルタの直流
    利得が約０ｄＢとなるように選択されることを特徴とする請求項１記載のデジタ
    ルアナログ変換回路。
  7. 【請求項７】 前記１組の係数は、近帯域外雑音(ｎｅａｒ-ｏｕｔ-ｏｆ-ｂ
    ａｎｄ ｎｏｉｓｅ）を最小にするように選択されることを特徴とする請求項１
    記載のデジタルアナログ変換回路。
  8. 【請求項８】 前記データは、１ビットのデジタルオーディオデータを有す
    ることを特徴とする請求項１記載のデジタルアナログ変換回路。
  9. 【請求項９】 １ビットフォーマットのデジタルオーディオデータを受信す
    るためのインターフェイスと、 有限インパルス応答フィルタとを有し、該有限インパルス応答フィルタは、所
    定量だけ前記１ビットオーディオデータを遅延するための複数の遅延要素と、フ
    ィルタされたアナログ信号を発生するために１組のフィルタ係数を実現するよう
    に選択された前記遅延要素の複数の出力からのデータを加算するための切り替え
    コンデンサＤＡＣ／フィルタとを有し、前記ＤＡＣ／フィルタは、近帯域外雑音
    を最小にするように所定周波数に極を有することを特徴とする単一チップのデジ
    タルアナログ変換下位装置。
  10. 【請求項１０】 前記1組のフィルタ係数の少なくとも１部は、前記フィル
    タされたアナログ信号の選択通過帯域の端近くでピーク周波数を発生するように
    予め選択されていることを特徴とする請求項９記載のデジタルアナログ変換下位
    装置。
  11. 【請求項１１】 前記1組のフィルタ係数の少なくとも１部は、前記フィル
    タされたアナログ信号の選択通過帯域の端近くにフィルタのゼロを配置するよう
    に予め選択されていることを特徴とする請求項９記載のデジタルアナログ変換下
    位装置。
  12. 【請求項１２】 前記インターフェイスにより受信された多重ビットのＰＣ
    Ｍオーディオデータを処理するための回路を更に有することを特徴とする請求項
    ９記載のデジタルアナログ変換下位装置。
  13. 【請求項１３】 前記ＰＣＭオーディオデータの多重ビットワードを処理す
    るための回路は、 前記多重ビットデータのデータ速度を増大するための内挿フィルタと、 該内挿フィルタから受信した前記オーディオデータの多重ビットワードのビッ
    ト数を減少するための変調器と、 出力雑音を整形するため前記変調器から前記オーディオデータを受信するため
    の動的要素調和論理回路と、 前記動的調和論理回路からのデータ出力を前記切り替えコンデンサＤＡＣ／フ
    ィルタに選択的に結合するためのマルチプレクサとを有することを特徴とする請
    求項１２記載のデジタルアナログ変換下位装置。
  14. 【請求項１４】 前記切り替えコンデンサＤＡＣ／フィルタは、 複数のサンプリングコンデンサと、 第１のタイミング位相中に前記遅延要素から前記サンプリングコンデンサに受
    信したデータをサンプリングするための第１の複数のスイッチと、 第２のタイミング位相中に演算増幅器の加算ノードに対し前記サンプリングコ
    ンデンサから前記データを転送するための第２の複数のスイッチとを有すること
    を特徴とする請求項９記載のデジタルアナログ変換下位装置。
  15. 【請求項１５】 １ビットフォーマットのデジタルオーディオデータのスト
    リーム源と、 前記ストリーム源から受信した前記１ビットフォーマットのデジタルオーディ
    オデータをアナログフォーマットに変換するための変換器とを有し、該変換器は
    、前記１ビットフォーマットのデジタルオーディオデータのストリームをフィル
    タするための所定の組のフィルタ係数に応答してフィルタされたアナログデータ
    ストリームを出力する有限インパルス応答フィルタを有することを特徴とするデ
    ジタルオーディオ処理装置。
  16. 【請求項１６】 前記ストリーム源は、コンパクトなディスクプレーヤを有
    することを特徴とする請求項１５記載のデジタルオーディオ処理装置。
  17. 【請求項１７】 前記ストリーム源は、デジタルオーディオテーププレーヤ
    を有することを特徴とする請求項１５記載のデジタルオーディオ処理装置。
  18. 【請求項１８】 前記ストリーム源は、デジタルビデオディスクプレーヤを
    有することを特徴とする請求項１５記載のデジタルオーディオ処理装置。
  19. 【請求項１９】 複数の遅延要素を介してデジタルデータのストリームを送
    るステップと、 切り替えコンデンサ多重ビットデジタルアナログ変換器を使用して前記遅延要
    素の１組のフィルタ係数に従って選択された出力を加算し、これに応答してアナ
    ログフォーマットでオーディオデータを発生するステップとを有することを特徴
    とする、多重ビットＤＡＣを使用して１ビットフォーマットのデジタルオーディ
    オデータを処理する方法。
  20. 【請求項２０】 前記アナログフォーマットのデータの所望の通過帯域近く
    にピーク周波数を配置するために前記1組のフィルタ係数の少なくとも１つを、
    これがゼロになるように選択するステップを更に有することを特徴とする請求項
    １９記載の方法。
  21. 【請求項２１】 前記複数の遅延要素の数は、前記切り替えコンデンサ回路
    への入力の数よりも大きいことを特徴とする請求項１９記載の方法。
  22. 【請求項２２】 前記遅延要素は、有限インパルス応答フィルタの１部を有
    し、前記切り替えコンデンサ回路は、スーチバッファを有することを特徴とする
    請求項１９記載の方法。
JP2000592946A 1998-12-31 1999-12-29 １ビットフォーマットのデータを処理するための回路、装置および方法 Pending JP2002534891A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/224,389 US6011501A (en) 1998-12-31 1998-12-31 Circuits, systems and methods for processing data in a one-bit format
US09/224,389 1998-12-31
PCT/US1999/030005 WO2000041311A1 (en) 1998-12-31 1999-12-29 Circuits, systems and methods for processing data in a one-bit format

Publications (1)

Publication Number Publication Date
JP2002534891A true JP2002534891A (ja) 2002-10-15

Family

ID=22840465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000592946A Pending JP2002534891A (ja) 1998-12-31 1999-12-29 １ビットフォーマットのデータを処理するための回路、装置および方法

Country Status (7)

Country Link
US (1) US6011501A (ja)
EP (1) EP1142127B1 (ja)
JP (1) JP2002534891A (ja)
AT (1) ATE264573T1 (ja)
AU (1) AU2366100A (ja)
DE (1) DE69907741D1 (ja)
WO (1) WO2000041311A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014017550A (ja) * 2012-07-05 2014-01-30 Asahi Kasei Electronics Co Ltd フィルタ回路

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0933870B1 (en) * 1998-02-03 2007-01-24 Texas Instruments Incorporated Hybrid FIR/IIR analog filter
JP2001352247A (ja) * 2000-06-09 2001-12-21 Burr-Brown Japan Ltd 周波数領域において変調された信号をデジタル−アナログ変換する方法および装置
US6340940B1 (en) * 2000-07-18 2002-01-22 Cirrus Logic, Inc. Digital to analog conversion circuits and methods utilizing single-bit delta-SIGMA modulators and multiple-bit digital to analog converters
US6466087B2 (en) 2000-12-28 2002-10-15 Nokia Mobile Phones, Ltd. Method and apparatus providing digital error correction for a class D power stage
US7058463B1 (en) * 2000-12-29 2006-06-06 Nokia Corporation Method and apparatus for implementing a class D driver and speaker system
US6462685B1 (en) 2001-04-05 2002-10-08 Nokia Corporation Dither signal insertion inversely proportional to signal level in delta-sigma modulators
US6445318B1 (en) 2001-04-05 2002-09-03 Nokia Mobile Phones, Ltd. Method and apparatus for providing signal dependent dither generator for sigma-delta modulator
US6473019B1 (en) * 2001-06-21 2002-10-29 Nokia Corporation Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator
US6426714B1 (en) 2001-06-26 2002-07-30 Nokia Corporation Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator
US6535155B2 (en) 2001-06-27 2003-03-18 Nokia Corporation Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms
US7173550B1 (en) * 2001-07-13 2007-02-06 Cirrus Logic, Inc. Circuits, systems and methods for volume control in low noise 1-bit digital audio systems
EP1573420A4 (en) * 2001-07-13 2006-11-15 Cirrus Logic Inc CIRCUITS, SYSTEMS, AND METHODS FOR VOLUME ADJUSTMENT IN 1-BIT FORMAT DIGITAL HIGH FIDELITY SYSTEMS
US7183954B1 (en) * 2001-07-13 2007-02-27 Cirrus Logic, Inc. Circuits, systems and methods for volume control in low noise 1-bit digital audio systems
US6933871B2 (en) * 2001-09-17 2005-08-23 Cirrus Logic, Inc. Feedback steering delta-sigma modulators and systems using the same
US6556159B1 (en) * 2001-09-17 2003-04-29 Cirrus Logic, Inc. Variable order modulator
US6577258B2 (en) 2001-10-01 2003-06-10 Nokia Corporation Adaptive sigma-delta data converter for mobile terminals
IL165336A0 (en) * 2002-06-27 2006-01-15 Qualcomm Inc Filtering applicable to digital to analog converter systems
DE10236328A1 (de) * 2002-08-08 2004-02-19 Koninklijke Philips Electronics N.V. Schieberegister-Schaltungsanordnung mit verbesserter elektromagnetischer Verträglichkeit und Verfahren zum Betreiben derselben
US6727749B1 (en) * 2002-08-29 2004-04-27 Xilinx, Inc. Switched capacitor summing system and method
US6768437B1 (en) 2003-06-24 2004-07-27 Nokia Corporation Switched voltage-mode dither signal generation for a sigma-delta modulator
US6930624B2 (en) * 2003-10-31 2005-08-16 Texas Instruments Incorporated Continuous time fourth order delta sigma analog-to-digital converter
US8949120B1 (en) 2006-05-25 2015-02-03 Audience, Inc. Adaptive noise cancelation
US7633417B1 (en) * 2006-06-03 2009-12-15 Alcatel Lucent Device and method for enhancing the human perceptual quality of a multimedia signal
US7358884B1 (en) * 2006-10-05 2008-04-15 Apple Inc. Methods and systems for implementing a Digital-to-Analog Converter
US8526628B1 (en) * 2009-12-14 2013-09-03 Audience, Inc. Low latency active noise cancellation system
US8718290B2 (en) 2010-01-26 2014-05-06 Audience, Inc. Adaptive noise reduction using level cues
US8538035B2 (en) 2010-04-29 2013-09-17 Audience, Inc. Multi-microphone robust noise suppression
US8473287B2 (en) 2010-04-19 2013-06-25 Audience, Inc. Method for jointly optimizing noise reduction and voice quality in a mono or multi-microphone system
US8781137B1 (en) 2010-04-27 2014-07-15 Audience, Inc. Wind noise detection and suppression
US8447596B2 (en) 2010-07-12 2013-05-21 Audience, Inc. Monaural noise suppression based on computational auditory scene analysis
US8970416B2 (en) * 2013-03-11 2015-03-03 Microchip Technology Incorporated 4N+1 level capacitive DAC using N capacitors
US8970415B2 (en) * 2013-03-11 2015-03-03 Microchip Technology Incorporated Multi-level capacitive DAC
JP5938704B1 (ja) * 2014-09-30 2016-06-22 パナソニックＩｐマネジメント株式会社 モータ制御装置およびモータ制御方法
US10200053B2 (en) * 2016-04-14 2019-02-05 Cirrus Logic, Inc. Magnitude compensation technique for processing single-bit wide data
US20180076820A1 (en) * 2016-09-12 2018-03-15 California Institute Of Technology Accurate, finely tunable electronic delay generation with high process variation tolerance
US9900017B1 (en) * 2017-04-12 2018-02-20 Apple Inc. Digital to analog conversion using semi-digital FIR filter
US11356404B2 (en) * 2020-03-04 2022-06-07 Qualcomm Incorporated Domain name system (DNS) override for edge computing

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8813162D0 (en) * 1988-06-03 1988-07-06 British Telecomm Digital-to-analogue conversion
US5012245A (en) * 1989-10-04 1991-04-30 At&T Bell Laboratories Integral switched capacitor FIR filter/digital-to-analog converter for sigma-delta encoded digital audio
US5821892A (en) * 1996-11-20 1998-10-13 Texas Instruments Incorporated Digital to analog conversion system
DE69723073D1 (de) * 1997-09-19 2003-07-31 St Microelectronics Srl Tiefpassfilter mit mehreren Übertragungsraten mit geschalteten Kondensatoren und doppelter Signalabtastung für sigma-delta Digital-/Analog-Wandler

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014017550A (ja) * 2012-07-05 2014-01-30 Asahi Kasei Electronics Co Ltd フィルタ回路

Also Published As

Publication number Publication date
AU2366100A (en) 2000-07-24
EP1142127B1 (en) 2004-04-14
US6011501A (en) 2000-01-04
DE69907741D1 (de) 2003-06-12
ATE264573T1 (de) 2004-04-15
WO2000041311A1 (en) 2000-07-13
EP1142127A1 (en) 2001-10-10

Similar Documents

Publication Publication Date Title
JP2002534891A (ja) １ビットフォーマットのデータを処理するための回路、装置および方法
US6340940B1 (en) Digital to analog conversion circuits and methods utilizing single-bit delta-SIGMA modulators and multiple-bit digital to analog converters
JP4747199B2 (ja) デジタル／アナログ変換器およびローパスフィルタに連続時間ステージとスイッチトキャパシタステージとを併用するアーキテクチャ
US6281821B1 (en) Digital-to-analog converter with power up/down transient suppression and automatic rate switching
US6489909B2 (en) Method and apparatus for improving S/N ratio in digital-to-analog conversion of pulse density modulated (PDM) signal
US6356872B1 (en) Method and apparatus for storing digital audio and playback thereof
US6933871B2 (en) Feedback steering delta-sigma modulators and systems using the same
US20040004565A1 (en) Delta-sigma modulation circuits and methods utilizing multiple noise attenuation bands and data converters using the same
US6255975B1 (en) Circuits and methods for noise filtering in 1-bit audio applications and systems using the same
JPH06232755A (ja) 信号処理システムおよび処理方法
US6441761B1 (en) High speed, high resolution digital-to-analog converter with off-line sigma delta conversion and storage
US6784816B2 (en) Circuits, systems and methods for volume control in 1-bit digital audio systems
US6556159B1 (en) Variable order modulator
JP3769339B2 (ja) 可変サンプリングレートを有するデータ変換器および方法
JP3463513B2 (ja) Ａｄ変換装置
JP2006521719A (ja) ノイズシェーパ、ノイズシェーピング量子化器を備えたフィルタ、ならびにそれを用いるシステムおよび方法
JP3327116B2 (ja) 信号処理装置、信号記録装置及び信号再生装置
EP1162749A2 (en) Method and apparatus for digital-to-analog converting a signal modulated in the frequency domain
US7183954B1 (en) Circuits, systems and methods for volume control in low noise 1-bit digital audio systems
US7173550B1 (en) Circuits, systems and methods for volume control in low noise 1-bit digital audio systems
JP3339320B2 (ja) ディジタル信号処理装置
JPH1075177A (ja) ディジタルフィルタ装置及び信号処理方法
JP4391036B2 (ja) デジタル信号処理方法および処理装置
Kim et al. A 2.4 V, 12 mW stereo audio D/A converter with double sampling switching
JP2000114971A (ja) ディジタル信号発生装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060818

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081121

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090223

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090302

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090522