JP2002533832A - データ転送時間の調節方法、コンピュータシステム及びバス・デバイス - Google Patents
データ転送時間の調節方法、コンピュータシステム及びバス・デバイスInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- G06F11/1679—Temporal synchronisation or re-synchronisation of redundant processing components at clock signal level
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Abstract
(57)【要約】
コンピュータシステム（５０）は、バス（５２），第１のバス・デバイス（６０），コア回路（５８），及び第２の回路（５４）を備える。第１のバス・デバイス（６０）は、バス（５２）に接続されており、バス（５２）の一部へ第１のクロックサイクルで始まるデータの第１の表示を供給するように構成されている。バス（５２）は、第１の表示をスキューしてそのバスの別の部分において別のクロックサイクルで始まる前記データの第２の表示を生成することができる。第２の回路（５４）は、バス（５２）に接続されており、選択された待ち持間の表示を受信するように構成されている。第２の回路（５４）は、第２の表示に応じて前記データをコア回路（５８）に転送して、第１のクロックサイクル後の選択された待ち持間の経過時に前記コア回路が前記データの受信を開始するように、その転送を調節するように構成されている。
Description
【０００１】
【発明の属する技術分野】発明の背景 本発明は、バス（bus）を用いた決定論（因果律）（determinism with a bus
）を使用する技術に関する。
）を使用する技術に関する。
【０００２】
図１を参照して説明すると、一般的なコンピュータシステム１０は、コンピュ
ータシステム１０のプロセッサ２０（一例として中央処理ユニット（ＣＰＵ））
と相互作用する多くのデバイスを含んでいる。例えば、プロセッサ２０は、ホス
ト・バス（host bus）１２に書き込みみトランザクションを与えることによって
、バス・デバイス（bus device）１４のレジスタに書き込むことができる。しか
しながら、バス・デバイス１４は、ホストバス１２に現われるトランザクション
に直接返答しないが、しかしそれよりはむしろ、バス・デバイス１４は、バス・
デバイス１４に直接繋がっている他のバス１８に現れるトランザクションに直接
返答する。バス１８上に書き込みみトランザクションを再生する目的のために、
コンピュータシステム１０は、ホスト・バス１２とバス１８との間に接続される
ホスト・ブリッジ１６を含んでいる。また、ホスト・ブリッジ１６は、バス・デ
バイス１４によって提供される応答に基づいてホスト・バス１２上のトランザク
ションを完了する。コンピュータシステム１０は、追加のバスを一緒にインタフ
ェースするために、例えばバス１８と他のバス２４との間を接続するブリッジ２
２といった追加のブリッジを含んでよい。
ータシステム１０のプロセッサ２０（一例として中央処理ユニット（ＣＰＵ））
と相互作用する多くのデバイスを含んでいる。例えば、プロセッサ２０は、ホス
ト・バス（host bus）１２に書き込みみトランザクションを与えることによって
、バス・デバイス（bus device）１４のレジスタに書き込むことができる。しか
しながら、バス・デバイス１４は、ホストバス１２に現われるトランザクション
に直接返答しないが、しかしそれよりはむしろ、バス・デバイス１４は、バス・
デバイス１４に直接繋がっている他のバス１８に現れるトランザクションに直接
返答する。バス１８上に書き込みみトランザクションを再生する目的のために、
コンピュータシステム１０は、ホスト・バス１２とバス１８との間に接続される
ホスト・ブリッジ１６を含んでいる。また、ホスト・ブリッジ１６は、バス・デ
バイス１４によって提供される応答に基づいてホスト・バス１２上のトランザク
ションを完了する。コンピュータシステム１０は、追加のバスを一緒にインタフ
ェースするために、例えばバス１８と他のバス２４との間を接続するブリッジ２
２といった追加のブリッジを含んでよい。
【０００３】
ホスト・ブリッジ１６からバス・デバイス１４へのトランザクションの転送は
瞬間的でなくてよく、しかしむしろ、バス１８は、トランザクションを表現する
信号をスキュー（skew）して伝播遅延をもたらすことがある。この伝播遅延は、
コンピュータシステム１０の電圧と温度との関数に依存し、そして長時間にわた
って変化する。
瞬間的でなくてよく、しかしむしろ、バス１８は、トランザクションを表現する
信号をスキュー（skew）して伝播遅延をもたらすことがある。この伝播遅延は、
コンピュータシステム１０の電圧と温度との関数に依存し、そして長時間にわた
って変化する。
【０００４】 ある場合には、トランザクションのデータがブリッジ１６からバス・デバイス
１４のコア回路１７までバス１８に沿って伝わるのにどれくらい多くのクロック
サイクル（clock cycles）が必要とされるかを選択することが望ましいかもしれ
ない。例えば、冗長のサブシステム（図示されていない）がバス１８に結合され
てよく、そしてその結果として、コヒーレンシー（coherency）の理由のために
、万一にもある一つのサブシステムが失敗する場合に備えて、サブシステムが共
に同時に同じデータを受け取ることが望ましいことがある。もう１つの例として
、クロックサイクルの数を予測する能力が、ブリッジチップセットをデバッグす
る際に役に立つかもしれない。
１４のコア回路１７までバス１８に沿って伝わるのにどれくらい多くのクロック
サイクル（clock cycles）が必要とされるかを選択することが望ましいかもしれ
ない。例えば、冗長のサブシステム（図示されていない）がバス１８に結合され
てよく、そしてその結果として、コヒーレンシー（coherency）の理由のために
、万一にもある一つのサブシステムが失敗する場合に備えて、サブシステムが共
に同時に同じデータを受け取ることが望ましいことがある。もう１つの例として
、クロックサイクルの数を予測する能力が、ブリッジチップセットをデバッグす
る際に役に立つかもしれない。
【０００５】発明の概要 本発明の一実施形態では、コンピュータシステムで使用される方法は、所定の
データ転送時間を表示すること、及び、バスの一部に第１のクロックサイクルで
始まるデータの第１の表示を提供することを含んでいる。前記バスは、第１の表
示をスキューして前記バスの別の部分において別のクロックサイクルの間に前記
データの第２の表示を生成することができる。前記データは、前記第２の表示に
応じて或る回路に転送され、その転送は、前記第１のクロックサイクルとその他
のクロックサイクルが前記所定の転送時間によってほぼ分離されるように調節さ
れる。
データ転送時間を表示すること、及び、バスの一部に第１のクロックサイクルで
始まるデータの第１の表示を提供することを含んでいる。前記バスは、第１の表
示をスキューして前記バスの別の部分において別のクロックサイクルの間に前記
データの第２の表示を生成することができる。前記データは、前記第２の表示に
応じて或る回路に転送され、その転送は、前記第１のクロックサイクルとその他
のクロックサイクルが前記所定の転送時間によってほぼ分離されるように調節さ
れる。
【０００６】 本発明の他の実施形態では、コンピュータシステムは、バスと、第１のバス・
デバイスと、コア回路と、第２の回路とを備える。前記第１のバス・デバイスは
、前記バスに結合されており、前記バスの一部に第１のクロックサイクルで始ま
るデータの第１の表示を供給する。前記バスは、第１の表示をスキューしてその
バスの別の部分において前記データの第２の表示を生成することができる。前記
第２の回路は、前記バスに結合されており、選択された待ち時間（呼び出し時間
）の表示を受信するように構成される。前記第２の回路は、前記第２の表示に応
じて前記コア回路に前記データを転送するように構成され、前記第１のクロック
サイクル後の前記選択された待ち時間の経過時に前記コア回路が前記データを受
信するように前記転送を調節するようにも構成される。
デバイスと、コア回路と、第２の回路とを備える。前記第１のバス・デバイスは
、前記バスに結合されており、前記バスの一部に第１のクロックサイクルで始ま
るデータの第１の表示を供給する。前記バスは、第１の表示をスキューしてその
バスの別の部分において前記データの第２の表示を生成することができる。前記
第２の回路は、前記バスに結合されており、選択された待ち時間（呼び出し時間
）の表示を受信するように構成される。前記第２の回路は、前記第２の表示に応
じて前記コア回路に前記データを転送するように構成され、前記第１のクロック
サイクル後の前記選択された待ち時間の経過時に前記コア回路が前記データを受
信するように前記転送を調節するようにも構成される。
【０００７】 本発明の更に別の実施形態では、バス・デバイスは、コア回路と、バス・イン
タフェースとを備える。前記バス・インタフェースはバスに結合されており、前
記バスから第１のクロックサイクルで始まるデータの表示を受信する。前記表示
の前記バスへの提供は、先行のクロック信号で開始される。前記バス・インタフ
ェースは、前記表示に応じて前記コア回路に前記データを転送して、前記コア回
路が前記先行のクロックサイクル後の選択された待ち時間の経過時に前記データ
の受信を開始するように前記転送を調節するようにも構成される。
タフェースとを備える。前記バス・インタフェースはバスに結合されており、前
記バスから第１のクロックサイクルで始まるデータの表示を受信する。前記表示
の前記バスへの提供は、先行のクロック信号で開始される。前記バス・インタフ
ェースは、前記表示に応じて前記コア回路に前記データを転送して、前記コア回
路が前記先行のクロックサイクル後の選択された待ち時間の経過時に前記データ
の受信を開始するように前記転送を調節するようにも構成される。
【０００８】
【発明の実施の形態】詳細な説明 図２を参照して説明すると、本発明の実施態様に係るコンピュータシステム５
０は、バス５２を介してホスト・ブリッジ６０によって供給されるトランザクシ
ョンを受け取ることができるバス・デバイス５４（できればいくつかのバス・デ
バイス５４の中の１つ）を含んでいる。バス５２にこのトランザクションを供給
する最中において、ホスト・ブリッジ６０は、図７に示されるようなトランザク
ションのデータを示すデジタル信号（Ｆ１６＿Ｄａｔａ［１５：０］＃と呼ばれ
る（ここで、添字「＃」は否定または逆の論理を意味する））を供給する。ホス
ト・ブリッジ６０は、特定のクロックサイクル（例えばＸＣｌｋ（図３参照）と
称されるクロック信号のサイクル「４」）において始まるＦ１６＿Ｄａｔａ［１
５：０］＃信号を供給するが、Ｆｌ６＿Ｄａｔａ［１５：０］＃信号の遅延バー
ジョン（ｄｅｌａｙｅｄ＿Ｆｌ６Ｄａｔａ［１５：０］＃と称され、図１０に示
される）は、バス５２による信号のスキューによって引き起こされる遅延のため
に数クロックサイクル後までバス・デバイス５４によって受信されないことがあ
る。
０は、バス５２を介してホスト・ブリッジ６０によって供給されるトランザクシ
ョンを受け取ることができるバス・デバイス５４（できればいくつかのバス・デ
バイス５４の中の１つ）を含んでいる。バス５２にこのトランザクションを供給
する最中において、ホスト・ブリッジ６０は、図７に示されるようなトランザク
ションのデータを示すデジタル信号（Ｆ１６＿Ｄａｔａ［１５：０］＃と呼ばれ
る（ここで、添字「＃」は否定または逆の論理を意味する））を供給する。ホス
ト・ブリッジ６０は、特定のクロックサイクル（例えばＸＣｌｋ（図３参照）と
称されるクロック信号のサイクル「４」）において始まるＦ１６＿Ｄａｔａ［１
５：０］＃信号を供給するが、Ｆｌ６＿Ｄａｔａ［１５：０］＃信号の遅延バー
ジョン（ｄｅｌａｙｅｄ＿Ｆｌ６Ｄａｔａ［１５：０］＃と称され、図１０に示
される）は、バス５２による信号のスキューによって引き起こされる遅延のため
に数クロックサイクル後までバス・デバイス５４によって受信されないことがあ
る。
【０００９】 例えば、図１０に示されるように、ｄｅｌａｙｅｄ＿Ｆ１６Ｄａｔａ［１５：
０］＃信号は、クロックサイクル番号「５」までバス・デバイス５４の付近には
現われない。他の実施態様では、バス５２によって導入されるスキューは、コン
ピュータシステム５０の電圧や温度または他の動作条件の変動によって可変的で
あってよいので、ｄｅｌａｙｅｄ＿Ｆ１６Ｄａｔａ［１５：０］＃信号は、クロ
ックサイクル番号「６」といった他のクロックサイクルまで現れないことがある
。しかしながら、バス５２によって導入される遅延に関係なく、いくつかの実施
態様では、コンピュータシステム５０は、データ転送時間或いは待ち時間の選択
が許されるように構成される。
０］＃信号は、クロックサイクル番号「５」までバス・デバイス５４の付近には
現われない。他の実施態様では、バス５２によって導入されるスキューは、コン
ピュータシステム５０の電圧や温度または他の動作条件の変動によって可変的で
あってよいので、ｄｅｌａｙｅｄ＿Ｆ１６Ｄａｔａ［１５：０］＃信号は、クロ
ックサイクル番号「６」といった他のクロックサイクルまで現れないことがある
。しかしながら、バス５２によって導入される遅延に関係なく、いくつかの実施
態様では、コンピュータシステム５０は、データ転送時間或いは待ち時間の選択
が許されるように構成される。
【００１０】 待ち持間若しくは呼び出し時間（latency time）は、いくつかの実施態様にお
いて、ホスト・ブリッジ６０がＦ１６＿Ｄａｔａ［１５：０］＃信号を供給する
時間と、バス・デバイス５４のコア回路５８が対応するデータを示す信号を（バ
ス・インタフェース５６から）受信する時間との間に経過する時間を指してよい
。次に、待ち持間は、以下に記述される、１セットの待ち時間値（latency time
values）の一つを使って選択されてよい。このように、コンピュータシステム
５０は、ホストブリッジ６０からコア回路５８までのデータの伝播（伝搬）に対
する待ち時間値の選択を許す決定論的スキームを実行し、待ち持間は、バス５２
の長さとは独立であってよい。待ち時間値は、ホスト・ブリッジ６０がデータを
供給するときのサイクルと、そのデータがコア回路５８によって受信されるとき
のサイクルとの間に経過するＸＣｌｋ信号のサイクル数に対応してよい。
いて、ホスト・ブリッジ６０がＦ１６＿Ｄａｔａ［１５：０］＃信号を供給する
時間と、バス・デバイス５４のコア回路５８が対応するデータを示す信号を（バ
ス・インタフェース５６から）受信する時間との間に経過する時間を指してよい
。次に、待ち持間は、以下に記述される、１セットの待ち時間値（latency time
values）の一つを使って選択されてよい。このように、コンピュータシステム
５０は、ホストブリッジ６０からコア回路５８までのデータの伝播（伝搬）に対
する待ち時間値の選択を許す決定論的スキームを実行し、待ち持間は、バス５２
の長さとは独立であってよい。待ち時間値は、ホスト・ブリッジ６０がデータを
供給するときのサイクルと、そのデータがコア回路５８によって受信されるとき
のサイクルとの間に経過するＸＣｌｋ信号のサイクル数に対応してよい。
【００１１】 本明細書においては、用語「コア回路（core circuity）」は、一般に、デー
タを処理して、バス５２からデータを受信することとは別の機能を実行するバス
・デバイス５４の回路のことを言うものとする。バス・デバイス５４は、一例と
して周辺機器コンポーネント相互接続（ＰＣＩ（Peripheral Component Interco
nnect））ブリッジであってよく、これはＰＣＩバス６２をコンピュータシステ
ム５０の残り部分にインタフェースする。ＰＣＩプロトコルはＰＣＩ仕様書に詳
細に記述されており、この仕様書は米国オレゴン州ポートランド９７２１４に所
在するＰＣＩ特殊営利団体（PCI Special Interest Group, Portland. Oregon 9
7214）から入手可能である。
タを処理して、バス５２からデータを受信することとは別の機能を実行するバス
・デバイス５４の回路のことを言うものとする。バス・デバイス５４は、一例と
して周辺機器コンポーネント相互接続（ＰＣＩ（Peripheral Component Interco
nnect））ブリッジであってよく、これはＰＣＩバス６２をコンピュータシステ
ム５０の残り部分にインタフェースする。ＰＣＩプロトコルはＰＣＩ仕様書に詳
細に記述されており、この仕様書は米国オレゴン州ポートランド９７２１４に所
在するＰＣＩ特殊営利団体（PCI Special Interest Group, Portland. Oregon 9
7214）から入手可能である。
【００１２】 一例として、図３，図７，図１１及び図１２も参照して説明すると、選択され
たバス待ち時間値は、ＸＣｌｋ信号（図３参照）の２つのクロックサイクルを示
してよい。結果として、ホスト・ブリッジ６０がバス５２に（Ｆ１６＿Ｄａｔａ
［１５：０］＃信号を介して）データを供給してから正確に（一例として）２ク
ロックサイクル後に、バス・インタフェース５６は特定のデータを示すデジタル
信号（図１１及び図１２に描かれたような、ＦａｓｔＤａｔａＯｕｔ｛１５：０
］とＮＤａｔａＯｕｔ［１５：０］と称される信号）を（コア回路５８に）供給
する。本例に関しては、もしバス５２が０から２つのクロック周期の範囲にある
どれかの遅延を導入するならば、２クロックサイクルの遅延が有効である。
たバス待ち時間値は、ＸＣｌｋ信号（図３参照）の２つのクロックサイクルを示
してよい。結果として、ホスト・ブリッジ６０がバス５２に（Ｆ１６＿Ｄａｔａ
［１５：０］＃信号を介して）データを供給してから正確に（一例として）２ク
ロックサイクル後に、バス・インタフェース５６は特定のデータを示すデジタル
信号（図１１及び図１２に描かれたような、ＦａｓｔＤａｔａＯｕｔ｛１５：０
］とＮＤａｔａＯｕｔ［１５：０］と称される信号）を（コア回路５８に）供給
する。本例に関しては、もしバス５２が０から２つのクロック周期の範囲にある
どれかの遅延を導入するならば、２クロックサイクルの遅延が有効である。
【００１３】 いくつかの実施態様では、待ち時間値は、バス・デバイス５４といったコンピ
ュータシステム５０のデバイスのストラッピング・ピン（strapping pins）５３
によって選択されてよい。この場合、ストラッピング・ピン５３は、特定の待ち
時間値を選択して、選択された待ち時間値をコア回路５８に示すために、前もっ
て指定された論理レベルに選択的に結び付けられる。次に、コア回路５８は（い
くつかの実施態様において）、多くの異なった方法の一つを使ってホスト・ブリ
ッジ６０に、その選択された待ち時間値を示すことができる。例えば、バス・リ
セット信号（bus reset signal）（ＸＲＳＴ＃と呼ばれる）がアサートされる（
例えば低レベルに駆動される）と、コア回路５８は、バス５２の所定のラインの
論理レベルを制御することによって、選択された待ち時間値を示すことができる
。いくつかの実施態様では、ホスト・ブリッジ６０のラッチ（図示されていない
）は、ＸＲＳＴ＃信号のデアサート（例えば高レベルに駆動すること）の際に望
ましい待ち時間モードを獲得し、そしてコア回路５８は、以下において詳細に述
べられるＷｒｉｔｅＰｔｒＲｓｔと呼ばれる信号のデアサート（例えば低レベル
に駆動すること）の後にバス５２のラインの制御をやめてよい。
ュータシステム５０のデバイスのストラッピング・ピン（strapping pins）５３
によって選択されてよい。この場合、ストラッピング・ピン５３は、特定の待ち
時間値を選択して、選択された待ち時間値をコア回路５８に示すために、前もっ
て指定された論理レベルに選択的に結び付けられる。次に、コア回路５８は（い
くつかの実施態様において）、多くの異なった方法の一つを使ってホスト・ブリ
ッジ６０に、その選択された待ち時間値を示すことができる。例えば、バス・リ
セット信号（bus reset signal）（ＸＲＳＴ＃と呼ばれる）がアサートされる（
例えば低レベルに駆動される）と、コア回路５８は、バス５２の所定のラインの
論理レベルを制御することによって、選択された待ち時間値を示すことができる
。いくつかの実施態様では、ホスト・ブリッジ６０のラッチ（図示されていない
）は、ＸＲＳＴ＃信号のデアサート（例えば高レベルに駆動すること）の際に望
ましい待ち時間モードを獲得し、そしてコア回路５８は、以下において詳細に述
べられるＷｒｉｔｅＰｔｒＲｓｔと呼ばれる信号のデアサート（例えば低レベル
に駆動すること）の後にバス５２のラインの制御をやめてよい。
【００１４】 一例として、上記所定のラインは、バス５２の３つのデータラインであってよ
く、それぞれのラインの信号は本目的のためにＦ１６＿Ｄａｔａ［２：０］＃で
ラベル付けされる。待ち時間モードに対する異なる可能な値、及び、Ｆ１６＿Ｄ
ａｔａ［２：０］＃信号の対応する論理レベルが、図２０に示されている。留意
すべきことは、例えば、Ｆ１６＿Ｄａｔａ［２：０］＃信号が「１１１ｂ」（添
字「ｂ」はバイナリ表現を表す）にセットされると、決定論的スキームは使用さ
れず、従って、待ち時間値は選択されない。
く、それぞれのラインの信号は本目的のためにＦ１６＿Ｄａｔａ［２：０］＃で
ラベル付けされる。待ち時間モードに対する異なる可能な値、及び、Ｆ１６＿Ｄ
ａｔａ［２：０］＃信号の対応する論理レベルが、図２０に示されている。留意
すべきことは、例えば、Ｆ１６＿Ｄａｔａ［２：０］＃信号が「１１１ｂ」（添
字「ｂ」はバイナリ表現を表す）にセットされると、決定論的スキームは使用さ
れず、従って、待ち時間値は選択されない。
【００１５】 いくつかの実施態様では、バス・インタフェース５６は、書き込みポインタリ
セット信号（write pointer reset signal）（図１４でＷｒｉｔｅＰｔｒＲｓｔ
と称される）と読み出しポインタリセット信号（read pointer reset signal）
（図１５でＲｅａｄＰｔｒＲｓｔと称される）により、それぞれバス・インタフ
ェース５６へのデータのフローとバスインタフェース５６からのデータのフロー
とを同期させる。ＷｒｉｔｅＰｔｒＲｓｔ信号及びＲｅａｄＰｔｒＲｓｔ信号は
、いくつかの実施態様において、ホスト・ブリッジ６０のリセット論理回路（re
set logic）７２（図２参照）によって供給されてよく、また、いくつかの実施
態様においては、これらの信号は、バス・デバイス５４のリセット論理回路（図
示されていない）によって供給されてよい。この場合、リセット論理回路７２は
、ホスト・ブリッジ６０がバス・インタフェース５６にデータを記憶させる目的
のためにバス５２へのデータの供給を開始してから所定数のクロックサイクル後
にＷｒｉｔｅＰｔｒＲｓｔ信号をデアサート（例えば低レベルに駆動）してよい
。リセット論理回路７２は、ホスト・ブリッジ６０がバス・インタフェース５６
からデータを回収する（そしてそのデータをコア回路５８に提供する）目的のた
めに、バス５２へのデータの供給を開始してから所定数のクロックサイクル後に
ＲｅａｄＰｔｒＲｓｔ信号をデアサート（例えば低レベルに駆動）してよい。
セット信号（write pointer reset signal）（図１４でＷｒｉｔｅＰｔｒＲｓｔ
と称される）と読み出しポインタリセット信号（read pointer reset signal）
（図１５でＲｅａｄＰｔｒＲｓｔと称される）により、それぞれバス・インタフ
ェース５６へのデータのフローとバスインタフェース５６からのデータのフロー
とを同期させる。ＷｒｉｔｅＰｔｒＲｓｔ信号及びＲｅａｄＰｔｒＲｓｔ信号は
、いくつかの実施態様において、ホスト・ブリッジ６０のリセット論理回路（re
set logic）７２（図２参照）によって供給されてよく、また、いくつかの実施
態様においては、これらの信号は、バス・デバイス５４のリセット論理回路（図
示されていない）によって供給されてよい。この場合、リセット論理回路７２は
、ホスト・ブリッジ６０がバス・インタフェース５６にデータを記憶させる目的
のためにバス５２へのデータの供給を開始してから所定数のクロックサイクル後
にＷｒｉｔｅＰｔｒＲｓｔ信号をデアサート（例えば低レベルに駆動）してよい
。リセット論理回路７２は、ホスト・ブリッジ６０がバス・インタフェース５６
からデータを回収する（そしてそのデータをコア回路５８に提供する）目的のた
めに、バス５２へのデータの供給を開始してから所定数のクロックサイクル後に
ＲｅａｄＰｔｒＲｓｔ信号をデアサート（例えば低レベルに駆動）してよい。
【００１６】 いくつかの実施態様では、バス・インタフェース５６は、バス・インタフェー
ス５６のオペレーションとホスト・ブリッジ６０のオペレーションとを同期させ
るために、ＸＣｌｋクロック信号（図３参照）を使用する。この場合、位相同期
ループ（ＰＬＬ（phase locked loop））或いは遅延同期ループ（ＤＬＬ（delay
locked loop））は、ホスト・ブリッジ６０内に配置してよく、またＸＣｌｋ信
号がホストブリッジ６０及びバス・デバイス５４に同期することを保証するため
にバス・デバイス５４内にも配置してよい。
ス５６のオペレーションとホスト・ブリッジ６０のオペレーションとを同期させ
るために、ＸＣｌｋクロック信号（図３参照）を使用する。この場合、位相同期
ループ（ＰＬＬ（phase locked loop））或いは遅延同期ループ（ＤＬＬ（delay
locked loop））は、ホスト・ブリッジ６０内に配置してよく、またＸＣｌｋ信
号がホストブリッジ６０及びバス・デバイス５４に同期することを保証するため
にバス・デバイス５４内にも配置してよい。
【００１７】 ホスト・ブリッジ６０は、ＸＣｌｋ信号に同期した信号であるＸＲＳＴ＃信号
（図４参照）がデアサートされた（低レベルに駆動された）後に、バス５２への
データの供給を開始する。一例として、ホスト・ブリッジ６０は、ＸＲＳＴ＃信
号のデアサートの（例えば待ち時間値「２」に対して）２クロックサイクル後に
バス５２へのデータの供給を開始してよい。従って、図３，図４及び図７に示さ
れるように、本例においては、もしＸＲＳＴ＃信号がクロックサイクル番号「２
」でデアサートされるなら、ホストブリッジ６０はクロックサイクル番号「４」
の間にデータを供給し始める。
（図４参照）がデアサートされた（低レベルに駆動された）後に、バス５２への
データの供給を開始する。一例として、ホスト・ブリッジ６０は、ＸＲＳＴ＃信
号のデアサートの（例えば待ち時間値「２」に対して）２クロックサイクル後に
バス５２へのデータの供給を開始してよい。従って、図３，図４及び図７に示さ
れるように、本例においては、もしＸＲＳＴ＃信号がクロックサイクル番号「２
」でデアサートされるなら、ホストブリッジ６０はクロックサイクル番号「４」
の間にデータを供給し始める。
【００１８】 以上を要約すると、ホスト・ブリッジ６０が（Ｆ１６＿Ｄａｔａ［１５：０］
＃信号によって）バス５２へのデータの供給を開始する前に、ＸＲＳＴ＃信号は
デアサートされる。ＸＲＳＴ＃信号がデアサートされた後に、リセット論理回路
７２は、所定数のクロックサイクル後にＲｅａｄＰｔｒＲｓｔ信号をデアサート
してバス・インタフェース５６にコア回路５８へのデータの供給を開始させる。
しかしながら、リセット論理回路７２がＲｅａｄＰｔｒＲｓｔ信号をデアサート
する前に、このリセット論理回路７２は、バスインタフェース５６にデータを記
憶する目的のために、ＸＲＳＴ＃信号がデアサートされた所定数のクロック信号
後にＷｒｉｔｅＰｔｒＲｓｔ信号をデアサートする。こうして、リセット論理回
路７２は、ＷｒｉｔｅＰｔｒＲｓｔ信号のデアサートとＲｅａｄＰｔｒＲｓｔ信
号のデアサートとの間の時間を調整して選択された待ち時間を設定する。以下に
おいて更に説明されるように、バス・インタフェース５６は、バス・インタフェ
ース５６がコア回路５８にデータを提供する前に一時的にデータを記憶するため
の一つ以上のバッファ（例えば、ＦＩＦＯ（先入れ先出し）（first-in-first-o
ut）メモリ）を備えている。
＃信号によって）バス５２へのデータの供給を開始する前に、ＸＲＳＴ＃信号は
デアサートされる。ＸＲＳＴ＃信号がデアサートされた後に、リセット論理回路
７２は、所定数のクロックサイクル後にＲｅａｄＰｔｒＲｓｔ信号をデアサート
してバス・インタフェース５６にコア回路５８へのデータの供給を開始させる。
しかしながら、リセット論理回路７２がＲｅａｄＰｔｒＲｓｔ信号をデアサート
する前に、このリセット論理回路７２は、バスインタフェース５６にデータを記
憶する目的のために、ＸＲＳＴ＃信号がデアサートされた所定数のクロック信号
後にＷｒｉｔｅＰｔｒＲｓｔ信号をデアサートする。こうして、リセット論理回
路７２は、ＷｒｉｔｅＰｔｒＲｓｔ信号のデアサートとＲｅａｄＰｔｒＲｓｔ信
号のデアサートとの間の時間を調整して選択された待ち時間を設定する。以下に
おいて更に説明されるように、バス・インタフェース５６は、バス・インタフェ
ース５６がコア回路５８にデータを提供する前に一時的にデータを記憶するため
の一つ以上のバッファ（例えば、ＦＩＦＯ（先入れ先出し）（first-in-first-o
ut）メモリ）を備えている。
【００１９】 図７及び図１０を参照して説明すると、いくつかの実施態様では、Ｆ１６＿Ｄ
ａｔａ［１５：０］＃信号（及び、結果として生じるｄｅｌａｙｅｄ＿Ｆ１６Ｄ
ａｔａ［１５：０］＃信号）は、ＸＣｌｋ信号の周波数の約２倍で計時（clock
）される。この場合、書き込みトランザクションの間に、ホスト・ブリッジ６０
は、ＸＣｌｋ信号のそれぞれのサイクルの前半分の間にＦ１６＿Ｄａｔａ［１５
：０］＃信号にダブルワードの前半分（添字「Ｐ」によって記された）を示させ
、そしてＸＣｌｋ信号のそれぞれのサイクルの後半分の間にＦ１６＿Ｄａｔａ［
１５：０］＃信号にダブルワードの後半分（添字「Ｎ」によって記された）を示
させることによって、データを時間多重化する。バス・インタフェース５６によ
るデータの受信を制御するために、ホスト・ブリッジ６０は、ｐｓｔｂ＃（図５
参照）及びｎｓｔｂ＃（図６参照）と呼ばれるストローブ信号（strobe signals
）を供給してよい。バス５２は、ｐｓｔｂ＃（図５参照）及びｎｓｔｂ＃（図６
参照）を、それぞれ、バス・デバイス５４の付近でｄｅｌａｙｅｄ＿ｐｓｔｂ＃
（図８参照）とｄｅｌａｙｅｄ＿ｎｓｔｂ＃（図９参照）にスキューする。次に
、バス・インタフェース５６は、バス５２からバスインタフェース５６へデータ
を計時するために、ｄｅｌａｙｅｄ＿ｐｓｔｂ＃及びｄｅｌａｙｅｄ＿ｎｓｔｂ
＃信号を使用する。特に、いくつかの実施態様では、バス・インタフェース５６
は、ｄｅｌａｙｅｄ＿ｎｓｔｂ＃信号のそれぞれの負エッジ（negative edge）
上でダブルワードの後半を受信して、ｄｅｌａｙｅｄ＿ｐｓｔｂ＃信号のそれぞ
れの負エッジ上でダブルワードの前半を受信する。以下においてさらに説明され
るように、バス・インタフェース５６は、ＤａｔａＯｕｔ［３１：０］（図１３
参照）と呼ばれる信号によってコア回路５８に十分なダブルワードを示すことが
できる。
ａｔａ［１５：０］＃信号（及び、結果として生じるｄｅｌａｙｅｄ＿Ｆ１６Ｄ
ａｔａ［１５：０］＃信号）は、ＸＣｌｋ信号の周波数の約２倍で計時（clock
）される。この場合、書き込みトランザクションの間に、ホスト・ブリッジ６０
は、ＸＣｌｋ信号のそれぞれのサイクルの前半分の間にＦ１６＿Ｄａｔａ［１５
：０］＃信号にダブルワードの前半分（添字「Ｐ」によって記された）を示させ
、そしてＸＣｌｋ信号のそれぞれのサイクルの後半分の間にＦ１６＿Ｄａｔａ［
１５：０］＃信号にダブルワードの後半分（添字「Ｎ」によって記された）を示
させることによって、データを時間多重化する。バス・インタフェース５６によ
るデータの受信を制御するために、ホスト・ブリッジ６０は、ｐｓｔｂ＃（図５
参照）及びｎｓｔｂ＃（図６参照）と呼ばれるストローブ信号（strobe signals
）を供給してよい。バス５２は、ｐｓｔｂ＃（図５参照）及びｎｓｔｂ＃（図６
参照）を、それぞれ、バス・デバイス５４の付近でｄｅｌａｙｅｄ＿ｐｓｔｂ＃
（図８参照）とｄｅｌａｙｅｄ＿ｎｓｔｂ＃（図９参照）にスキューする。次に
、バス・インタフェース５６は、バス５２からバスインタフェース５６へデータ
を計時するために、ｄｅｌａｙｅｄ＿ｐｓｔｂ＃及びｄｅｌａｙｅｄ＿ｎｓｔｂ
＃信号を使用する。特に、いくつかの実施態様では、バス・インタフェース５６
は、ｄｅｌａｙｅｄ＿ｎｓｔｂ＃信号のそれぞれの負エッジ（negative edge）
上でダブルワードの後半を受信して、ｄｅｌａｙｅｄ＿ｐｓｔｂ＃信号のそれぞ
れの負エッジ上でダブルワードの前半を受信する。以下においてさらに説明され
るように、バス・インタフェース５６は、ＤａｔａＯｕｔ［３１：０］（図１３
参照）と呼ばれる信号によってコア回路５８に十分なダブルワードを示すことが
できる。
【００２０】 図１６を参照して説明すると、いくつかの実施態様では、バス・インタフェー
ス５６は、それぞれのダブルワードの後半を受信するように構成されたＮ−スト
ローブ・サンプル及びキャプチャ論理（N-strobe sample and capture logic）
７０と、それぞれのダブルワードの前半を受信するように構成されたＰ−ストロ
ーブ・サンプル及びキャプチャ論理（P-strobe sample and capture logic）６
８とを備えている。論理回路７０は、受信したデータを記憶するためのＦＩＦＯ
メモリ８１を含んでよい。この場合、データは、リセット倫理回路７２がＷｒｉ
ｔｅＰｔｒＲｓｔ信号をデアサートした後に、ｄｅｌａｙｅｄ＿ｎｓｔｂ＃信号
に従ってバス５２からＦＩＦＯメモリ８１に書き込まれる。リセット論理回路７
２は、データがＦＩＦＯメモリ８１から回収または読み出される時期を制御する
ために選択的にＲｅａｄＰｔｒＲｓｔ信号をデアサートできる。同様に、論理回
路６８は、受信したデータを記憶するためのＦＩＦＯメモリ８０を含んでよく、
リセット論理回路７２がＷｒｉｔｅＰｔｒＲｓｔ信号をデアサートした後に、適
切なデータがｄｅｌａｙｅｄ＿ｐｓｔｂ＃信号に従ってＦＩＦＯメモリ８０に書
き込まれる。リセット論理回路７２がＲｅａｄＰｔｒＲｓｔ信号をデアサートす
ると、データはＦＩＦＯメモリ８０から回収される。
ス５６は、それぞれのダブルワードの後半を受信するように構成されたＮ−スト
ローブ・サンプル及びキャプチャ論理（N-strobe sample and capture logic）
７０と、それぞれのダブルワードの前半を受信するように構成されたＰ−ストロ
ーブ・サンプル及びキャプチャ論理（P-strobe sample and capture logic）６
８とを備えている。論理回路７０は、受信したデータを記憶するためのＦＩＦＯ
メモリ８１を含んでよい。この場合、データは、リセット倫理回路７２がＷｒｉ
ｔｅＰｔｒＲｓｔ信号をデアサートした後に、ｄｅｌａｙｅｄ＿ｎｓｔｂ＃信号
に従ってバス５２からＦＩＦＯメモリ８１に書き込まれる。リセット論理回路７
２は、データがＦＩＦＯメモリ８１から回収または読み出される時期を制御する
ために選択的にＲｅａｄＰｔｒＲｓｔ信号をデアサートできる。同様に、論理回
路６８は、受信したデータを記憶するためのＦＩＦＯメモリ８０を含んでよく、
リセット論理回路７２がＷｒｉｔｅＰｔｒＲｓｔ信号をデアサートした後に、適
切なデータがｄｅｌａｙｅｄ＿ｐｓｔｂ＃信号に従ってＦＩＦＯメモリ８０に書
き込まれる。リセット論理回路７２がＲｅａｄＰｔｒＲｓｔ信号をデアサートす
ると、データはＦＩＦＯメモリ８０から回収される。
【００２１】 バス・インタフェース５６は、コア回路５８にデータを示す（ＤａｔａＯｕｔ
［３１：０］と呼ばれる）信号を供給するマージ・バッファ（merge buffer）６
６も含んでよい。マージ・バッファ６６は、論理回路７０からＮＤａｔａＯｕｔ
［１５：０］信号、そして論理回路６８からＦａｓｔＤａｔａＯｕｔ［１５：０
］信号を受信する。マージ・バッファ６６は、これらの信号を組み合わせて、Ｄ
ａｔａＯｕｔ［３１：０］信号によって示される対応するオリジナルのダブルワ
ードを形成する。
［３１：０］と呼ばれる）信号を供給するマージ・バッファ（merge buffer）６
６も含んでよい。マージ・バッファ６６は、論理回路７０からＮＤａｔａＯｕｔ
［１５：０］信号、そして論理回路６８からＦａｓｔＤａｔａＯｕｔ［１５：０
］信号を受信する。マージ・バッファ６６は、これらの信号を組み合わせて、Ｄ
ａｔａＯｕｔ［３１：０］信号によって示される対応するオリジナルのダブルワ
ードを形成する。
【００２２】 図１７を参照して説明すると、いくつかの実施態様では、Ｎ−ストローブ・サ
ンプル及びキャプチャ論理回路７０は、論理回路７０の書き込みポインタ（writ
e pointer）８４によって制御されるようなｄｅｌａｙｅｄ＿Ｆ１６Ｄａｔａ［
１５：０］＃信号を受信するＦＩＦＯメモリ８１を含んでよい。この場合、書き
込みポインタ８４は、データの次に入ってくるワードを記憶するためのＦＩＦＯ
メモリ８１のロケーションを選ぶために書き込みイネーブル信号（write enable
signal）を供給してよい。論理回路７０は、読み出しポインタ（read pointer
）８６も含んでよく、それはＦＩＦＯメモリ８１からワードを回収する目的で選
択的に３状態バッファ（tri-state buffers）８８がＦＩＦＯメモリ８１のロケ
ーションを選ぶことを可能にするための読み出しイネーブル信号（read enable
signal）を供給する。いくつかの実施態様では、書き込みポインタ８４及び読み
出しポインタ８６がＸＲＳＴ＃信号のアサーションによって初期化される時に、
書き込みポインタ８４は、読み出しポインタ８６によって示されるローケーショ
ンよりも先のＦＩＦＯメモリ８１の一つのローケーションを示すように初期化さ
れる。一例として、ＸＲＳＴ＃信号アサーションの間に、読み出しポインタ８６
は、ＦＩＦＯメモリ８１のロケーション「０」が３状態バッファ８８を介してフ
ローするのを許してよく、そしてＦＩＦＯメモリ８１のローケーション「１」は
データを受信するためにオープンになる。
ンプル及びキャプチャ論理回路７０は、論理回路７０の書き込みポインタ（writ
e pointer）８４によって制御されるようなｄｅｌａｙｅｄ＿Ｆ１６Ｄａｔａ［
１５：０］＃信号を受信するＦＩＦＯメモリ８１を含んでよい。この場合、書き
込みポインタ８４は、データの次に入ってくるワードを記憶するためのＦＩＦＯ
メモリ８１のロケーションを選ぶために書き込みイネーブル信号（write enable
signal）を供給してよい。論理回路７０は、読み出しポインタ（read pointer
）８６も含んでよく、それはＦＩＦＯメモリ８１からワードを回収する目的で選
択的に３状態バッファ（tri-state buffers）８８がＦＩＦＯメモリ８１のロケ
ーションを選ぶことを可能にするための読み出しイネーブル信号（read enable
signal）を供給する。いくつかの実施態様では、書き込みポインタ８４及び読み
出しポインタ８６がＸＲＳＴ＃信号のアサーションによって初期化される時に、
書き込みポインタ８４は、読み出しポインタ８６によって示されるローケーショ
ンよりも先のＦＩＦＯメモリ８１の一つのローケーションを示すように初期化さ
れる。一例として、ＸＲＳＴ＃信号アサーションの間に、読み出しポインタ８６
は、ＦＩＦＯメモリ８１のロケーション「０」が３状態バッファ８８を介してフ
ローするのを許してよく、そしてＦＩＦＯメモリ８１のローケーション「１」は
データを受信するためにオープンになる。
【００２３】 いくつかの実施態様では、書き込みポインタ８４は、ｄｅｌａｙｅｄ＿ｎｓｔ
ｂ＃信号の負エッジによって計時され、読み出しポインタ８６は、ＸＣｌｋ信号
の負エッジによって計時される。この構成のために、ＲｅａｄＰｔｒＲｓｔ信号
がデアサートされた後のＸＣｌｋ信号の最初の負エッジ上で、ＮＤａｔａＯｕｔ
［１５：０］信号がＦＩＦＯロケーション数「１」に記憶されたワードを示すよ
うに、読み出しポインタ８６はＦＩＦＯロケーション数「１」に増加する。ＸＣ
ｌｋ信号の次の正エッジ上で、そのワードはマージ・バッファ６６の１６の最下
位ビットに記憶される。
ｂ＃信号の負エッジによって計時され、読み出しポインタ８６は、ＸＣｌｋ信号
の負エッジによって計時される。この構成のために、ＲｅａｄＰｔｒＲｓｔ信号
がデアサートされた後のＸＣｌｋ信号の最初の負エッジ上で、ＮＤａｔａＯｕｔ
［１５：０］信号がＦＩＦＯロケーション数「１」に記憶されたワードを示すよ
うに、読み出しポインタ８６はＦＩＦＯロケーション数「１」に増加する。ＸＣ
ｌｋ信号の次の正エッジ上で、そのワードはマージ・バッファ６６の１６の最下
位ビットに記憶される。
【００２４】 図１８を参照して説明すると、Ｐ−ストローブ・サンプル及びキャプチャ論理
回路６８は、以下に説明するような若干の主要な違いはあるが、論理回路７０と
類似の設計を有する。特に、論理回路７０は、ｄｅｌａｙｅｄ＿ｐｓｔｂ＃信号
の負エッジ上で計時される書き込みポインタ９０（ＦＩＦＯメモリ８０用のもの
）を含んでいる。読み出しポインタ９２（ＦＩＦＯメモリ８０用のもの）は、Ｘ
Ｃｌｋ信号の正エッジ上で計時される。ＦＩＦＯメモリ８０は、ｄｅｌａｙｅｄ
＿Ｆ１６Ｄａｔａ［１５：０］＃信号を受信し、読み出しポインタ９２によって
指し示される（ＦＩＦＯメモリ８０における）ロケーションは、３状態バッファ
９４に結合される。次に、３状態バッファ９４はＦａｓｔＤａｔａＯｕｔ［１５
：０］信号を供給し、そしてマージ・バッファ６６は、ＦａｓｔＤａｔａＯｕｔ
［１５：０］信号の論理状態を取得してＤａｔａＯｕｔ［３１：１６］信号を形
成する。論理回路７０のポインタに類似して、読み出しポインタ９２の可動化（
enablement）は、ＲｅａｄＰｔｒＲｓｔ信号によって制御され、そして書き込み
ポインタ９０の可動化は、ＷｒｉｔｅＰｔｒＲｓｔ信号によって制御される。
回路６８は、以下に説明するような若干の主要な違いはあるが、論理回路７０と
類似の設計を有する。特に、論理回路７０は、ｄｅｌａｙｅｄ＿ｐｓｔｂ＃信号
の負エッジ上で計時される書き込みポインタ９０（ＦＩＦＯメモリ８０用のもの
）を含んでいる。読み出しポインタ９２（ＦＩＦＯメモリ８０用のもの）は、Ｘ
Ｃｌｋ信号の正エッジ上で計時される。ＦＩＦＯメモリ８０は、ｄｅｌａｙｅｄ
＿Ｆ１６Ｄａｔａ［１５：０］＃信号を受信し、読み出しポインタ９２によって
指し示される（ＦＩＦＯメモリ８０における）ロケーションは、３状態バッファ
９４に結合される。次に、３状態バッファ９４はＦａｓｔＤａｔａＯｕｔ［１５
：０］信号を供給し、そしてマージ・バッファ６６は、ＦａｓｔＤａｔａＯｕｔ
［１５：０］信号の論理状態を取得してＤａｔａＯｕｔ［３１：１６］信号を形
成する。論理回路７０のポインタに類似して、読み出しポインタ９２の可動化（
enablement）は、ＲｅａｄＰｔｒＲｓｔ信号によって制御され、そして書き込み
ポインタ９０の可動化は、ＷｒｉｔｅＰｔｒＲｓｔ信号によって制御される。
【００２５】 図１９を参照して説明すると、リセット論理回路７２は、連続的に一緒に結合
して所定数のクロックサイクルだけＸＲＳＴ＃信号を遅らせるための遅延チェー
ンを構成するＤ型フリップ・フロップ１００（例えば１００ａ，１００ｂ，１０
０ｃ，１００ｄ及び１００ｅ）を含んでいる。それぞれのフリップ・フロップ１
００は、ＸＣｌｋ信号によって計時される。フリップ・フロップ１００ａは、反
転入力端子（inverting input terminal）においてＸＲＳＴ＃信号を受信して、
そしてＷｒｉｔｅＰｔｒＲｓｔ信号を供給する。フリップ・フロップ１００ｂ，
１００ｃ，１００ｃ及び１００ｄの出力端子は、マルチプレクサ１０４の異なっ
た入力端子に接続される。マルチプレクサ１０４のセレクト入力端子は、例えば
、選択された待ち時間値を示すためにコア回路５８によって（例えばバス５２を
介して）提供されるＬａｔｅｎｃｙＭｏｄｅＳｅｌｅｃｔ［１：０］信号と結合
される。この場合、マルチプレクサ１０４の出力信号は、ＬａｔｅｎｃｙＭｏｄ
ｅＳｅｌｅｃｔ［１：０］信号によって選択された多数のクロックサイクルだけ
遅延させられたＸＲＳＴ＃信号を示す。次に、マルチプレクサ１０４の出力信号
は、ＲｅａｄＰｔｒＲｓｔ信号を供給するＤ型フリップ・フロップ１０２によっ
て受信される。
して所定数のクロックサイクルだけＸＲＳＴ＃信号を遅らせるための遅延チェー
ンを構成するＤ型フリップ・フロップ１００（例えば１００ａ，１００ｂ，１０
０ｃ，１００ｄ及び１００ｅ）を含んでいる。それぞれのフリップ・フロップ１
００は、ＸＣｌｋ信号によって計時される。フリップ・フロップ１００ａは、反
転入力端子（inverting input terminal）においてＸＲＳＴ＃信号を受信して、
そしてＷｒｉｔｅＰｔｒＲｓｔ信号を供給する。フリップ・フロップ１００ｂ，
１００ｃ，１００ｃ及び１００ｄの出力端子は、マルチプレクサ１０４の異なっ
た入力端子に接続される。マルチプレクサ１０４のセレクト入力端子は、例えば
、選択された待ち時間値を示すためにコア回路５８によって（例えばバス５２を
介して）提供されるＬａｔｅｎｃｙＭｏｄｅＳｅｌｅｃｔ［１：０］信号と結合
される。この場合、マルチプレクサ１０４の出力信号は、ＬａｔｅｎｃｙＭｏｄ
ｅＳｅｌｅｃｔ［１：０］信号によって選択された多数のクロックサイクルだけ
遅延させられたＸＲＳＴ＃信号を示す。次に、マルチプレクサ１０４の出力信号
は、ＲｅａｄＰｔｒＲｓｔ信号を供給するＤ型フリップ・フロップ１０２によっ
て受信される。
【００２６】 図２１を参照して説明すると、いくつかの実施態様では、もしＦＩＦＯメモリ
８０の読み出し待ち時間がコア回路５８が許容できる値よりも大きいなら、Ｐ−
ストローブ・キャプチャ及びサンプル論理回路６８はＰ−ストローブ・キャプチ
ャ及びサンプル論理回路１１０に置き換えられてよい。論理回路１１０は、以下
に指摘されるような違いはあるが、論理回路６８と類似の設計を有する。特に、
論理回路１１０は、３状態バッファ９４の出力端子とマージ・バッファ６６の入
力端子との間に結合されるサンプル・バッファ１１２を含んでいる。サンプルバ
ッファ１１２はＸＣｌｋ信号によって計時される。望ましい待ち時間を実現する
目的のために、（読み出しポインタ９２と置き換わる）読み出しポインタ１１４
は、初期化された読み出しポインタ９２より一つ先のＦＩＦＯロケーションを示
すように初期化される。すなわち、読み出しポインタ１１４及び書き込みポイン
タ９０は、初期化されると、同じロケーションを示す。この実施態様では、バス
５２からのデータライン及びストローブラインは、サンプル・バッファ１１２の
セットアップ時間と一致する。
８０の読み出し待ち時間がコア回路５８が許容できる値よりも大きいなら、Ｐ−
ストローブ・キャプチャ及びサンプル論理回路６８はＰ−ストローブ・キャプチ
ャ及びサンプル論理回路１１０に置き換えられてよい。論理回路１１０は、以下
に指摘されるような違いはあるが、論理回路６８と類似の設計を有する。特に、
論理回路１１０は、３状態バッファ９４の出力端子とマージ・バッファ６６の入
力端子との間に結合されるサンプル・バッファ１１２を含んでいる。サンプルバ
ッファ１１２はＸＣｌｋ信号によって計時される。望ましい待ち時間を実現する
目的のために、（読み出しポインタ９２と置き換わる）読み出しポインタ１１４
は、初期化された読み出しポインタ９２より一つ先のＦＩＦＯロケーションを示
すように初期化される。すなわち、読み出しポインタ１１４及び書き込みポイン
タ９０は、初期化されると、同じロケーションを示す。この実施態様では、バス
５２からのデータライン及びストローブラインは、サンプル・バッファ１１２の
セットアップ時間と一致する。
【００２７】 いくつかの実施態様では、Ｎ−ストローブ・キャプチャ及びサンプル論理回路
７０も、ＦＩＦＯメモリ８１に付随する待ち時間問題を補償するために、サンプ
ル・バッファ１１２と類似の設計のサンプル・バッファを使用してよい。
７０も、ＦＩＦＯメモリ８１に付随する待ち時間問題を補償するために、サンプ
ル・バッファ１１２と類似の設計のサンプル・バッファを使用してよい。
【００２８】 上述のように、いくつかの実施態様では、ホスト・ブリッジ６０は、バス・デ
バイス５４のコア回路５８によって提供される選択された待ち時間を獲得するた
めのラッチ（latch）を備えてよい。この場合、コア回路５８は適切な待ち時間
を選ぶためにリセット論理回路７２にＬａｔｅｎｃｙＭｏｄｅＳｅｌｅｃｔ［１
：０］信号を供給する。図１７に戻るが、これを実現するために、読み出しポイ
ンタ８６及び書き込みポインタ８４は、ＦＩＦＯメモリ８１における同じローシ
ョンを指し示すようにリセットの間に初期化される。このように、リセットの間
に、待ち時間を選択するために拡張バス・デバイス５９によって供給された信号
は、ＦＩＦＯメモリ８１を通って、ホスト・ブリッジ６０のコア回路に流れる。
次に、ホスト・ブリッジ６０のコア回路は、リセット論理回路７２がＷｒｉｔｅ
ＰｔｒＲｓｔ信号をデアサートする時に、これらの信号の論理状態をラッチする
。
バイス５４のコア回路５８によって提供される選択された待ち時間を獲得するた
めのラッチ（latch）を備えてよい。この場合、コア回路５８は適切な待ち時間
を選ぶためにリセット論理回路７２にＬａｔｅｎｃｙＭｏｄｅＳｅｌｅｃｔ［１
：０］信号を供給する。図１７に戻るが、これを実現するために、読み出しポイ
ンタ８６及び書き込みポインタ８４は、ＦＩＦＯメモリ８１における同じローシ
ョンを指し示すようにリセットの間に初期化される。このように、リセットの間
に、待ち時間を選択するために拡張バス・デバイス５９によって供給された信号
は、ＦＩＦＯメモリ８１を通って、ホスト・ブリッジ６０のコア回路に流れる。
次に、ホスト・ブリッジ６０のコア回路は、リセット論理回路７２がＷｒｉｔｅ
ＰｔｒＲｓｔ信号をデアサートする時に、これらの信号の論理状態をラッチする
。
【００２９】 いくつかの実施態様では、リセットの終わりに、書き込みポインタ８４は読み
出しポインタ８６よりも一つ先のＦＩＦＯメモリロケーションを示す。これを起
こさせるために、リセット論理回路７２は、図２２に図示されたリセット論理回
路７３に置き換えられてよい。このリセット論理回路７３は、マルチプレクサ１
０４の出力端子とフリップ・フロップ１０２の入力端子との間に結合された追加
のＤ型フリップ・フロップ１３０を論理回路７３が含むことを除けば、リセット
論理回路７２と類似の設計を有する。フリップ・フロップ１３０は、ＸＣｌｋ信
号によって計時される。この場合、フリップ・フロップ１３０は、ＲｅａｄＰｔ
ｒＲｓｔ信号をＸＣｌｋ信号の１サイクル分だけ遅らせて、読み出しポインタ８
６がリセット状態から脱する前に、書き込みポインタ８４が読み出しポインタ８
６によって示されたロケーションより一つ先のロケーションを示すことを可能に
する。
出しポインタ８６よりも一つ先のＦＩＦＯメモリロケーションを示す。これを起
こさせるために、リセット論理回路７２は、図２２に図示されたリセット論理回
路７３に置き換えられてよい。このリセット論理回路７３は、マルチプレクサ１
０４の出力端子とフリップ・フロップ１０２の入力端子との間に結合された追加
のＤ型フリップ・フロップ１３０を論理回路７３が含むことを除けば、リセット
論理回路７２と類似の設計を有する。フリップ・フロップ１３０は、ＸＣｌｋ信
号によって計時される。この場合、フリップ・フロップ１３０は、ＲｅａｄＰｔ
ｒＲｓｔ信号をＸＣｌｋ信号の１サイクル分だけ遅らせて、読み出しポインタ８
６がリセット状態から脱する前に、書き込みポインタ８４が読み出しポインタ８
６によって示されたロケーションより一つ先のロケーションを示すことを可能に
する。
【００３０】 上記フロースルー（flow-through）・スキームのタイミングは、図２３，図２
４，図２５，図２６及び図２７に示されている。リセット論理回路７３がＷｒｉ
ｔｅＰｔｒＲｓｔ信号（図２３参照）をアサートする間に、書き込みポインタ８
４は、ＦＩＦＯメモリ８１におけるロケーション「０」を指し示す信号（図２５
に示すようなＰＷｒｉｔｅｐｏｉｎｔｅｒ［３：０］と呼ばれる信号）を供給す
る。同じように、リセット論理回路７３がＷｒｉｔｅＰｔｒＲｓｔ信号をアサー
トする間に、読み出しポインタ８６（図１７参照）はＦＩＦＯメモリ８１におけ
るロケーション「０」を指し示す信号（図２６に示すようなＰＲｅａｄＰｏｉｎ
ｔｅｒ［３：０］と呼ばれる信号）を供給する。ＷｒｉｔｅＰｔｒＲｓｔ信号が
アサートされる時も、バス・デバイス５４は、バス５２の所定ラインの論理レベ
ルを設定して例えば図２７に示されたような２クロックサイクルの待ち時間とい
った待ち時間値を選択する。リセット論理回路７３がＷｒｉｔｅＰｔｒＲｓｔ信
号をデアサートした後に、読み出しポインタ８６は、書き込みポインタ８４より
１クロックサイクルだけ長くリセットが抑えられる。その結果、ＰＲｅａｄＰｏ
ｉｎｔｅｒ［３：０］信号は、ＰＷｒｉｔｅＰｏｉｎｔｅｒ［３：０］信号がＦ
ＩＦＯメモリロケーション「１」を示した１クロックサイクル後に、ＦＩＦＯメ
モリロケーション「１」を示す。
４，図２５，図２６及び図２７に示されている。リセット論理回路７３がＷｒｉ
ｔｅＰｔｒＲｓｔ信号（図２３参照）をアサートする間に、書き込みポインタ８
４は、ＦＩＦＯメモリ８１におけるロケーション「０」を指し示す信号（図２５
に示すようなＰＷｒｉｔｅｐｏｉｎｔｅｒ［３：０］と呼ばれる信号）を供給す
る。同じように、リセット論理回路７３がＷｒｉｔｅＰｔｒＲｓｔ信号をアサー
トする間に、読み出しポインタ８６（図１７参照）はＦＩＦＯメモリ８１におけ
るロケーション「０」を指し示す信号（図２６に示すようなＰＲｅａｄＰｏｉｎ
ｔｅｒ［３：０］と呼ばれる信号）を供給する。ＷｒｉｔｅＰｔｒＲｓｔ信号が
アサートされる時も、バス・デバイス５４は、バス５２の所定ラインの論理レベ
ルを設定して例えば図２７に示されたような２クロックサイクルの待ち時間とい
った待ち時間値を選択する。リセット論理回路７３がＷｒｉｔｅＰｔｒＲｓｔ信
号をデアサートした後に、読み出しポインタ８６は、書き込みポインタ８４より
１クロックサイクルだけ長くリセットが抑えられる。その結果、ＰＲｅａｄＰｏ
ｉｎｔｅｒ［３：０］信号は、ＰＷｒｉｔｅＰｏｉｎｔｅｒ［３：０］信号がＦ
ＩＦＯメモリロケーション「１」を示した１クロックサイクル後に、ＦＩＦＯメ
モリロケーション「１」を示す。
【００３１】 図２に戻って説明すると、上記回路の他に、コンピュータシステム５０は、ホ
ストバス１５８に接続されたプロセッサ１５４を備えている。本明細書において
、用語「プロセッサ」は、一般に、一つ以上の中央処理装置（ＣＰＵ）、マイク
ロコントローラ或いはマイクロプロセッサ（例えば、Ｘ８６マイクロプロセッサ
（X86 microprocessor），ペンティアム（登録商標）マイクロプロセッサ（Pent ium microprocessor）或いはアドバンストＲＩＳＣコントローラ（（Advanced R ISC Controller）（ＡＲＭ））を意味する。さらに、用語「コンピュータシステ ム」は、２，３の例としてデスクトップコンピュータ，ラップトップコンピュー タ，電気器具或いはセットトップボックス等のようなタイプのプロセッサベース のシステムを意味する。このように、本発明は、例示されたコンピュータシステ ム５０に限定されることは意図されておらず、コンピュータシステム５０は、本 発明の多くの実施態様のほんの一例である。
ストバス１５８に接続されたプロセッサ１５４を備えている。本明細書において
、用語「プロセッサ」は、一般に、一つ以上の中央処理装置（ＣＰＵ）、マイク
ロコントローラ或いはマイクロプロセッサ（例えば、Ｘ８６マイクロプロセッサ
（X86 microprocessor），ペンティアム（登録商標）マイクロプロセッサ（Pent ium microprocessor）或いはアドバンストＲＩＳＣコントローラ（（Advanced R ISC Controller）（ＡＲＭ））を意味する。さらに、用語「コンピュータシステ ム」は、２，３の例としてデスクトップコンピュータ，ラップトップコンピュー タ，電気器具或いはセットトップボックス等のようなタイプのプロセッサベース のシステムを意味する。このように、本発明は、例示されたコンピュータシステ ム５０に限定されることは意図されておらず、コンピュータシステム５０は、本 発明の多くの実施態様のほんの一例である。
【００３２】 ホスト・バス１５８は、ホスト・ブリッジ６０によってアクセレレーテッドグ
ラフィックスポート（ＡＧＰ（Accelerated Graphics Port））・バス１６２に
接続されてよい。ＡＧＰは、米国カリフォルニア州サンタクララに所在するイン
テル社によって１９９６年７月３１日に公表されたアクセレレーテッドグラフィ
ックスポートインタフェース仕様書改訂版１．０に詳細に記述されている。ＡＧ
Ｐバス１６２は、例えば、ディスプレイ１６５を制御するビデオコントローラ１
６４に接続されていてよい。ホスト・ブリッジ６０は、ＡＧＰバス１６２とホス
ト・バス１５８をメモリ・バス１６１に結合している。また、メモリ・バス１６
１は、システム・メモリ１５６に結合されている。
ラフィックスポート（ＡＧＰ（Accelerated Graphics Port））・バス１６２に
接続されてよい。ＡＧＰは、米国カリフォルニア州サンタクララに所在するイン
テル社によって１９９６年７月３１日に公表されたアクセレレーテッドグラフィ
ックスポートインタフェース仕様書改訂版１．０に詳細に記述されている。ＡＧ
Ｐバス１６２は、例えば、ディスプレイ１６５を制御するビデオコントローラ１
６４に接続されていてよい。ホスト・ブリッジ６０は、ＡＧＰバス１６２とホス
ト・バス１５８をメモリ・バス１６１に結合している。また、メモリ・バス１６
１は、システム・メモリ１５６に結合されている。
【００３３】 ホスト・ブリッジ６０は、（ハブリンク１６６を介して）Ｉ／Ｏ拡張バス１７
０に接続される他のブリッジ又は入力／出力（Ｉ／Ｏ）ハブ１６８に結合されて
いる。また、Ｉ／Ｏハブ１６８は、例えばＣＤ−ＲＯＭドライブ１８２やハード
ディスク装置１８４に接続されてよい。Ｉ／Ｏ拡張バス１７０は、例えば、フロ
ッピー（登録商標）ディスク装置１７６の動作を制御すると共にキーボード１７ ８やマウス１８０から入力データを受信するＩ／Ｏコントローラ１７４に接続さ れてよい。
０に接続される他のブリッジ又は入力／出力（Ｉ／Ｏ）ハブ１６８に結合されて
いる。また、Ｉ／Ｏハブ１６８は、例えばＣＤ−ＲＯＭドライブ１８２やハード
ディスク装置１８４に接続されてよい。Ｉ／Ｏ拡張バス１７０は、例えば、フロ
ッピー（登録商標）ディスク装置１７６の動作を制御すると共にキーボード１７ ８やマウス１８０から入力データを受信するＩ／Ｏコントローラ１７４に接続さ れてよい。
【００３４】 本発明は、限定された数の実施態様に関して開示されたが、当業者であれば、
本開示からヒントを得て、多数の修正や変更を考えつくことができるであろう。
請求項の記載は、本発明の技術的思想とその範囲に属するそうした全ての修正や
変更をカバーするように意図されている。
本開示からヒントを得て、多数の修正や変更を考えつくことができるであろう。
請求項の記載は、本発明の技術的思想とその範囲に属するそうした全ての修正や
変更をカバーするように意図されている。
【図１】 従来技術によるコンピュータシステムの概略図である。
【図２】 本発明の一実施態様におけるコンピュータシステムの概略図である。
【図３乃至図１５】 本発明の一実施態様における図２のコンピュータシステムの信号のタイミング
図である。
図である。
【図１６】 図２のコンピュータシステムのバス・デバイスのバス・インタフェース回路の
概略図である。
概略図である。
【図１７及び図１８】 図１６のバス・インタフェースの論理回路の概略図である。
【図１９】 本発明の異なった実施態様における図２のコンピュータシステムのリセット回
路の概略図である。
路の概略図である。
【図２０】 図２のコンピュータシステムのバスに関する異なった待ち時間値を選択するた
めの信号を示した図表である。
めの信号を示した図表である。
【図２１】 本発明の一実施態様における図２のコンピュータシステムの論理の概略図であ
る。
る。
【図２２】 本発明の異なった実施態様における図２のコンピュータシステムのリセット回
路の概略図である。
路の概略図である。
【図２３乃至図２７】 本発明の一実施態様における図２のコンピュータシステムの信号を示したタイ
ミング図である。
ミング図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ， ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，Ｓ Ｌ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 メレディス，スーザン アメリカ合衆国オレゴン州97124，ヒルズ ボロ，ノース・イースト・スタンチョン・ コート 5357 Ｆターム(参考） 5B061 FF01 GG02 RR02 RR03 SS02 5B077 AA18 GG01 GG16 GG32 MM02
Claims (19)
- 【請求項１】 コンピュータシステムに使用される方法であって、 所定のデータ転送時間を指示し、 バスの一部へ第１のクロックサイクルで始まるデータの第１の表示を供給し、
この際に前記バスが前記第１の表示をスキューして前記バスの別の部分において
前記データの第２の表示を生成することができるようにし、 前記第２の表示に応じてメモリに前記データの第３の表示を記憶し、 別のクロックサイクルの最初に、前記第２の表示に応じて前記データの第３の
表示を回路に伝達し、 前記第１のクロックサイクルと前記別のクロックサイクルとが前記所定の転送
時間によってほぼ分離されるように前記伝達を調節する、 ことを特徴とする方法。 - 【請求項２】 前記所定のデータ転送時間は一つ又はそれ以上のクロック周
期を含むことを特徴とする請求項１に記載の方法。 - 【請求項３】 前記データの第３の表示を前記メモリに記憶する動作は、前
記メモリへの前記第３の表示の記憶を、前記第１のクロックサイクル後の第２の
所定数のクロックサイクルの経過時に開始することを含むことを特徴とする請求
項１に記載の方法。 - 【請求項４】 前記供給動作と前記伝達動作とを共通のクロック信号に同期
させることをさらに含むことを特徴とする請求項１に記載の方法。 - 【請求項５】 前記指示動作は、前記所定のデータ転送時間の表示を前記バ
スに供給することを含むことを特徴とする請求項１に記載の方法。 - 【請求項６】 バスと、 前記バスに結合されており、前記バスの一部へ第１のクロックサイクルで始ま
るデータの第１の表示を供給する第１のバス・デバイスと、 前記第１の表示をスキューして前記バスの別の部分において前記データの第２
の表示を生成することができる前記バスと、 コア回路と、 前記バスに結合されており、選択された待ち時間の表示を受信し、前記第２の
表示に応じてそれ自身のメモリに前記データの第３の表示を記憶し、前記第２の
表示に応じて前記データの前記第３の表示を前記コア回路に伝達することを別の
クロックサイクルにおいて開始して、前記第１のクロックサイクル後の前記選択
された待ち時間の経過時に前記コア回路が前記データを受信するように前記伝達
を調節する、第２の回路と、 をそれぞれ備えることを特徴とするコンピュータシステム。 - 【請求項７】 前記選択された待ち時間は所定数のクロックサイクルを含む
ことを特徴とする請求項６に記載のコンピュータシステム。 - 【請求項８】 前記第２の回路は、更に、 前記第１のクロックサイクル後の第２の所定数のクロックサイクルの経過時に
前記データを前記メモリに記憶することを開始するように構成されていることを
特徴とする請求項６に記載のコンピュータシステム。 - 【請求項９】 前記第２の回路は、 メモリと、 前記メモリから前記第３の表示の少なくとも一部を回収するために前記メモリ
におけるロケーションを指示するための読み出しポインタ回路と、 第１のクロック信号に応じて前記読み出しポインタ回路をイネーブルにするよ
うに構成された論理回路と、 を備えていることを特徴とする請求項６に記載のコンピュータシステム。 - 【請求項１０】 前記論理回路は、更に、前記第１のクロックサイクル後の
所定数のクロックサイクルの経過時に前記読み出しポインタ回路をイネーブルに
するように構成されていることを特徴とする請求項９に記載のコンピュータシス
テム。 - 【請求項１１】 前記第２の回路は、 メモリと、 前記メモリに前記第３の表示の少なくとも一部を記憶するために前記メモリに
おけるロケーションを指示するための書き込みポインタ回路と、 第１のクロック信号に応じて前記書き込みポインタ回路をイネーブルにするよ
うに構成された論理回路と、 を備えていることを特徴とする請求項６に記載のコンピュータシステム。 - 【請求項１２】 前記論理回路は、更に、前記第１のクロックサイクル後の
所定数のクロックサイクルの経過時に前記書き込みポインタ回路をイネーブルに
するように構成されていることを特徴とする請求項１１に記載のコンピュータシ
ステム。 - 【請求項１３】 コア回路と、 バスに結合されており、既に先行のクロック信号から前記バスへの供給が始め
られた、第１のクロックサイクルで始まるデータの第１の表示を、前記バスから
受信し、前記第１の表示に応じてそれ自身のメモリに前記データの第２の表示を
記憶し、前記データの第３の表示の前記コア回路への伝達を別のクロックサイク
ルにおいて開始し、前記先行のクロックサイクル後の選択された待ち時間の経過
時に始まる前記データの前記第３の表示を前記コア回路が受信するように前記伝
達を調節する、ように構成されたバス・インタフェースと、 を備えていることを特徴とするバス・デバイス。 - 【請求項１４】 前記選択された待ち時間は所定数のクロックサイクルを含
むことを特徴とする請求項１３に記載のバス・デバイス。 - 【請求項１５】 前記バス・インタフェースは、更に、前記メモリへの前記
データの記憶を前記第１のクロックサイクル後の第２の所定数のクロックサイク
ルの経過時に開始するように構成されていることを特徴とする請求項１３に記載
のバス・デバイス。 - 【請求項１６】 前記メモリから前記第３の表示の少なくとも一部を回収す
るために前記メモリにおけるロケーションを指示するように構成された読み出し
ポインタ回路と、 第１のクロック信号に応じて前記読み出しポインタ回路をイネーブルにするよ
うに構成された論理回路と、 を備えていることを特徴とする請求項１３に記載のバス・デバイス。 - 【請求項１７】 前記論理回路は、更に、前記第１のクロックサイクル後の
所定数のクロックサイクルの経過時に前記読み出しポインタ回路をイネーブルに
するように構成されていることを特徴とする請求項１６に記載のバス・デバイス
。 - 【請求項１８】 前記バス・インタフェースは、 メモリと、 前記メモリに前記データの前記第２の表示の少なくとも一部を記憶するために
前記メモリにおけるロケーションを指示するように構成された書き込みポインタ
回路と、 第１のクロック信号に応じて前記書き込みポインタ回路をイネーブルにするよ
うに構成された論理回路と、 を備えていることを特徴とする請求項１３に記載のバス・デバイス。 - 【請求項１９】 前記論理回路は、更に、前記第１のクロックサイクル後の
所定数のクロックサイクルの経過時に前記書き込みポインタ回路をイネーブルに
するように構成されていることを特徴とする請求項１８に記載のバス・デバイス
。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/222,213 US6078980A (en) | 1998-12-29 | 1998-12-29 | Regulating a data transfer time |
| US09/222,213 | 1998-12-29 | ||
| PCT/US1999/022499 WO2000039682A1 (en) | 1998-12-29 | 1999-09-29 | Regulating a data transfer time |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000591510A Expired - Fee Related JP3686834B2 (ja) | 1998-12-29 | 1999-09-29 | データ転送時間の調節方法、コンピュータシステム及びバス・デバイス |
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|---|---|
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| EP (1) | EP1141832B1 (ja) |
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| DE (1) | DE69939782D1 (ja) |
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| WO (1) | WO2000039682A1 (ja) |
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-
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- 1999-09-29 DE DE69939782T patent/DE69939782D1/de not_active Expired - Lifetime
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-
2001
- 2001-12-20 HK HK01108937.8A patent/HK1038088A1/xx not_active IP Right Cessation
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