JP2002533813A5 - - Google Patents
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- 230000004044 response Effects 0.000 description 42
- 230000015654 memory Effects 0.000 description 38
- 230000005540 biological transmission Effects 0.000 description 5
- 239000000523 sample Substances 0.000 description 3
- 230000000875 corresponding Effects 0.000 description 2
- 230000002457 bidirectional Effects 0.000 description 1
- 230000000977 initiatory Effects 0.000 description 1
- 230000002093 peripheral Effects 0.000 description 1
Description
【特許請求の範囲】
【請求項1】 マルチプロセッシングコンピュータシステムであって、
相互接続構造を介して相互接続される複数の処理ノードを含み、前記複数の処理ノードは、
指定されたメモリ位置からデータを読出す第1の読出動作を開始するよう構成される第1の処理ノードと、
前記第1の読出動作に応答して、前記指定されたメモリ位置からのデータを読出して前記第1の処理ノードに転送する第2の読出動作を開始するよう構成される第2の処理ノードと、
第3の処理ノードとを含み、前記第3の処理ノードは、前記指定されたメモリ位置の変更されたコピーを前記第3の処理ノード内に検出すると、前記第2の処理ノードにメモリキャンセル応答を送信するよう構成され、前記メモリキャンセル応答は、前記第2の処理ノードに前記第2の読出動作のさらなる処理を打切らせ、
前記第2の処理ノードは、前記第2の読出動作の間に読出された前記データを、前記第1の処理ノードに第1の読出応答を送信することにより転送するよう構成され、前記メモリキャンセル応答は、前記第2の処理ノードが前記メモリキャンセル応答を前記第1の読出応答の送信前に受信した場合に、前記第2の処理ノードに前記第1の読出応答の送信をキャンセルさせる、マルチプロセッシングコンピュータシステム。
【請求項2】 前記相互接続構造は、第1の複数のデュアル単方向リンクを含む、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項3】 前記第1の複数のデュアル単方向リンクにおける各デュアル単方向リンクは、前記複数の処理ノードからの処理ノードの対のそれぞれを相互接続する、請求項2に記載のマルチプロセッシングコンピュータシステム。
【請求項4】 前記マルチプロセッシングコンピュータシステムは複数のI/O装置をさらに含み、前記相互接続構造は第2の複数のデュアル単方向リンクをさらに含み、前記複数のI/O装置の各々は、前記第2の複数のデュアル単方向リンクのうちの対応の1つを介してそれぞれの処理ノードに結合される、請求項3に記載のマルチプロセッシングコンピュータシステム。
【請求項5】 前記第1および第2の複数のデュアル単方向リンクにおける各デュアル単方向リンクは、パケット化情報転送を行い、かつ単方向バスの対を含み、前記単方向バスの対は、
第1の複数のバイナリパケットを担持する送信バスと、
第2の複数のバイナリパケットを担持する受信バスとを含む、請求項4に記載のマルチプロセッシングコンピュータシステム。
【請求項6】 前記複数の処理ノードの各々は、
複数の回路素子を含み、前記複数の回路素子は、
プロセッサコアと、
キャッシュメモリと、
メモリコントローラと、
バスブリッジと、
グラフィック論理と、
バスコントローラと、
周辺装置コントローラと、
複数のインターフェイスポートとを含み、前記複数の回路素子の各々は、前記複数のインターフェイスポートのうちの少なくとも1つに結合される、請求項5に記載のマルチプロセッシングコンピュータシステム。
【請求項7】 前記複数の処理ノードの各々における前記複数のインターフェイスポートのうちの少なくとも1つは、前記第1の複数のデュアル単方向リンクと前記第2の複数のデュアル単方向リンクとからなる群から選択される対応のデュアル単方向リンクに結合される、請求項6に記載のマルチプロセッシングコンピュータシステム。
【請求項8】 前記マルチプロセッシングコンピュータシステムは、
複数のシステムメモリと、
複数のメモリバスとをさらに含み、前記複数のシステムメモリの各々は、前記複数のメモリバスのそれぞれの1つを介して前記複数の処理ノードのうちの対応の1つに結合される、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項9】 前記複数のメモリバスの各々は双方向である、請求項8に記載のマルチプロセッシングコンピュータシステム。
【請求項10】 前記複数のシステムメモリからの第1のメモリは前記第2の処理ノードに結合され、前記第1のメモリは前記指定されたメモリ位置を含み、前記第2の処理ノードは、前記第2の読出動作の間に前記第1のメモリにアクセスする、請求項8に記載のマルチプロセッシングコンピュータシステム。
【請求項11】 前記第2の処理ノードは、前記第1の読出動作に応答して前記第3の処理ノードにプローブコマンドを送信するよう構成される、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項12】 前記第2の処理ノードは、前記指定されたメモリ位置が前記第3の処理ノード内にキャッシュされているか否かに拘らず、前記プローブコマンドを送信するよう構成される、請求項11に記載のマルチプロセッシングコンピュータシステム。
【請求項13】 前記プローブコマンドは、前記第3の処理ノードに、前記第1の処理ノードへの読出応答を送信させる、請求項11に記載のマルチプロセッシングコンピュータシステム。
【請求項14】 前記読出応答は、前記第3の処理ノード内にキャッシュされた前記指定されたメモリ位置の前記変更されたコピーを含むデータパケットを含む、請求項13に記載のマルチプロセッシングコンピュータシステム。
【請求項15】 前記第2の読出動作の間に読出された前記データのサイズは、前記第1の読出動作のタイプに依存する、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項16】 前記第1の読出応答は、前記第2の読出動作の間に読出された前記データを含むデータパケットを含む、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項17】 前記第3の処理ノードは前記メモリキャンセル応答と並行に第2の読出応答を送信するよう構成され、前記第2の読出応答は前記第1の処理ノードに送信さ
れる、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項18】 前記第2の読出応答は、前記第3の処理ノード内にキャッシュされた前記指定されたメモリ位置の前記変更されたコピーを含むデータパケットを含む、請求項17に記載のマルチプロセッシングコンピュータシステム。
【請求項19】 前記第2の処理ノードは、前記第3の処理ノードから前記メモリキャンセル応答を受信すると、前記第1の処理ノードにtarget done応答を送信するよう構成され、前記target done応答は、前記第1の読出応答が送信されるか否かに拘らず送信される、請求項18に記載のマルチプロセッシングコンピュータシステム。
【請求項20】 前記第1の処理ノードは、前記target done応答および前記第2の読出応答を受信すると、前記第2の処理ノードにsource doneメッセージを送信するよう構成される、請求項19に記載のマルチプロセッシングコンピュータシステム。
【請求項21】 前記source doneメッセージは、予め定められたデータ転送プロトコルに従った前記第1の読出動作の完了を示し、かつ前記第2の処理ノードが前記指定されたメモリ位置に関連する次のデータ転送動作に応答することを可能にする、請求項20に記載のマルチプロセッシングコンピュータシステム。
【請求項22】 相互接続構造を介して相互接続される複数の処理ノードを含むマルチプロセッシングコンピュータシステムにおいて、前記複数の処理ノードは第1の処理ノードと、第2の処理ノードと、第3の処理ノードとを含み、前記第2の処理ノードに関連のメモリ内のメモリ位置の内容を選択的に読出すための方法であって、
前記第1の処理ノードによる前記メモリ位置の前記内容を読出す第1の読出動作を開始するステップと、
前記第1の読出動作に応答して、前記第2の処理ノードによる第2の読出動作をさらに開始するステップとを含み、前記第2の処理ノードは、前記第2の読出動作の間に前記メモリ位置の前記内容を読出して前記第1の処理ノードに転送し、前記第2の読出動作は前記第2の処理ノードから前記第1の処理ノードへの第1の読出応答を含み、前記第1の読出応答は前記メモリ位置の前記内容に対する第1のデータパケットを含み、方法はさらに、
前記第3の処理ノードが、前記第3の処理ノード内に前記メモリ位置の変更されたコピーを検出すると、第2の処理ノードにメモリキャンセル応答を送信するステップと、
前記メモリキャンセル応答が、前記第2の処理ノードに前記第2の読出動作のさらなる処理を打切らせるステップと、
前記メモリキャンセル応答が、前記第2の処理ノードが前記メモリキャンセル応答を前記第1の読出応答の送信前に受信した場合に、前記第2の処理ノードに前記第1の読出応答の送信をキャンセルさせるステップとを含む、方法。
【請求項23】 前記第1のデータパケットのサイズは、前記第1の読出動作のタイプに依存する、請求項22に記載の方法。
【請求項24】 前記第3の処理ノードが前記メモリキャンセル応答と並行に第2の読出応答を送信するステップをさらに含み、前記第2の読出応答は前記第1の処理ノードに送信される、請求項22に記載の方法。
【請求項25】 前記第2の読出応答は、前記第3の処理ノード内にキャッシュされた前記メモリ位置の前記変更されたコピーを含む第2のデータパケットを含む、請求項24に記載の方法。
【請求項26】 前記第2の処理ノードが、前記第3の処理ノードから前記メモリキャンセル応答を受信すると、前記第1の処理ノードにtarget done応答を送信するステップをさらに含み、前記target done応答は、前記第1の読出応答が送信されるか否かに拘らず送信される、請求項25に記載の方法。
【請求項27】 前記第1の処理ノードが、前記target done応答および前記第2の読出応答を受信すると、前記第2の処理ノードにsource doneメッセージを送信するステップをさらに含む、請求項26に記載の方法。
【請求項1】 マルチプロセッシングコンピュータシステムであって、
相互接続構造を介して相互接続される複数の処理ノードを含み、前記複数の処理ノードは、
指定されたメモリ位置からデータを読出す第1の読出動作を開始するよう構成される第1の処理ノードと、
前記第1の読出動作に応答して、前記指定されたメモリ位置からのデータを読出して前記第1の処理ノードに転送する第2の読出動作を開始するよう構成される第2の処理ノードと、
第3の処理ノードとを含み、前記第3の処理ノードは、前記指定されたメモリ位置の変更されたコピーを前記第3の処理ノード内に検出すると、前記第2の処理ノードにメモリキャンセル応答を送信するよう構成され、前記メモリキャンセル応答は、前記第2の処理ノードに前記第2の読出動作のさらなる処理を打切らせ、
前記第2の処理ノードは、前記第2の読出動作の間に読出された前記データを、前記第1の処理ノードに第1の読出応答を送信することにより転送するよう構成され、前記メモリキャンセル応答は、前記第2の処理ノードが前記メモリキャンセル応答を前記第1の読出応答の送信前に受信した場合に、前記第2の処理ノードに前記第1の読出応答の送信をキャンセルさせる、マルチプロセッシングコンピュータシステム。
【請求項2】 前記相互接続構造は、第1の複数のデュアル単方向リンクを含む、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項3】 前記第1の複数のデュアル単方向リンクにおける各デュアル単方向リンクは、前記複数の処理ノードからの処理ノードの対のそれぞれを相互接続する、請求項2に記載のマルチプロセッシングコンピュータシステム。
【請求項4】 前記マルチプロセッシングコンピュータシステムは複数のI/O装置をさらに含み、前記相互接続構造は第2の複数のデュアル単方向リンクをさらに含み、前記複数のI/O装置の各々は、前記第2の複数のデュアル単方向リンクのうちの対応の1つを介してそれぞれの処理ノードに結合される、請求項3に記載のマルチプロセッシングコンピュータシステム。
【請求項5】 前記第1および第2の複数のデュアル単方向リンクにおける各デュアル単方向リンクは、パケット化情報転送を行い、かつ単方向バスの対を含み、前記単方向バスの対は、
第1の複数のバイナリパケットを担持する送信バスと、
第2の複数のバイナリパケットを担持する受信バスとを含む、請求項4に記載のマルチプロセッシングコンピュータシステム。
【請求項6】 前記複数の処理ノードの各々は、
複数の回路素子を含み、前記複数の回路素子は、
プロセッサコアと、
キャッシュメモリと、
メモリコントローラと、
バスブリッジと、
グラフィック論理と、
バスコントローラと、
周辺装置コントローラと、
複数のインターフェイスポートとを含み、前記複数の回路素子の各々は、前記複数のインターフェイスポートのうちの少なくとも1つに結合される、請求項5に記載のマルチプロセッシングコンピュータシステム。
【請求項7】 前記複数の処理ノードの各々における前記複数のインターフェイスポートのうちの少なくとも1つは、前記第1の複数のデュアル単方向リンクと前記第2の複数のデュアル単方向リンクとからなる群から選択される対応のデュアル単方向リンクに結合される、請求項6に記載のマルチプロセッシングコンピュータシステム。
【請求項8】 前記マルチプロセッシングコンピュータシステムは、
複数のシステムメモリと、
複数のメモリバスとをさらに含み、前記複数のシステムメモリの各々は、前記複数のメモリバスのそれぞれの1つを介して前記複数の処理ノードのうちの対応の1つに結合される、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項9】 前記複数のメモリバスの各々は双方向である、請求項8に記載のマルチプロセッシングコンピュータシステム。
【請求項10】 前記複数のシステムメモリからの第1のメモリは前記第2の処理ノードに結合され、前記第1のメモリは前記指定されたメモリ位置を含み、前記第2の処理ノードは、前記第2の読出動作の間に前記第1のメモリにアクセスする、請求項8に記載のマルチプロセッシングコンピュータシステム。
【請求項11】 前記第2の処理ノードは、前記第1の読出動作に応答して前記第3の処理ノードにプローブコマンドを送信するよう構成される、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項12】 前記第2の処理ノードは、前記指定されたメモリ位置が前記第3の処理ノード内にキャッシュされているか否かに拘らず、前記プローブコマンドを送信するよう構成される、請求項11に記載のマルチプロセッシングコンピュータシステム。
【請求項13】 前記プローブコマンドは、前記第3の処理ノードに、前記第1の処理ノードへの読出応答を送信させる、請求項11に記載のマルチプロセッシングコンピュータシステム。
【請求項14】 前記読出応答は、前記第3の処理ノード内にキャッシュされた前記指定されたメモリ位置の前記変更されたコピーを含むデータパケットを含む、請求項13に記載のマルチプロセッシングコンピュータシステム。
【請求項15】 前記第2の読出動作の間に読出された前記データのサイズは、前記第1の読出動作のタイプに依存する、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項16】 前記第1の読出応答は、前記第2の読出動作の間に読出された前記データを含むデータパケットを含む、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項17】 前記第3の処理ノードは前記メモリキャンセル応答と並行に第2の読出応答を送信するよう構成され、前記第2の読出応答は前記第1の処理ノードに送信さ
れる、請求項1に記載のマルチプロセッシングコンピュータシステム。
【請求項18】 前記第2の読出応答は、前記第3の処理ノード内にキャッシュされた前記指定されたメモリ位置の前記変更されたコピーを含むデータパケットを含む、請求項17に記載のマルチプロセッシングコンピュータシステム。
【請求項19】 前記第2の処理ノードは、前記第3の処理ノードから前記メモリキャンセル応答を受信すると、前記第1の処理ノードにtarget done応答を送信するよう構成され、前記target done応答は、前記第1の読出応答が送信されるか否かに拘らず送信される、請求項18に記載のマルチプロセッシングコンピュータシステム。
【請求項20】 前記第1の処理ノードは、前記target done応答および前記第2の読出応答を受信すると、前記第2の処理ノードにsource doneメッセージを送信するよう構成される、請求項19に記載のマルチプロセッシングコンピュータシステム。
【請求項21】 前記source doneメッセージは、予め定められたデータ転送プロトコルに従った前記第1の読出動作の完了を示し、かつ前記第2の処理ノードが前記指定されたメモリ位置に関連する次のデータ転送動作に応答することを可能にする、請求項20に記載のマルチプロセッシングコンピュータシステム。
【請求項22】 相互接続構造を介して相互接続される複数の処理ノードを含むマルチプロセッシングコンピュータシステムにおいて、前記複数の処理ノードは第1の処理ノードと、第2の処理ノードと、第3の処理ノードとを含み、前記第2の処理ノードに関連のメモリ内のメモリ位置の内容を選択的に読出すための方法であって、
前記第1の処理ノードによる前記メモリ位置の前記内容を読出す第1の読出動作を開始するステップと、
前記第1の読出動作に応答して、前記第2の処理ノードによる第2の読出動作をさらに開始するステップとを含み、前記第2の処理ノードは、前記第2の読出動作の間に前記メモリ位置の前記内容を読出して前記第1の処理ノードに転送し、前記第2の読出動作は前記第2の処理ノードから前記第1の処理ノードへの第1の読出応答を含み、前記第1の読出応答は前記メモリ位置の前記内容に対する第1のデータパケットを含み、方法はさらに、
前記第3の処理ノードが、前記第3の処理ノード内に前記メモリ位置の変更されたコピーを検出すると、第2の処理ノードにメモリキャンセル応答を送信するステップと、
前記メモリキャンセル応答が、前記第2の処理ノードに前記第2の読出動作のさらなる処理を打切らせるステップと、
前記メモリキャンセル応答が、前記第2の処理ノードが前記メモリキャンセル応答を前記第1の読出応答の送信前に受信した場合に、前記第2の処理ノードに前記第1の読出応答の送信をキャンセルさせるステップとを含む、方法。
【請求項23】 前記第1のデータパケットのサイズは、前記第1の読出動作のタイプに依存する、請求項22に記載の方法。
【請求項24】 前記第3の処理ノードが前記メモリキャンセル応答と並行に第2の読出応答を送信するステップをさらに含み、前記第2の読出応答は前記第1の処理ノードに送信される、請求項22に記載の方法。
【請求項25】 前記第2の読出応答は、前記第3の処理ノード内にキャッシュされた前記メモリ位置の前記変更されたコピーを含む第2のデータパケットを含む、請求項24に記載の方法。
【請求項26】 前記第2の処理ノードが、前記第3の処理ノードから前記メモリキャンセル応答を受信すると、前記第1の処理ノードにtarget done応答を送信するステップをさらに含み、前記target done応答は、前記第1の読出応答が送信されるか否かに拘らず送信される、請求項25に記載の方法。
【請求項27】 前記第1の処理ノードが、前記target done応答および前記第2の読出応答を受信すると、前記第2の処理ノードにsource doneメッセージを送信するステップをさらに含む、請求項26に記載の方法。
Applications Claiming Priority (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/217,212 | 1998-12-21 | ||
US09/217,699 US6370621B1 (en) | 1998-12-21 | 1998-12-21 | Memory cancel response optionally cancelling memory controller's providing of data in response to a read operation |
US09/217,699 | 1998-12-21 | ||
US09/217,212 US6490661B1 (en) | 1998-12-21 | 1998-12-21 | Maintaining cache coherency during a memory read operation in a multiprocessing computer system |
US09/217,649 US6275905B1 (en) | 1998-12-21 | 1998-12-21 | Messaging scheme to maintain cache coherency and conserve system memory bandwidth during a memory read operation in a multiprocessing computer system |
US09/217,649 | 1998-12-21 | ||
US09/370,970 US6393529B1 (en) | 1998-12-21 | 1999-08-10 | Conversation of distributed memory bandwidth in multiprocessor system with cache coherency by transmitting cancel subsequent to victim write |
US09/370,970 | 1999-08-10 | ||
PCT/US1999/019856 WO2000038070A1 (en) | 1998-12-21 | 1999-08-26 | Conservation of system memory bandwidth and cache coherency maintenance using memory cancel messages |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002533813A JP2002533813A (ja) | 2002-10-08 |
JP2002533813A5 true JP2002533813A5 (ja) | 2006-09-07 |
JP4718012B2 JP4718012B2 (ja) | 2011-07-06 |
Family
ID=27499064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000590062A Expired - Lifetime JP4718012B2 (ja) | 1998-12-21 | 1999-08-26 | メモリキャンセルメッセージを用いたシステムメモリ帯域幅の節約およびキャッシュコヒーレンシ維持 |
Country Status (4)
Country | Link |
---|---|
EP (2) | EP2320322A3 (ja) |
JP (1) | JP4718012B2 (ja) |
KR (1) | KR100615660B1 (ja) |
WO (1) | WO2000038070A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6631401B1 (en) * | 1998-12-21 | 2003-10-07 | Advanced Micro Devices, Inc. | Flexible probe/probe response routing for maintaining coherency |
US6799217B2 (en) * | 2001-06-04 | 2004-09-28 | Fujitsu Limited | Shared memory multiprocessor expansion port for multi-node systems |
US8185602B2 (en) | 2002-11-05 | 2012-05-22 | Newisys, Inc. | Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters |
US7822929B2 (en) * | 2004-04-27 | 2010-10-26 | Intel Corporation | Two-hop cache coherency protocol |
JP4572169B2 (ja) * | 2006-01-26 | 2010-10-27 | エヌイーシーコンピュータテクノ株式会社 | マルチプロセッサシステム及びその動作方法 |
JP5505516B2 (ja) * | 2010-12-06 | 2014-05-28 | 富士通株式会社 | 情報処理システムおよび情報送信方法 |
US11159636B2 (en) * | 2017-02-08 | 2021-10-26 | Arm Limited | Forwarding responses to snoop requests |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02205963A (ja) * | 1989-01-27 | 1990-08-15 | Digital Equip Corp <Dec> | 読取中断処理 |
EP0412353A3 (en) * | 1989-08-11 | 1992-05-27 | Hitachi, Ltd. | Multiprocessor cache system having three states for generating invalidating signals upon write accesses |
FR2680026B1 (fr) * | 1991-07-30 | 1996-12-20 | Commissariat Energie Atomique | Architecture de systeme en tableau de processeurs a structure parallele. |
US5590307A (en) * | 1993-01-05 | 1996-12-31 | Sgs-Thomson Microelectronics, Inc. | Dual-port data cache memory |
US5659710A (en) * | 1995-11-29 | 1997-08-19 | International Business Machines Corporation | Cache coherency method and system employing serially encoded snoop responses |
US5887138A (en) * | 1996-07-01 | 1999-03-23 | Sun Microsystems, Inc. | Multiprocessing computer system employing local and global address spaces and COMA and NUMA access modes |
US6038651A (en) * | 1998-03-23 | 2000-03-14 | International Business Machines Corporation | SMP clusters with remote resource managers for distributing work to other clusters while reducing bus traffic to a minimum |
JP2000132531A (ja) * | 1998-10-23 | 2000-05-12 | Pfu Ltd | マルチプロセッサ |
US6631401B1 (en) * | 1998-12-21 | 2003-10-07 | Advanced Micro Devices, Inc. | Flexible probe/probe response routing for maintaining coherency |
-
1999
- 1999-08-26 KR KR1020017007742A patent/KR100615660B1/ko not_active IP Right Cessation
- 1999-08-26 EP EP10183401A patent/EP2320322A3/en not_active Withdrawn
- 1999-08-26 WO PCT/US1999/019856 patent/WO2000038070A1/en active IP Right Grant
- 1999-08-26 EP EP99944008A patent/EP1141838A1/en not_active Withdrawn
- 1999-08-26 JP JP2000590062A patent/JP4718012B2/ja not_active Expired - Lifetime
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