JP2002505836A - タイミング回路 - Google Patents

Abstract

(57)【要約】 タイミング回路は既知であり、このような回路は種々の回路を互いに同期させるのに用いることができる。このような同期をとるために、遅延手段を有するタイミング回路は入力信号を或る予定値に遅延する。このような既知のタイミング回路を改善するために、本発明によるタイミング回路は可調整の遅延手段を具えており、さらに入力信号及び出力信号を計数するために計数手段も用いる。このようにして、構成が簡単で、しかもコスト的にも有効なタイミング回路が得られる。

Description

【発明の詳細な説明】 タイミング回路 本発明は、入力信号を受信する入力端子、この入力信号を遅延する遅延手段及 び遅延した出力信号を供給する出力端子を具えているタイミング回路に関するも のである。本発明はさらに、斯種のタイミング回路に用いる遅延手段にも関する ものである。本発明はさらに、クロック信号のような入力信号を受信し、この入 力信号を遅延し、且つ遅延した出力信号を供給するような、入力信号遅延方法に も関するものである。本発明は斯種のタイミング回路を具えている表示装置にも 関するものである。 可調整の遅延手段を有しているタイミング回路は既知であり、このようなタイ ミング回路は多数の種々の装置に用いることができる。例えば、タイミング回路 はLCDの投射型装置に用いることができる。 こうした可調整の遅延手段を有する既知のタイミング回路には、これらが極め て高い周波数を遅延できず及び/又は(例えばアナログ経路における)総合遅延を 補償するのに十分な遅延範囲を提供できず及び/又は価格もむしろ高価であると いうような欠点がある。 そこで、本発明の目的は特に、従来の欠点を克服するタイミング回路及びタイ ミング信号の遅延方法を得ることにある。 このために本発明の第１の要点は、遅延手段を、入力信号及び遅延した出力信 号を計数する計数手段を具えている可調整の遅延手段とするタイミング回路を提 供することにある。本発明の第２の要点は、入力信号の遅延を、この入力信号及 びこれを遅延した出力信号を計数することによる可調整の遅延とする入力信号の 遅延方法を提供することにある。 本発明によるタイミング回路及びタイミング信号を遅延する方法の利点は、タ ロックの遅延範囲を大きくし得ることにある。さらに、クロックの遅延を周波数 に無関係とすることができる。本発明によるタイミング回路は、極めて高い周波 数(例えば、200MHz)のクロック信号を遅延することができる。 本発明の好適例は従属請求項に記載した通りのものである。 本発明の上述したような特徴及び随意有利に用いることができる追加の特徴を 、以下添付図面を参照して実施例につき説明するに、図面中： 図１はクロック信号を遅延する例のブロック図であり、 図２はタイミング回路を詳細に示したブロック図であり、 図３は図２のタイミング回路のタイミング線図である。 図１は、LCD投射型装置のビデオ処理デバイスに使用し得るようなタイミング 回路TCの一例を図式的に示したものである。入力端子I1にてディジタルビデオ信 号vdが受信される。このディジタルビデオ信号はD/A変換器DAに供給され、このD /A変換器はアナログビデオ信号vaを供給する。DIA変換器の出力端子は固定の遅 延デバイスfdに結合されている。この例における固定遅延デバイスfdの遅延は、 通常アナログビデオ信号に成されるような、ガンマ、コントラスト、利得調整等 のような機能による遅延を表わす。固定遅延デバイスの出力端子はサブ‐サンプ ラーSSに結合され、このサブサンプラーは出力端子Oを形成する。他の入力端子I 2ではクロック信号clkが受信され、このクロック信号はD/A変換器DA及びフリッ プフロップFFへクロック信号として供給されると共に、タイミング回路TCへ入力 信号として供給される。タイミング回路は他の入力端子にて信号hs、この例では フリップフロップFFからの水平同期信号を受信する。タイミング回路TCは、出力 端子に遅延クロック信号clk-d及び遅延同期信号hs-dをそれぞれ供給するクロッ ク遅延デバイスcd及び同期遅延デバイスcdを具えている。タイミング回路の斯か る２つの出力信号はサブ‐サンプラーコントローラsscに供給され、このサブ‐ サンプラーコントローラはサブ‐サンプラーssのスイッチswの切り替えを制御す る。各クロックサイクルごとにサンプリングスイッチswは１つづつ位置を変える のであって、サブ−サンプラーの入力はアナログ信号ではあるも、このことは、 サブ−サンプラーのクロックのクロック位相に関連付ける必要がないというので はない。最良の画像を得るためには、サブ−サンプラーのクロックのサンプリン グ位相をアナログ信号のアイパターンに関連付けて正しくする必要がある。この ために、D/A変換器DAのクロックを遅延させる必要がある。このことは、サブ− サンプラーsscを制御する制御信号も同じ量 だけ遅延させることを意味する。サブ−サンプラーの制御信号はラインごとに同 期させなければならない。入力の水平同期パルスは、ディジタル回路を画素精度 で同期させるために、CKDでクロックし得るディジタル信号とする。遅延クロッ クで走行しているディジタル回路を同期させるために、水平同期パルスhsも遅延 させる必要がある。この遅延はhs-dをclk-dでクロックする際に、有効なセット アップ及びホールド時間が得られるように選定すべきである。 アナログ経路及び可変クロック周波数を用いる状況における固定遅延デバイス には公差があるために、クロック及び同期信号の遅延に固定の遅延デバイスを常 に使用し得るとは限らない。図２にクロック遅延を伴うタイミング回路を詳細に 示してあり、以下これについて詳細に説明する。 図２はクロック信号clk及び同期信号hsの２つの入力信号を有するタイミング 回路TC2を示す。このタイミング回路TC2は遅延クロック信号clk-d及び遅延同期 信号hs-dを供給する。遅延同期信号は遅延クロックclk-dで走行している他の回 路を同期させるのに用いることができる。タイミング回路TC2を図３に示すよう なタイミング線図を用いて説明する。この例のタイミング回路TC2は２つのカウ ンタを用いる。第１カウンタCAはクロック信号clkで走行しており、第２カウン タCBは遅延クロック信号clk-dで走行している。この例の両カウンタは５までカ ウントしてから再びリセットされる。カウンタCAの最終カウント信号tcAは可調 整の遅延ブロックADBにより遅延されて、信号tcA-dになる。次に、PLL（これは 位相検波器PD、ループフィルタLF及び電圧制御発振器VCOを具えている）が遅延 クロック信号clk-dの位相を、第２カウンタCBの最終計数信号tcbの立上り縁が信 号tcA-dの立上り縁と一致するように制御する。カウンタCBの状態は、その最終 計数信号tcBに対して固定される。このようにして、２つのカウンタは、カウン タCBの状態がカウンタCAの遅延バージョンの状態となるように同期がとられる。 このことは、出力クロックclk-dも入力クロックclkの遅延バージョンとなること を意味している。 カウンタCAの最終計数信号tcAoとカウンタCBの最終計数信号tcBとの間に遅延 を実現するのには様々な方法がある。その１つのやり方は、既存の遅延デバイス を用いるやり方である。しかし、カウンタCA及びCBの多数の計数段は、 信号tcA0の周波数がもはや遅延デバイスの範囲から出ないように選定することが できる。遅延を実現する他のやり方は、PLLそのものを変更して、このPLLそのも のが所望な遅延をもたらすようにするやり方である。このようにすれば、もはや 専用の遅延デバイスが必要でなくなる。 タイミング回路はクロック信号以外に、基準信号hsも同じ量だけ遅延して、基 準信号をhs-dにする。信号hsの立上り縁はエッジ検出器EDによって求められる(h int)。 信号ｈｓの立上り縁の瞬時におけるカウンタCAからの信号coAの状態はレジス タR1に記憶される(res-状態)。レジスタR1は比較器COMへ信号RSを出力として供 給する。比較器は他の入力端子にてカウンタCBからの信号coBを受信する。 次に、計数インターバルは、カウンタCA及びCBがゼロからそれらの最大値(こ の例では、５)まで計数するインターバルとして規定される。信号resintAは、信 号hsの立上り縁が検出されたインターバルの直ぐ後のインターバルを示す。そし て、信号resintBはカウンタCBに対する対応するインターバルを示す。従って、 信号resintBは、遅延量がクロック信号の遅延量と同じである信号resintAの遅延 バージョンとなる。次に、カウンタCBの状態がres状態に等しくなる時点にて信 号resintBが高レベルになる際に、信号hs-dは高レベルになる。このようにして 、遅延量が変化する際に、クロックそのものと同じ遅延をする遅延同期信号が得 られる。 信号HintはSRフリップフロップSRFFにも供給される。このSRフリップフロップ の出力は第２レジスタR2に結合される。このレジスタR2の、信号resintAを供給 する出力はSRフリップフロップSRFFのリセット入力端子に結合され、斯かる出力 は信号resintBを供給する第３レジスタR3にも結合される。レジスタR3の出力はA NDゲートANDに結合される。このANDゲートの他の入力端子は比較器COMからの出 力信号を受信する。ANDゲートの出力はDフリップフロップを経て、信号hs-dを供 給するタイミング回路TC2の出力端子に結合される。 なお、上述した本発明のタイミング回路及び入力クロック信号の遅延方法は一 例に過ぎず、本発明の範疇内で幾多の変更を加え得ることは当業者に明らかであ る。

Claims (1)

1. 【特許請求の範囲】 １．入力信号を受信する入力端子、該入力信号を遅延する遅延手段及び遅延した 出力信号を供給する出力端子を具えているタイミング回路において、前記遅延手 段を、前記入力信号及び前記遅延出力信号を計数する計数手段を具えている可調 整の遅延手段としたことを特徴とするタイミング回路。 ２．前記計数手段が、前記入力信号を計数する第１カウンタ及び前記遅延出力信 号を計数する第２カウンタを具え、これらのカウンタの各出力が、異なる信号を 供給する位相検波器の入力端子に結合されるようにしたことを特徴とする請求項 １に記載のタイミング回路。 ３．前記タイミング回路が、第２入力信号受信用の第２入力端子及び該第２入力 信号を前記第１入力信号と同じ遅延量で遅延する遅延手段を具え、且つ前記タイ ミング回路が、第２出力端子に第２の遅延出力信号を供給するようにしたことを 特徴とする請求項１に記載のタイミング回路。 ４．請求項１〜３のいずれか一項に記載のタイミング回路に使用する遅延手段。 ５．入力信号を受信し、該入力信号を遅延し、且つ該遅延出力信号を供給する信 号遅延方法において、前記入力信号の遅延を、前記入力信号及び/又は前記遅延 出力信号を計数することによる可調整の遅延とすることを特徴とする信号遅延方 法。 ６．請求項１に記載のタイミング回路を具えているイメージ表示用の表示装置。