JP2002502560A

JP2002502560A - 累積ジッタを除去するデジタル通信システム

Info

Publication number: JP2002502560A
Application number: JP54292097A
Authority: JP
Inventors: ヒックマン，チャールズ・バート
Original assignee: ユニシス・コーポレイション
Priority date: 1996-05-31
Filing date: 1997-05-30
Publication date: 2002-01-22
Also published as: WO1997045974A1; EP0903022A1; EP0903022B1; DE69725845D1

Abstract

(57)【要約】累積ジッタを排除する通信システムは送信機（１０）を含み、この送信機（１０）は、入力ポート（１０ａ）上に送信機入力ビットレート（ＢＲ_i）でデータビットの連続入力ストリーム（Ｓ_i）を受信し、隔てられたビットシリアルデータブロック（ＤＢ）においてデータビットを同時に送信（Ｓ₀）し、このデータブロック（ＤＢ）は、可変長さを有し、かつデータブロック間のスペースを埋めるそれぞれのビットシリアルヘッダ（Ｈ₀）を有する。さらに、通信システムは受信機（１５）を含み、この受信機は送信機に結合され、隔てられたデータブロック（ＤＢ）を受信し、ヘッダではなく受信されたデータブロックの、選択されたビットから、受信機出力ビットレート（ＢＲ_R）においてデータビットの出力ストリーム（Ｓ_R）を出力ポート（１５_b）上に発生する。さらに、受信機は閉ループフィードバック制御回路を含み、この回路は、データビットの出力ストリーム（Ｓ_R）が連続するようにし、かつ、データブロックの、選択されたビットが受信されないときに発生したデータビット数から、データブロックの、選択されたビットが受信されたときに受信されて発生したデータビット数の差を減じることにより得られたカウントが、予め定められた範囲内に入るようにすることにより、受信機出力ビットレート（ＢＲ_R）が実質的に一定に（かつＢＲ_iに等しく）なるようにする。

Description

【発明の詳細な説明】名称：累積ジッタを除去するデジタル通信システム発明の背景：本発明はデジタル通信システムに関し、特に、非常に高いので少量の累積ジッタでさえ受信エラーを引起こすようなビットレートで動作するデジタル通信システムに関する。本発明が関連する典型的なデジタル通信システムの１つは送信機、多数のリピータ、および受信機を含み、そのすべてが通信チャネルによって互いに直列に結合される。このシステムにおいて、連続する一連のデータビットが送信機から各リピータを介して受信機へと渡される。先行技術においてこの動作を行なうためには、送信機、リピータおよび受信機は各々、入来する一連のビット（ビットシリーズ）へとロックし、それによって入来するビットが出力端子で再生される瞬間を決定するクロック信号を発生するそれぞれのフェーズロック発振器を含む。しかしながら、このような先行技術のデジタル通信システムの問題は、システム内の直列データストリームのためのタイミングが制御されない態様で理想から逸脱することである。理想的なタイミングからのこのような制御されない逸脱を本明細書において「ジッタ」と称する。このジッタは多数の要因、たとえば、電源電圧のばらつきと、回路動作温度のばらつきと、通信チャネルにおけるノイズと、フェーズロック発振器が入力ビットシリーズを完全に追跡し、かつそれらへと完全にロックすることが不可能であること等から生じ得る。さらに、上述の先行技術のシステムでは、フェーズロック発振器の帯域幅内にある何らかのジッタがあるリピータから次のリピータへと累積するために、送信機と受信機との間のリピータの数が増すにつれてジッタの問題が悪化する。このように、第１のリピータへの入力ビットシリーズが送信機における何らかのジッタ源のためにわずかな量のジッタを有すれば、出力ビットシリーズはより多量のジッタを有し、第２のリピータからの出力ビットシリーズはさらに多量のジッタを有することなどとなる。この累積ジッタは受信機に対して深刻な問題を呈示する。なぜなら、それが増加するにつれ、受信機が受信ずるデータ内に生じるエラーの割合も増すためである。また、通信システムを通過する一連のビットのビットレートが増大するにつれ、どの一定量のジッタが引起こすエラー割合も増大する。このエラー割合の増大が生じるのは、ビットレートが速まるつれ、各ビットの時間期間が短くなり、当然、それによってフェーズロック発振器からのクロック信号が変化できるがなお入来するビットと適切に同期する時間の量が少なくなるためである。たとえば、１秒当り１０⁹ビットのビットレートを有する高速光学デジタル通信システムにおいては、１ビット当りの時間はわずか１秒の１０億分の１であり、したがって、エラーが生じるまでに許容され得る高周波ジッタの量は１秒の１０億分の１の何分の１かにすぎない。ジッタはよく特定の周波数で特定の振幅を有することに関して表現され、ここで、振幅はある公称ビットレートでの１ビット周期の倍数として与えられ、周波数はそのビットレートに関する振動周波数である。たとえば、１秒当り１００メガビットのシステムにおけるジッタは６．５ＫＨｚで１．５ＵＩ_PPの振幅を有するものとして表わすことができ、ここで１．５ＵＩ_PPは（１．５）×（１０ナノ秒）であり、６．５ＫＨｚは１秒当り約１００メガビットの振動周波数である。１秒当り１０００メガビットのシステムにおけるこの同じ量のジッタは６．５ＫＨｚで１５ＵＩ_PPである。１００Ｍｂｐｓのシステムでは、１．５ＵＩ_PPのジッタが許容可能であるが、１０００Ｍｂｐｓのシステムでは、１５ＵＩ_PPのジッタがその絶対振幅が変更されなくても完全に許容不可能であり得る。したがって、本発明の主たる目的は上述の問題が克服される新規なデジタル通信システムを提供することである。発明の簡単な概要：本発明に従うと、新規な送信機、多数の新規なリピータ、および新規な受信機を含み、そのすべてが互いに直列に相互結合されるデジタル通信システムが開示される。新規な送信機の１つの実施例は、連続的な入力データビットシリーズが一定の送信機入力ビットレートで受信される入力端子と、連続的な出力ビットシリーズが送信機入力ビットレートよりも速い送信機出力ビットレートで送信される出力端子とを含む。この出力ビットシリーズ内で、入力データビットシリーズが間隔をあけられたブロックへと分割され、それぞれの出力ヘッダが各ブロックの前に挿入される。出力ヘッダを挿入するために、デジタル論理回路が入力端子と出力端子との間で送信機に含まれる。この論理回路は可変長の出力ヘッダを発生し、これは、ヘッダが挿入されている間の、送信機入力ビットレートで受信されたデータビットの数のカウントから、ヘッダが挿入されていないときの、送信機出力ビットレートで送信されたデータビットの数と送信機入力ビットレートで受信されたデータビットの数との差を引いたものが予め定められた範囲内に留まるように行なわれる。送信機内で発生される可変長のヘッダのために、送信機出力ビットレートは送信機内に含まれる水晶発振器からのクロック信号によって設定されることができ、この水晶発振器はデータビットが受信される送信機入力ビットレートとは独立して発振できる。したがって、送信機出力ビットレートは送信機入力ビットレートを追跡する必要はなく、したがって出力端子からの出力ビットシリーズに累積ジッタが生じない。新規なリピータの各々の１つの実施例は、連続的な入力ビットシリーズがリピータ入力ビットレートで受信される入力端子と、連続的な出力ビットシリーズがリピータ入力ビットレートと等しくないリピータ出力ビットレートで送信される出力端子とを含む。入力ビットシリーズと出力ビットシリーズとの両方がインターリーブされたシーケンスのヘッダおよびデータブロックからなるが、出力ビットシリーズにおけるヘッダは受信されるヘッダとはたまに異なる。出力ヘッダを発生するために、デジタル論理回路が入力端子と出力端子との間でリピータに含まれ、これは、加えられたビットの数のカウントから減ぜられたビットの数を引き、それに受信されたビットの数を足し、そこから送信されたビットの数を引いたものが予め定められた範囲内に留まるように、たまに入力ヘッダにビットを加え、そこがらビットを減ずる。入力ヘッダにたまにビットを加え／そこからビットを減ずることによってこのように出力ヘッダを形成するために、リピータ出力ビットレートは、入力ビットシリーズが受信されるレートから独立して発振するリピータ内の水晶発振器からのクロック信号によって設定され得る。その結果、リピータ出力ビットレートはリピータ入力ビットレートを追跡する必要はなく、したがって各リピータの出力端子からの出力ビットシリーズに累積ジッタが生じない。新規な受信機の１つの実施例は、各々それぞれの入力ヘッダによって先行される、間隔をあけられたデータブロックからなる、連続的な入力ビットシリーズを受信機入力ビットレートで受信する入力回路を含む。また、受信機は入力回路に結合された出力回路を含み、これは、受信機入力ビットレートよりも遅い受信機出力ビットレートでヘッダからではなくデータブロックから出力端子へとビットを送る。さらに、この出力回路は閉ループフィードバック制御回路を含み、これが受信機出力ビットレートを選択するのは、それが実質的に一定であり、ａ）データブロックからのビットが連続したシリーズで出力端子に起こり、ｂ）データブロックが入力回路によって受信されていないときに出力端子へと送られるデータビットの数のカウントから、データブロックが受信されているときの、入力回路によって受信されるデータビットの数と出力端子へと送られるデータビットの数との差を引いたものが予め定められた範囲内に留まるように行なわれる。この手段によって、閉ループフィードバック制御回路は受信機出力ビットレートを送信機入力ビットレートと実質的に等しくさせる。図面の簡単な説明：本発明のさまざまな好ましい実施例が添付の図１から図２２と関連して詳細な説明に記載される。図１は、本発明の１つの好ましい実施例を構成するデジタル通信システムの全体像を示す。図２は、それぞれのビットシリーズＳ₀からＳ₄が図１のシステムにおける通信チャネルによって直列に送られる１つの方式を示す。図３は、図１のシステムの通信チャネルによってそれぞれ送られるビットシリーズＳ₀からＳ₄についてのさまざまな詳細を示す図である。図４は、図１のシステムにおける送信機のための１つの好ましい実施例の詳細な論理図である。図５は、図４における送信機の動作を示すタイミング図である。図６は、図１のシステムにおけるリピータの各々のための好ましい実施例の詳細な論理図である。図７は、図６のリピータ内のいくつかの動作を示すタイミング図である。図８は、図６のリピータ内の別の動作を示すタイミング図である。図９は、図６のリピータ内の逐次制御回路の動作を示ず表である。図１０は、図１のシステム内の受信機のための好ましい実施例の詳細な論理図である。図１１は、図１０の受信機内で生じる動作を示すタイミング図である。図１２は、連続的な入力ビットシリーズＳ_iが図１のシステムにおける送信機のためにいかに発生され得るかの一例を示す。図１３は、連続的な入力ビットシリーズＳ_iが図１のシステムにおける送信機のためにいかに発生され得るかの別の例を示す。図１４は、図１のシステム内の通信チャネルのための第１の構造を示す。図１５は、図１のシステムにおける通信チャネルのための第２の構造を示す。図１６は、図１のシステムにおける通信チャネルのための第３の構造を示す。図１７は、多数の入力ビットシリーズがそれによって同時に受信される、図４の送信機の変更例を示す。図１８は、多数のビットシリーズがそれによって受信機から同時に出力される、図１０の受信機の変更例を示す。図１９は、データブロックがそれによって可変長を有する、図２のビットシリーズのための方式の変更例を示す。図２０は、通常のヘッダに生じるダミービットの数と長いヘッダに生じるダミービットの数とがそれぞれＸおよび２Ｘとなり、Ｘが何らかの正の整数である、図２のビットシリーズのための方式の変更例を示す。図２１は、多数の受信機がそれによってデータブロックを選択的に受信できる、図２のビットシリーズのための方式の別の変更例を示す。図２２は、多数の受信機がそれによって各データブロックのそれぞれの部分を選択的に受信できる、図２のビットシリーズのための方式のさらに別の変更例を示す。詳細な説明：ここで図１を参照して、本発明の１つの好ましい実施例を構成するデジタル通信システムを説明する。この図１の通信システムは送信機回路１０と、４つのリピータ回路１１、１２、１３および１４と、受信機回路１５とを含む。これらすべての回路１０−１５は、示されるようにそれぞれのビットシリアル通信チャネル２０−２４によって互いに直列に結合される。動作において、送信機１０は入力端子１０ａで連続的な入力データビットシリーズＳ_iを受信し、これらのビットはビットレートＢＲ_iで受信される。この入力シリーズＳ_iはどのようなシーケンスの１および０であってもよく、図１に示すシリーズのわずかな部分は一例にすぎない。同様に、ビットレートＢＲ_iは実質的に一定であるどのようなビットレートであってもよく、図１に与えられる１秒当り１０⁹ビットのレートは一例にすぎない。連続的な入力データビットシリーズＳ_iが受信される間、送信機１０は出力端子１０ｂで異なった連続する出力ビットシリーズＳ₀を発生する。この連続的なビットシリーズＳ₀は、１ブロック当りの一定の数のデータビットと各ブロックの前に挿入されるそれぞれの出力ヘッダとを伴う、間隔をあけられたデータブロックへと分割される入力シリーズＳ_iからのデータビットからなる。図１において、出力ビットシリーズＳ₀は…Ｈ₀ＤＢ、Ｈ₀ＤＢ、…として示され、ここで、ＤＢはデータブロックを示し、Ｈ₀は出力ヘッダを示し、ドットはこのシリーズが続くことを示す。この出力ビットシリーズＳ₀は入力ビットレートＢＲ_iよりも速いビットレートＢＲ_xで生じる。ビットレートＢＲ_xはＢＲ_i＋ＢＲ_H＋Δ₁と等しく、ここで、ＢＲ_Hはヘッダを挿入できるようにされるビットレートＢＲ_iにおける公称増加であり、Δ₁はその公称増加における公差である。数値の例として、ビットレートＢＲ_Hは１秒当り１０⁷ビットであり、Δ₁は１秒当り２００ビットである。送信機１０の出力端子１０ｂから、連続的な出力ビットシリーズＳ₀がリピータ１１へと移動し、入力端子１１ａで受信される。ここで、リピータ１１は連続的なビットシリーズＳ₀を用い、それを出力端子１１ｂで異なった連続するビットシリーズＳ₁を発生するために受信する。出力端子１１ｂからのこの新しいビットシリーズＳ₁は図１において…Ｈ₁ＤＢ、Ｈ₁ＤＢ、…として示され、ここで、各ＤＢが受信されているデータブロックの１つを表わし、Ｈ₁の各々がリピータ１１からの出力ヘッダを表わし、ドットがこのシリーズが続くことを示す。各出力ヘッダＨ₁は、入力端子１１ａで受信されるヘッダＨ₀へとたまにビットを加え／そこからビットを減ずることによってリピータ１１において発生される。ビットレートＢＲ_xよりもわずかに速いビットレートＢＲ₁で出力ビットシリーズＳ₁が生ずればビットが加えられる。ビットレートＢＲ_xよりもわずかに遅いビットレートで出力ビットシリーズＳ₁が生ずればビットが減ぜられる。ビットレートＢＲ₁はビットレートＢＲ_xに１秒当りΔ₂ビットの公差を足したものと等しい。残りのリピータ１２、１３および１４の各々は上述のリピータ１１と同様に動作する。したがって、リピータ１１の出力端子１１ｂから、連続的なビットシリーズＳ₁がリピータ１２へと移動し、そこで入力端子１２ａにおいて受信される。ここで、リピータ１２はビットシリーズＳ₁を用い、それを出力端子１２ｂで異なった連続する出力ビットシリーズＳ₂を送信するために受信する。ビットシリーズＳ₂は図１において…Ｈ₂ＤＢ、Ｈ₂ＤＢ…として示され、ここで、各ＤＢは受信されるデータブロックを表わし、各Ｈ₂は受信されるヘッダＨ₁へとたまにビットを加え／そこからビットを減ずることによってリピータ１２において発生される出力ヘッダを表わし、ドットはこのシリーズが続くことを示す。ビットシリーズＳ₂はビットレートＢＲ₁に１秒当りΔ₃ビットの公差を足したものと等しいビットレートＢＲ₂で生じる。同様に、リピータ１２の出力端子１２ｂから、連続的なビットシリーズＳ₂がリピータ１３へと移動し、入力端子１３ａで受信される。リピータ１３は次にビットシリーズＳ₂を用い、これを出力端子１３ｂで異なった連続的なビットシリーズＳ₃を送信するために受信する。このシリーズＳ₃は…Ｈ₃ＤＢ、Ｈ₃ＤＢ…と等しく、ここで、各ＤＢは受信されるデータブロックであり、各Ｈ₃は受信されるヘッダＨ₂へとたまにビットを加え／そこからビットを減ずることによってリピータ１３において発生される出力ヘッダであり、ドットはこのシリーズが続くことを示す。ビットシリーズＳ₃はビットレートＢＲ₂に１秒当りΔ₄ビットの公差を足したものと等しいビットレートＢＲ₃で生じる。同様に、連続的なビットシリーズＳ₃がリピータ１３からリピータ１４へと移動し、入力端子１４ａで受信される。リピータ１４は次にビットシリーズＳ₃を用いて、異なった連続的な出力ビットシリーズＳ₄を出力端子１４ｂで送信する。ビットシリーズＳ₄は図１において…Ｈ₄ＤＢ、Ｈ₄ＤＢ…として示され、ここで、各ＤＢは受信されるデータブロックであり、各Ｈ₄は受信されるヘッダＨ₃へとたまにビットを加え／そこからビットを減ずることによってリピータ１４において発生される出力ヘッダである。ビットシリーズＳ₄はＢＲ₃に１秒当りΔ₅ビットの公差を足したものと等しいビットレートＢＲ₄で生じる。リピータ１４から、連続的なビットシリーズＳ₄が受信機１５上の入力端子１５ａへと移動する。次に、受信機１５はビットシリーズＳ₄を用い、これを送信機１０への入力ビットシリーズＳ_iと同一の連続的な出力ビットシリーズＳ_Rを出力端子１５ｂで送信するために受信する。ビットシリーズＳ_Rを発生するために、受信機１５はそれが受信するビットシリーズＳ₄からヘッダＨ₄を取除き、残りのデータビットをビットレートＢＲ_iと実質的に同じビットレートＢＲ_Rで出力端子１５ｂへと送る。その結果、２つのビットシリーズＳ_RおよびＳ_iがそのビット値および発生速度の両方において本質的に同一である。ここで、それぞれ送信機１０によって受信され、そこから送信される２つのビットシリーズＳ_iおよびＳ₀をより詳細に検討する。送信機入力へのビットシリーズＳ_iはビットレートＢＲ_iで生じるが、送信機出力からのビットシリーズＳ₀はＢＲ_i＋ＢＲ_H＋Δ₁と等しいより速いビットレートＢＲ_Xで生じる。ＢＲ_Hのビットレート増大のために、ヘッダＨ₀は、入力シリーズＳ_iからのデータビットが送信機１０の内部で連続的に累積しないように、シリーズＳ₀における各データブロックＤＢの前に挿入され得る。たとえば、ビットレートＢＲ_iが１秒当り１０⁹ビットであり、ビットレートＢＲ_Xが１秒当り１０⁹＋１０⁷ビットである場合、送信機が受信するビットの数に対して、余分な合計１０⁷ビットが毎秒送信機から送られる。１ヘッダおよびデータブロック当りのビットの総数を１データブロック当りのビットの数で割ったものと等しい比ＢＲ_X ＢＲ_iを保つことによって、入力シリーズＳ_iにおけるビットが時間とともに送信機１０内に累積しない。ＢＲ_X＝１０⁹＋１０⁷およびＢＲ_i＝１０⁹の場合、上の比はヘッダにおける各バイトごとのデータブロックにおいて１００バイトを有する出力シリーズＳ₀によって満たされる。次に、ビットレートＢＲ_XからＢＲ₄においてそれぞれ生じる公差の項Δ₂から Δ₅をより詳細に検討する。これらの公差の項のために、ビットシリーズＳ₀からＳ₄のそれぞれのビットレートは互いを追跡せず、代わりにこれらは互いから独立している。たとえば、公差の項Δ₂は残りのシリーズＳ₀、Ｓ₂、Ｓ₃およびＳ₄ のためのビットレートから独立した、シリーズＳ₁のビットレートＢＲ_iを作る。このようにそれぞれのビットレートＢＲ_XからＢＲ₄が独立していることは、それによってこれらのビットレートが送信機１０と各リピータ１１−１４との内部のそれぞれの水晶発振器によって設定され得るようになるので重要である。このような発振器の各々は、ビットが対応の入力端子１０ａ−１４ａで受信されるビットレートから独立してそれぞれの出力端子１０ｂ−１４ｂへと出力ヘッダおよびデータブロックを送るクロック信号を発生する。受信される入力ビットシリーズの周波数を追跡しようと試みるフェーズロック発振器に対して、水晶発振器でこれらのクロック信号を発生することによって、フェーズロックが引起こすジッタが出力端子１０ｂ−１４ｂから送られるビットシリーズにおいて完全に除去される。ビットレートの公差Δ₁からΔ₅に対処するために、ヘッダＨ₀からＨ₄が３つの異なつた長さで送信機１０およびリピータ１１−１４において発生され、これらの異なった長さのヘッダは各ヘッダに従うデータブロックＤＢとともに図２に示される。ここでＮＨは通常の長さのヘッダを示し、ＬＨは長いヘッダを示し、ＳＨは短いヘッダを示す。通常の長さのヘッダＮＨは図２において５つの正方形によって表わされる５バイトがらなる。長いヘッダは図２において６つの正方形によって表わされる６バイトからなる。短いヘッダは図２において４つの正方形によって表わされる４バイトからなる。通常のヘッダＮＨ、長いヘッダＬＨおよび短いヘッダＳＨ内で、初めの３バイトがＣ₁、Ｃ₂およびＣ₃と称される。これら３バイトはともに、ヘッダの開始を識別する予め定められた符号を構成する。また、通常のヘッダＮＨ、長いヘッダＬＨおよび短いヘッダＳＨにおいて、４番目のバイトが番号を含む。通常のヘッダは番号「１」によって識別され、長いヘッダは番号「２」によって識別され、短いヘッダは番号「０」によって識別される。通常のヘッダにおける番号「１」に続くのは図２において「Ｘ」によって表わされる１つのダミーバイトであり、長いヘッダの番号「２」に続くのは図２において２つの「Ｘ」によって表わされる２つのダミーバイトである。短いヘッダの「０」にはダミーバイトが続かない。どの一瞬間においても、ビットシーケンスＳ₀からＳ₄においてそれぞれ生じるＨ₀、Ｈ₁、Ｈ2、Ｈ₃およびＨ₄の各々が通常のヘッダ、長いヘッダまたは短いヘッダのいずれかであり得る。たとえば、ある瞬間では、ヘッダＨ₀、Ｈ₁、Ｈ₂、Ｈ₃およびＨ₄がそれぞれ通常のヘッダ、通常のヘッダ、短いヘッダ、通常のヘッダおよび通常のヘッダであり得るが、別の瞬間ではヘッダＨ₀、Ｈ₁、Ｈ₂、Ｈ₃およびＨ₄がそれぞれ通常のヘッダ、長いヘッダ、通常のヘッダ、通常のヘッダおよび通常のヘッダであり得る。この点を図３に示す具体例によってここでさらに説明する。図３は、５行３１−３５および４列３６−３９を有する表の形式である。行３１は送信機１０に関する情報を含み、行３２はリピータ１１に関する情報を含み、行３３はリピータ１２に関する情報を含み、行３４はリピータ１３に関する情報を含み、行３５はリピータ１４に関する情報を含む。列３６は、送信機１０およびリピータ１１−１４からのそれぞれの出力ビットレートが、すべての公差Δ₁からΔ₅が０である公称ビットレートに対して速いか遅いかを示す。これらの速いが遅いビットレートの具体的な数値の例の１つが列３７において与えられる。この例では、送信機１０は１秒当り＋２００ビットだけ速く動作し、リピータ１１は１秒当り−５００ビットだけ遅く動作し、リピータ１２は１秒当り−１００ビットだけ遅く動作し、リピータ１３は１秒当り＋２５０ビットだけ速く動作し、リピータ１４は１秒当り＋１００ビットだけ速く動作する。列３８は、各リピータによって受信されるビットの数と第２の動作ごとにリピータから送信されるビットの数との差を与える。リピータ１１では送信されるよりも受信される方が７００ビット多く、リピータ１２では受信されるよりも送信される方が４００ビット多く、リピータ１３では受信されるよりも送信される方が３５０ビット多く、リピータ１４では送信されるよりも受信される方が１５０ビット多い。送信されるよりも受信される方のビットが多い場合、受信されるデータブロックにおけるデータビットを再送信するためにより多くの時間が利用可能であるように、短いヘッダＳＨが出力端子でたまに発生される。逆に、受信されるよりも出力端子で送信される方のビットが多い場合、再送信のためのデータブロックにおけるデータビットを累積するためにより多くの時間が利用可能であるように、長いヘッダがたまに発生される。このように長いヘッダまたは短いヘッダをたまに発生することは、短いヘッダ１つ当りの通常のヘッダの数と長いヘッダ１つ当りの通常のヘッダの数との比とを載せる列３９に示される。列３９におけるエントリの各々は図２に示すようにデータブロック１つ当り５００バイトを用い、通常のヘッダ１つ当り５バイトを用いることによって導き出される。図３をみると、リピータの出力ビットレートが遅い場合そのリピータが短いヘッダまたは長いヘッダをその出力端子で発生することをたまに必要とし得ることがわかる。たとえば、行３２における遅いリピータ１１は短いヘッダをたまに発生するが、行３３における遅いリピータ１２は長いヘッダをたまに発生する。同様に、リピータの出力ビットレートが速い場合そのリピータは長いヘッダまたは短いヘッダのいずれかを発生することをたまに必要とすることがあり、これは行３４および３５のエントリによって示される。ここで図４を参照して、送信機１０の１つの好ましい実施例を構成する回路を説明する。この図４の実施例はいくつかの回路コンポーネント４０−５５を含み、各コンポーネントは表１で以下に説明される。表１（送信機のコンポーネント）アイテムと説明４０コンポーネント４０は、直列入力４０ａ、並列出力４０ｂおよびクロック入力４０ｃを有する直列イン、並列アウトレジスタである。レジスタ４０は合計８ビット（１バイト）を保持する。クロック入力４０ｃで受取られる各クロックパルスの立上がり端縁で、１ビットが入力端子４０ａからレジスタ４０へとロードされ、入力４０ａから前にロードされた最後の７ビットがレジスタ４０内で１ビット分位置をシフトされる。４１コンポーネント４１はバイト幅の入力４１ａ、バイト幅の出力４１ｂ、およびクロック入力４１ｃを有するレジスタである。クロックパルスの立上がり端縁がクロック入力４１ｃで生じるごとに１バイトがレジスタ４１へとロードされる。４２コンポーネント４２はデュアルポート、先入れ先出しメモリ（「ＦＩＦＯ」）である。メモリ４２はバイト幅の入力ポート４２ａ、書込制御入力４２ｂ、バイト幅の出力ポート４２ｃ、および読出制御入力４２ｄを有する。パルスの立上がり端縁が入力４２ｂで受取られるごとに１バイトがメモリ４２へとロードされる。メモリ４２へとロードされるすべてのバイトがメモリ内で出力ポート４２ｃへとそれらがロードされた同じ順序で移動する。パルスの立上がり端縁が入力４２ｄで生じるごとに異なったバイトが出力ポート４２ｃへと送られる。メモリ４２は合計１６バイトを保持する。４３コンポーネント４３はバイト幅の入力４３ａおよびバイト幅の出力４３ｂを有するデジタルスクランブラ回路である。入力で受信される各バイトはスクランブリングされた態様で出力に与えられる。このスクランブリング動作のために、出力４３ｂで生じるビットはランダムにされる。その結果、これらのビットが図２のヘッダで生じる予め定められた符号Ｃ１、Ｃ２およびＣ３と適合する確率は０に近づき、送信されたビットシリーズＳ₀におけるどのＤＣコンポーネントも最小にされる。４４コンポーネント４４は、２つのバイト幅の入力４４ａおよび４４ｂと、１つのバイト幅の出力４４ｃと制御入力４４ｄとを有する２Ｘ１マルチプレクサである。入力４４ｄでの制御信号ＩＮＳＥＲＴ（挿入）が偽である場合１バイトが入力４４ａから出力４４ｃへと転送され、制御信号ＩＮＳＥＲＴが真である場合１バイトが入力４４ｂから出力４４ｃへと転送される。４５コンポーネント４５は並列入力４５ａ、直列出力４５ｂ、クロック入力４５ｃおよびロード制御入力４５ｄを有する並列イン、直列アウトレジスタである。入力４５ｄでのＬＤ信号が真である間でクロックパルスの立上がり端縁が入力４５ｃに生じるごとに、１バイトがレジスタ４５へとロードされる。このバイトは、ＬＤ信号が偽である間でクロックパルスの立上がり端縁が入力４５ｃに生じるごとに、レジスタ４５内で１ビット分位置をシフトされる。４６コンポーネント４６は１つの入力４６ａと１つの出力４６ｂとを有するフェーズロック発振器（ＰＬＯ）である。入力４６ａは端子１０ａから連続的な入力データビットシリーズＳ_iを受信し、フェーズロック発振器４６はビットシリーズＳ_iにロックし、それによって、入力ビットシリーズＳ_iとほぼ同じビットレートで出力４６ｂにおいてクロック信号ＣＫ_iを発生するフェーズロックドループを内部に有する。４７コンポーネント４７は、フェーズロック発振器からのクロック信号ＣＫ_iを８で割ることによってその出力端子でバイトクロックＢＹＣＫ_iを発生する８分割カウンタである。４８コンポーネント４８は２つの入力４８ａおよび４８ｂと１つの出力４８ｃとを有するカウンタである。パルスが入力４８ａで受取られるごとにカウンタ４８が１だけカウントアップし、パルスが入力４８ｂで受取られるごとにカウンタ４８が１だけカウントダウンする。出力４８ｃは信号ＣＮＴでこのカウントアップおよびダウンの結果を与える。４９コンポーネント４９はクロックＣＫ₀が発生される１つの出力を有する水晶発振器である。コンポーネント４９が水晶発振器であるので、クロック信号ＣＫ₀ は非常に安定しており、本質的にジッタを有さない。クロック信号ＣＫ₀は、ＢＲ_i＋ＢＲ_H＋Δ₁と等しい上述のビットレートＢＲ_Xで生じる。ここで、項Δ₁によって、製造公差、動作温度、供給電圧のようなさまざまな要因のために生じ得る周波数公差を発振器４９が有することができる。好ましくは、公差項Δ₁はプラスまたはマイナス１００万分の２よりも小さい。５０コンポーネント５０は１つの入力５０ａと２つの出力５０ｂおよび５０ｃとを有するパルス発生器である。入力５０ａはクロック信号ＣＫ₀を受取り、出力５０ｂはクロック信号ＣＫ₀の８分の１の周波数で生じるバイトクロックパルスＢＹＣＫ₀を発生する。各パルスＢＹＣＫ₀はクロックＣＫ₀の１サイクルの間持続し、クロックＣＫ₀の次のサイクルの間、ロードパルスＬＤが出力５０ｃで発生される。５１コンポーネント５１はクロック入力５１ａ、リセット入力５１ｂおよび出力５１ｃを有するカウンタである。入力５１ｂでの制御信号ＩＮＳＥＲＴが真である間にクロック信号の立上がり端縁が入力５１ａで受取られるごとに、カウンタ５１はそれ自体１データブロック当りのバイト数に初期化する。制御信号ＩＮＳＥＲＴが偽である間にクロック信号の立上がり端縁が入力５１ａで受取られるごとに初期カウントが１だけデクリメントされ、結果として生じるカウントが出力５１ｃで起こる。５２コンポーネント５２はゼロ検出回路である。カウンタ５１からのカウントがゼロである場合コンポーネント５２は真の状態で制御信号Ｚを発生するが、カウンタ５１からのカウントが０でない場合コンポーネント５２は偽の状態で信号Ｚを発生する。５３コンポーネント５３は、３つの入力５３ａ−５３ｃと２つの出力５３ｄ−５３ｅとを有する逐次制御回路である。入力５３ａはカウンタ４８からカウント信号ＣＮＴを受取り、入力５３ｂはパルス発生器５０からバイト信号ＢＹＣＫ₀を受取り、入力５３ｃはゼロ検出回路５２から信号Ｚを受取る。これらの３つの入力に応答して、制御信号５３は出力５３ｄで信号ＨＢとして一度に１バイトのヘッダＨ₀を発生する。また、制御回路５３は、ヘッダバイトＨＢがいつ挿入されるべきかを示す制御信号ＩＮＳＥＲＴを出力５３ｅで発生する。５４および５５コンポーネント５４はデジタルＡＮＤゲートであり、コンポーネント５５はデジタル変換器である。ＩＮＳＥＲＴ制御信号が偽である場合コンポーネント５４はバイトクロックＢＹＣＫ₀のサイクルごとにダウンパルスＤＮを発生するが、ＩＮＳＥＲＴ信号が真である場合コンポーネント５４はＤＮパルスを発生しない。トランスミッタ１０内のすべてのコンポーネント４０−５５が図４に示すように互いに相互結合され、これらのコンポーネントがいかに相互作用するかをここで図４および図５を参照して説明する。トランスミッタ１０内で、入力データビットシリーズＳ_iが入力端子１０ａからコンポーネント４０、４１、４２、４３、４４および４５を介して出力端子１０ｂへとシーケンシャルに移動する。レジスタ４０および４１を介してＦＩＦＯ４２への入力データビットシリーズの移動はクロック信号ＣＫ_iおよびＢＹＣＫ_iに応答して生じるが、ＦＩＦＯ４２からスクランブラ４３、マルチプレクサ４４および並列イン、直列アウトレジスタ４５を介するこれらのデータビットの移動はクロック信号ＣＫ₀およびＢＹＣＫ₀に応答して生じる。図４におけるＦＩＦＯ４２の入力部を考察すると、クロック入力４２ｂが中断されないクロック信号ＢＹＣＫ_iを受取り、したがって、１バイトのデータがクロックＢＹＣＫ_iの１サイクルごとにＦＩＦＯ４２へとロードされることがわかる。対照的に、ＦＩＦＯ４２の出力部を考察すると、クロック入力４２ｄが制御信号ＩＮＳＥＲＴが真である場合に阻害されるバイトクロックＢＹＣＫ₀を受取ることがわかる。したがって、ＩＮＳＥＲＴ信号が真である場合、ＦＩＦＯ４２内に記憶されるデータ量が増加する。ＩＮＳＥＲＴ制御信号を発生するために、制御回路５３はゼロ検出回路５２からの信号Ｚを監視する。信号Ｚが真になるとき、データブロックの最後のバイトがレジスタ４５から送られている。これに対して、制御信号５３は真の状態でＩＮＳＥＲＴ信号を発生し、これによって、ヘッダバイトＨＢが制御回路出力５３ｄからマルチプレクサ４４を介してレジスタ４５へと移動する。制御回路５３は、ヘッダの最後のバイトがレジスタ４５へと挿入されるまで真の状態でＩＮＳＥＲＴ信号を発生し続け、制御回路５３は次に偽の状態でＩＮＳＥＲＴ信号を発生する。通常、制御回路５３は、マルチプレクサ４４を介して、レジスタ４５へ合計５つのヘッダバイトを送り、これは、バイトクロックＢＹＣＫ₀の合計５サイクル間、真の状態であるＩＮＳＥＲＴ制御信号を発生することにより行なわれる。しかしながら、入力端子１０ａからＦＩＦＯ４２内に蓄積したデータが多ずぎる場合には、制御回路５３は、ノーマルヘッダではなく短いヘッダを発生することによって応答する。逆に、ＦＩＦＯ４２内に十分なデータが記憶されていない場合には、制御回路５３は、長いヘッダを発生することにより応答する。１バイトがＦＩＦＯ４２内にロードされるごとに、カウンタ４８は１だけカウントアップし、１バイトがＦＩＦＯ４２から移されるたびに、カウンタ４８は１だけデクリメントされる。ＦＩＦＯカウンタ４８からのカウント信号ＣＮＴをモニタすることにより、制御回路５３は、ノーマルヘッダ、長いヘッダ、短いヘッダのいずれを発生するかを決定する。カウンタ４８からのカウントＣＮＴが、予め定められた範囲ＰＲにある場合、制御回路５３は、ノーマルヘッダを発生する。カウンタ４８からのカウントＣＮＴが、この予め定められた範囲ＰＲを下回る場合には、制御回路５３は、長いヘッダを発生する。カウンタ５３からのカウントＣＮＴが、予め定められた範囲ＰＲより大きければ、制御回路５３は、短いヘッダを発生する。制御回路５３のこの動作については、図４に、参照番号６０で示す。短いヘッダを発生するため、制御回路５３は、その出力端子５３ｄ上に４つのヘッダバイトＨＤを送り、かつバイトクロックＢＹＣＫ₀の４サイクル間、真の状態であるＩＮＳＥＲＴ制御信号を発生する。長いヘッダを発生するため、制御回路５３は、その出力５３ｄ上に６つのヘッダバイトＨＢを送り、バイトクロックＢＹＣＫ₀の合計６サイクル間、真の状態であるＩＮＳＲＴ制御信号を発生する。上記の信号のいくつかについて、送信機１０内で時間の関数として変化する様子が図５からわかる。図５では、波形６１が、レジスタ４１の内容を示し、波形６２が、マルチプレクサ４４の出力を示し、かつ波形６３が、カウンタ４８からのカウント信号ＣＮＴを示す。図５において、レジスタ４１の最初のバイトがＢとされ、次のバイトがＢ＋１とされ、それ以降順次同様に示される。各バイトクロックＢＹＣＫ_iの開始において、異なるバイトをレジスタ４１内にロードし、レジスタ４１は、各バイトを、バイトクロックＢＹＣＫ_iの逆数である期間Ｔの間保持する。図５においてはまた、マルチプレクサ４４からの第１のバイトが、５００バイトからなるデータブロックにおけるバイトナンバー４９９として示され、かつその次のバイトが、バイトナンバー５００として示される。続いて、マルチプレクサ４４からの次の５つのバイトが、ノーマルヘッダのバイトを構成するバイトＨＢ₁からＨＢ₅である。次に、マルチプレクサ４４からの次のバイトが、データブロックの第一のバイトであり、マルチプレクサ４４からのその次のバイトが、このデータブロックの第２のバイトであり、それ以降順次同様である。バイトクロックＢＹＣＫ₀の各サイクルの開始において、マルチプレクサから異なるバイトが送られ、したがって、マルチプレクサからの各バイトは、バイトクロックＢＹＣＫ₀の逆数である期間Ｔ₀の間継続する。ヘッダバイトＨＢ₁からＨＢ₅がマルチプレクサ４４から送られている期間、カウンタ４８はインクリメントされるが、デクリメントされない。これについては、図５に、カウンタ４８が最初のカウントＣ₀からＣ₀＋５まで、５回インクリメントされる様子を示す。その後、ヘッダバイトが、マルチプレクサ４４から送られていないとき、カウンタ４８は、バイトクロックＢＹＣＫ_iによってインクリメントされ、カウンタ４８は、ダウンパルスＤＮによりデクリメントされる。経時的には、このインクリメントおよびデクリメントの最終的な効果は、ダウンパルスＤＮがバイトクロックＢＹＣＫ_iより速い速度で発生するため、カウンタ４８がカウントダウンする点にある。この効果は、最後のヘッダバイトＨ₅の後、図５において発生するＣＮＴ信号の部分において見ることができる。ＦＩＦＯカウンタ４８からのカウント信号ＣＮＴをモニタすることにより、制御回路５３は、予め定められた範囲ＰＲ内にそのカウントを維持することができる。図５において、この予め定められた範囲は、たとえば、Ｃ₀-１からＣ₀＋６として示される。カウントＣＮＴがＣ₀-１を下回ると、制御回路５３はデータブロックのための長いヘッダを発生し、これによりカウントＣＮＴが１回多くインクリメントする。逆に、カウント信号ＣＮＴがＣ₀＋６を超える場合、制御回路５３は、データブロックのための短いヘッダを発生し、これによりカウントＣＮＴが１回少なくインクリメントする。次に、図６を参照して、各リピータ１１から１４の好ましい実施例を構成する回路について説明する。図６においては、簡略化のため、リピータ１１で発生するビットシリーズＳ₀とＳ₁しか図示していない。この図６の実施例は、いくつかの回路コンポーネントを含み、かつ各コンポーネントについては以下の表２に説明する。表２（リピータのコンポーネント）アイテム番号と説明７０コンポーネント７０は、シリアル入力７０ａ，パラレル出力７０ｂおよびクロック入力７０ｃを有するシリアルイン・パラレルアウトレジスタである。レジスタ７０は、合計８ビット（１バイト）を保持する。入力７０ｃで受ける各クロックパルスの立上がりエッジにおいて、入力端子７０ａからレジスタ７０へ１ビットがロードされ、入力７０ａから予めロードされた残りの７ビットは、レジスタ７０内で１ビット位置分シフトされる。７１、７２および７３コンポーネント７１、７２および７３の各々は、１バイトレジスタである。各レジスタは、１バイト入力、１バイト出力、およびクロック入力を有する。クロックパルスの立上がりエッジがクロック入力で発生すると、１バイトが各レジスタにロードされる。７４コンポーネント７４は、２×１マルチプレクサである。コンポーネント７４は、２つのバイト幅の入力７４ａおよび７４ｂ、１つのバイト幅出力７４ｃ、および制御入力７４ｄを有する。入力７４ｄ上の制御信号ＩＮＳＥＲＴが偽であるとき、データが入力７４ａから出力７４ｃへ転送され、かつ制御信号ＩＮＳＥＲＴが真であるとき、データが入力７４ｂから出力７４ｃへ転送される。７５コンポーネント７５は、デュアルポート・ファーストイン・ファーストアウトメモリ（ＦＩＦＯ）である。メモリ７５は、１つのバイト幅入力７５ａ，書込制御入力７５ｂ，１つのバイト幅出力７５ｃ，および読出制御入力７５ｄを有する。パルスの立上がりエッジを入力７５ｂで受けるたびに１バイトがメモリ７５内にロードされる。メモリ７５内にロードされたすべてのバイトは、ロードされるのと同じ順序で出力７５ｃへメモリ内を移動する。パルスの立上がりエッジが入力７５ｄで発生するたびに、異なるバイトが出力７５ｃに送られる。メモリ７５は、合計１６バイトを保持する。７６コンポーネント７６は、パラレル入力７６ａ，シリアル出力７６ｂ、クロック入力７６ｃおよびロード制御入力７６ｄを有するパラレルイン・シリアルアウトレジスタである。入力７６ｂ上のＬＤ信号が真である間にクロックパルスの立上がりエッジが入力７６ｃ上で発生するたびごとに、１バイトがレジスタ７６内へロードされる。このバイトは、ＬＤ信号が偽である間にクロックパルスの立上がりエッジが入力７６ｃ上で発生するたびごとに、出力端子７６ｄの方へ１ビット位置だけレジスタ７６内でシフトされる。７７コンポーネント７７は、１つの入力７７ａおよび２つの出力７７ｂおよび７７ｃを有するフェーズロックド発振器（ＰＬＯ）である。入力７７ａは、端子１１ａからのデータビットＳ_Oからなる一連の連続する入力（ビットシリーズ）を受け、かつ位相ロックド発振器７７は、ビットシリーズＳ_Oに対しロックオンして、入力ビットシリーズＳ_iとほとんど同じビットレートで出力７７ｂ上にクロック信号ＣＫ_iを発生する位相ロックドループを有する。発振器７７も、ヘッダの各々に発生するコードＣ₁Ｃ₂Ｃ₃をサーチし、このコードに同期しかつビットクロックＣＫ_iの８サイクルごとに一度発生するバイトクロックＢＹＣＫ_iを出力７７ｃ上に発生する。７８コンポーネント７８は、出力クロックＣＫ₀が発生される１つの出力を有する水晶発振器である。コンポーネント７８が水晶発振器なので、クロック信号ＣＫ₀ は非常に安定しかつ本質的にジッタを含まない。クロック信号ＣＫ₀はＢＲ_X＋ Δ₂に等しい先に延べたビットレートＢＲ₁で発生する。ここで、公差項Δ₂によって、発振器７８は、製造における公差、動作温度、供給電圧等、さまざまな要素によって生じる可能性がある周波数許容偏差を有することができる。好ましくは、この公差項Δ₂は、±百万分の２の割合である。７９コンポーネント７９は、２つの入力７９ａおよび７９ｂ、ならびに２つの出力７９ｃおよび７９ｄを有するパルス発生器である。入力７９ａは、クロック信号ＣＫ₀を受け、かつ入力７９ｂは、イネーブル信号ＥＮを受ける。ＥＮ信号が偽のとき、出力７９ｃおよび７９ｄは、定数「０」である。ＥＮ信号が真のとき、出力７９ｃは、クロック信号ＣＫ₀の周波数の８分の１の周波数で発生する、バイトクロックパルスＢＹＣＫ₀を発生する。各クロックパルスＢＹＣＫ₀は、クロックＣＫ₀の１サイクルの間継続し、かつクロックＣＫ₀の次のサイクルの間、ロードパルスＬＤが、出力７９ｄ上で発生される。８０コンポーネント８０は、クロックドＤ型フリップフロップである。コンポーネント８０は、クロックＢＹＣＫ₀の立上がりエッジを受けると、「１」にセットされ、かつダウンパルスＤＮを受けると、「０」にリセットされる出力Ｑを有する。８１コンポーネント８１は、イネーブル入力Ｅおよびクロック入力ＣＫを有するエッジ・トリガード・ワンショットである。コンポーネント８１は、サンプルパルスＳＡＭＰＬＥの立上がりエッジがクロック入力ＣＫ上で発生した場合に、イネーブル信号Ｅが「１」であれば、ダウンパルスＤＮを発生する。コンポーネント８１は、コンポーネント８０と合わせて、出力バイトクロックＢＹＣＫ₀の各サイクルごとに１つのＤＮパルスを発生し、かつ各ＤＮパルスは、入力バイトクロックＢＹＣＫ_iに同期される。８２コンポーネント８２は、２つの入力８２ａおよび８２ｂ、ならびに１つの出力８２ｃを有するカウンタである。パルスＵＰの立上がりエッジを入力８２ａで受けるたびごとに、カウンタ８２は、１だけカウントアップし、パルスＤＮの立上がりエッジを、入力８２ｂ上で受けるたびごとに、カウンタ８２は１だけカウントダウンする。出力８２ｃは、このアップおよびダウンカウントの最終的な結果を信号ＣＮＴによって付与する。８３コンポーネント８３は、３入力８３ａから８３ｃおよび５出力８３ｄから８３ｈを有するシーケンシャル制御回路である。入力８３ａは、カウンタ８２からのカウント信号ＣＮＴを受け、入力８３ｂは、フェーズロックド発振器７７からのバイトクロックＢＹＣＫ_iを受け、かつ入力８３ｃはレジスタ７１からのバイトを受ける。これら３つの入力に応答して、制御回路８３は、出力８３ｄ上に信号ＨＢとして、一度に１バイトずつヘッダＨ₁を発生する。また、制御回路８３は、ヘッダバイトＨＢが挿入されるべき時期を制御するＩＮＳＥＲＴ信号を出力８３ｅ上に発生する。さらに、制御回路８３は、カウンタ８３およびＦＩＦＯ７５へ向かうＵＰパルスを出力８３ｄ上に発生する。さらに、制御回路８３は、ワンショット回路８１をトリガするＳＡＭＰＬＥパルスを、出力８３ｇ上に発生する。また、制御回路８３は、パルス発生器７９を能動化するＥＮ信号を発生する。リピータ１１内のコンポーネント７０から８３のすべては、図６に示すとおり、相互に結合されており、これらのコンポーネントが相互作用するかをここで説明することにする。入力端子１１ａからは、ビットシリーズＳ₀がシリアルイン・パラレルアウトレジスタ７０へ移動し、そこがらこれらビットは一度に１バイトずつレジスト７１、７２および７３を介して転送される。この転送は、フェーズロックドループ７７が発生するバイトクロックＢＹＣＫ_iに同期して行われる。各ヘッダの始まりは、予め定められたコードＣ₁Ｃ₂Ｃ₃によって表示されているので、シーケンシャル制御回路８３によってレジスタ７１内の各バイトを調べてヘッダが受信されている場合を判定する。ヘッダが受信されていなければ、シーケンシャル制御回路は、偽状態のＩＮＳＥＲＴ信号を発生して、レジスタ７３がＦＩＦＯ７５にマルチプレクサ７４を介して結合されるようにする。逆に、ヘッダが受信されている場合には、制御回路８３は、真状態にあるＩＮＳＥＲＴ信号を発生して、新たなヘッダバイトＨＢが、マルチプレクサ７４を介してＦＩＦＯ７５へ至るようにする。図７は、上記の動作を示すタイミング図である。図７において、波形９０はバイトクロックＢＹＣＫ_iを示し、波形９１は、レジスタ７３の内容を示し、かつ波形９２は、ＩＮＳＥＲＴ信号を示す。さらに図７において、３つの波形９３ａ、９３ｂおよび９３ｃが、ＵＰ信号の３つの異なるシーケンスを示す。シーケンス９３ａは、ノーマルヘッダをＦＩＦＯ７５へロードし、シーケンス９３ｂは、長いヘッダをＦＩＦＯ７５にロードし、かつシーケンス９３ｃは短いヘッダをＦＩＦＯ７５にロードする。ＵＰパルスが発生するたびごとに、カウンタ８２は１だけインクリメントされ、かつ１バイトがマルチプレクサ７４からＦＩＦＯ７５へロードされる。こうして、波形９３ａにおける第１のパルス（最左パルス）は、レジスタ７３からのデータバイト５００をＦＩＦＯ７５へロードする。次に、波形９３ａ内の第２のパルスが第１のヘッダバイトＨＢ₁をＦＩＦＯ７５にロードずる。後ほど、波形９３の第６番目のパルスが、第５番目のヘッダバイトＨＢ₅をＦＩＦＯ７５内にロードし、かつ波形９３の第６番目のパルスが、他のデータブロックの第１のデータバイトをＦＩＦＯ７５にロードする。波形９３ｂは、第５のヘッダバイトＨＢ₅がマルチプレクサ７４を介して送られている間、２つのパルスを含む点を除いて、波形９３ａと同様である。これら２つのパルスにより、カウンタ８３は、二度インクリメントされ、かつ第５のヘッダバイが、ＦＩＦＯ７５内へ二度ロードされる。このようにして、長いヘッダが、図６のリピータ内で発生される。波形９３ｃも、第５のヘッダバイトがマルチプレクサ７４を通過する間、ＵＰ信号内にパルスが発生されない点を除いて、波形９３ａと同様である。結果として、カウンタ８３はインクリメントされず、ＦＩＦＯ７５にはヘッダバイトがロードされない。こうして、短いヘッダが図６のリピータにおいて発生される。一連の出力ビットＳ₁（ビットシリーズ）を出力端子１１ｂに発生するためには、一度に１バイトずつ、バイトをＦＩＦＯ７５からシフトレジスタ７６へ転送させる。シフトレジスタ７６にロードされる各バイトは、ビットごとに出力端子１１ｂへシフトされる。この動作は、信号ＣＫ₀、パルス発生器７９からの信号ＢＹＣＫ₀およびＬＤに応答して発生する。パルス発生器７９へのイネーブル信号ＥＮが偽である場合、クロックパルスＢＹＣＫ₀は強制的に「０」にされるので、結果としてＦＩＦＯ７５から移動するデータバイトはない。こうして、まず偽状態にあるＥＮ信号を発生することにより、制御回路８３は、ＦＩＦＯ７５がマルチプレクサ７４からのバイトで途中までをいっぱいにできるようにする。その後、制御回路８３は、真状態のＥＮ信号を発生して、バイトクロックＢＹＣＫ₀が発生されるようにする。カウンタ８２のためのダウンパルスＤＮを発生するために、クロック信号ＢＹＣＫ₀が、コンポーネント８０および８１を介して送られる。コンポーネント８０は、クロック信号ＢＹＣＫ₀の立上がりエッジが発生するたびごとに「１」の状態にセットされるフリップフロップであり、コンポーネント８１は、信号ＳＡＭＰＬ上の立上がりエッジが発生した際にフリップフロップ８１が「１」の状態にあれば、１つのダウンパルスＤＮを発生する。図８において、１対の波形１００および１０１は、それぞれ、信号ＵＰおよびＳＡＭＰＬＥを示す。波形１００における各ＵＰパルスについて、２つのＳＡＭＰＬパルスが波形１０１内に発生する。このＳＡＭＰＬＥ信号における高いパルス速度によって、コンポーネント８２は発振器７８がその周波数偏差Δ₂ゆえに高速で動作している場合でさえ、フリップフロップ８１内にセットされる各「１」を確実に検知するようになる。さらに、図８において、ダウンパルスＤＮの２つの例が波形１０２ａおよび１０２ｂにより示される。波形１０２ａは、水晶発振器７８がプラスの公差Δ₁を有しかつクロック信号ＢＹＣＫ₀が通常よりも速い周波数の場合に発生する。これに対し、波形１０２ｂは、水晶発振器７８がマイナスの公差Δ₁を有し、したがってクロック信号ＢＹＣＫ₀が通常の周波数より遅い周波数を有している場合に発生する。波形１０２ａにおいて、第１の（最左）ダウンパルスＤＮは、波形１０１における第１の（最左）ＵＰパルスと同時に発生する。このようにＤＮパルスおよびＵＰパルスが同時に発生するため、カウンタ８２内のカウントＣ₀は変化しないままである。同様に、波形１０２ａ内の第２および第３のダウンパルスＤＮも波形１００内のそれぞれＵＰパルスと同時に発生する。これに対し、波形１０２ａ内の第４のＤＮパルスは、波形１００における対応のＵＰパルスもなく、単独で発生ずる。結果として、カウンタ８２内のカウントＣ₀は、「１」だけデクリメントされ、これは出力発振器７８が通常の周波数よりも速い周波数で動作していることを示す。その後、カウンタ７８内のカウントが、図示したＵＰおよびダウンＤＮパルスに応答して、Ｃ₀およびＣ₀−１の２つのカウントの間を行ったり来たりする。この動作は、図３の列３９に関連して既に説明したノーマルヘッダ／長いヘッダ率に従い多くのデータブロックの間継続する。しかしながら、最終的には、水晶発振器７８が速い周波数で動作しているので、他のダウンＤＮパルスは、対応するＵＰパルスを伴わずに発生されることになる。波形１０２ｂにおいて、最初の２つのダウンパルスＤＮは、波形１００において発生する対応のＵＰパルスと同時に発生するので、結果としてカウンタ８２内のカウントＣ₀は変更されないままである。しかしながら、その後、波形１００において、波形１０２ｂにおける対応のダウンパルスを伴わない、第３のＵＰパルスが発生する。結果として、カウンタ８３内のカウントは、「１」だけインクリメントされ、これは、水晶発振器７８が通常の周波数より遅い周波数で発振していることを示す。その後、カウンタ８２内のカウントは、図８に示すＣ₀＋１およびＣ₀のカウントの間を行ったり来たりし、この動作は、図３の列３９のノーマルヘッダ／短いヘッダ率に従い多くのデータブロックの間、発生し続ける。しかしながら、発振器７８は、遅い動作をしているので、最終的には、再びＵＰパルスが対応のダウンパルスなしに発生される状態になる。カウンタ８２からのカウント信号ＣＮＴおよびレジスタ７１から受けるバイトに応答して、制御回路８３は、ノーマルヘッダ、短いヘッダまたは長いヘッダのいずれかを図９に示すＦＩＦＯ７５内にロードする。この図は、３つの列１１０、１１１および１１２を有する表の形式で示され、列１１０は、制御回路８３によりレジスタ７１から受信されるヘッダのタイプを示し、列１１１は、カウンタ８２から制御回路８３により受信される対応のカウントを示す。これら２つの入力に基づき、制御回路８３は、列１１２に示すヘッダをＦＩＦＯ７５内にロードする。たとえば、図９の一番上の行は、ノーマルヘッダＮＨが制御回路８３によりレジスタ１から受信され、一方カウンタ８２からのカウントＣＮＴが予め定められた範囲ＰＲ内にある場合に、制御回路８３がノーマルヘッダＮＨをＦ１ＦＯ７５内にロードすることを示す。これに対して、図９の表の上から４番目の行では、ノーマルヘッダＮＨがレジスタ１から受信されかつカウントＣＮＴが予め定められた範囲よりも大きければ、制御回路８３が短いヘッダＳＨをＦＩＦＯ７５内にロードすることを示す。逆に、図９の表の上から７番目の行は、ノーマルヘッダＮＨがレジスタ１から受信されかつカウンタ８２からのカウントが予め定められた範囲ＰＲを下回る場合に、制御回路８３が長いヘッダＬＨをＦＩＦＯ７５内にロードすることを示す。図９の表からわかるとおり、制御回路８３の動作は、以下のとおり概略まとめることができる。ヘッダがレジスタ７１から受信されかつカウントＣＮＴが予め定められた範囲よりも大きければ、短いヘッダが受信されていない限り、１バイト短い対応のヘッダがＦＩＦＯ７５内に発生される。ヘッダがレジスタ７１により受信されかつカウンタ８２からのカウントが予め定められた範囲を下回る場合には、長いヘッダが受信されていないかぎり、１バイト長い対応のヘッダがＦＩＦＯ７５内に発生される。これ以外の場合すべてにおいて、レジスタ７１から受信されるヘッダは、ＦＩＦＯ７５内で複製される。制御回路８３によるこの動作については、図９に参照番号１１５ａ，１１５ｂおよび１１５ｃで示す。好ましくは、より短いまたはより長い長さのヘッダがＦＩＦＯ７５内に記憶される前に、制御回路８３は、いくつかの連続するヘッダについてカウンタ８２から受信するカウントをチェックする。たとえば、制御回路８３は、連続する２０のヘッダについてカウンタ８２から受信したカウントをチェックすることができる。その後、これらヘッダの大きな割合（たとえば７５％）についてのこのカウントが、予め定められた範囲よりも大きければ、参照番号１１５ａで示す動作をとり、これらヘッダの大きい割合（たとえば７５％）についてのカウントが、予め定められた範囲を下回っていれば、参照番号１１５ｂにより示される動作をとる。このようにして、カウンタ８３からのカウント信号ＣＮＴにおけるいかなる過渡的な変動も、送受信されるヘッダ間に不要な長さの変化をもたらすことはない。次に、図１０を参照して、受信機１５の好ましい実施例を構成する回路について説明することにする。この図１０の実施例は、いくつかの回路コンポーネントを含み、これらコンポーネントの各々について以下の表３に説明する。表３（受信機のコンポーネント）アイテム番号および説明１２０コンポーネント１２０は、シリアル入力１２０ａ，バイト幅パラレル出力１２０ｂ、およびクロック入力１２０ｃを有するシリアルイン・パラレルアウトレジスタである。入力１２０ｃで受信される各クロックパルスの立上がりエッジにおいて、１ビットが入力端子１２０ａからレジスタ１２０内へロードされ、入力１２０ａから予めロードされた残りの７ビットが１ビット位置分レジスタ１２０内でシフトされる。１２１、１２２および１２３コンポーネント１２１、１２２および１２３の各々は、１バイトレジスタである。各レジスタは、バイト幅入力、バイト幅出力およびクロック入力を有する。クロックパルスの立上がりエッジがクロック入力上で発生した時に、１バイトが各レジスタ内へロードされる。１２４コンポーネント１２４は、デュアルポート・ファーストイン・ファーストアウトメモリ（「ＦＩＦＯ」）である。メモリ１２４は、バイト幅入力ポート１２４ａ，書込制御入力１２４ｂおよびバイト幅出力ポート１２４ｃならびに読出制御入力１２４ｄを有する。パルスの立上がりエッジが入力１２４ｂ上で受信されるたびごとに、１バイトがメモリ１２４内へロードされる。メモリ１２４内にロードされるすべてのバイトは、ロードされるのと同じ順序で、メモリ内を出力ポート１２４ｃへ向かって移動する。パルスの立上がりエッジが入力１２４ｄ上に発生するたびごとに、異なるバイトが出力ポート１２４ｃへ送られる。１２５コンポーネント１２５は、バイト幅入力およびバイト幅出力を有するデスクランブラである。受信された各１バイトに対して、コンポーネント１２５は、図４の送信機１０においてコンポーネント４３が行なうスクランブル動作の逆であるデスクランブル動作を行ない、その結果がコンポーネント１２５の出力上に発生する。１２６コンポーネント１２６は、バイト幅パラレル入力１２６ａ，シリアル出力１２６ｂ，クロック入力１２６ｃおよびロード制御入力１２６ｄを有するパラレルイン・シリアルアウトレジスタである。入力１２６ｂ上のＬＤ信号が真である時に、クロックパルスの立上がりエッジが入力１２６ｃ上で発生するたびごとに１バイトがレジスタ１２６内へロードされる。このバイトは、ＬＤ信号が偽であって、クロックパルスが入力１２６ｃ上に発生するたびごとに、レジスタ１２６内で１ビット位置分だけ出力端子１２６ｂの方へシフトされる。１２７コンポーネント１２７は、入力１２７ａならびに２つの出力１２７ｂおよび１２７ｃを有する位相ロックド発振器（ＰＬＯ）である。入力１２７ａは、連続する入力データビットシリーズＳ₄を受信し、フェーズロックド発振器１２７は、この入力ビットシリーズＳ₄に対してロックオンするフェーズロックドループを内部に有する。Ｓ₄ビットシリーズに対してロックオンすることにより、発振器１２７は、入力ビットシリーズＳ₄のビットレートＢＲ₄とほとんど同じビットレートで発振するクロック信号ＣＫ_iを出力１２７ｂ上に発生することができる。発振器１２７はまた、ヘッダの各々において発生するコードＣ₁Ｃ₂Ｃ₃をサーチし、そのコードに同期しかつビットクロックＣＫ_iの８サイクルごとに一度発生する、バイトクロックＢＹＣＫ_iを出力１２７ｃ上に発生する。１２８コンポーネント１２８は、入力１２８ａおよび出力１２８ｂを有する電圧制御発振器（ＶＣＯ）である。入力１２８ａは、アナログ制御電圧Ｖ₀を受信し、これに応答して、発振器１２８が出力１２８ｂ上にクロックＣＫ₀を発生する。アナログ制御電圧の大きさが増大すると、クロックＣＫ₀の周波数が増大し、その逆もまた同様である。１２９コンポーネント１２９は、２つの入力１２９ａおよび１２９ｂならびに２つの出力１２９ｃおよび１２９ｄを有するパルス発生器である。入力１２９ａは、クロック信号ＣＫ₀を受けかつ入力１２９ｂはイネーブル制御信号ＥＮを受ける。ＥＮ信号が偽の場合、出力１２９ｃおよび１２９ｄは、定数「０」にある。ＥＮ信号が真である場合、出力１２９ｃは、クロック信号ＣＫ₀の周波数の８分の１で発生するダウンパルスＤＮを発生する。各パルスＤＮは、クロックＣＫ₀の１サイクル間継続し、クロックＣＫ₀の次のサイクルの間、ロードパルスＬＤが出力１２９ｄ上で発生される。１３０コンポーネント１３０は、２つの入力１３０ａおよび１３０ｂ、ならびに１つの出力１３０ｃを有するカウンタである。ＵＰパルスが入力１３０ａ上で受信されるたびごとに、カウンタ１３０は、１だけカウントアップし、かつＤＯＷＮパルスが入力１３０ｂ上で受信されるたびごとに、カウンタ１３０は１だけカウントダウンする。出力１３０ｃは、このアップおよびダウンカウントの最終的な結果を信号ＣＮＴとして付与する。また、０のカウントを過ぎかつ最大カウントを過ぎてカウントＣＮＴがロールオーバーしないようにする論理回路系をカウンタ１３０内に組込む。１３１コンポーネント１３１は、それぞれ、カウンタ１３０からのカウント信号ＣＮＴおよび制御信号ＨＤＲを受信する、２つの入力１３１ａおよび１３１ｂを有するカウントアナライザである。これら２つの入力信号に応答して、コンポーネント１３１は、スピードアップパルスＳＵＰおよびスローダウンパルスＳＤＮを出力１３１ｃ上に発生し、これらパルスそれぞによってＶＣＯ１２８用のアナログ制御電圧Ｖ_Cが増減する。パルスＳＵＰまたはＳＤＮが発生されていないとき、出力１３１ｃは、ほとんど開路に近い高インピーダンス状態にある。１３２コンポーネント１３２は、スビードアップパルスＳＵＰおよびスローダウンパルスＳＤＮを受ける入力を有するローパスフィルタであり、がつこれらパルスをフィルタ処理してＶＣＯ１２８用のアナログ制御電圧Ｖ_Cを発生する。１３３および１３４コンポーネント１３３は、デジタルインバータであり、かつコンポーネント１３４は２入力デジタルＡＮＤゲートである。これら２つのコンポーネントは、ともにカウンタ１３０およびＦＩＦＯ１２４用のＵＰパルスを発生する。制御信号ＨＤＲが真の場合、インバータ１３３は、クロックＢＹＣＫ_iがＡＮＤゲート１３４を通過しないようにし、結果としてＵＰパルスが一定の「０」になるようにする。制御信号ＨＤＲが偽の場合、クロックＢＹＣＫ_iは、ＡＮＤゲート１３３を通過して、ＵＰパルスを発生する。１３５コンポーネント１３５は、２つの入力１３５ａおよび１３５ｂならびに２つの出力１３５ｃおよび１３５ｄを有するシーケンシャル制御回路である。入力１３５ａは、レジスタ１２１内に保持される各バイトを受け、かつ入力１３５ｂは、フェーズロックド発振器１２７からのバイトクロックＢＹＣＫ_iを受信する。これら２つの入力に応答して、制御回路１３５は、出力１３５ｃ上にＨＤＲ信号を発生する。制御信号ＨＤＲは、ヘッダの第１のバイトがレジスタ１２３内にあるときに真となり、かつデータブロックの第１のバイトがレジスタ１２３内にある場合に偽になる。レジスタ１２１から受信するバイトを検査して、ヘッダの開始を示す予め定められたコードＣ₁Ｃ₂Ｃ₃を検出しかつこのコードに続く次のバイトを調べることによってヘッダの長さを決定することにより制御信号ＨＤＲが、制御回路１３５内で発生される。制御回路１３５も、出力１３５ｄ上においてイネーブル信号ＥＮを発生する。ＥＮ信号が偽の場合、パルス発生器１２９はダウンパルスＤＮを発生せず、かつ結果としてＦＩＦＯ１２４からはバイトは移動しない。制御回路１３５は、まずＦＩＦＯ１２４を途中までいっぱいにする、偽状態のＥＮ信号を発生する。その後、制御回路１３５は、常に、ＥＮ制御信号を真の状態で発生する。受信機１５内のコンポーネント１２０から１３５のすべてが図１０に示すとおり相互に結合されており、これらのコンポーネントがどのように相互に作用するかについて次に説明することにする。入力端子１５ａから、ビットシリーズＳ₄ は、一度に１ビットずつレジスタ１２０の方へ移動し、そこからそれらビットはレジスタ１２１、１２２および１２３を介して一度に１バイトずつ転送される。レジスタ１２１内にロードされる各バイトを、シーケンシャル制御回路１３５により調べることにより、ヘッダが受信されているかどうかを決定する。レジスタ１２３が、ヘッダの第１のバイトを保持している間、制御回路１３５は、出力１３５ｃ上に真の状態であるＨＤＲ信号を発生し、この状態が、レジスタ１２３がデータブロックの第１のバイトを保持するまで維持される。ＨＤＲ信号が真であれば、コンポーネント１３３および１３４は、ＵＰパルスが発生しないようにし、その結果入力ビットシリーズＳ₄におけるヘッダバイトがＦＩＦＯ１２４内にロードされない。逆に、ＨＤＲ信号が偽状態にある場合、バイトクロックＢＹＣＫ_iの各パルスがＡＮＤゲート１３４を通って対応のＵＰパルスを発生する。各ＵＰパルスは、レジスタ１２３からの１データバイトをＦＩＦＯ１２４内にロードし、かつカウンタ１３０内のカウントＣＮＴを１だけインクリメントする。パルス発生器１２９からの各ダウンパルスＤＮに応答して、新たなデータバイトがＦＩＦＯ１２４内で出力ポート１２４ｃへ転送され、コンポーネント１２５によりデスクランブルされ、さらに、カウンタ１３０からのカウントＣＮＴは、１だけデクリメントされる。その後、パルス発生器１２９からの各ロードパルスＬＤに応答して、データ１バイトがデスクランブラ１２５からパラレルイン・シリアルアウトレジスタ１２５内へ転送される。このバイトは、ビットごとに出力端子１５ｂの方向へシフトされる。カウンタ１３０からは、カウント信号ＣＮＴがこのカウントが予め定められた範囲であるがどうかをチェックするカウントアナライザ１３１へ送られる。最大カウントＣＮＴが大きく、予め定められた範囲を出る場合には、カウントアナライザ１３１は、スピードアップパルスＳＵＰを出力１３１ｃ上に発生して、ＶＣＯ１２８用のアナログ制御電圧Ｖ_Cがわずかに増大するようにする。逆に、最終カウントＣＮＴが予め定められた範囲を下回る場合に、カウントアナライザ１３１がスローダウンパルスＳＤＮを出力１３１ｃ上に発生して、ＶＣＯ用アナログ制御電圧Ｖ_Cがわずかに減少するようにする。ＶＣＯ１２８からのクロック信号ＣＫ₀は、アナログ制御電圧Ｖ_Cが増大するにつれて周波数が増大し、その逆もまた同様である。クロック信号ＣＫ₀の周波数をわずかに増大させることによって、パルス発生器１２９によりいくつか多いダウンパルスＤＮが発生し、こうして、カウンタ１３１からの最大カウントはゆっくり減少する。逆に、クロック信号ＣＫ₀の周波数をわずかに減少させることにより、パルス発生器１２９からいくつか少ないパルスＤＮが発生し、こうしてカウンタ１３０からの最小カウントがゆっくり増大する。図１１は、図１０の受信機の、上に述べた動作を説明するタイミング図である。同図において、波形１４０は、レジスタ１２１の内容を示し、波形１４１は、ＦＩＦＯ１２４からの出力を示し、かつ波形１４２は、カウンタ１３０からのカウントＣＮＴを示す。まず、図１１において、レジスタ１２１は、ノーマルヘッダＮＨ、続いてデータブロックＤＢを受け、その後レジスタ１２１は、長いヘッダＬＨ、それに続いてデータブロックＤＢを受け、かつその後レジスタ１２１は、ノーマルヘッダＮＨ、それに続くデータブロックＤＢを受ける。制御回路１３５の動作により、データブロックのすべてがＦＩＦＯ１２４内にロードされるがヘッダはいずれもロードされない。結果として、波形１４１により示すＦＩＦＯ出力においてデータブロックのみが発生する。ヘッダが受信されている期間において、カウンタ１３０は、ＵＰパルスは受けないが、ＤＮパルスは受ける。こうして、ヘッダが受信されている間、カウンタ１３０はカウントダウンし、これは１４３ａから１４３ｄの間隔の間波形１４２に発生する。時間間隔１４３ａ，１３４ｃおよび１４３ｄの各々が、５バイト長のノーマルヘッダＮＨの受信に対応し、結果として、これらの間隔の間、カウンタ１３０が５回デクリメントされる。これに対して、間隔１４３ｂは６バイト長である長いヘッダの受信に対応し、その結果、間隔１４３ｂの間、カウンタ１３０は６回デクリメントされる。間隔１４３ａから１４３ｄの間、データブロックＤＢのバイトは、ＦＩＦＯ１２４内にロードされかつそこから転送される。こうして、間隔１４３ａから１４３ｄの間、カウンタ１３０のインクリメントおよびデクリメント双方が行われる。しかしながら、コンポーネント１２８から１３２の動作により、データバイトがＦＩＦＯ１２４から転送される速度は、データバイトがＦＩＦＯにロードされる速度よりも遅い。したがって、間隔１４３ａから１３４ｄの間、カウンタ１３０におけるカウントＣＮＴは緩やかに増大する。この増大は、間隔１４３ａから１４３ｄの間に発生するカウントの減少と合わせて、カウントの波形１４２に鋸状の形状を与える。図１１の鋸状の波形１４２がらわかるように、ＣＮＴ信号は、ヘッダの受信がちょうど開始されるときに最大値となり、かつＣＮＴ信号はデータブロックの受信が開始されるちょうどそのときに最小値になる。結果として、最大カウント信号は、ヘッダ信号ＨＤＲが偽から真にスイッチされるときにカウントＣＮＴをサンプリングすることによってカウントアナライザ１３１内において検知され、かつ最小カウント信号は、ヘッダ信号ＨＤＲが真から偽へ切換わるときにカウントＣＮＴをサンプリングすることによって検知される。カウントアナライザ１３１により検知される最小カウントが、予め定められた範囲ＰＲを下回るものであれば、カウントアナライザ１３１は、スローダウンパルスＳＤＮを発生して、電圧制御発振器１２８からのクロック信号ＣＫ₀の周波数が毎秒数サイクルだけ減少するようにする。このようにわずかに周波数を減少させることにより、最小カウントはゆっくり上昇することになり、数十データブロックＤＢがＦＩＦＯ１２４を通過した後、最小カウントは再び予め定められた範囲ＰＲ内に戻ってくることになる。このような最小カウントのゆっくりした増大について、参照番号１５０で図１１に示す。同様に、カウントアナライザ１３１により検知される最大カウントが、予め定められた範囲ＰＲより大きい場合、カウントアナライザ１３１は、スピードアップパルスＳＵＰを発生することにより応答し、ＶＣＯからのクロック信号ＣＫ₀ の周波数が毎秒数サイクルだけ増大するようにする。その結果、最大カウントはゆっくり減少し、数十データブロックＤＢがＦＩＦＯを通過した後、最大カウントは再び予め定められた範囲内にもどってくる。上記から、ＶＣＯ１２８、パルス発生器１２９、カウンタ１３０、カウントアナライザ１３１およびローパスフィルタ１３２が合わせてクローズトループフィードバック回路を構成していることがわかる。このループは、カウンタ１３０からのカウントＣＮＴが予め定められた範囲ＰＲ内にとどまるように、クロック信号ＣＫ₀の周波数を自動的に選択する。結果として、出力ビットシリーズＳ_Rは、入力ビットシリーズＳ₄からヘッダが取除かれていたとしても連続したものになる。さらに，クローズドループフィードバック回路１２８から１３２は、実質的に一定の平均値Ｎ_Aを有する、鋸状波形としてカウントＣＮＴ維持する。その結果、クロック信号ＣＫ₀のビットレートは一定となりかつ送信機１０の入力に発生する、元のビットシリーズＳ_iのビットレートと自動的に一致する。こうして、受信機１５からの出力ビットシリーズＳ_Rは、送信機１０への入力ビットシリーズＳ_iを実質的に２倍にしたものになる。最初のスタートアップの間、ＶＣＯ１２８からのクロックＣＫ₀が実質的に一定の周波数に安定するまで、数百のバイトがＦＩＦＯ１２４を通過し得る点を指摘しておく。これは、スピードアップパルスＳＵＰおよびスローダウンパルスＳＤＮが、クロックＣＫ₀の周波数に小さな変化しか与えないので、ジッタが最小化されているためである。好ましくは、ＳＵＰおよびＳＤＮパルスは、１００万個につき１００個の合計調整範囲で、１０億個につき５００個未満のインクリメントでクロックＣＫ₀の周波数を変化させる。ゆっくりと変化するこのクロックＣＫ₀が最終的には適切な一定の周波数に確実に到達するようにするために、カウンタ１３０は、カウントＣＮＴがロールオーバーしないようにする論理回路構成を組込む。カウントＣＮＴがゼロを超えるまでロールされると、スローダウンパルスＳＤＮはスピードアップパルスＳＵＰに切換わり、カウントＣＮＴが最大カウントを超えるまでロールされると、スピードアップパルスＳＵＰはスローダウンパルスＳＤＮに切換わることとなる。以上に、この発明の１つの好ましい実施例を詳細に説明した。しかしながら、さらに、この発明の本質および精神から離れることなくこの好ましい実施例の詳細に多くの変更および修正を加えてもよく、これらの変形例のうちのいくつかを以下に説明する。１つの変形例が図１２に示され、ここでは、送信機１０の入力端子１０ａ上に発生するデータビットの、連続した入力シリーズＳ_iは、音声のデジタルサンプルを含む。音声のこれらのデジタルサンプルはマイクロホン１５０、サンプルホールド回路１５１およびアナログデジタル変換器１５２によって発生し、これらは図１２に示されるように互いに直列接続される。別の変形例として、送信機１０の入力端子１０ａ上に発生するデータビットの、連続した入力シリーズＳ_iは、連続したビデオフレームのピクセルを含む。これらのピクセルは、カメラ１６０、サンプルホールド回路１６１およびアナログデジタル変換器１６２によって発生され、これらは図１３に示されるように互いに直列接続される。別の変形例として、送信機１０、リピータ１１から１４および受信機１５に相互接続されるビットシリアル通信チャネル２０から２４は、光チャネル、ワイヤレスチャネルまたは電気チャネルであってもよい。図１４において、図示されたチャネルは電圧−光変換器１７０と、光ファイバ１７１と、光−電圧変換器１７２とを含み、これらは直列接続される。図１５において、図示されたチャネルは、変調器１６０と、送信アンテナ１８１と、（空気または空間などによる）ワイヤレス通信媒体１８２と、受信アンテナ１８２と、復調器１８３とを含み、これらはすべて直列接続される。図１６において、図示されたチャネルは同軸ケーブル１９０を含む。別の変形例として、送信機１０は、ビットパラレル態様で同時に発生するビットの多数の入力シリーズを含む、データビットの連続ストリームを受信するように変更されてもよく、受信機１５もまた、出力ストリームにおける、受信機からのこれらの同じビットシリーズを複製するように変更されてもよい。以下に、この変形例を図１７および図１８に関連して説明する。図１７は、図４に示される送信機の変形である送信機の入力部分を示す。図１７の送信機では、データビットの、連続した入力シリーズＳ_iがここでもまた入力端子１０ａ上に受信され、同時に、データビットの、連続した別の入力シリーズＳ_i’が別の入力端子１０ａ’上に受信される。入力ビットシリーズＳ_iは、４ビット幅の直並列レジスタ４０ａ’によって４ビットのグループに分けられる。同時に、ビットシリーズＳ_i’も類似したレジスタ４０ｂ’によって４ビットのグループに分けられる。４ビットの２つのグループの各々はレジスタ４０ａ’および４０ｂ’から並列にレジスタ４１にロードされ、ここで１バイトをなす。レジスタ４１のこのロードは、フェーズロックド発振器４６によって発生する入力ビットクロックＣＫ_i の４サイクルごとに行なわれる。新しいバイトがレジスタ４１にロードされるたびに、先のバイトがＦＩＦＯ４２にロードされ、カウンタ４８が１だけインクリメントされる。図１７の送信機にあろ残りのすべての回路構成は図４の送信機にあるコンポーネント４３、４４、４５、４９、５０、５１、５２および５３と同じである。同様に、図１８は、図１０の受信機の変形である受信機の出力部分を示す。図１８の受信機では、図１０の受信機のＦＩＦＯ１２４にコンポーネント１２０、１２１、１２２、１２３、１２７、１３３、１３４および１３５によってバイトがロードされるのと同じ態様で、ＦＩＦＯ１２４にバイトがロードされる。したがって、図１８の受信機のデスクランブラー１２５の出力からの各バイトは、各々が４ビットを有する２つのグループに分けられる。一方の４ビットグループは４ビット幅の並列入力直列出力レジスタ１２６ａ’にロードされ、他方の４ビットグループは同時に類似したレジスタ１２６ｂ’にロードされる。レジスタ１２６ａ’および１２６ｂ’のロードは、ＶＣＯ１２８によって発生する出力ビットクロックＣＫ₀の４サイクルごとに行なわれる。これは、パルスジェネレータ回路１２９’がビットクロックＣＫ₀の４サイクルごとにダウンパルスＤＮおよびロードパルスＬＤを発生するからである。レジスタ１２６ａ’にロードされたビットはすべてビットごとに出力端子１５ｂにシフトされ、ここでそれらはビットシリーズＳ_Rをなす。同時に、レジスタ１２６ｂ’にロードされたビットはすべてビットごとに別の出力端子１５ｂ’にシフトされ、出力ビットシリーズＳ_R’をなす。本質的にビットシリーズＳ_Rは、図１７の受信機への入力として発生する、ビットの入力シリーズＳ_iを複製し、ビットシリーズＳ_R’は本質的に、図１７の送信機への別の同時の入力として発生するビットシリーズＳ_i’を複製する。別の変形例として、送信機１０およびリピータ１１−１４から送られたヘッダの各々は、すぐ後のデータブロックに発生するバイト数を示すフィールドを含むように変更されてもよい。この変形の一例は図１９に示され、ここではノーマルヘッダＮＨは４バイトの数Ｎ₁Ｎ₂Ｎ₃Ｎ₄を含み、これはすぐ後のデータブロックＤＥのバイトの合計数に等しい。この変形例の場合、データブロックにあるバイト数はデータブロックによって異なってもよい。図１９のこの変形を実現するために、図４の送信機は、逐次制御回路５３からマルチプレクサ４４に送られるヘッダバイトＨＢの部分として数Ｎ₁Ｎ₂Ｎ₃Ｎ₄を発生し、この数はさらにＤＢカウンタ５１にロードされる。その後、図６の各リピータ内で、数Ｎ₁Ｎ₂Ｎ₃Ｎ₄がレジスタ７１から逐次制御回路８３を介してマルチプレクサ７４まで送られ、回路８３はＮ₁Ｎ₂Ｎ₃Ｎ₄バイトの後のデータブロックがＦＩＦＯ７５にいくようにする。その後、図１０の受信機内で、数Ｎ₁Ｎ₂Ｎ₃ Ｎ₄がレジスタ１２１から逐次制御回路１３５に送られ、その数に応答して、逐次制御回路１３５はＮ₁Ｎ₂Ｎ₃Ｎ₄バイトの合計に関する偽の状態のＨＤＲ信号を発生する。別の変形例として、ノーマルヘッダＮＨおよび長いヘッダＬＨにあるダミービット数はそれぞれ任意の数Ｈおよび２Ｈであってもよく、Ｈは好ましくは１から６４までの整数である。この変形例は図２０に示され、ここでは四角の各々は８ビットのバイトではなくＸビットのグループを表わす。したがって、ノーマルヘッダＮＨはＸ個のダミービットを含み、長いヘッダＬＨは２Ｘ個のダミービットを含み、制御コードＣ₁Ｃ₂Ｃ₃はＸビットの３つのグループであり、データブロックＤＢは各々がＸビットを含むいくつかの連続したグループである。図４の送信機においてこの変形を実現するために、コンポーネント４０から４５のすべてが１バイト幅ではなくＸビット幅に変更され、カウンタ４７はＸカウンタによる除算器となり、パルスジェネレータ５０はクロックＣＫ₀のＸサイクルごとにＬＤパルスおよびＢＹＣＫ₀パルスを発生する。同様に図６のリピータにおいてこの変形を実現するために、コンポーネント７０から７６のすべてが１バイト幅ではなくＸビット幅に変更され、フェーズロックドループ７７はビットクロックＢＹＣＫ_iのＸサイクルごとにクロックＢＹＣＫ_iを発生し、パルスジェネレータ７９はクロックＣＫ₀のＸサイクルごとにＬＤパルスおよびＢＹＣＫ₀パルスを発生する。同様に図１０の受信機においてこの変形を実現するために、コンポーネント１２０から１２６のすべてが１バイト幅ではなくＸビット幅に変更され、フェーズロックド発信機１２７はクロックＣＫ_iのＸサイクルごとにＢＹＣＫ_iパルスを発生し、パルスジェネレータ１２９はクロックＣＫ₀のＸサイクルごとにＬＤパルスおよびＤＮパルスを発生する。別の変形例として、送信機１０、リピータ１１から１４および受信機１５に含まれる二重ポートＦＩＦＯは実際にはいかなる所望の記憶容量を有してもよい。しかしながら、送信機、リピータおよび受信機のカウントＣＮＴが予め定められた範囲内に保たれる態様により、大きな記憶容量を有するＦＩＦＯは必要なく、これに応じてＦＩＦＯのコストが低減する。したがって、送信機、リピータおよび受信機内のＦＩＦＯは好ましくは６４バイト未満の記憶容量を有する。別の変形例として、図１のデータ処理システムは、チャネル２０から２４のうちの１つに結合された入力端子１５ａを各々が有する、多数の受信機１５を含むように変形することができる。このようなシステムでは、これらの受信機のすべてが、前述の図１０の受信機１５と同じ態様で、それらの出力端子１５ｂ上にデータビットの送信機入力シリーズＳ_iを再度発生することができる。これに代えて、送信機１０およびリピータ１１−１４から送られるヘッダを、ずぐ後のデータブロックが受信機のうちの特定のものだけによって受けられることを示すフィールドを含むように変更されてもよく、この変形例は図２１に示される。ここではヘッダの各々はフィールド「Ｒ」を含み、これはすぐ後のデータブロックＤＢを受ける特定的な１つの受信機を特定する。この変形を実現するために、図１０の受信機は、各ヘッダのフィールドＲがレジスタ１２１に保持されるときにそれを逐次制御回路１３５が検査するように変更される。受信機に割当てられた特定的な数とそのフィールドＲが整合すれば、制御回路１３５は偽の状態のヘッダ信号ＨＤＲを発生し、すぐ後のデータブロックＤＢをＦＩＦＯ１２４に送る。そうでなく整合していなければ、逐次制御回路１３５はヘッダ信号ＨＤＲを真の状態に保ち、すぐ後のデータブロックＤＢはレジスタ１２３を通過する。不規則な対応でデータがＦＩＦＯ１２４にロードされてもよいように、そのＦＩＦＯの記憶容量および予め定められた範囲ＰＲを６４バイトより大きくなるように増加する必要がある。別の変形例として、送信機１０およびリピータ１１−１４から送られるヘッダを、さまざまな受信機によって受信される各データブロックのいくつかの部分を特定するフィールドを含むように変形してもよい。この変形の一例を図２２に示す。ここでは、フィールドＳ₁Ｓ₁Ｓ₁は、受信機Ｒ₁がその受信動作を開始する、すぐ後のデータブロックのバイト数を特定し、フィールドＥ₁Ｅ₁Ｅ₁は、受信機Ｒ₁がその受信動作を終了するデータブロックのバイト数を特定する。同様に、フィールドＳ₂Ｓ₂Ｓ₂は、受信機Ｒ₂がその受信動作を開始する、すぐ後のデータブロックＤＢのバイト数を特定し、フィールドＥ₂Ｅ₂Ｅ₂は、受信機Ｒ₂がその受信動作を終了するデータブロックのバイト数を特定する。この変形を実現するために、図１０の受信機は、ヘッダキャラクタがレジスタ１２１に保持されるときに逐次制御ファイル１３５によってモニタリングされるように、変更することができる。ヘッダフィールドＲ₁と受信機に割当てられた数とが整合している場合、逐次制御回路１３５は偽の状態のヘッダ信号ＨＤＲを発生し、すぐ後のデータブロックＤＢのキャラクタ＃Ｓ₁Ｓ₁Ｓ₁から＃Ｅ₁Ｅ₁Ｅ₁ までがレジスタ１２３に保持される。同様に、逐次制御回路１３５が、ヘッダフィールドＲ₂と受信機に割当てられた数とが整合していることを認識すれば、逐次制御回路１３５は偽の状態のヘッダ信号ＨＤＲを発生し、キャラクタ＃Ｓ₂ Ｓ₂Ｓ₂から＃Ｅ₂Ｅ₂Ｅ₂までがレジスタ１２３に保持される。ここでもまた、データがＦＩＦＯ１２４に不規則な態様でロードされてもよいように、そのＦＩＦＯの記憶容量および予め定められた範囲ＰＲを６４バイトを超える大きさまで拡大する必要がある。上記の図２１および図２２の２つの変形例の場合、図１０の受信機からの、ビットの出力シリーズＳ_Rは依然として連続しており、ビットレートＢＲ_Rは依然として実質的に一定である。これは、図１０の受信機におけるコンポーネント１２８から１３２によって形成される閉ループフィードバック制御回路の動作の結果である。しかしながら、受信機出力ビットレートＢＲ_Rは送信機入力ビットレートＢＲ_iにはもはや等しくない。その代わり、ビットレートＢＲ_Rは、カウンタ１３０からのカウントＣＮＫを予め定められた範囲ＰＲ内に保つ特定的な１つの一定のレートに等しいだろう。別の変形例として、図１のデジタル通信システムは、任意の数のリピータが送信機１０と受信機１５とを直列接続するように変形することができる。これに代えて、図１のデジタル通信システムは、リピータを介在させずに送信機１０を受信機１５に直接接続するように変更することができる。別の変形例として、送信機１０内の独立した発振器４９およびリピータ１１− １４内の独立した発振器７８は水晶発振器でなくてもよい。その代わりに、これらの発振器４９および７８は、それぞれ送信機および受信機にあるフェーズロックド発信機４６および７７から独立して、非常に安定したクロック信号を発生するいかなる発振器であってもよい。たとえば、発振器４９および７８はセシウム原子時計またはセラミック共振器であってもよい。別の変形例として、それぞれ図４の送信機、図６のリピータおよび図１０の受信機にある逐次制御回路５３、８３および１３５は、専用逐次状態マシンまたはプログラマブルマイクロプロセッサとして実現されてもよい。したがって、例示の好ましい実施例の詳細にはこのような多くの変形を行なうことができるため、この発明がこれらの詳細に限定されるのではなく、添付のクレームによって規定されることを理解されたい。

【手続補正書】【提出日】平成１０年１２月３日（１９９８．１２．３）【補正内容】（１）明細書第２頁第２０行に下記の文章を挿入する。記先行技術において、デジタル通信システムでの累積ジッタの問題には、キャントニ（Cantoni）他が国際特許出願ＷＯ８８／０７３００（以下、キャントニ）において、コリンズ（Collins）他が米国特許第４，２７０，２０３号（以下、コリンズ）において取り組んでいる。キャントニおよびコリンズはともに、システムにおける各リピータがジッタの累積を避けるために入力ビットレートとは独立した出力ビットレートで送信を行ない、各リピータが異なったビットレートを補償するために可変長のフィールドを用いるタイプの通信システムを開示している。しかしながら、キャントニおよびコリンズの両方において、累積ジッタを避けるために開示される回路の構造がいくつかの欠点を有する。これらの回路はキャントニの図３とコリンズの図５とに示される。たとえば、キャントニの図３の回路では、並行して動作する２つの別個の入力と２つの別個の出力とを有さなくてはならないメモリ１８が必要とされる。図３に示されるように、一方の出力がデータ信号ＤＸを伝え、他方の出力がフレームマーカＦＭＸを伝える。このようにメモリ１８において２つの並列の入力および出力が必要となるのは、データ出力ＤＸと並行して生じるフレームマーカ出力ＦＭＸなしでは、スタッフ制御フィールドＳＣを変化させるスタッフ制御ブロック２８が動作しないためである。信号ＤＸおよびＦＭＸがメモリ１８からパイプライン２４を介してスタッフ制御ブロック２８へと並行して送られるのをともに示す図３および図６を参照されたい。対照的に、本発明の独立クレームでは、記載される回路が、各メモリが単一入力、単一出力メモリであるために、２つの信号が並行して送られえないメモリを含んでいる。別の例として、キャントニの図３の回路では、入力端子から受取られるスタッフ制御フィールドＳＣおよびスタッフフィールドＳＦへのすべての変化がメモリ１８に従う論理回路によって生じる。これらの論理回路は、スタッフ制御ブロック２８と、スタッフ制御ブロック２８からの制御信号Ｆ０およびＦ１に応答する読出ポインタ２０とを含む。対照的に、本発明の独立クレームでは、入力ヘッダへのすべての変化はメモリに先行するデジタル論理回路によってもたらされ、その変化された入力ヘッダは出力ヘッダとしての変更なしで送信のためにメモリ内に記憶される。同様に、コリンズにおいて、図５のエラスティックストアメモリ１８が入力端子からの可変長フィールドを記憶し、これらのフィールドがメモリに従うデジタル論理回路によって変更される。このように、この構造もまた本発明の独立クレームに記載されるものとは逆である。（２）請求の範囲を別紙のとおり補正する。請求の範囲１．通信システムであって、前記通信システムは、入力ビットレートからは独立した出力ビットレートで送信を行ない、ジッタの累積を回避し、かつ可変長フィールドを使用して、種々のビットレートを補償するようにするタイプのものであり、前記通信システムは、送信機（１０）を備え、前記送信機は、ある送信機入力ビットレーート（ＢＲ_i ）においてデータビット（Ｓ_i）の連続入力ストリームのみを受信する入力ポート（１０ａ）と、前記入力ポートに結合され、前記データビット（Ｓ_i）の入力ストリームのみを一時的に記憶する単一入力−単一出力送信機メモリ（４２）と、前記送信機メモリ（４２）と出力端子（１０ｂ）との間に結合された送信機デジタル論理回路（４３，４４，５３，４５）とを有し、前記送信機デジタル論理回路は、隔てられたビットシリアルデータブロックにおいて前記記憶されたデータビットを同時に送信し、前記隔てられたビットシリアルデータブロック（ＤＢ）は、可変長さを有しかつ前記データブロック間のスペースを埋めるそれぞれのビットシリアルヘッダ（ＮＨ，ＬＨ，ＳＨ）を有し、前記通信システムはさらに受信機（１５）を備え、前記受信機は、前記送信機に結合され、前記隔てられたデータブロックとそれらの間のスペースを埋めるすべての前記ヘッダとを受信する入力端子（１５ａ）を有し、前記受信機はさらに受信機デジタル論理回路（１２０−１２３，１３５）を含み、前記受信機デジタル論理回路の後には単一入力−単一出力受信機メモリ（１２４）が置かれ、前記受信機デジタル論理回路および前記単一入力−単一出力受信機メモリは、前記入力端子（１５ａ）と出力ポート（１５ｂ）との間に直列に結合され、前記受信機デジタル論理回路は制御信号（ＵＰ，ＨＤＲ）を発生し、前記制御信号は、前記受信機メモリに、前記受信されたデータブロックにある選択されたビットだけを記憶し、前記ヘッダからのビットは記憶せず、前記受信機は、前記受信機メモリ（１２４）に結合された閉ループフィードバック制御回路（１２８−１３２）をさらに含み、前記閉ループフィードバック制御回路は、実質的に一定である受信機出力ビットレートを選択し、かつ前記実質的に一定の出力ビットレートにおいて、前記受信機メモリ（１２４）からの前記記憶されたデータビットを連続ビットストリーム（Ｓ_Rおよび１４１）として前記出力ポート（１５ｂ）上に読出し、それにより前記受信機メモリのビット数が、前記送信機入力ビットレートにかかわらず、予め定められた範囲内に入るようにすることを特徴とする、システム。２．前記送信機（１０）が、クロック信号を発生する発信器（４９）を含み、前記クロック信号は、前記送信機入力ビットレートからは独立し、前記クロック信号によって前記データブロックおよび前記ヘッダが送信される、請求項１に記載のシステム。３．前記送信機（１０）が、リピータ（１１）を介して前記受信機（１５）に結合され、前記リピータは、あるリピータ入力ビットレートで前記データブロックとヘッダとを受信し、かつ、前記リピータ入力ビットレートとは異なり独立したリピータ出力ビットレートで、時々変形されたヘッダを備えた前記データブロックを同時に再度送信する、請求項２に記載のシステム。４．前記リピータが、受信する（６０）ヘッダに対して時々ビットの増減を行なうことにより、前記変形されたヘッダを発生する、請求項３に記載のシステム。５．前記可変長さのヘッダ（ＮＨ，ＬＨ，ＳＨ）がＮまたはＮ＋ＸまたはＮ−Ｘビットの長さであり、ＮおよびＸは整数である、請求項４に記載のシステム。６．前記受信機（１５）の閉ループフィードバック制御回路がカウンタ回路（１３０）をさらに含み、前記カウンタ回路は前記受信機メモリ（１２４）に結合され、前記受信機メモリに書込まれたデータビット数から前記受信機メモリから読出されたデータビット数を減じたものを表わすカウント（ＣＮＴ）を発生し、前記閉ループフィードバック制御回路はさらに可変周波数発振器（１２８）を含み、前記可変周波数発振器は、前記カウンタ回路から前記受信機メモリに結合され、前記カウントが前記予め定められた範囲内に入るように前記受信機出力ビットレートを選択する、請求項１に記載のシステム。７．前記可変周波数発振器がクロック信号を発生し、前記クロック信号は、前記カウントが前記予め定められた範囲未満まで下がる場合には低い周波数で、かつ前記カウントが前記予め定められた範囲を超えるまで増加する場合には高い周波数で、前記記憶されたデータビットを前記受信機メモリから読出す、請求項６に記載のシステム。８．前記可変周波数発振器が、１０億個につき５００個未満のインクリメントで前記クロック信号の周波数を増減する、請求項７に記載のシステム。９．前記カウンタ回路が、下限に到達するとカウントダウンを停止し、上限に到達するとカウントアップを停止する、請求項８に記載のシステム。１０．前記送信機入力ポートが、ビットシリアル態様でその上に前記データビットの入力ストリームが受信される単一入力端子（１０ａ）であり、前記受信機出力ポートが、ビットシリアル態様でその上に前記データビットの出力ストリームが発生する単一出力端子（１５ｂ）である、請求項１に記載のシステム。１１．前記送信機入力ポートが、ビットパラレル態様でその上に前記データビットの入力ストリームが受信される多数の入力端子（１０ａ＋１０ａ’）を有し、前記受信機出力ポートが、ビットパラレル態様でその上に前記データビットの出力ストリームが発生する多数の出力端子（１５ｂおよび１５ｂ’）を有する、請求項１に記載のシステム。１２．前記送信機入力ポート上の前記データビットが、連続した音声（１５０，１５１，１５２）のデジタルサンプルである、請求項１に記載のシステム。１３．前記送信機入力ポート上の前記データビットが、連続したビデオフレーム（１６０，１６１，１６２）のピクセルである、請求項１に記載のシステム。１４．前記送信機が、光ファイバチャネル（１７１）を介して前記受信機に結合される、請求項１に記載のシステム。１５．前記送信機が、同軸ケーブルチャネル（１９０）を介して前記受信機に結合される、請求項１に記載のシステム。１６．前記送信機が、ワイヤレスチャネル（１８２）を介して前記受信機に結合される、請求項１に記載のシステム。１７．前記受信機が、前記データブロックのすべてにある前記データビットのすべてから前記データビットの出力ストリームを発生し、前記閉ループフィードバック制御回路は、前記受信機出力ビットレートが前記送信機入力ビットレートに強制的に等しくなるようにする、請求項１に記載のシステム。１８．前記受信機が、前記データブロックのうちの選択されたものにある前記データビットのすべてから前記データビットの出力ストリームを発生する、請求項１に記載のシステム。１９．前記受信機が、前記データブロックのすべてにある前記データビットのうちの選択された部分から前記データビットの出力ストリームを発生する、請求項１に記載のシステム。２０．電子送信機（１０）であって、前記電子送信機は、入力ビットレートからは独立した出力ビットレートで送信を行ない、ジッタの累積を回避し、かつ可変長フィールドを使用して、種々のビットレートを補償するようにするタイプのものであり、前記送信機は、入力ポート（１０ａ）を備え、前記入力ポート上には、ある送信機入力ビットレート（ＢＲ_i）でデータビット（Ｓ_i）の連続入力ストリームのみが受信され、前記電子送信機はさらに前記データビット（Ｓ_i）の入力ストリームのみを一時的に記憶する、前記入力ポートに結合された単一入力−単一出力メモリ（４２）と、前記メモリ（４２）と出力端子（１０ｂ）との間に結合されたデジタル論理回路とを備え、前記デジタル論理回路は、前記送信機入力ビットレート（ＢＲ_i）よりも高くかつ前記送信機入力ビットレートからは独立した送信機出力ビットレート（ＢＲ_x）において、前記出力端子（１０ｂ）上にビット（Ｓ₀）の連続出力シリーズを発生し、前記ビット（Ｓ₀）の出力シリーズは、隔てられたデータブロック（ＤＢ）にある前記メモリ（４２）からの記憶されたデータビットのすべてを含み、前記データブロックは、各前記ブロックの前に挿入されたそれぞれの出力ヘッダ（Ｈ₀ ）を含み、前記デジタル論理回路（４３，４４，５３，４５）は可変長さ（ＮＨ，ＬＨ，ＳＨ）を有する前記出力ヘッダを挿入し、それにより、前記ヘッダが挿入される（Ｒ_HDR）際に前記送信機入力ビットレートで受信されるデータビット数から、前記送信機出力ビットレートで送信されたデータビット数と、前記ヘッダが挿入されない（（Ｔ−Ｒ）ＮＨＤＲ）ときに前記送信機入力ビットレートで受信されたデータビット数との差を引くことにより得られるカウント（ＣＮＴ）が、予め定められた範囲（６０）内に入ることを特徴とする、送信機。２１．前記デジタル論理回路が発振器（４９）を含み、前記発振器は、前記出力ヘッダおよび前記データブロックを前記出力端子上に送るクロック信号を発生し、かつ前記データビットの入力ストリームが受信されるレートからは独立して発振する、請求項２０に記載の送信機（１０）。２２．前記発信機が水晶発振器である、請求項２１に記載の送信機（１０）。２３．前記デジタル論理回路が、ちょうどＮビット（ＮＨ）またはＮ＋Ｘ（ＬＨ）ビットまたはＮ−Ｘ（ＳＨ）ビットの長さを有する前記出力ヘッダを発生し、ＮおよびＸは整数である、請求項２１に記載の送信機（１０）。２４．前記デジタル論理回路が、前記カウントを表わすカウント信号を発生するカウンタ回路を含み、前記デジタル論理回路は、１）前記カウント信号が下限に到達する場合はＮ＋Ｘビットを有し、２）前記カウント信号が上限に到達する場合にはＮ−Ｘビットを有し、さもなければ３）Ｎビットを有する前記出力ヘッダを発生する、請求項２３に記載の送信機（１０）。２５．前記デジタル論理回路が、前記Ｎ＋ＸビットまたはＮ−Ｘビットを有する出力ヘッダの場合よりも少なくとも１０００倍は頻繁に、Ｎビットを有する前記出力ヘッダを発生する、請求項２４に記載の送信機（１０）。２６．Ｘが６４を超えない、請求項２５に記載の送信機（１０）。２７．前記メモリが、任意のある時刻に５１２ビットしか記憶しない、請求項２０に記載の送信機（１０）。２８．前記入力ポートが、ビットシリアル態様でその上に前記データビットの入力ストリームが受信される単一端子（１０ａ）を有する、請求項２０に記載の送信機（１０）。２９．前記入力ポートが、ビットパラレル態様でその上に前記データビットの入力ストリームが受信される多数の端子（１０ａ，１０ａ’）を有する、請求項２０に記載の送信機（１０）。３０．前記データブロックの各々が、同じ数のデータビットを保持する、請求項２０に記載の送信機（１０）。３１．前記データブロックが、異なった数のデータビットを保持する、請求項２０に記載の送信機（１０）。３２．電子リピータ（１１）であって、前記電子リピータは、入力ビットレートからは独立した出力ビットレートで送信を行ない、ジッタの累積を回避し、かつ可変長フィールドを使用して、種々のビットレートを補償するようにするタイプのものであり、前記リピータは、入力端子（１１ａ）を含み、前記入力端子の上には、あるリピータ入力ビットレート（ＢＲ_x）でビット（Ｓ₀）の連続入力シリーズが受信され、前記入力端子は入力ヘッダ（Ｈ₀）およびデータブロック（ＤＢ）のインターリーブシーケンスをなし、前記電子リピータはさらに出力端子（１１ｂ）を含み、前記出力端子の上には、前記リピータ入力ビットレートには等しくなくかつそれがら独立したリピータ出力ビットレート（ＢＲ₁ ）で、ビット（Ｓ₁）の連続出力シリーズが送信され、前記出力端子は、出力ヘッダ（Ｈ₁）および前記データブロック（ＤＢ）のインターリーブシーケンスをなし、前記電子リピータはさらにデジタル論理回路（７０−７４および８３）を含み、前記デジタル論理回路の後には単一入力−単一出力メモリ（７５）が置かれ、前記デジタル論理回路および前記単一入力−単一出力メモリは前記入力端子（１１ａ）と前記出力端子（１１ｂ）との間に直列に結合され、前記デジタル論理回路は、前記データブロックを送り、前記入力ヘッダからのビットに対して、排他的なビットの増減を行なうことにより無条件に前記出力ヘッダを発生し、それにより、加えられた任意のビットから、減じられた任意のビット（Ｂ_A−Ｂ_S）を引き、受信されたビット数（Ｂ_R）を加え、送信されたビット数（Ｂ_T）を引くことによって得られるカウント値（ＣＮＴ）が、予め定められた範囲内に入るようになり、前記メモリ（７５）は、前記デジタル論理回路からの送られたデータブロックおよび出力ヘッダのみを一時的に記憶し、変形することなく前記出力端子（７５ｃ，１１ｂ）上に送信することを特徴とする、リピータ。３３．前記デジタル論理回路が発振器（７８）を含み、前記発振器は、前記出力端子上に前記出力ヘッダおよび前記データブロックを送るクロック信号を発生し、かつビットの入力シリーズが受信されるレートからは独立して発振する、請求項３２に記載のリピータ（１１）。３４．前記発振器が水晶発振器である、請求項３３に記載のリピータ（１１）。３５．前記入力ヘッダがＮビット（ＮＨ）またはＮ＋Ｘビット（ＬＨ）またはＮ −Ｘビット（ＳＨ）を含み、ＮおよびＸは整数であり、前記デジタル論理回路は、それらがまたＮビット（ＮＨ）またはＮ＋Ｘビット（ＬＨ）またはＮ−Ｘビット（ＳＨ）を含むように前記出力ヘッダを発生する、請求項３３に記載のリピータ（１１）。３６．前記デジタル論理回路が、前記カウントを表わすカウント信号（ＣＮＴ）を発生するカウンタ回路（８２）を含み、前記デジタル論理回路は、１）前記入力ヘッダがＮ＋Ｘビット（１１５ｂ）を含まないならば、前記カウント信号が、予め定められた範囲未満であるときに前記入力ヘッダが受信される場合、Ｘビットを入力ヘッダに加え、２）前記入力ヘッダがＮ−Ｘビット（１１５ｂ）を含まないならば、前記カウント信号が前記予め定められた範囲を超えるときに前記入力ヘッダが受信される場合、Ｘビットを前記入力ヘッダから減じ、さもなければ３）前記入力ヘッダ（１１５ｃ）をコピーすることによって、前記出力ヘッダを発生する、請求項３５に記載のリピータ（１１）。３７．Ｘが６４を超えない、請求項３６に記載のリピータ（１１）。３８．前記メモリが、任意のある時刻に５１２ビットしか記憶しない、請求項３２に記載のリピータ（１１）。３９．前記デジタル論理回路が、１０００個の入力ヘッダにつき１回よりも低い頻度で前記入力ヘッダに対してビットの増減を行なう、請求項３２に記載のリピータ（１１）。４０．前記データブロックの各々が、同じ数のデータビットを保持する、請求項３２に記載のリピータ（１１）。４１．前記データブロックが、異なった数のデータビットを保持する、請求項３２に記載のリピータ（１１）。４２．電子リピータを動作するための方法であって、前記電子リピータは、入力ビットレートからは独立した出力ビットレートで送信を行ない、ジッタの累積を回避し、かつ可変長フィールドを使用して、種々のビットレートを補償するようにするタイプのものであり、前記方法は、入力ヘッダおよびデータブロックのインタリーブシーケンスをなす、ビットの連続シリーズを、あるリピータ入力ビットレートで入力端子（１１ａ）上に受信するステップと、出力ヘッダおよび前記データブロックのインタリーブシーケンスをなす、ビットの連続シリーズを、前記リピータ入力ビットレートには等しくなく、かつそれからは独立したあるリピータ出力ビットレートで出力端子（１１ｂ）上に送信するステップと、前記入力ヘッダからのビットに対する排他的なビットの増減を行なうことにより、前記入力端子（１１ａ）に結合されるデジタル制御回路（７０−７４および８３）に前記出力ヘッダを無条件に発生し、それにより、加えられた任意のビットから、減じられた（Ｂ_A−Ｂ_S）任意のビットを引き、受信された（Ｂ_R）ビット数を加え、送信された（Ｂ_T）ビット数を引くことにより得られるカウント（ＣＮＴ）が、予め定められた範囲内に入るようにするステップと、前記制御回路と前記出力端子との間に直列に結合された単一入力−単一出力メモリ（７５）に、前記出力ヘッダおよび前記データブロックのみを一時的に記憶して、変形することなく前記出力端子（１１ｂ）上に送信するステップとを含むことを特徴とする、方法。４３．前記リピータ出力ビットレートが、前記リピータ入力ビットレートからは独立して発振する発振器によって設定される、請求項４２に記載の方法。４４．ＮビットまたはＮ＋ＸビットまたはＮ−Ｘビットを含むように前記入力ヘッダおよび前記出力ヘッダを制限するステップをさらに含み、ＮおよびＸは整数である、請求項４２に記載の方法。４５．前記入力ヘッダがＮ＋Ｘビットを含まないならば、前記カウントが、予め定められた範囲未満であるときに前記入力ヘッダが受信された場合、Ｘビットを入力ヘッダに加えることにより出力ヘッダを発生するステップと、前記入力ヘッダがＮ−Ｘビットを含まないならば、前記カウントが前記予め定められた範囲を超えるときに前記入力ヘッダが受信される場合、前記入力ヘッダからＸビットを減じることにより前記出力ヘッダを発生するステップと、さもなければ前記入力ヘッダを前記出力端子に送るステップとをさらに含む、請求項４２に記載の方法。４６．電子受信機（１５）であって、前記電子受信機は、入力ビットレートからは独立した出力ビットレートで出力ビットを発生し、ジッタの累積を回避し、かつ可変長フィールドを使用して、種々のビットレートを補償するようにするタイプのものであり、前記受信機は、入力端子（１５ａ）を含み、前記入力端子は、ある受信機入力ビットレート（ＢＲ₄）でビット（Ｓ₄）の連続シリーズを受信し、前記ビットの連続シリーズは、隔てられたデータブロック（ＤＢ）におけるデータビットを含み、前記データブロックは、可変長さ（ＮＨ，ＬＨ，ＳＨ）を有しかつ前記データブロック間のスペースを埋めるそれぞれのヘッダ（Ｈ₄）を備え、前記電子受信機はさらにデジタル論理回路（１２０−１２３および１３５）を含み、前記デジタル論理回路の後には単一入力−単一出力メモリ（１２４）が置かれ、前記デジタル論理回路および単一入力−単一出力メモリは前記入力端子（１５ａ）と出力ポート（１５ｂ）との間に直列に結合され、前記デジタル論理回路は制御信号（ＨＤＲ，ＵＰ）を発生し、前記制御信号は、前記メモリ（１２４）が前記データブロック（ＤＢ）からの選択されたビットのみを記憶するが、前記ヘッダ（Ｈ₄）からのビットは記憶しないようにし、前記電子受信機はさらに閉ループフィードバック制御回路（１２８−１３２）を含み、前記閉ループフィードバック制御回路は前記メモリ（１２４）に結合され、実質的に一定な受信機出力ビットレート（ＢＲ_R）を選択し、前記実質的に一定な出力ビットレートで前記メモリ（１２４）からの記憶されたビットを連続ビットストリーム（Ｓ_R ）として前記出力ポート（１５ｂ）上に読出し、それにより、前記メモリ（１２４）のビット数が、前記入力ビットレートにかかわらず、予め定められた範囲（１４２）内に入るようにすることを特徴とずる、受信機。４７．前記閉ループフィードバック制御回路がカウンタ回路（１３０）をさらに含み、前記カウンタ回路は前記メモリ（１２４）に結合され、前記メモリに記憶されたデータビット数を表わすカウント信号（ＣＮＴ）を発生し、前記閉ループフィードバック制御回路はさらに発振器（１２８）を含み、前記発振器は、前記カウンタ回路から前記メモリに結合され、予め定められた範囲内に前記カウントを維持する態様で前記実質的に一定な出力ビットレートを選択することにより前記カウント信号に応答する、請求項４６に記載の受信機（１５）。４８．前記発振器（１２８）が、前記メモリからの前記選択されたビットの前記記憶された部分を読出すクロック信号を発生し、前記発振器は、前記カウントが前記予め定められた未満まで下がるときには周波数の低減によって、かつ前記カウントが前記予め定められた範囲を超えるまで上昇するときには周波数の増加によって、前記クロック信号を発生する、請求項４７に記載の受信機（１５）。４９．前記発振器が、１０億個につき５００個未満のインクリメントで前記クロック信号の周波数の増減を行なう、請求項４８に記載の受信機（１５）。５０．前記カウンタ回路が、下限に到達ずるとカウントダウンを停止し、上限に到達するとカウントアップを停止する、請求項４９に記載の受信機（１５）。５１．前記メモリが、任意のある時刻に前記データブロックからの５１２個の前記選択されたビットしか記憶しない、請求項４６に記載の受信機（１５）。５２．ブロックに受信され、かつ前記出力ポートに連続ストリームとして送られる前記データビットが、連続音声（１５０，１５１，１５２）のデジタルサンプルである、請求項４６に記載の受信機（１５）。５３．ブロックに受信され、かつ前記出力ポートに連続ストリームとして送られる前記データビットが、連続したビデオフレーム（１６０，１６１，１６２）のピクセルである、請求項４６に記載の受信機（１５）。５４．前記可変長さのヘッダが、ＮまたはＮ＋ＸまたはＮ−Ｘビットを有し、ＮおよびＸは整数（ＮＨ，ＬＨ，ＳＨ）である、請求項４６に記載の受信機（１５）。５５．前記データブロックの各々が、同じ数のデータビットを保持する、請求項４６に記載の受信機（１５）。５６．前記データブロックが、異なった数のデータビットを保持する、請求項４６に記載の受信機（１５）。５７．前記出力ポートが、ビットシリアル態様でその上に前記データビットの出力ストリームが送られる単一端子（１５ｂ）である、請求項４６に記載の受信機（１５）。５８．前記出力ポートが、ビットパラレル態様（１５ｂおよび１５ｂ’）でその上に前記データビットの出力ストリームが送られる、多数の端子を有する、請求項４６に記載の受信機（１５）。５９．前記データビットの出力ストリームが、前記データブロックのすべてに前記データビットのすべてを含む、請求項４６に記載の受信機（１５）。６０．前記データビットの出力ストリームが、前記データブロックのうちの選択されたものに前記データビットのすべてを含む、請求項４６に記載の受信機（１５）。６１．前記データビットの出力ストリームが、前記データブロックのすべてに、選択されたデータビットを含む、請求項４６に記載の受信機（１５）。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０８／６５６，５４０ (32)優先日平成８年５月31日(1996．5．31) (33)優先権主張国米国（ＵＳ） (31)優先権主張番号０８／６５６，５４１ (32)優先日平成８年５月31日(1996．5．31) (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ【要約の続き】トが受信されたときに受信されて発生したデータビット数の差を減じることにより得られたカウントが、予め定められた範囲内に入るようにすることにより、受信機出力ビットレート（ＢＲ_R）が実質的に一定に（かつＢＲ_i に等しく）なるようにする。

Claims

【特許請求の範囲】１．通信システムであって、送信機を備え、前記送信機は、ある送信機入力ビットレートにおいてデータビットの連続入力ストリームのみを受信する入力ポートと、前記入力ポートに結合され、前記データビットの入力ストリームのみを一時的に記憶する単一入力−単一出力送信機メモリと、前記送信機メモリと出力端子との間に結合された送信機デジタル論理回路とを有し、前記送信機デジタル論理回路は、隔てられたビットシリアルデータブロックにおいて前記記憶されたデータビットを同時に送信し、前記隔てられたビットシリアルデータブロックは、可変長さを有しかつ前記データブロック間のスペースを埋めるそれぞれのビットシリアルヘッダを有し、前記通信システムはさらに受信機を備え、前記受信機は、前記送信機に結合され、前記隔てられたデータブロックとそれらの間のスペースを埋めるずべての前記ヘッダとを受信する入力端子を有し、前記受信機はさらに受信機デジタル論理回路を含み、前記受信機デジタル論理回路の後には単一入力−単一出力受信機メモリが置かれ、前記受信機デジタル論理回路および前記単一入力−単一出力受信機メモリは、前記入力端子と出力ポートとの間に直列に結合され、前記受信機デジタル論理回路は制御信号を発生し、前記制御信号は、前記受信機メモリに、前記受信されたデータブロックにある選択されたビットだけを記憶し、前記ヘッダからのビットは記憶せず、前記受信機は、前記受信機メモリに結合された閉ループフィードバック制御回路をさらに含み、前記閉ループフィードバック制御回路は、実質的に一定である受信機出力ビットレートを選択し、かつ前記実質的に一定の出力ビットレートにおいて、前記受信機メモリからの前記記憶されたデータビットを連続ビットストリームとして前記出力ポート上に読出し、それにより前記受信機メモリのビット数が、前記送信機入力ビットレートにかかわらず、予め定められた範囲内に入るようにする、システム。２．前記送信機が、クロック信号を発生する発信器を含み、前記クロック信号は、前記送信機入力ビットレートからは独立し、前記クロック信号によって前記データブロックおよび前記ヘッダが送信される、請求項１に記載のシステム。３．前記送信機が、リピータを介して前記受信機に結合され、前記リピータは、あるリピータ入力ビットレートで前記データブロックとヘッダとを受信し、かつ、前記リピータ入力ビットレートとは異なり独立したリピータ出力ビットレートで、時々変形されたヘッダを備えた前記データブロックを同時に再度送信する、請求項２に記載のシステム。４．前記リピータが、受信するヘッダに対して時々ビットの増減を行なうことにより、前記変形されたヘッダを発生する、請求項３に記載のシステム。５．前記可変長さのヘッダがＮまたはＮ＋ＸまたはＮ−Ｘビットの長さであり、ＮおよびＸは整数である、請求項４に記載のシステム。６．前記受信機の閉ループフィードバック制御回路がカウンタ回路をさらに含み、前記カウンタ回路は前記受信機メモリに結合され、前記受信機メモリに書込まれたデータビット数から前記受信機メモリから読出されたデータビット数を減じたものを表わすカウントを発生し、前記閉ループフィードバック制御回路はさらに可変周波数発振器を含み、前記可変周波数発振器は、前記カウンタ回路から前記受信機メモリに結合され、前記カウントが前記予め定められた範囲内に入るように前記受信機出力ビットレートを選択する、請求項１に記載のシステム。７．前記可変周波数発振器がクロック信号を発生し、前記クロック信号は、前記カウントが前記予め定められた範囲未満まで下がる場合には低い周波数で、かつ前記カウントが前記予め定められた範囲を超えるまで増加する場合には高い周波数で、前記記憶されたデータビットを前記受信機メモリから読出す、請求項６に記載のシステム。８．前記可変周波数発振器が、１０億個につき５００個未満のインクリメントで前記クロック信号の周波数を増減する、請求項７に記載のシステム。９．前記カウンタ回路が、下限に到達するとカウントダウンを停止し、上限に到達するとカウントアップを停止する、請求項８に記載のシステム。１０．前記送信機入力ポートが、ビットシリアル態様でその上に前記データビットの入力ストリームが受信される単一入力端子であり、前記受信機出力ポートが、ビットシリアル態様でその上に前記データビットの出力ストリームが発生する単一出力端子である、請求項１に記載のシステム。１１．前記送信機入力ポートが、ビットパラレル態様でその上に前記データビットの入力ストリームが受信される多数の入力端子を有し、前記受信機出力ポートが、ビットパラレル態様でその上に前記データビットの出力ストリームが発生する多数の出力端子を有する、請求項１に記載のシステム。１２．前記送信機入力ポート上の前記データビットが、連続した音声のデジタルサンプルである、請求項１に記載のシステム。１３．前記送信機入力ポート上の前記データビットが、連続したビデオフレームのピクセルである、請求項１に記載のシステム。１４．前記送信機が、光ファイバチャネルを介して前記受信機に結合される、請求項１に記載のシステム。１５．前記送信機が、同軸ケーブルチャネルを介して前記受信機に結合される、請求項１に記載のシステム。１６．前記送信機が、ワイヤレスチャネルを介して前記受信機に結合される、請求項１に記載のシステム。１７．前記受信機が、前記データブロックのずべてにある前記データビットのすべてから前記データビットの出力ストリームを発生し、前記閉ループフィードバック制御回路は、前記受信機出力ビットレートが前記送信機入力ビットレートに強制的に等しくなるようにする、請求項１に記載のシステム。１８．前記受信機が、前記データブロックのうちの選択されたものにある前記データビットのすべてから前記データビットの出力ストリームを発生する、請求項１に記載のシステム。１９．前記受信機が、前記データブロックのすべてにある前記データビットのうちの選択された部分から前記データビットの出力ストリームを発生する、請求項１に記載のシステム。２０．電子送信機であって、入力ポートを備え、前記入力ポート上には、ある送信機入力ビットレートでデータビットの連続入力ストリームのみが受信され、前記電子送信機はさらに前記データビットの入力ストリームのみを一時的に記憶する、前記入力ポートに結合された単一入力−単一出力メモリと、前記メモリと出力端子との間に結合されたデジタル論理回路とを備え、前記デジタル論理回路は、前記送信機入力ビットレートよりも高くかつ前記送信機入力ビットレートからは独立した送信機出力ビットレートにおいて、前記出力端子上にビットの連続出力シリーズを発生し、前記ビットの出力シリーズは、隔てられたデータブロックにある前記メモリからの記憶されたデータビットのすべてを含み、前記データブロックは、各前記ブロックの前に挿入されたそれぞれの出力ヘッダを含み、前記デジタル論理回路は可変長さを有する前記出力ヘッダを挿入し、それにより、前記ヘッダが挿入される際に前記送信機入力ビットレートで受信されるデータビット数から、前記送信機出力ビットレートで送信されたデータビット数と、前記ヘッダが挿入されないときに前記送信機入力ビットレートで受信されたデータビット数との差を引くことにより得られるカウントが、予め定められた範囲内に入る、送信機。２１．前記デジタル論理回路が発振器を含み、前記発振器は、前記出力ヘッダおよび前記データブロックを前記出力端子上に送るクロック信号を発生し、かつ前記データビットの入力ストリームが受信されるレートからは独立して発振する、請求項２０に記載の送信機。２２．前記発信機が水晶発振器である、請求項２１に記載の送信機。２３．前記デジタル論理回路が、ちょうどＮビットまたはＮ＋ＸビットまたはＮ −Ｘビットの長さを有する前記出力ヘッダを発生し、ＮおよびＸは整数である、請求項２１に記載の送信機。２４．前記デジタル論理回路が、前記カウントを表わすカウント信号を発生するカウンタ回路を含み、前記デジタル論理回路は、１）前記カウント信号が下限に到達する場合はＮ＋Ｘビットを有し、２）前記カウント信号が上限に到達する場合にはＮ−Ｘビットを有し、さもなければ３）Ｎビットを有する前記出力ヘッダを発生する、請求項２３に記載の送信機。２５．前記デジタル論理回路が、前記Ｎ＋ＸビットまたはＮ−Ｘビットを有する出力ヘッダの場合よりも少なくとも１０００倍は頻繁に、Ｎビットを有する前記出力ヘッダを発生する、請求項２４に記載の送信機。２６．Ｘが６４を超えない、請求項２５に記載の送信機。２７．前記メモリが、任意のある時刻に５１２ビットしか記憶しない、請求項２０に記載の送信機。２８．前記入力ポートが、ビットシリアル態様でその上に前記データビットの入力ストリームが受信される単一端子を有する、請求項２０に記載の送信機。２９．前記入力ポートが、ビットパラレル態様でその上に前記データビットの入力ストリームが受信される多数の端子を有する、請求項２０に記載の送信機。３０．前記データブロックの各々が、同じ数のデータビットを保持する、請求項２０に記載の送信機。３１．前記データブロックが、異なった数のデータビットを保持する、請求項２０に記載の送信機。３２．電子リピータであって、入力端子を含み、前記入力端子の上には、あるリピータ入力ビットレートでビットの連続入力シリーズが受信され、前記入力端子は入力ヘッダおよびデータブロックのインターリーブシーケンスをなし、前記電子リピータはさらに出力端子を含み、前記出力端子の上には、前記リピータ入力ビットレートには等しくなくかつそれから独立したリピータ出力ビットレートで、ビットの連続出力シリーズが送信され、前記出力端子は、出力ヘッダおよび前記データブロックのインターリーブシーケンスをなし、前記電子リピータはさらにデジタル論理回路を含み、前記デジタル論理回路の後には単一入力−単一出力メモリが置かれ、前記デジタル論理回路および前記単一入力−単一出力メモリは前記入力端子と前記出力端子との間に直列に結合され、前記デジタル論理回路は、前記データブロックを送り、前記入力ヘッダからのビットに対して、排他的なビットの増減を行なうことにより無条件に前記出力ヘッダを発生し、それにより、加えられた任意のビットから、減じられた任意のビットを引き、受信されたビット数を加え、送信されたビット数を引くことによって得られるカウント値が、予め定められた範囲内に入るようになり、前記メモリは、前記デジタル論理回路からの送られたデータブロックおよび出力ヘッダのみを一時的に記憶し、変形することなく前記出力端子上に送信する、リピータ。３３．前記デジタル論理回路が発振器を含み、前記発振器は、前記出力端子上に前記出力ヘッダおよび前記データブロックを送るクロック信号を発生し、かつビットの入力シリーズが受信されるレートからは独立して発振する、請求項３２に記載のリピータ。３４．前記発振器が水晶発振器である、請求項３３に記載のリピータ。３５．前記入力ヘッダがＮビットまたはＮ＋ＸビットまたはＮ−Ｘビットを含み、ＮおよびＸは整数であり、前記デジタル論理回路は、それらがまたＮビットまたはＮ＋ＸビットまたはＮ−Ｘビットを含むように前記出力ヘッダを発生する、請求項３３に記載のリピータ。３６．前記デジタル論理回路が、前記カウントを表わすカウント信号を発生するカウンタ回路を含み、前記デジタル論理回路は、１）前記入力ヘッダがＮ＋Ｘビットを含まないならば、前記カウント信号が、予め定められた範囲未満であるときに前記入力ヘッダが受信される場合、Ｘビットを入力ヘッダに加え、２）前記入力ヘッダがＮ−Ｘビットを含まないならば、前記カウント信号が前記予め定められた範囲を超えるときに前記入力ヘッダが受信される場合、Ｘビットを前記入力ヘッダから減じ、さもなければ３）前記入力ヘッダをコピーすることによって、前記出力ヘッダを発生する、請求項３５に記載のリピータ。３７．Ｘが６４を超えない、請求項３６に記載のリピータ。３８．前記メモリが、任意のある時刻に５１２ビットしか記憶しない、請求項３２に記載のリピータ。３９．前記デジタル論理回路が、１０００個の入力ヘッダにつき１回よりも低い頻度で前記入力ヘッダに対してビットの増減を行なう、請求項３２に記載のリピータ。４０．前記データブロックの各々が、同じ数のデータビットを保持する、請求項３２に記載のリピータ。４１．前記データブロックが、異なった数のデータビットを保持する、請求項３２に記載のリピータ。４２．電子リピータを動作するための方法であって、入力ヘッダおよびデータブロックのインタリーブシーケンスをなす、ビットの連続シリーズを、あるリピータ入力ビットレートで入力端子上に受信するステップと、出力ヘッダおよび前記データブロックのインタリーブシーケンスをなす、ビットの連続シリーズを、前記リピータ入力ビットレートには等しくなく、かつそれからは独立したあるリピータ出力ビットレートで出力端子上に送信するステップと、前記入力ヘッダからのビットに対する排他的なビットの増減を行なうことにより、前記入力端子に結合されるデジタル制御回路に前記出力ヘッダを無条件に発生し、それにより、加えられた任意のビットから、減じられた任意のビットを引き、受信されたビット数を加え、送信されたビット数を引くことにより得られるカウントが、予め定められた範囲内に入るようにするステップと、前記制御回路と前記出力端子との間に直列に結合された単一入力−単一出力メモリに、前記出力ヘッダおよび前記データブロックのみを一時的に記憶して、変形することなく前記出力端子上に送信するステップとを含む、方法。４３．前記リピータ出力ビットレートが、前記リピータ入力ビットレートからは独立して発振する発振器によって設定される、請求項４２に記載の方法。４４．ＮビットまたはＮ＋ＸビットまたはＮ−Ｘビットを含むように前記入力ヘッダおよび前記出力ヘッダを制限するステップをさらに含み、ＮおよびＸは整数である、請求項４２に記載の方法。４５．前記入力ヘッダがＮ＋Ｘビットを含まないならば、前記カウントが、予め定められた範囲未満であるときに前記入力ヘッダが受信された場合、Ｘビットを入力ヘッダに加えることにより出力ヘッダを発生するステップと、前記入力ヘッダがＮ−Ｘビットを含まないならば、前記カウントが前記予め定められた範囲を超えるときに前記入力ヘッダが受信される場合、前記入力ヘッダからＸビットを減じることにより前記出力ヘッダを発生するステップと、さもなければ前記入力ヘッダを前記出力端子に送るステップとをさらに含む、請求項４２に記載の方法。４６．電子受信機であって、入力端子を含み、前記入力端子は、ある受信機入力ビットレートでビットの連続シリーズを受信し、前記ビットの連続シリーズは、隔てられたデータブロックにおけるデータビットを含み、前記データブロックは、可変長さを有しかつ前記データブロック間のスペースを埋めるそれぞれのヘッダを備え、前記電子受信機はさらにデジタル論理回路を含み、前記デジタル論理回路の後には単一入力−単一出力メモリが置かれ、前記デジタル論理回路および単一入力−単一出力メモリは前記入力端子と出力ポートとの間に直列に結合され、前記デジタル論理回路は制御信号を発生し、前記制御信号は、前記メモリが前記データブロックからの選択されたビットのみを記憶するが、前記ヘッダからのビットは記憶しないようにし、前記電子受信機はさらに閉ループフィードバック制御回路を含み、前記閉ループフィードバック制御回路は前記メモリに結合され、実質的に一定な受信機出力ビットレートを選択し、前記実質的に一定な出力ビットレートで前記メモリからの記憶されたビットを連続ビットストリームとして前記出力ポート上に読出し、それにより、前記メモリのビット数が、前記入力ビットレートにかかわらず、予め定められた範囲内に入るようにする、受信機。４７．前記閉ループフィードバック制御回路がカウンタ回路をさらに含み、前記カウンタ回路は前記メモリに結合され、前記メモリに記憶されたデータビット数を表わすカウント信号を発生し、前記閉ループフィードバック制御回路はさらに発振器を含み、前記発振器は、前記カウンタ回路から前記メモリに結合され、予め定められた範囲内に前記カウントを維持する態様で前記実質的に一定な出力ビットレートを選択することにより前記カウント信号に応答する、請求項４６に記載の受信機。４８．前記発振器が、前記メモリからの前記選択されたビットの前記記憶された部分を読出すクロック信号を発生し、前記発振器は、前記カウントが前記予め定められた未満まで下がるときには周波数の低減によって、かつ前記カウントが前記予め定められた範囲を超えるまで上昇するときには周波数の増加によって、前記クロック信号を発生する、請求項４７に記載の受信機。４９．前記発振器が、１０億個につき５００個未満のインクリメントで前記クロック信号の周波数の増減を行なう、請求項４８に記載の受信機。５０．前記カウンタ回路が、下限に到達するとカウントダウンを停止し、上限に到達するとカウントアップを停止する、請求項４９に記載の受信機。５１．前記メモリが、任意のある時刻に前記データブロックからの５１２個の前記選択されたビットしか記憶しない、請求項４６に記載の受信機。５２．ブロックに受信され、かつ前記出力ポートに連続ストリームとして送られる前記データビットが、連続音声のデジタルサンプルである、請求項４６に記載の受信機。５３．ブロックに受信され、かつ前記出力ポートに連続ストリームとして送られる前記データビットが、連続したビデオフレームのピクセルである、請求項４６に記載の受信機。５４．前記可変長さのヘッダが、ＮまたはＮ＋ＸまたはＮ−Ｘビットを有し、ＮおよびＸは整数である、請求項４６に記載の受信機。５５．前記データブロックの各々が、同じ数のデータビットを保持する、請求項４６に記載の受信機。５６．前記データブロックが、異なった数のデータビットを保持する、請求項４６に記載の受信機。５７．前記出力ポートが、ビットシリアル態様でその上に前記データビットの出力ストリームが送られる単一端子である、請求項４６に記載の受信機。５８．前記出力ポートが、ビットパラレル態様でその上に前記データビットの出力ストリームが送られる、多数の端子を有する、請求項４６に記載の受信機。５９．前記データビットの出力ストリームが、前記データブロックのすべてに前記データビットのすべてを含む、請求項４６に記載の受信機。６０．前記データビットの出力ストリームが、前記データブロックのうちの選択されたものに前記データビットのすべてを含む、請求項４６に記載の受信機。６１．前記データビットの出力ストリームが、前記データブロックのすべてに、選択されたデータビットを含む、請求項４６に記載の受信機。