JP2002373979A - 固体ラインセンサー - Google Patents
固体ラインセンサーInfo
- Publication number
- JP2002373979A JP2002373979A JP2001181787A JP2001181787A JP2002373979A JP 2002373979 A JP2002373979 A JP 2002373979A JP 2001181787 A JP2001181787 A JP 2001181787A JP 2001181787 A JP2001181787 A JP 2001181787A JP 2002373979 A JP2002373979 A JP 2002373979A
- Authority
- JP
- Japan
- Prior art keywords
- region
- charge
- discharge control
- line sensor
- overflow drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Heads (AREA)
Abstract
(57)【要約】
【課題】横型ＯＦＤ構造を有する固体ラインセンサーの
画素ピッチが狭くなっても、ＳＴ領域の飽和出力電荷量
を十分に確保する。 【解決手段】ＣＣＤラインセンサーにおいて、電荷排出
制御領域は、不純物濃度が異なる複数の領域(171,172)
からなり、この各領域に対応して隣接するように複数の
オーバーフロードレイン領域(181,182) を基板面内の縦
方向に隣接して設ける。
画素ピッチが狭くなっても、ＳＴ領域の飽和出力電荷量
を十分に確保する。 【解決手段】ＣＣＤラインセンサーにおいて、電荷排出
制御領域は、不純物濃度が異なる複数の領域(171,172)
からなり、この各領域に対応して隣接するように複数の
オーバーフロードレイン領域(181,182) を基板面内の縦
方向に隣接して設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成される固体ラインセンサーに係り、特にライン状に配
列された各フォトセンサーから読み出された信号電荷を
蓄積するための電荷蓄積領域のオーバーフローを横方向
に排出する横型オーバーフロードレイン構造に関するも
ので、例えば水平転送レジスタとしてＣＣＤ（電荷結合
デバイス）を用いたＣＣＤラインセンサーに使用される
ものである。
成される固体ラインセンサーに係り、特にライン状に配
列された各フォトセンサーから読み出された信号電荷を
蓄積するための電荷蓄積領域のオーバーフローを横方向
に排出する横型オーバーフロードレイン構造に関するも
ので、例えば水平転送レジスタとしてＣＣＤ（電荷結合
デバイス）を用いたＣＣＤラインセンサーに使用される
ものである。
【０００２】
【従来の技術】図５は、固体ラインセンサーの一般的な
レイアウトを示す。
レイアウトを示す。
【０００３】図５において、半導体基板上には光電変換
を行う多数のフォトセンサー（画素）51がライン状に配
列されており、各フォトセンサー51の信号電荷は電荷蓄
積（ＳＴ）領域52に読み出され、さらに電荷転送制御領
域53を介して水平転送用のＣＣＤレジスタ54へ転送され
る。この場合、フォトセンサー51、ＳＴ領域52、電荷転
送制御領域53は、チップ面内で垂直方向に配列されてい
る。そして、前記ＳＴ領域52の横方向（水平方向）の側
方には、横型オーバーフロードレイン（ＯＦＤ）構造が
設けられている。
を行う多数のフォトセンサー（画素）51がライン状に配
列されており、各フォトセンサー51の信号電荷は電荷蓄
積（ＳＴ）領域52に読み出され、さらに電荷転送制御領
域53を介して水平転送用のＣＣＤレジスタ54へ転送され
る。この場合、フォトセンサー51、ＳＴ領域52、電荷転
送制御領域53は、チップ面内で垂直方向に配列されてい
る。そして、前記ＳＴ領域52の横方向（水平方向）の側
方には、横型オーバーフロードレイン（ＯＦＤ）構造が
設けられている。
【０００４】さらに、前記ＣＣＤレジスタ54の電荷転送
方向一端側（ＣＣＤレジスタ54の延長方向一端側）に
は、エスカレータレジスタ55および電荷検出部（電荷／
電圧変換部）56が設けられている。上記エスカレータレ
ジスタ55は、電荷転送方向において蓄積電荷の基準電位
を段階的に持ち上げるように構成されている。
方向一端側（ＣＣＤレジスタ54の延長方向一端側）に
は、エスカレータレジスタ55および電荷検出部（電荷／
電圧変換部）56が設けられている。上記エスカレータレ
ジスタ55は、電荷転送方向において蓄積電荷の基準電位
を段階的に持ち上げるように構成されている。
【０００５】図６は、図５中の横型ＯＦＤ構造の従来の
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【０００６】図７（Ａ１）は、図６中のＡ−Ａ線に沿う
構造を示す断面図である。
構造を示す断面図である。
【０００７】横型ＯＦＤ構造は、平面的には、ＳＴ領域
52の横側に、ＳＴ領域52の電荷のオーバーフロー分の排
出を制御するためのオーバーフローバリアーとなる電荷
排出制御（ＩＣＧ）領域57がおよびＯＦＤ領域58が設け
られている。この場合、ＯＦＤ領域58は、通常は、図５
に示したように、フォトセンサー51、ＳＴ領域52、電荷
転送制御領域53の配列における２列単位で列間に１個設
けられ、隣り合う２列単位で共通に使用される。
52の横側に、ＳＴ領域52の電荷のオーバーフロー分の排
出を制御するためのオーバーフローバリアーとなる電荷
排出制御（ＩＣＧ）領域57がおよびＯＦＤ領域58が設け
られている。この場合、ＯＦＤ領域58は、通常は、図５
に示したように、フォトセンサー51、ＳＴ領域52、電荷
転送制御領域53の配列における２列単位で列間に１個設
けられ、隣り合う２列単位で共通に使用される。
【０００８】横型ＯＦＤ構造の断面構造としては、半導
体基板71の表層部に、Ｎ型半導体領域からなるＳＴ領域
52が選択的に設けられており、上記Ｎ型半導体領域の表
層部に、Ｐ型半導体領域からなるＩＣＧ領域57が選択的
に設けられている。上記ＩＣＧ領域57に隣接するように
基板表層部に不純物濃度が高いＮ+ 型半導体領域からな
るＯＦＤ領域58が選択的に設けられている。このＯＦＤ
領域58の大きさは、要求される電荷排出能力に応じて決
められる。
体基板71の表層部に、Ｎ型半導体領域からなるＳＴ領域
52が選択的に設けられており、上記Ｎ型半導体領域の表
層部に、Ｐ型半導体領域からなるＩＣＧ領域57が選択的
に設けられている。上記ＩＣＧ領域57に隣接するように
基板表層部に不純物濃度が高いＮ+ 型半導体領域からな
るＯＦＤ領域58が選択的に設けられている。このＯＦＤ
領域58の大きさは、要求される電荷排出能力に応じて決
められる。
【０００９】ＳＴ領域52上の基板表面上には、印加電圧
に応じてＳＴ領域52の電位を決定するための電極（例え
ば第１層多結晶シリコンが用いられてなる）52a が絶縁
膜（図示せず）を介して設けられている。ＩＣＧ領域57
上の基板表面上には、印加電圧によりＩＣＧ領域57の電
位を決定するための電極（例えば第２層多結晶シリコン
が用いられてなる）57a が絶縁膜（図示せず）を介して
設けられている。この場合、ＩＣＧ領域57上の電極57a
の一端部は、ＳＴ領域52の電極52a の一端部に対して絶
縁膜（図示せず）を介してオーバーラップする状態で設
けられている。
に応じてＳＴ領域52の電位を決定するための電極（例え
ば第１層多結晶シリコンが用いられてなる）52a が絶縁
膜（図示せず）を介して設けられている。ＩＣＧ領域57
上の基板表面上には、印加電圧によりＩＣＧ領域57の電
位を決定するための電極（例えば第２層多結晶シリコン
が用いられてなる）57a が絶縁膜（図示せず）を介して
設けられている。この場合、ＩＣＧ領域57上の電極57a
の一端部は、ＳＴ領域52の電極52a の一端部に対して絶
縁膜（図示せず）を介してオーバーラップする状態で設
けられている。
【００１０】58a はＯＦＤ領域58上に例えばアルミニウ
ム電極がコンタクトしたコンタクト領域であり、このＯ
ＦＤ領域58上の電極58a に印加される電圧によりＯＦＤ
領域58の電位が決定される。
ム電極がコンタクトしたコンタクト領域であり、このＯ
ＦＤ領域58上の電極58a に印加される電圧によりＯＦＤ
領域58の電位が決定される。
【００１１】図７（Ａ２）は、同図（Ａ１）中のＳＴ領
域52、ＩＣＧ領域57、ＯＦＤ領域58の電位分布（ポテン
シャル井戸の深さ関係）の一例を示す。ここで、Ｂａは
ＳＴ領域52の電位とＩＣＧ領域57の電位との差を示す。
域52、ＩＣＧ領域57、ＯＦＤ領域58の電位分布（ポテン
シャル井戸の深さ関係）の一例を示す。ここで、Ｂａは
ＳＴ領域52の電位とＩＣＧ領域57の電位との差を示す。
【００１２】ところで、画素の高密度化の要求により画
素ピッチが狭くなるにつれ、ＩＣＧ領域52の電位がＯＦ
Ｄ領域58の電位による影響を受け易くなり、ショートチ
ャネル効果により、図７（Ａ２）中に点線で示すように
ＩＣＧ領域57の電位がＯＦＤ領域58の電位により引き寄
せられる（ＩＣＧ領域57のポテンシャル井戸が深くな
る）ように変化する。
素ピッチが狭くなるにつれ、ＩＣＧ領域52の電位がＯＦ
Ｄ領域58の電位による影響を受け易くなり、ショートチ
ャネル効果により、図７（Ａ２）中に点線で示すように
ＩＣＧ領域57の電位がＯＦＤ領域58の電位により引き寄
せられる（ＩＣＧ領域57のポテンシャル井戸が深くな
る）ように変化する。
【００１３】しかし、上記したようにＩＣＧ領域57の電
位がＯＦＤ領域58の電位により引き寄せられると、ＳＴ
領域52の電位とＩＣＧ領域57の電位との差Ｂａ´が小さ
くなり、ＳＴ領域52の容積、ひいては電荷蓄積容量が小
さくなってしまう。これにより、ＳＴ領域52の飽和出力
電荷量、ひいては図５中の電荷検出部（電荷／電圧変換
部）56の飽和出力電圧が小さくなってしまう。
位がＯＦＤ領域58の電位により引き寄せられると、ＳＴ
領域52の電位とＩＣＧ領域57の電位との差Ｂａ´が小さ
くなり、ＳＴ領域52の容積、ひいては電荷蓄積容量が小
さくなってしまう。これにより、ＳＴ領域52の飽和出力
電荷量、ひいては図５中の電荷検出部（電荷／電圧変換
部）56の飽和出力電圧が小さくなってしまう。
【００１４】
【発明が解決しようとする課題】上記したように従来の
横型ＯＦＤ構造を有する固体ラインセンサーは、画素ピ
ッチが狭くなるにつれ、ＩＣＧ領域の電位がＯＦＤ領域
の電位により影響を受け易くなり、ＳＴ領域の電位とＩ
ＣＧ領域の電位との差が小さくなり、ＳＴ領域の容積、
ひいては電荷蓄積容量が小さくなってしまう。これによ
り、ＳＴ領域の飽和出力電荷量が小さくなってしまうと
いう問題があった。
横型ＯＦＤ構造を有する固体ラインセンサーは、画素ピ
ッチが狭くなるにつれ、ＩＣＧ領域の電位がＯＦＤ領域
の電位により影響を受け易くなり、ＳＴ領域の電位とＩ
ＣＧ領域の電位との差が小さくなり、ＳＴ領域の容積、
ひいては電荷蓄積容量が小さくなってしまう。これによ
り、ＳＴ領域の飽和出力電荷量が小さくなってしまうと
いう問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、横型ＯＦＤ構造を有する固体ラインセンサー
の画素ピッチが狭くなっても、ＳＴ領域の電位がＯＦＤ
領域の電位により影響を受け難くなり、ＳＴ領域の飽和
出力電荷量を十分に確保し得る固体ラインセンサーを提
供することを目的とする。
たもので、横型ＯＦＤ構造を有する固体ラインセンサー
の画素ピッチが狭くなっても、ＳＴ領域の電位がＯＦＤ
領域の電位により影響を受け難くなり、ＳＴ領域の飽和
出力電荷量を十分に確保し得る固体ラインセンサーを提
供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の固体ラインセン
サーは、半導体基板上にライン状に配列された複数のフ
ォトセンサーと、前記複数のフォトセンサーに対応して
基板面内の縦方向に設けられ、各フォトセンサーの信号
電荷が読み出される複数の電荷蓄積領域と、前記各電荷
蓄積領域の蓄積電荷がそれぞれ電荷転送制御領域を介し
て転送される水平転送レジスタと、前記複数の電荷蓄積
領域に対応して基板面内の横方向に設けられ、各電荷蓄
積領域の電荷のオーバーフロー分の排出を制御するため
の電荷排出制御領域と、前記電荷排出制御領域の横方向
に設けられたオーバーフロードレイン領域とを具備し、
前記電荷蓄積領域は、前記半導体基板の表層部に選択的
に設けられた第１導電型の半導体領域からなり、前記電
荷排出制御領域は、前記電荷蓄積領域の表層部に選択的
に設けられた第２導電型の半導体領域からなり、前記オ
ーバーフロードレイン領域は、前記電荷排出制御領域お
よび前記電荷蓄積領域に隣接するように前記半導体基板
の表層部に選択的に設けられた不純物濃度が高い第１導
電型の半導体領域からなる固体ラインセンサーであっ
て、前記電荷排出制御領域は、第１の電荷排出制御領域
と、前記第１の電荷排出制御領域に対して基板面内の縦
方向に隣接して設けられ、第１の電荷排出制御領域より
も不純物濃度が高い第２の電荷排出制御領域を有し、前
記オーバーフロードレイン領域は、前記第１の電荷排出
制御領域に隣接するように設けられた第１のオーバーフ
ロードレイン領域と、前記第１のオーバーフロードレイ
ン領域に対して基板面内の縦方向に連なるとともに前記
第２の電荷排出制御領域に隣接するように設けられた第
２のオーバーフロードレイン領域を有することを特徴と
する。
サーは、半導体基板上にライン状に配列された複数のフ
ォトセンサーと、前記複数のフォトセンサーに対応して
基板面内の縦方向に設けられ、各フォトセンサーの信号
電荷が読み出される複数の電荷蓄積領域と、前記各電荷
蓄積領域の蓄積電荷がそれぞれ電荷転送制御領域を介し
て転送される水平転送レジスタと、前記複数の電荷蓄積
領域に対応して基板面内の横方向に設けられ、各電荷蓄
積領域の電荷のオーバーフロー分の排出を制御するため
の電荷排出制御領域と、前記電荷排出制御領域の横方向
に設けられたオーバーフロードレイン領域とを具備し、
前記電荷蓄積領域は、前記半導体基板の表層部に選択的
に設けられた第１導電型の半導体領域からなり、前記電
荷排出制御領域は、前記電荷蓄積領域の表層部に選択的
に設けられた第２導電型の半導体領域からなり、前記オ
ーバーフロードレイン領域は、前記電荷排出制御領域お
よび前記電荷蓄積領域に隣接するように前記半導体基板
の表層部に選択的に設けられた不純物濃度が高い第１導
電型の半導体領域からなる固体ラインセンサーであっ
て、前記電荷排出制御領域は、第１の電荷排出制御領域
と、前記第１の電荷排出制御領域に対して基板面内の縦
方向に隣接して設けられ、第１の電荷排出制御領域より
も不純物濃度が高い第２の電荷排出制御領域を有し、前
記オーバーフロードレイン領域は、前記第１の電荷排出
制御領域に隣接するように設けられた第１のオーバーフ
ロードレイン領域と、前記第１のオーバーフロードレイ
ン領域に対して基板面内の縦方向に連なるとともに前記
第２の電荷排出制御領域に隣接するように設けられた第
２のオーバーフロードレイン領域を有することを特徴と
する。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１８】＜第１の実施形態＞第１の実施形態のＣＣ
Ｄラインセンサーは、図５を参照して前述したようなレ
イアウトを有するように半導体チップ上に形成される。
即ち、このＣＣＤラインセンサーは、半導体基板上にラ
イン状に配列された複数のフォトセンサー（画素）51
と、この複数のフォトセンサー51に対応して基板面内の
縦方向に設けられ、各フォトセンサー51の信号電荷が読
み出される複数のＳＴ領域52と、この各ＳＴ領域52の蓄
積電荷がそれぞれ電荷転送制御領域53を介して転送され
る水平転送レジスタ（例えばＣＣＤレジスタ54）と、こ
のＣＣＤレジスタ54の電荷転送方向一端側に設けられた
エスカレータレジスタ55および電荷検出部（電荷／電圧
変換部）56と、前記複数のＳＴ積領域52に対応して基板
面内の横方向に設けられ、ＳＴ領域52の電荷のオーバー
フロー分の排出を制御するためのＩＣＧ領域と、このＩ
ＣＧ領域の横方向に設けられたＯＦＤ領域とを具備す
る。
Ｄラインセンサーは、図５を参照して前述したようなレ
イアウトを有するように半導体チップ上に形成される。
即ち、このＣＣＤラインセンサーは、半導体基板上にラ
イン状に配列された複数のフォトセンサー（画素）51
と、この複数のフォトセンサー51に対応して基板面内の
縦方向に設けられ、各フォトセンサー51の信号電荷が読
み出される複数のＳＴ領域52と、この各ＳＴ領域52の蓄
積電荷がそれぞれ電荷転送制御領域53を介して転送され
る水平転送レジスタ（例えばＣＣＤレジスタ54）と、こ
のＣＣＤレジスタ54の電荷転送方向一端側に設けられた
エスカレータレジスタ55および電荷検出部（電荷／電圧
変換部）56と、前記複数のＳＴ積領域52に対応して基板
面内の横方向に設けられ、ＳＴ領域52の電荷のオーバー
フロー分の排出を制御するためのＩＣＧ領域と、このＩ
ＣＧ領域の横方向に設けられたＯＦＤ領域とを具備す
る。
【００１９】図１は、第１の実施形態に係るＣＣＤライ
ンセンサーにおける横型ＯＦＤ構造のレイアウトの一例
を示す平面図である。
ンセンサーにおける横型ＯＦＤ構造のレイアウトの一例
を示す平面図である。
【００２０】図１に示す横型ＯＦＤの平面構造は、ＳＴ
領域52の横側にＩＣＧ領域(171,172) およびＯＦＤ領域
(181,182) が設けられている。この場合、ＯＦＤ領域(1
81,182) は、例えば図５に示したように、フォトセンサ
ー51、ＳＴ領域52、電荷転送制御領域53の配列における
２列単位で列間に１個設けられ、隣り合う２列単位で共
通に使用される。
領域52の横側にＩＣＧ領域(171,172) およびＯＦＤ領域
(181,182) が設けられている。この場合、ＯＦＤ領域(1
81,182) は、例えば図５に示したように、フォトセンサ
ー51、ＳＴ領域52、電荷転送制御領域53の配列における
２列単位で列間に１個設けられ、隣り合う２列単位で共
通に使用される。
【００２１】ＩＣＧ領域(171,172) は、第１の不純物濃
度を有する第１のＩＣＧ領域171 と、この第１のＩＣＧ
領域171 に対して基板面内の縦方向に隣接して設けら
れ、第１のＩＣＧ領域171 よりも不純物濃度が高い（本
例ではＰ+ ）第２のＩＣＧ領域172 を有する。
度を有する第１のＩＣＧ領域171 と、この第１のＩＣＧ
領域171 に対して基板面内の縦方向に隣接して設けら
れ、第１のＩＣＧ領域171 よりも不純物濃度が高い（本
例ではＰ+ ）第２のＩＣＧ領域172 を有する。
【００２２】この場合、第２のＩＣＧ領域172 の不純物
濃度は、第１のＩＣＧ領域171 の不純物濃度の２〜３倍
である。本例では、第２のＩＣＧ領域172 は、第１のＩ
ＣＧ領域171 と同時にＰ型不純物イオンが注入された
後、さらにＰ型不純物イオンが注入されることにより形
成されている。上記２回のイオン注入は、ＣＣＤライン
センサーの他の領域（例えばＣＣＤレジスタ54およびエ
スカレータレジスタ55）を形成する際の２回のイオン注
入と同時に行われることにより、工程数の増加をまねか
ない。
濃度は、第１のＩＣＧ領域171 の不純物濃度の２〜３倍
である。本例では、第２のＩＣＧ領域172 は、第１のＩ
ＣＧ領域171 と同時にＰ型不純物イオンが注入された
後、さらにＰ型不純物イオンが注入されることにより形
成されている。上記２回のイオン注入は、ＣＣＤライン
センサーの他の領域（例えばＣＣＤレジスタ54およびエ
スカレータレジスタ55）を形成する際の２回のイオン注
入と同時に行われることにより、工程数の増加をまねか
ない。
【００２３】ＯＦＤ領域(181,182) は、第１のＩＣＧ領
域171 に隣接するように設けられたＮ+ 型の半導体領域
からなる第１のＯＦＤ領域181 と、この第１のＯＦＤ領
域181 に対して基板面内の縦方向に連なるとともに第２
のＩＣＧ領域172 に隣接するように設けられたＮ+ 型の
半導体領域からなる第２のＯＦＤ領域182 を有する。本
例では、第１のＯＦＤ領域181 は、第１のＩＣＧ領域17
1 の縦方向の全長領域および第２のＩＣＧ領域172 の縦
方向の一部の領域に隣接するように、パターンが形成さ
れている。
域171 に隣接するように設けられたＮ+ 型の半導体領域
からなる第１のＯＦＤ領域181 と、この第１のＯＦＤ領
域181 に対して基板面内の縦方向に連なるとともに第２
のＩＣＧ領域172 に隣接するように設けられたＮ+ 型の
半導体領域からなる第２のＯＦＤ領域182 を有する。本
例では、第１のＯＦＤ領域181 は、第１のＩＣＧ領域17
1 の縦方向の全長領域および第２のＩＣＧ領域172 の縦
方向の一部の領域に隣接するように、パターンが形成さ
れている。
【００２４】ＳＴ領域52上の基板表面上には、印加電圧
に応じてＳＴ領域52の電位を決定するための電極（例え
ば第１層多結晶シリコンが用いられてなる）52a が絶縁
膜（図示せず）を介して設けられている。ＩＣＧ領域(1
71,172) 上の基板表面上には、印加電圧によりＩＣＧ領
域(171,172) の電位を決定するための電極（例えば第２
層多結晶シリコンが用いられてなる）17a が絶縁膜（図
示せず）を介して設けられている。この場合、ＩＣＧ領
域(171,172) 上の電極17a の一端部は、ＳＴ領域52の電
極52a の一端部に対して絶縁膜（図示せず）を介してオ
ーバーラップする状態で設けられている。18a はＯＦＤ
領域182 上に例えばアルミニウム電極がコンタクトした
コンタクト領域であり、このＯＦＤ領域182 上の電極に
印加される電圧によりＯＦＤ領域(181,182) の電位が決
定される。
に応じてＳＴ領域52の電位を決定するための電極（例え
ば第１層多結晶シリコンが用いられてなる）52a が絶縁
膜（図示せず）を介して設けられている。ＩＣＧ領域(1
71,172) 上の基板表面上には、印加電圧によりＩＣＧ領
域(171,172) の電位を決定するための電極（例えば第２
層多結晶シリコンが用いられてなる）17a が絶縁膜（図
示せず）を介して設けられている。この場合、ＩＣＧ領
域(171,172) 上の電極17a の一端部は、ＳＴ領域52の電
極52a の一端部に対して絶縁膜（図示せず）を介してオ
ーバーラップする状態で設けられている。18a はＯＦＤ
領域182 上に例えばアルミニウム電極がコンタクトした
コンタクト領域であり、このＯＦＤ領域182 上の電極に
印加される電圧によりＯＦＤ領域(181,182) の電位が決
定される。
【００２５】上記したように構成する際、画素ピッチが
狭くなるにつれ、ＳＴ領域52、ＩＣＧ領域(171,172) 、
ＯＦＤ領域(181,182) の横方向の配列距離を短縮するた
めに、次のように設定することが望ましい。
狭くなるにつれ、ＳＴ領域52、ＩＣＧ領域(171,172) 、
ＯＦＤ領域(181,182) の横方向の配列距離を短縮するた
めに、次のように設定することが望ましい。
【００２６】まず、第１のＯＦＤ領域181 の横幅は、極
力狭い幅（例えばイオン注入プロセスで決まる最小寸
法）で形成されている。また、第２のＯＦＤ領域182
は、要求される電荷排出能力を確保するために第１のＯ
ＦＤ領域181 よりも基板面内の横幅が広くなるが、第２
のＯＦＤ領域182 の縦方向に沿う一端は、第１のＯＦＤ
領域181 の縦方向に沿う一端よりもＳＴ領域52に接近す
るように形成されている。
力狭い幅（例えばイオン注入プロセスで決まる最小寸
法）で形成されている。また、第２のＯＦＤ領域182
は、要求される電荷排出能力を確保するために第１のＯ
ＦＤ領域181 よりも基板面内の横幅が広くなるが、第２
のＯＦＤ領域182 の縦方向に沿う一端は、第１のＯＦＤ
領域181 の縦方向に沿う一端よりもＳＴ領域52に接近す
るように形成されている。
【００２７】つまり、第１のＯＦＤ領域181 の縦方向に
沿う一端とＳＴ領域52との距離は、第２のＯＦＤ領域18
2 の縦方向に沿う一端とＳＴ領域52との距離よりも遠
く、換言すれば、ＳＴ領域52と第１のＯＦＤ領域181 と
の間の第１のＩＣＧ領域171 の横幅は、ＳＴ領域52と第
２のＯＦＤ領域182 との間の第２のＩＣＧ領域172 の横
幅よりも広い。
沿う一端とＳＴ領域52との距離は、第２のＯＦＤ領域18
2 の縦方向に沿う一端とＳＴ領域52との距離よりも遠
く、換言すれば、ＳＴ領域52と第１のＯＦＤ領域181 と
の間の第１のＩＣＧ領域171 の横幅は、ＳＴ領域52と第
２のＯＦＤ領域182 との間の第２のＩＣＧ領域172 の横
幅よりも広い。
【００２８】図２（Ａ１）および（Ａ２）は、図１中の
Ａ−Ａ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
Ａ−Ａ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
【００２９】図２（Ｂ１）および（Ｂ２）は、図１中の
Ｂ−Ｂ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
Ｂ−Ｂ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
【００３０】図２（Ｃ１）および（Ｃ２）は、図１中の
Ｃ−Ｃ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
Ｃ−Ｃ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
【００３１】即ち、半導体基板21の表層部には、Ｎ型半
導体領域からなるＳＴ領域52が選択的に設けられてお
り、このＳＴ領域52の表層部の一部にＰ型半導体領域か
らなる第１のＩＣＧ領域171 およびＰ+ 型半導体領域か
らなる第２のＩＣＧ領域172 が基板面内の縦方向に隣接
して設けられている。
導体領域からなるＳＴ領域52が選択的に設けられてお
り、このＳＴ領域52の表層部の一部にＰ型半導体領域か
らなる第１のＩＣＧ領域171 およびＰ+ 型半導体領域か
らなる第２のＩＣＧ領域172 が基板面内の縦方向に隣接
して設けられている。
【００３２】さらに、基板表層部には、上記第１のＩＣ
Ｇ領域171 、第２のＩＣＧ領域172の縦方向の一部およ
びＳＴ領域52に隣接するようにＮ+ 型の半導体領域から
なる第１のＯＦＤ領域181 が設けられている。さらに、
第２のＩＣＧ領域172 の縦方向の残部およびＳＴ領域52
に隣接するようにＮ+ 型半導体領域からなる第２のＯＦ
Ｄ領域182 が設けられている。
Ｇ領域171 、第２のＩＣＧ領域172の縦方向の一部およ
びＳＴ領域52に隣接するようにＮ+ 型の半導体領域から
なる第１のＯＦＤ領域181 が設けられている。さらに、
第２のＩＣＧ領域172 の縦方向の残部およびＳＴ領域52
に隣接するようにＮ+ 型半導体領域からなる第２のＯＦ
Ｄ領域182 が設けられている。
【００３３】上記構成のＣＣＤラインセンサーにおいて
は、前記したように第１のＩＣＧ領域171 および第２の
ＩＣＧ領域172 に同じ電圧が印加されても、Ｐ+ 型半導
体領域からなる第２のＩＣＧ領域172 のポテンシャル井
戸は、Ｐ型半導体領域からなる第１のＩＣＧ領域171 の
ポテンシャル井戸よりも浅く形成される。
は、前記したように第１のＩＣＧ領域171 および第２の
ＩＣＧ領域172 に同じ電圧が印加されても、Ｐ+ 型半導
体領域からなる第２のＩＣＧ領域172 のポテンシャル井
戸は、Ｐ型半導体領域からなる第１のＩＣＧ領域171 の
ポテンシャル井戸よりも浅く形成される。
【００３４】この場合、図２（Ｃ２）に示すように、Ｓ
Ｔ領域52と第１のＯＦＤ領域181 との間の第１のＩＣＧ
領域171 は、ポテンシャル井戸が深くても、横幅が広い
ので、第１のＯＦＤ領域181 の電位の影響を受け難い。
また、図２（Ｂ２）に示すように、ＳＴ領域52と第１の
ＯＦＤ領域181 との間の第２のＩＣＧ領域172 は、ポテ
ンシャル井戸が浅くて、横幅が広いので、第１のＯＦＤ
領域181 の電位の影響を受け難い。また、図２（Ａ２）
に示すように、ＳＴ領域52と第２のＯＦＤ領域182 との
間の第２のＩＣＧ領域172 は、ポテンシャル井戸が浅い
ので、横幅が狭くても、第２のＯＦＤ領域182 の電位の
影響を受け難い。
Ｔ領域52と第１のＯＦＤ領域181 との間の第１のＩＣＧ
領域171 は、ポテンシャル井戸が深くても、横幅が広い
ので、第１のＯＦＤ領域181 の電位の影響を受け難い。
また、図２（Ｂ２）に示すように、ＳＴ領域52と第１の
ＯＦＤ領域181 との間の第２のＩＣＧ領域172 は、ポテ
ンシャル井戸が浅くて、横幅が広いので、第１のＯＦＤ
領域181 の電位の影響を受け難い。また、図２（Ａ２）
に示すように、ＳＴ領域52と第２のＯＦＤ領域182 との
間の第２のＩＣＧ領域172 は、ポテンシャル井戸が浅い
ので、横幅が狭くても、第２のＯＦＤ領域182 の電位の
影響を受け難い。
【００３５】これにより、ＳＴ領域52の電荷は、主とし
て第１のＩＣＧ領域171 および第１のＯＦＤ領域181 を
経由して第２のＯＦＤ領域182 に排出されるようにな
る。
て第１のＩＣＧ領域171 および第１のＯＦＤ領域181 を
経由して第２のＯＦＤ領域182 に排出されるようにな
る。
【００３６】したがって、第１の実施形態のＣＣＤライ
ンセンサーによれば、画素ピッチが狭くなるにつれ、Ｓ
Ｔ領域52、ＩＣＧ領域(171,172) 、ＯＦＤ領域(181,18
2) の横方向の配列距離を短縮しても、ＯＦＤ領域182
の電位がＳＴ領域52の電位に及ぼす影響を避け、ショー
トチャネル効果によるＳＴ領域52の電位の変動を避ける
ことができる。
ンセンサーによれば、画素ピッチが狭くなるにつれ、Ｓ
Ｔ領域52、ＩＣＧ領域(171,172) 、ＯＦＤ領域(181,18
2) の横方向の配列距離を短縮しても、ＯＦＤ領域182
の電位がＳＴ領域52の電位に及ぼす影響を避け、ショー
トチャネル効果によるＳＴ領域52の電位の変動を避ける
ことができる。
【００３７】なお、上記例では、第１のＯＦＤ領域181
と第２のＯＦＤ領域182 とは同じ不純物濃度を有するＮ
+ 型半導体からなるものとして説明したが、第１のＯＦ
Ｄ領域181 と第２のＯＦＤ領域182 の不純物濃度を異な
らせることにより、第１のＯＦＤ領域181 から第２のＯ
ＦＤ領域182 への電荷の排出を促進するようにしてもよ
い。
と第２のＯＦＤ領域182 とは同じ不純物濃度を有するＮ
+ 型半導体からなるものとして説明したが、第１のＯＦ
Ｄ領域181 と第２のＯＦＤ領域182 の不純物濃度を異な
らせることにより、第１のＯＦＤ領域181 から第２のＯ
ＦＤ領域182 への電荷の排出を促進するようにしてもよ
い。
【００３８】＜第２の実施形態＞第１の実施形態のＣＣ
Ｄラインセンサーでは、第１のＯＦＤ領域181 が第１の
ＩＣＧ領域171 の縦方向の全長領域および第２のＩＣＧ
領域172 の縦方向の一部の領域に隣接するように設けら
れている例を示した。この場合、第１のＯＦＤ領域181
の不純物濃度が第２のＩＣＧ領域172 の不純物により影
響を受けるおそれがあるが、これを避けるために、第１
のＯＦＤ領域181 が第１のＩＣＧ領域171には隣接する
が第２のＩＣＧ領域172 には隣接しないように形成する
例として、第２の実施形態を説明する。
Ｄラインセンサーでは、第１のＯＦＤ領域181 が第１の
ＩＣＧ領域171 の縦方向の全長領域および第２のＩＣＧ
領域172 の縦方向の一部の領域に隣接するように設けら
れている例を示した。この場合、第１のＯＦＤ領域181
の不純物濃度が第２のＩＣＧ領域172 の不純物により影
響を受けるおそれがあるが、これを避けるために、第１
のＯＦＤ領域181 が第１のＩＣＧ領域171には隣接する
が第２のＩＣＧ領域172 には隣接しないように形成する
例として、第２の実施形態を説明する。
【００３９】図３は、第２の実施形態に係るＣＣＤライ
ンセンサーにおける横型ＯＦＤ構造のレイアウトの一例
を示す平面図である。
ンセンサーにおける横型ＯＦＤ構造のレイアウトの一例
を示す平面図である。
【００４０】このレイアウトは、図１を参照して前述し
た第１の実施形態に係るＣＣＤラインセンサーのレイア
ウトと比べて、例えば第２のＩＣＧ172 を形成する際、
第１のＯＦＤ領域181 を避けるようにイオン注入（例え
ば２回目のイオン注入）のパターンを形成することによ
り、第１のＯＦＤ領域181 が第１のＩＣＧ領域171 には
隣接するが第２のＩＣＧ領域172 には隣接しないように
形成されている。これにより、第１のＯＦＤ領域181 の
不純物濃度が第２のＩＣＧ領域172 の不純物により影響
を受けるおそれがなくなる。
た第１の実施形態に係るＣＣＤラインセンサーのレイア
ウトと比べて、例えば第２のＩＣＧ172 を形成する際、
第１のＯＦＤ領域181 を避けるようにイオン注入（例え
ば２回目のイオン注入）のパターンを形成することによ
り、第１のＯＦＤ領域181 が第１のＩＣＧ領域171 には
隣接するが第２のＩＣＧ領域172 には隣接しないように
形成されている。これにより、第１のＯＦＤ領域181 の
不純物濃度が第２のＩＣＧ領域172 の不純物により影響
を受けるおそれがなくなる。
【００４１】図４（Ａ１）および（Ａ２）は、図３中の
Ａ−Ａ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
Ａ−Ａ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
【００４２】図４（Ｂ１）および（Ｂ２）は、図３中の
Ｂ−Ｂ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
Ｂ−Ｂ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
【００４３】図４（Ｃ１）および（Ｃ２）は、図３中の
Ｃ−Ｃ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
Ｃ−Ｃ線に沿う断面構造およびＳＴ領域、ＩＣＧ領域、
ＯＦＤ領域の電位分布の一例を示す。
【００４４】上記第２の実施形態のＣＣＤラインセンサ
ーの動作は、前述した第１の実施形態のＣＣＤラインセ
ンサーの動作と基本的に同様であるので、その説明を省
略する。
ーの動作は、前述した第１の実施形態のＣＣＤラインセ
ンサーの動作と基本的に同様であるので、その説明を省
略する。
【００４５】
【発明の効果】上述したように本発明の固体ラインセン
サーによれば、横型ＯＦＤ構造を有する固体ラインセン
サーの画素ピッチが狭くなっても、ＳＴ領域の電位がＯ
ＦＤ領域の電位により影響を受け難くなり、ＳＴ領域の
飽和出力電荷量を十分に確保することができる。
サーによれば、横型ＯＦＤ構造を有する固体ラインセン
サーの画素ピッチが狭くなっても、ＳＴ領域の電位がＯ
ＦＤ領域の電位により影響を受け難くなり、ＳＴ領域の
飽和出力電荷量を十分に確保することができる。
【図１】本発明の第１の実施形態に係るＣＣＤラインセ
ンサーにおける横型ＯＦＤ構造のレイアウトの一例を示
す平面図。
ンサーにおける横型ＯＦＤ構造のレイアウトの一例を示
す平面図。
【図２】図１中のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う
断面構造およびＳＴ領域、ＩＣＧ領域、ＯＦＤ領域の電
位分布の一例を示す図。
断面構造およびＳＴ領域、ＩＣＧ領域、ＯＦＤ領域の電
位分布の一例を示す図。
【図３】本発明の第２の実施形態に係るＣＣＤラインセ
ンサーにおける横型ＯＦＤ構造のレイアウトの一例を示
す平面図。
ンサーにおける横型ＯＦＤ構造のレイアウトの一例を示
す平面図。
【図４】図３中のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う
断面構造およびＳＴ領域、ＩＣＧ領域、ＯＦＤ領域の電
位分布の一例を示す図。
断面構造およびＳＴ領域、ＩＣＧ領域、ＯＦＤ領域の電
位分布の一例を示す図。
【図５】固体ラインセンサーの一般的なレイアウトを示
す平面図。
す平面図。
【図６】図５中の横型ＯＦＤ構造の従来のレイアウトを
示す平面図。
示す平面図。
【図７】図６中のＡ−Ａ線に沿う断面構造およびＳＴ領
域、ＩＣＧ領域、ＯＦＤ領域の電位分布の一例および電
位分布が変化した一例を示す図。
域、ＩＣＧ領域、ＯＦＤ領域の電位分布の一例および電
位分布が変化した一例を示す図。
(171,172) …ＩＣＧ領域、 17a …ＩＣＧ電極、 (181,182) …ＯＦＤ領域、 18a …ＯＦＤコンタクト領域、 52…ＳＴ領域、 52a …ＳＴ電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA08 BA11 CA01 FA08 FA14 FA18 FA24 FA34 5C024 CX43 CY47 EX01 GX21 GY06 GZ11 5C051 AA01 BA03 DA03 DB04 DB06 DB08 DB18 DC02 DC03 DC07
Claims (9)
- 【請求項１】 半導体基板上にライン状に配列された複
数のフォトセンサーと、 前記複数のフォトセンサーに対応して基板面内の縦方向
に設けられ、各フォトセンサーの信号電荷が読み出され
る複数の電荷蓄積領域と、 前記各電荷蓄積領域の蓄積電荷がそれぞれ電荷転送制御
領域を介して転送される水平転送レジスタと、 前記複数の電荷蓄積領域に対応して基板面内の横方向に
設けられ、各電荷蓄積領域の電荷のオーバーフロー分の
排出を制御するための電荷排出制御領域と、 前記電荷排出制御領域の横方向に設けられたオーバーフ
ロードレイン領域とを具備し、前記電荷蓄積領域は、前
記半導体基板の表層部に選択的に設けられた第１導電型
の半導体領域からなり、前記電荷排出制御領域は、前記
電荷蓄積領域の表層部に選択的に設けられた第２導電型
の半導体領域からなり、前記オーバーフロードレイン領
域は、前記電荷排出制御領域および前記電荷蓄積領域に
隣接するように前記半導体基板の表層部に選択的に設け
られた不純物濃度が高い第１導電型の半導体領域からな
る固体ラインセンサーであって、 前記電荷排出制御領域は、第１の電荷排出制御領域と、
前記第１の電荷排出制御領域に対して基板面内の縦方向
に隣接して設けられ、第１の電荷排出制御領域よりも不
純物濃度が高い第２の電荷排出制御領域を有し、 前記オーバーフロードレイン領域は、前記第１の電荷排
出制御領域に隣接するように設けられた第１のオーバー
フロードレイン領域と、前記第１のオーバーフロードレ
イン領域に対して基板面内の縦方向に連なるとともに前
記第２の電荷排出制御領域に隣接するように設けられた
第２のオーバーフロードレイン領域を有することを特徴
とする固体ラインセンサー。 - 【請求項２】 前記第２の電荷排出制御領域の不純物濃
度は、前記第１の電荷排出制御領域の不純物濃度の２〜
３倍であることを特徴とする請求項１記載の固体ライン
センサー。 - 【請求項３】 前記第２のオーバーフロードレイン領域
は、第１のオーバーフロードレイン領域よりも基板面内
の横幅が広く、前記第２のオーバーフロードレイン領域
の縦方向に沿う一端は、前記第１のオーバーフロードレ
イン領域の縦方向に沿う一端よりも前記電荷蓄積領域に
接近していることを特徴とする請求項１または２記載の
固体ラインセンサー。 - 【請求項４】 前記第１のオーバーフロードレイン領域
の横幅は、イオン注入プロセスで決まる最小寸法を有す
ることを特徴とする請求項３記載の固体ラインセンサ
ー。 - 【請求項５】 前記第１のオーバーフロードレイン領域
は、前記第１の電荷排出制御領域の縦方向の全長領域お
よび第２の電荷排出制御領域の縦方向の一部の領域に隣
接するようにパターンが形成されていることを特徴とす
る請求項１乃至４のいずれか１項に記載の固体ラインセ
ンサー。 - 【請求項６】 前記第１のオーバーフロードレイン領域
は、前記第１の電荷排出制御領域には隣接するが第２の
電荷排出制御領域には隣接しないようにパターンが形成
されていることを特徴とする請求項１乃至４のいずれか
１項に記載の固体ラインセンサー。 - 【請求項７】 前記第１のオーバーフロードレイン領域
と前記第２のオーバーフロードレイン領域は、不純物濃
度が互いに異なることを特徴とする請求項１乃至６のい
ずれか１項に記載の固体ラインセンサー。 - 【請求項８】 前記第２の電荷排出制御領域は、前記第
１の電荷排出制御領域と同時に不純物イオンが注入され
た後、さらに不純物イオンが注入されることにより形成
されていることを特徴とする請求項１または２記載の固
体ラインセンサー。 - 【請求項９】 前記第１の電荷排出制御領域および前記
第２の電荷排出制御領域を形成するためのイオン注入
は、固体ラインセンサーの他の領域を形成する際のイオ
ン注入と同時に行われていることを特徴とする請求項８
記載の固体ラインセンサー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001181787A JP3878437B2 (ja) | 2001-06-15 | 2001-06-15 | 固体ラインセンサー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001181787A JP3878437B2 (ja) | 2001-06-15 | 2001-06-15 | 固体ラインセンサー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002373979A true JP2002373979A (ja) | 2002-12-26 |
| JP3878437B2 JP3878437B2 (ja) | 2007-02-07 |
Family
ID=19021999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001181787A Expired - Fee Related JP3878437B2 (ja) | 2001-06-15 | 2001-06-15 | 固体ラインセンサー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3878437B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016035494A1 (ja) * | 2014-09-01 | 2016-03-10 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP2019117949A (ja) * | 2019-04-08 | 2019-07-18 | 浜松ホトニクス株式会社 | 固体撮像装置 |
-
2001
- 2001-06-15 JP JP2001181787A patent/JP3878437B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016035494A1 (ja) * | 2014-09-01 | 2016-03-10 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP2016051852A (ja) * | 2014-09-01 | 2016-04-11 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| US10483302B2 (en) | 2014-09-01 | 2019-11-19 | Hamamatsu Photonics K.K. | Solid-state imaging device |
| JP2019117949A (ja) * | 2019-04-08 | 2019-07-18 | 浜松ホトニクス株式会社 | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3878437B2 (ja) | 2007-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9818794B2 (en) | Solid-state image sensor and camera | |
| US10249659B2 (en) | Solid-state image pickup device | |
| KR100922931B1 (ko) | 씨모스 이미지 센서 및 그 제조 방법 | |
| US7358105B2 (en) | Solid-state imaging device, method for manufacturing the same and interline transfer CCD image sensor | |
| US7235826B2 (en) | Solid-state image pickup device | |
| US10559611B2 (en) | Image sensor | |
| US11626433B2 (en) | Transistors having increased effective channel width | |
| KR20160019264A (ko) | Cmos 이미지 센서 | |
| US20090194794A1 (en) | Solid-state image pickup device and manufacturing method thereof | |
| KR20140111492A (ko) | 반도체 장치 | |
| US20230207587A1 (en) | Transistors having increased effective channel width | |
| CN101252140B (zh) | 固体摄像装置以及摄像装置 | |
| US9887234B2 (en) | CMOS image sensor and method for forming the same | |
| JP5172078B2 (ja) | Ｃｍｏｓイメージ・センサーの製造方法 | |
| KR100910936B1 (ko) | 영상감도 및 다이내믹 레인지를 향상시키는 단위픽셀 | |
| JP2002373979A (ja) | 固体ラインセンサー | |
| KR20040042841A (ko) | 고체 촬상 소자 및 그 제조 방법 | |
| KR20040042887A (ko) | 고체 촬상 소자 및 그 구동 방법 | |
| CN217444395U (zh) | 一种图像传感器像素结构及图像传感器 | |
| KR100540099B1 (ko) | 고체 촬상 소자 및 그 제조 방법 | |
| KR100269636B1 (ko) | 고체촬상소자 | |
| US20050104984A1 (en) | Solid-state image sensing device and control method therefor | |
| JPWO2019167295A1 (ja) | 電荷結合素子及びその製造方法 | |
| KR20080060947A (ko) | 이미지 센서 및 이미지 센서의 제조 방법 | |
| JP2006108443A (ja) | Ｃｃｄ固体撮像素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060904 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061102 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |