JP2002367932A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板を精度よくチップ化する。
【解決手段】 半導体デバイスの製造方法は、それぞれ
導電部１２を有する複数の半導体素子１４が形成された
半導体基板１０を半導体素子１４ごとに分割するための
分割用溝１６を、半導体基板１０の結晶方位に沿って形
成する分割用溝形成ステップと、分割用溝形成ステップ
と同時に、半導体基板１０に、導電部１２と接続する配
線２２を形成するための複数の配線用孔１８を形成する
配線用孔形成ステップと、半導体基板１０を分割用溝１
６に沿って分割する半導体素子分割ステップとを備え
る。
導電部１２を有する複数の半導体素子１４が形成された
半導体基板１０を半導体素子１４ごとに分割するための
分割用溝１６を、半導体基板１０の結晶方位に沿って形
成する分割用溝形成ステップと、分割用溝形成ステップ
と同時に、半導体基板１０に、導電部１２と接続する配
線２２を形成するための複数の配線用孔１８を形成する
配線用孔形成ステップと、半導体基板１０を分割用溝１
６に沿って分割する半導体素子分割ステップとを備え
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造方法に関する。特に本発明は、ウェハ等の半導体基
板を精度よくチップ化する半導体デバイスの製造方法に
関する。
製造方法に関する。特に本発明は、ウェハ等の半導体基
板を精度よくチップ化する半導体デバイスの製造方法に
関する。
【０００２】
【従来の技術】半導体デバイスは、ウェハ等の半導体基
板の表面に半導体素子を形成した後に、半導体基板を目
的とするチップの寸法に合わせて縦横にカットするダイ
シングにより製造される。通常、ダイシングは、ダイア
モンドカッター等のダイサーを用いて行う。
板の表面に半導体素子を形成した後に、半導体基板を目
的とするチップの寸法に合わせて縦横にカットするダイ
シングにより製造される。通常、ダイシングは、ダイア
モンドカッター等のダイサーを用いて行う。
【０００３】
【発明が解決しようとする課題】しかし、従来のダイシ
ング方法では、微細な半導体素子が形成された半導体基
板を精度よくチップ化することができないという問題が
あった。また、半導体素子の導電部と接続した配線を半
導体基板の裏面に引き出すために、半導体基板の表面に
半導体素子を形成した後に、エッチング等により、半導
体基板にビアホールを形成することがある。従来のダイ
サーを用いて半導体基板をチップ化する方法では、ビア
ホールの形成と別工程で行う必要があり、効率よく半導
体デバイスを製造するのが困難であった。
ング方法では、微細な半導体素子が形成された半導体基
板を精度よくチップ化することができないという問題が
あった。また、半導体素子の導電部と接続した配線を半
導体基板の裏面に引き出すために、半導体基板の表面に
半導体素子を形成した後に、エッチング等により、半導
体基板にビアホールを形成することがある。従来のダイ
サーを用いて半導体基板をチップ化する方法では、ビア
ホールの形成と別工程で行う必要があり、効率よく半導
体デバイスを製造するのが困難であった。
【０００４】そこで本発明は、上記の課題を解決するこ
とのできる半導体デバイスの製造方法を提供することを
目的とする。この目的は特許請求の範囲における独立項
に記載の特徴の組み合わせにより達成される。また従属
項は本発明の更なる有利な具体例を規定する。
とのできる半導体デバイスの製造方法を提供することを
目的とする。この目的は特許請求の範囲における独立項
に記載の特徴の組み合わせにより達成される。また従属
項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】即ち、本発明の第１の形
態によると、導電部を有する複数の半導体素子が形成さ
れた半導体基板に、導電部と接続する配線を形成するた
めの複数の配線用孔を形成すると共に、半導体基板を半
導体素子ごとに分割するための分割用溝を、半導体基板
の結晶方位に沿って形成する溝形成ステップと、半導体
基板を分割用溝に沿って分割する半導体素子分割ステッ
プとを備えることを特徴とする半導体デバイスの製造方
法を提供する。溝形成ステップは、ドライエッチングに
より、分割用溝及び配線用孔をそれぞれ形成するのが好
ましい。
態によると、導電部を有する複数の半導体素子が形成さ
れた半導体基板に、導電部と接続する配線を形成するた
めの複数の配線用孔を形成すると共に、半導体基板を半
導体素子ごとに分割するための分割用溝を、半導体基板
の結晶方位に沿って形成する溝形成ステップと、半導体
基板を分割用溝に沿って分割する半導体素子分割ステッ
プとを備えることを特徴とする半導体デバイスの製造方
法を提供する。溝形成ステップは、ドライエッチングに
より、分割用溝及び配線用孔をそれぞれ形成するのが好
ましい。
【０００６】半導体デバイスの製造方法は、半導体基板
の半導体素子が形成された表面と反対側の裏面から半導
体基板を研削して半導体基板を所定の厚さにする裏面研
削ステップをさらに備えてもよく、溝形成ステップは、
半導体基板が所定の厚さに研削されたときに、配線用孔
が表面から裏面まで貫通するように配線用孔を形成する
のが好ましい。
の半導体素子が形成された表面と反対側の裏面から半導
体基板を研削して半導体基板を所定の厚さにする裏面研
削ステップをさらに備えてもよく、溝形成ステップは、
半導体基板が所定の厚さに研削されたときに、配線用孔
が表面から裏面まで貫通するように配線用孔を形成する
のが好ましい。
【０００７】溝形成ステップは、半導体基板の所定の厚
さよりも浅く分割用溝を形成するのが好ましい。溝形成
ステップは、分割用溝の幅が、配線用孔の直径よりも小
さくなるように、分割用溝を形成するのが好ましい。溝
形成ステップは、配線用孔の直径に基づいて、分割用溝
の幅を設定するのが好ましい。
さよりも浅く分割用溝を形成するのが好ましい。溝形成
ステップは、分割用溝の幅が、配線用孔の直径よりも小
さくなるように、分割用溝を形成するのが好ましい。溝
形成ステップは、配線用孔の直径に基づいて、分割用溝
の幅を設定するのが好ましい。
【０００８】本発明の第２の形態によると、複数の半導
体素子が形成された半導体基板を半導体素子ごとに分割
するための分割用溝であって、半導体基板の表面から内
部に向かってテーパ状に縮小する分割用溝を形成する分
割用溝形成ステップと、半導体基板を分割用溝に沿って
分割する半導体素子分割ステップとを備えることを特徴
とする半導体デバイスの製造方法を提供する。
体素子が形成された半導体基板を半導体素子ごとに分割
するための分割用溝であって、半導体基板の表面から内
部に向かってテーパ状に縮小する分割用溝を形成する分
割用溝形成ステップと、半導体基板を分割用溝に沿って
分割する半導体素子分割ステップとを備えることを特徴
とする半導体デバイスの製造方法を提供する。
【０００９】分割用溝形成ステップは、斜方性エッチン
グにより分割用溝を形成するのが好ましい。分割用溝形
成ステップは、分割用溝の断面が楔形になるように分割
用溝を形成するのが好ましい。なお上記の発明の概要
は、本発明の必要な特徴の全てを列挙したものではな
く、これらの特徴群のサブコンビネーションも又発明と
なりうる。
グにより分割用溝を形成するのが好ましい。分割用溝形
成ステップは、分割用溝の断面が楔形になるように分割
用溝を形成するのが好ましい。なお上記の発明の概要
は、本発明の必要な特徴の全てを列挙したものではな
く、これらの特徴群のサブコンビネーションも又発明と
なりうる。
【００１０】
【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。
【００１１】図１は、本発明の第１実施形態に係る半導
体デバイスの製造方法により半導体デバイスを製造する
工程の一例を示す図である。まず、図１（ａ）に示すよ
うに、半導体基板１０に、導電部１２を有する複数の半
導体素子を形成する。半導体素子が形成された素子領域
１４を一点破線で示す。半導体基板１０は、ＧａＡｓ等
の化合物半導体により形成されるのが好ましい。
体デバイスの製造方法により半導体デバイスを製造する
工程の一例を示す図である。まず、図１（ａ）に示すよ
うに、半導体基板１０に、導電部１２を有する複数の半
導体素子を形成する。半導体素子が形成された素子領域
１４を一点破線で示す。半導体基板１０は、ＧａＡｓ等
の化合物半導体により形成されるのが好ましい。
【００１２】次に、図１（ｂ）及び図１（ｃ）に示すよ
うに、半導体基板１０を半導体素子毎に分割するための
分割用溝１６と半導体素子の導電部１２と接続させる配
線を形成するための配線用孔１８とを形成する。分割用
溝１６及び配線用孔１８は、ドライエッチング又はウェ
ットエッチング等のエッチングにより同時に形成するの
が好ましい。
うに、半導体基板１０を半導体素子毎に分割するための
分割用溝１６と半導体素子の導電部１２と接続させる配
線を形成するための配線用孔１８とを形成する。分割用
溝１６及び配線用孔１８は、ドライエッチング又はウェ
ットエッチング等のエッチングにより同時に形成するの
が好ましい。
【００１３】まず、図１（ｂ）に示すように、分割用溝
１６を形成すべき領域１６ａと配線用孔１８を形成すべ
き領域１８ａを除いた領域にレジスト層２０を形成す
る。ここで、レジスト層２０は、分割用溝１６の幅が、
配線用孔１８の直径よりも小さくなるように、領域１６
ａ及び１８ａを形成するのが好ましい。レジスト層２０
は、配線用孔１８の直径に基づいて、分割用溝１６の幅
が設定されるように、領域１６ａ及び１８ａを形成する
のが好ましい。例えば、配線用孔１８の直径が４０〜１
００μｍのとき、分割用溝１６の幅が１〜３０μｍとな
るようにレジスト層２０を形成してよい。分割用溝１６
の幅が、配線用孔１８の直径よりも小さくなるように、
レジスト層２０の領域１６ａ及び１８ａを形成すること
により、エッチングした際に、分割用溝１６の深さを配
線用孔１８の深さよりも浅くすることができる。
１６を形成すべき領域１６ａと配線用孔１８を形成すべ
き領域１８ａを除いた領域にレジスト層２０を形成す
る。ここで、レジスト層２０は、分割用溝１６の幅が、
配線用孔１８の直径よりも小さくなるように、領域１６
ａ及び１８ａを形成するのが好ましい。レジスト層２０
は、配線用孔１８の直径に基づいて、分割用溝１６の幅
が設定されるように、領域１６ａ及び１８ａを形成する
のが好ましい。例えば、配線用孔１８の直径が４０〜１
００μｍのとき、分割用溝１６の幅が１〜３０μｍとな
るようにレジスト層２０を形成してよい。分割用溝１６
の幅が、配線用孔１８の直径よりも小さくなるように、
レジスト層２０の領域１６ａ及び１８ａを形成すること
により、エッチングした際に、分割用溝１６の深さを配
線用孔１８の深さよりも浅くすることができる。
【００１４】続いて、図１（ｃ）に示すように、エッチ
ングにより分割用溝１６及び配線用孔１８を形成する。
上述したように、分割用溝１６は、配線用孔１８よりも
浅く形成するのが好ましい。分割用溝１６は、半導体基
板１０の素子領域１４よりも深く形成するのが好まし
い。分割用溝１６及び配線用孔１８を形成した後に、レ
ジスト層２０を除去する。
ングにより分割用溝１６及び配線用孔１８を形成する。
上述したように、分割用溝１６は、配線用孔１８よりも
浅く形成するのが好ましい。分割用溝１６は、半導体基
板１０の素子領域１４よりも深く形成するのが好まし
い。分割用溝１６及び配線用孔１８を形成した後に、レ
ジスト層２０を除去する。
【００１５】次に、図１（ｄ）に示すように、配線用孔
１８に配線２２を形成する。配線２２は、配線用孔１８
の側壁に導電性材料を塗布することにより形成するのが
好ましい。この場合、配線２２と同時に、半導体素子の
導電部１２と配線２２とを接続するグランド用電極２４
を半導体基板１０の表面に形成してよい。他の例におい
て、配線２２は、配線用孔１８に金属等の導電性材料を
充填することにより形成してもよい。
１８に配線２２を形成する。配線２２は、配線用孔１８
の側壁に導電性材料を塗布することにより形成するのが
好ましい。この場合、配線２２と同時に、半導体素子の
導電部１２と配線２２とを接続するグランド用電極２４
を半導体基板１０の表面に形成してよい。他の例におい
て、配線２２は、配線用孔１８に金属等の導電性材料を
充填することにより形成してもよい。
【００１６】図１（ｅ）に示すように、半導体基板１０
の裏面から半導体基板１０を研削して半導体基板１０を
所定の厚さにする。配線用孔１８は、半導体基板１０が
所定の厚さに研削されたときに、配線用孔１８が表面か
ら裏面まで貫通するよう形成するのが好ましい。また、
分割用溝１６は、半導体基板１０が所定の厚さに研削さ
れたときに、表面から裏面まで貫通しないように、半導
体基板１０の所定の厚さよりも浅く形成するのが好まし
い。また、半導体基板１０の裏面を研削した後に、半導
体基板１０の裏面を金メッキ等でメタライゼーションす
るのが好ましい。 その後、半導体基板１０を、分割用溝
１６に沿って半導体素子１４毎に分割してチップ化す
る。
の裏面から半導体基板１０を研削して半導体基板１０を
所定の厚さにする。配線用孔１８は、半導体基板１０が
所定の厚さに研削されたときに、配線用孔１８が表面か
ら裏面まで貫通するよう形成するのが好ましい。また、
分割用溝１６は、半導体基板１０が所定の厚さに研削さ
れたときに、表面から裏面まで貫通しないように、半導
体基板１０の所定の厚さよりも浅く形成するのが好まし
い。また、半導体基板１０の裏面を研削した後に、半導
体基板１０の裏面を金メッキ等でメタライゼーションす
るのが好ましい。 その後、半導体基板１０を、分割用溝
１６に沿って半導体素子１４毎に分割してチップ化す
る。
【００１７】本実施形態において、エッチングにより分
割用溝１６を形成するので、分割用溝１６の側壁を滑ら
かに形成することができる。また、分割用溝１６を素子
領域１４よりも深く形成するので、半導体素子領域の側
壁を滑らかにすることができる。よって、半導体素子領
域に加工傷をつけることによる半導体素子の特性劣化を
防ぐことができる。
割用溝１６を形成するので、分割用溝１６の側壁を滑ら
かに形成することができる。また、分割用溝１６を素子
領域１４よりも深く形成するので、半導体素子領域の側
壁を滑らかにすることができる。よって、半導体素子領
域に加工傷をつけることによる半導体素子の特性劣化を
防ぐことができる。
【００１８】さらに、本実施形態において、分割用溝１
６と配線用孔１８を同時に形成するので、工程を簡略化
することができ、半導体デバイス製造におけるスループ
ットの向上を図ることができる。また、分割用溝１６を
半導体基板１０の結晶方位に沿って形成するので、微小
な応力を加えるだけで、容易に半導体基板を半導体素子
毎に分割することができる。
６と配線用孔１８を同時に形成するので、工程を簡略化
することができ、半導体デバイス製造におけるスループ
ットの向上を図ることができる。また、分割用溝１６を
半導体基板１０の結晶方位に沿って形成するので、微小
な応力を加えるだけで、容易に半導体基板を半導体素子
毎に分割することができる。
【００１９】図２は、本発明の第１実施形態に係る半導
体デバイスの製造方法により半導体デバイスを製造する
工程の他の例を示す図である。まず、図２（ａ）に示す
ように、導電部１２を有する複数の半導体素子が形成さ
れた半導体基板１０の表面に、導電部１２と後に形成す
る配線２２とを接続するグランド用電極２４を形成す
る。図中、半導体素子が形成された素子領域１４を一点
破線で示す。次に、図２（ｂ）に示すように、半導体基
板１０の半導体素子が形成された表面と反対側の裏面を
研削して半導体基板１０を所定の厚さにする。
体デバイスの製造方法により半導体デバイスを製造する
工程の他の例を示す図である。まず、図２（ａ）に示す
ように、導電部１２を有する複数の半導体素子が形成さ
れた半導体基板１０の表面に、導電部１２と後に形成す
る配線２２とを接続するグランド用電極２４を形成す
る。図中、半導体素子が形成された素子領域１４を一点
破線で示す。次に、図２（ｂ）に示すように、半導体基
板１０の半導体素子が形成された表面と反対側の裏面を
研削して半導体基板１０を所定の厚さにする。
【００２０】続いて、図２（ｃ）及び図２（ｄ）に示す
ように、分割用溝１６と配線用孔１８とを形成する。分
割用溝１６及び配線用孔１８は、ドライエッチング又は
ウェットエッチング等のエッチングにより同時に形成す
るのが好ましい。まず、半導体基板１０の分割用溝１６
を形成すべき領域１６ａと配線用孔１８を形成すべき領
域１８ａを除いた領域にレジスト層２０を形成する。こ
こで、レジスト層２０は、分割用溝１６の幅が、配線用
孔１８の直径よりも小さくなるように、領域１６ａ及び
１８ａを形成するのが好ましい。レジスト層２０は、配
線用孔１８の直径に基づいて、分割用溝１６の幅が設定
されるように、領域１６ａ及び１８ａを形成するのが好
ましい。分割用溝１６の幅が、配線用孔１８の直径より
も小さくなるように、レジスト層２０の領域１６ａ及び
１８ａを形成することにより、エッチングした際に、分
割用溝１６の深さを配線用孔１８の深さよりも浅くする
ことができる。
ように、分割用溝１６と配線用孔１８とを形成する。分
割用溝１６及び配線用孔１８は、ドライエッチング又は
ウェットエッチング等のエッチングにより同時に形成す
るのが好ましい。まず、半導体基板１０の分割用溝１６
を形成すべき領域１６ａと配線用孔１８を形成すべき領
域１８ａを除いた領域にレジスト層２０を形成する。こ
こで、レジスト層２０は、分割用溝１６の幅が、配線用
孔１８の直径よりも小さくなるように、領域１６ａ及び
１８ａを形成するのが好ましい。レジスト層２０は、配
線用孔１８の直径に基づいて、分割用溝１６の幅が設定
されるように、領域１６ａ及び１８ａを形成するのが好
ましい。分割用溝１６の幅が、配線用孔１８の直径より
も小さくなるように、レジスト層２０の領域１６ａ及び
１８ａを形成することにより、エッチングした際に、分
割用溝１６の深さを配線用孔１８の深さよりも浅くする
ことができる。
【００２１】続いて、エッチングにより分割用溝１６及
び配線用孔１８を形成する。上述したように、分割用溝
１６は、配線用孔１８よりも浅く形成するのが好まし
い。分割用溝１６は、半導体基板１０の裏面から表面ま
で貫通するように形成するのが好ましい。また、分割用
溝１６は、半導体基板１０の裏面から表面まで貫通しな
いように、半導体基板１０の厚さよりも浅く形成するの
が好ましい。分割用溝１６及び配線用孔１８を形成した
後に、レジスト層２０を除去する。
び配線用孔１８を形成する。上述したように、分割用溝
１６は、配線用孔１８よりも浅く形成するのが好まし
い。分割用溝１６は、半導体基板１０の裏面から表面ま
で貫通するように形成するのが好ましい。また、分割用
溝１６は、半導体基板１０の裏面から表面まで貫通しな
いように、半導体基板１０の厚さよりも浅く形成するの
が好ましい。分割用溝１６及び配線用孔１８を形成した
後に、レジスト層２０を除去する。
【００２２】次に、図２（ｅ）に示すように、配線用孔
１８の側壁に導電性材料を塗布して配線２２を形成す
る。他の例において、配線２２は、配線用孔１８に金属
等の導電性材料を充填することにより形成してもよい。
また、必要に応じて、半導体基板１０の裏面を金メッキ
等でメタライゼーションするのが好ましい。 その後、半
導体基板１０を、分割用溝１６に沿って半導体素子１４
毎に分割してチップ化する。
１８の側壁に導電性材料を塗布して配線２２を形成す
る。他の例において、配線２２は、配線用孔１８に金属
等の導電性材料を充填することにより形成してもよい。
また、必要に応じて、半導体基板１０の裏面を金メッキ
等でメタライゼーションするのが好ましい。 その後、半
導体基板１０を、分割用溝１６に沿って半導体素子１４
毎に分割してチップ化する。
【００２３】本実施形態において、分割用溝１６と配線
用孔１８とを同時に形成するので、工程を簡略化するこ
とができ、半導体デバイス製造におけるスループットの
向上を図ることができる。また、分割用溝１６を半導体
基板１０の結晶方位に沿って形成するので、微小な応力
を加えるだけで、容易に半導体基板を半導体素子毎に分
割することができる。
用孔１８とを同時に形成するので、工程を簡略化するこ
とができ、半導体デバイス製造におけるスループットの
向上を図ることができる。また、分割用溝１６を半導体
基板１０の結晶方位に沿って形成するので、微小な応力
を加えるだけで、容易に半導体基板を半導体素子毎に分
割することができる。
【００２４】図３は、本発明の第２実施形態に係る半導
体デバイスの製造方法により製造された半導体デバイス
を示す断面図である。まず、半導体基板３０に複数の半
導体素子を形成する。図中、半導体素子が形成された素
子領域３２を破線で示す。半導体基板３０は、ＧａＡｓ
等の化合物半導体により形成されるのが好ましい。そし
て、半導体基板３０の表面に、半導体基板３０を半導体
素子ごとに分割するための分割用溝３４を形成する。
体デバイスの製造方法により製造された半導体デバイス
を示す断面図である。まず、半導体基板３０に複数の半
導体素子を形成する。図中、半導体素子が形成された素
子領域３２を破線で示す。半導体基板３０は、ＧａＡｓ
等の化合物半導体により形成されるのが好ましい。そし
て、半導体基板３０の表面に、半導体基板３０を半導体
素子ごとに分割するための分割用溝３４を形成する。
【００２５】図３（ａ）に示すように、分割用溝３４
は、半導体基板３０の表面から内部に向かってテーパ状
に縮小するのが好ましい。分割用溝３４は、ドライエッ
チング又はウェットエッチング等の斜方性エッチングに
より形成するのが好ましい。分割用溝３４は、半導体基
板３０の素子領域３２よりも深く形成するのが好まし
い。また、図３（ｂ）に示すように、分割用溝３４は、
分割用溝３４の断面が楔形になるように形成するのが好
ましい。半導体基板３０の表面に分割用溝３４を形成し
た後に、半導体基板３０を分割用溝３４に沿って分割し
てチップ化する。
は、半導体基板３０の表面から内部に向かってテーパ状
に縮小するのが好ましい。分割用溝３４は、ドライエッ
チング又はウェットエッチング等の斜方性エッチングに
より形成するのが好ましい。分割用溝３４は、半導体基
板３０の素子領域３２よりも深く形成するのが好まし
い。また、図３（ｂ）に示すように、分割用溝３４は、
分割用溝３４の断面が楔形になるように形成するのが好
ましい。半導体基板３０の表面に分割用溝３４を形成し
た後に、半導体基板３０を分割用溝３４に沿って分割し
てチップ化する。
【００２６】本実施形態において、エッチングにより分
割用溝３４を形成するので、分割用溝３４の側壁を滑ら
かに形成することができる。また、分割用溝３４を素子
領域３２よりも深く形成するので、素子領域３４の側壁
を滑らかにすることができる。よって、素子領域３４に
加工傷をつけることによる半導体素子の特性劣化を防ぐ
ことができる。
割用溝３４を形成するので、分割用溝３４の側壁を滑ら
かに形成することができる。また、分割用溝３４を素子
領域３２よりも深く形成するので、素子領域３４の側壁
を滑らかにすることができる。よって、素子領域３４に
加工傷をつけることによる半導体素子の特性劣化を防ぐ
ことができる。
【００２７】また、本実施形態において、分割用溝３４
が半導体基板３０の表面から内部に向かってテーパ状に
縮小するので、半導体基板３０を容易にチップ化するこ
とができる。
が半導体基板３０の表面から内部に向かってテーパ状に
縮小するので、半導体基板３０を容易にチップ化するこ
とができる。
【００２８】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施形態に記載の範囲
には限定されない。上記実施形態に、多様な変更または
改良を加えることができる。そのような変更または改良
を加えた形態も本発明の技術的範囲に含まれ得ること
が、特許請求の範囲の記載から明らかである。
たが、本発明の技術的範囲は上記実施形態に記載の範囲
には限定されない。上記実施形態に、多様な変更または
改良を加えることができる。そのような変更または改良
を加えた形態も本発明の技術的範囲に含まれ得ること
が、特許請求の範囲の記載から明らかである。
【００２９】
【発明の効果】上記説明から明らかなように、本発明に
よれば半導体基板を精度よくチップ化することができ
る。
よれば半導体基板を精度よくチップ化することができ
る。
【図１】本発明の第１実施形態に係る半導体デバイスの
製造方法の一例を示す工程図である。
製造方法の一例を示す工程図である。
【図２】本発明の第１実施形態に係る半導体デバイスの
製造方法の他の例を示す工程図である。
製造方法の他の例を示す工程図である。
【図３】本発明の第２実施形態に係る半導体デバイスの
製造方法により製造された半導体デバイスを示す断面図
である。
製造方法により製造された半導体デバイスを示す断面図
である。
１０・・半導体基板、１４・・半導体素子、１６・・分
割用溝、１８・・配線用孔、２２・・配線、３０・・半
導体基板、３２・・半導体素子、３４・・分割用溝
割用溝、１８・・配線用孔、２２・・配線、３０・・半
導体基板、３２・・半導体素子、３４・・分割用溝
Claims (9)
- 【請求項１】 導電部を有する複数の半導体素子が形成
された半導体基板に、前記導電部と接続する配線を形成
するための複数の配線用孔を形成すると共に、前記半導
体基板を前記半導体素子ごとに分割するための分割用溝
を、前記半導体基板の結晶方位に沿って形成する溝形成
ステップと、 前記半導体基板を前記分割用溝に沿って分割する半導体
素子分割ステップとを備えることを特徴とする半導体デ
バイスの製造方法。 - 【請求項２】 前記溝形成ステップは、ドライエッチン
グにより、前記分割用溝及び前記配線用孔をそれぞれ形
成することを特徴とする請求項１に記載の半導体デバイ
スの製造方法。 - 【請求項３】 前記半導体基板の前記半導体素子が形成
された表面と反対側の裏面から前記半導体基板を研削し
て前記半導体基板を所定の厚さにする裏面研削ステップ
をさらに備え、 前記溝形成ステップは、前記半導体基板が前記所定の厚
さに研削されたときに、前記配線用孔が前記表面から前
記裏面まで貫通するように前記配線用孔を形成すること
を特徴とする請求項１に記載の半導体デバイスの製造方
法。 - 【請求項４】 前記溝形成ステップは、前記半導体基板
の前記所定の厚さよりも浅く前記分割用溝を形成するこ
とを特徴とする請求項１に記載の半導体デバイスの製造
方法。 - 【請求項５】 前記溝形成ステップは、前記分割用溝の
幅が、前記配線用孔の直径よりも小さくなるように、前
記分割用溝を形成することを特徴とする請求項１に記載
の半導体デバイスの製造方法。 - 【請求項６】 前記溝形成ステップは、前記配線用孔の
直径に基づいて、前記分割用溝の幅を設定することを特
徴とする半導体デバイスの製造方法。 - 【請求項７】 複数の半導体素子が形成された半導体基
板を半導体素子ごとに分割するための分割用溝であっ
て、前記半導体基板の表面から内部に向かってテーパ状
に縮小する分割用溝を形成する分割用溝形成ステップ
と、 前記半導体基板を前記分割用溝に沿って分割する半導体
素子分割ステップとを備えることを特徴とする半導体デ
バイスの製造方法。 - 【請求項８】 前記分割用溝形成ステップは、斜方性エ
ッチングにより前記分割用溝を形成することを特徴とす
る請求項７に記載の半導体デバイスの製造方法。 - 【請求項９】 前記分割用溝形成ステップは、前記分割
用溝の断面が楔形になるように前記分割用溝を形成する
ことを特徴とする請求項７に記載の半導体デバイスの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173762A JP2002367932A (ja) | 2001-06-08 | 2001-06-08 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173762A JP2002367932A (ja) | 2001-06-08 | 2001-06-08 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002367932A true JP2002367932A (ja) | 2002-12-20 |
Family
ID=19015166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173762A Withdrawn JP2002367932A (ja) | 2001-06-08 | 2001-06-08 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002367932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173179A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008078430A (ja) * | 2006-09-22 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 電子部品の製造方法 |
-
2001
- 2001-06-08 JP JP2001173762A patent/JP2002367932A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173179A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008078430A (ja) * | 2006-09-22 | 2008-04-03 | Matsushita Electric Ind Co Ltd | 電子部品の製造方法 |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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