JP2002359427A - Submount and semiconductor device - Google Patents

Submount and semiconductor device

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彰 笹目
Yasushi Chikugi
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Abstract

PROBLEM TO BE SOLVED: To provide a submount and a semiconductor device, capable of preventing solder from creeping up on the edge face of a semiconductor laser element. SOLUTION: This submount, on which a semiconductor element 2 is mounted, is provided with a submount substrate 4 and a solder film 8 formed on the submount substrate. When the width of the solder film is WS (μm) and the width of the semiconductor element to be mounted on the solder film is WC (μm), the width WS and thickness d (μm) of the solder film are decided with an evaluation value W (μm) specified by the formula 2W=(WC-WS) and a thickness d (μm) of the solder film so as to satisfy the relations 0.3<=d<=1 when W=-30 μm, 0.3<=d<=(7×W/110+32/11) when -30 μm<W<=30 μm, (37×W/600-1.55)<=d<=(7×W/110+32/11) when 30 μm<W<=80 μm, and (37×W/600-1.55)<=d<=8 when 80 μm<W<=90 μm.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、サブマウントお
よび半導体装置に関し、より特定的には、半導体レーザ
素子を搭載するサブマウントおよびこのサブマウントを
用いた半導体装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a submount and a semiconductor device, and more particularly, to a submount on which a semiconductor laser element is mounted and a semiconductor device using the submount.

【０００２】[0002]

【従来の技術】従来、半導体レーザ素子を備える半導体
装置が知られている。このような半導体装置の一種は、
図１２に示すようにサブマウント１０３に半導体レーザ
素子１０２を搭載することにより製造される。図１２
は、従来の半導体装置の製造方法を説明するための断面
模式図である。図１２を参照して、従来の半導体装置の
製造方法を説明する。2. Description of the Related Art Conventionally, a semiconductor device having a semiconductor laser element has been known. One type of such a semiconductor device is:
It is manufactured by mounting the semiconductor laser device 102 on the submount 103 as shown in FIG. FIG.
FIG. 3 is a schematic cross-sectional view for explaining a conventional method for manufacturing a semiconductor device. A conventional method for manufacturing a semiconductor device will be described with reference to FIG.

【０００３】図１２に示すように、従来の半導体装置の
製造方法では、まず半導体レーザ素子１０２を搭載する
ためのサブマウント１０３を準備する。サブマウント１
０３は、窒化アルミニウム（ＡｌＮ）を含む基板１０４
と、基板１０４上に形成されたチタン（Ｔｉ）を含む膜
および白金（Ｐｔ）を含む膜の積層膜１０５（Ｔｉ／Ｐ
ｔ積層膜１０５）と、このＴｉ／Ｐｔ積層膜１０５上に
形成された電極層としての金（Ａｕ）膜１０６と、この
Ａｕ膜１０６上に形成された白金（Ｐｔ）を含むはんだ
バリア膜１０７と、はんだバリア膜１０７上に形成され
た金（Ａｕ）錫（Ｓｎ）系はんだを含むはんだ１０８と
からなる。サブマウント１０３において、Ｔｉ／Ｐｔ積
層膜１０５、Ａｕ膜１０６、はんだバリア膜１０７およ
びはんだ１０８を形成する方法は、従来の蒸着法、スパ
ッタリング法あるいはめっき法などの成膜方法およびフ
ォトリソグラフィ法あるいはメタルマスク法などのパタ
ーニング方法を用いることができる。As shown in FIG. 12, in a conventional method of manufacturing a semiconductor device, first, a submount 103 for mounting a semiconductor laser element 102 is prepared. Submount 1
03 denotes a substrate 104 containing aluminum nitride (AlN).
And a laminated film 105 (Ti / P) of a film containing titanium (Ti) and a film containing platinum (Pt) formed on the substrate 104.
t laminated film 105), a gold (Au) film 106 as an electrode layer formed on the Ti / Pt laminated film 105, and a solder barrier film 107 containing platinum (Pt) formed on the Au film 106 And a solder 108 containing gold (Au) tin (Sn) -based solder formed on the solder barrier film 107. In the submount 103, a method for forming the Ti / Pt laminated film 105, the Au film 106, the solder barrier film 107, and the solder 108 is a conventional film forming method such as a vapor deposition method, a sputtering method or a plating method, and a photolithography method or a metal method. A patterning method such as a mask method can be used.

【０００４】図１２に示したようなサブマウント１０３
を準備した後、サブマウント１０３のはんだ１０８を加
熱・溶融した状態で半導体レーザ素子１０２を矢印１１
４に示すようにはんだ１０８上の所定の位置に搭載する
（ダイボンド工程を実施する）。この後、はんだ１０８
を冷却して凝固させる。この結果、はんだ１０８によっ
てレーザ素子１０２がサブマウント１０３上に接着固定
される。この後、図示しないヒートシンクにサブマウン
ト１０３の裏面側をはんだなどで接続・固定することに
より、半導体レーザ素子を備える半導体装置を得ること
ができる。A submount 103 as shown in FIG.
Is prepared, the semiconductor laser device 102 is moved in the direction indicated by the arrow 11 while the solder 108 of the submount 103 is heated and melted.
As shown in FIG. 4, it is mounted at a predetermined position on the solder 108 (a die bonding step is performed). After this, the solder 108
Allow to cool and solidify. As a result, the laser element 102 is bonded and fixed on the submount 103 by the solder 108. Thereafter, by connecting and fixing the back surface of the submount 103 to a heat sink (not shown) with solder or the like, a semiconductor device having a semiconductor laser element can be obtained.

【０００５】[0005]

【発明が解決しようとする課題】図１２に示したような
工程により製造される従来の半導体装置では、以下のよ
うな問題があった。すなわち、半導体レーザ素子１０２
（図１２参照）をサブマウント１０３（図１２参照）に
搭載する際、図１３に示すように半導体レーザ素子１０
２の端面１１２上にはんだ１０８が部分的にはい上がっ
た（はんだ１０８の一部が半導体レーザ素子１０２の端
面１１２を部分的に覆った状態となっている）はい上が
り部１３０が形成される場合があった。図１３は従来の
半導体装置の問題点を説明するための断面模式図であ
る。A conventional semiconductor device manufactured by the steps shown in FIG. 12 has the following problems. That is, the semiconductor laser element 102
When mounting the sub-mount 103 (see FIG. 12) on the submount 103 (see FIG. 12), as shown in FIG.
In the case where the solder 108 partially rises on the end face 112 of the second (the solder 108 partially covers the end face 112 of the semiconductor laser device 102), the rising part 130 is formed. was there. FIG. 13 is a schematic sectional view for explaining a problem of the conventional semiconductor device.

【０００６】一方で、近年の半導体レーザ素子の高出力
化に伴い、放熱性に優れた下面発光型の半導体レーザ素
子１０２（図１３参照）が用いられるようになってきて
いる。下面発光型の半導体レーザ素子１０２では、レー
ザ光の発振部（発光部）が半導体レーザ素子１０２の下
面側（はんだ１０８（図１３参照）との接合部側）に形
成されている。このように、熱を発生する発光部をサブ
マウント１０３により近い位置に配置することにより、
放熱特性の優れた半導体装置を得ることができる。On the other hand, with the recent increase in the output of the semiconductor laser device, a bottom-emitting semiconductor laser device 102 (see FIG. 13) having excellent heat dissipation has been used. In the bottom emission type semiconductor laser device 102, a laser beam oscillating portion (light emission portion) is formed on the lower surface side of the semiconductor laser device 102 (the joint portion with the solder 108 (see FIG. 13)). As described above, by disposing the light emitting unit that generates heat at a position closer to the submount 103,
A semiconductor device having excellent heat radiation characteristics can be obtained.

【０００７】このような下面発光型の半導体レーザ素子
１０２において、図１３に示すように、その端面１１２
上にはんだ１０８がはい上がると、発光部においてはん
だ１０８による短絡などの不良が発生する。このため、
半導体レーザ素子１０２においてレーザ光の発振ができ
なくなるといった不良が発生する場合があった。この結
果、半導体装置の歩留りが低下することになっていた。In such a bottom emission type semiconductor laser device 102, as shown in FIG.
If the solder 108 goes up, a defect such as a short circuit due to the solder 108 occurs in the light emitting portion. For this reason,
In some cases, a defect such as the inability to oscillate laser light occurs in the semiconductor laser element 102. As a result, the yield of the semiconductor device has been reduced.

【０００８】この発明は、上記のような課題を解決する
ために成されたものであり、この発明の目的は、半導体
レーザ素子の端面上へのはんだのはい上がりを防止する
ことが可能なサブマウントおよびそのサブマウントを用
いた半導体装置を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and an object of the present invention is to provide a sub-laser capable of preventing solder from rising onto an end face of a semiconductor laser device. An object of the present invention is to provide a semiconductor device using a mount and its submount.

【０００９】[0009]

【課題を解決するための手段】この発明に従ったサブマ
ウントは、半導体素子を搭載するサブマウントであっ
て、サブマウント基板と、サブマウント基板上に形成さ
れたはんだ膜とを備え、はんだ膜の幅をＷS（μｍ）、
はんだ膜上に搭載されるべき半導体素子の幅をＷC（μ
ｍ）とした場合、２Ｗ＝（ＷC−ＷS）という式で規定さ
れる評価値Ｗ（μｍ）と、はんだ膜の厚さｄ（μｍ）と
が、Ｗ＝−３０μｍの場合、０．３≦ｄ≦１、−３０μ
ｍ＜Ｗ≦３０μｍの場合、０．３≦ｄ≦（７×Ｗ／１１
０＋３２／１１）、３０μｍ＜Ｗ≦８０μｍの場合、
（３７×Ｗ／６００−１．５５）≦ｄ≦（７×Ｗ／１１
０＋３２／１１）、８０μｍ＜Ｗ≦９０μｍの場合、
（３７×Ｗ／６００−１．５５）≦ｄ≦８、という関係
を満たすように、はんだ膜の幅ＷSおよび厚さｄが決定
されている。A submount according to the present invention is a submount for mounting a semiconductor element, comprising a submount substrate and a solder film formed on the submount substrate. Is W S (μm),
The width of the semiconductor element to be mounted on the solder film is defined as W C (μ
m), the evaluation value W (μm) defined by the equation 2W = (W C −W S ) and the thickness d (μm) of the solder film are W = −30 μm. 3 ≦ d ≦ 1, -30μ
When m <W ≦ 30 μm, 0.3 ≦ d ≦ (7 × W / 11
0 + 32/11), 30 μm <W ≦ 80 μm,
(37 × W / 600-1.55) ≦ d ≦ (7 × W / 11
0 + 32/11), when 80 μm <W ≦ 90 μm,
(37 × W / 600-1.55) ≦ d ≦ 8, so as to satisfy the relationship of the width W S and the thickness d of the solder layer is determined.

【００１０】このようにすれば、サブマウントのはんだ
膜を溶融した状態で、はんだ膜上に半導体素子を搭載す
る際、溶融したはんだ膜の一部がサブマウントと半導体
素子との間の領域から半導体素子の外周より外側へ流動
することを抑制できる。したがって、半導体素子の端面
近傍に溶融したはんだ膜（溶融はんだ）が過剰に存在す
ることを抑制できる。この結果、半導体素子の端面上に
溶融はんだがはい上がる不良の発生確率を低減できる。
また、半導体素子とサブマウントとの接合強度不足や、
半導体素子とサブマウント間の熱抵抗の増加に起因する
不良の発生確率を低減できる。With this configuration, when the semiconductor element is mounted on the solder film in a state where the solder film of the submount is molten, a part of the molten solder film is removed from a region between the submount and the semiconductor element. It is possible to suppress the flow to the outside from the outer periphery of the semiconductor element. Therefore, it is possible to suppress the excessive presence of the molten solder film (molten solder) near the end face of the semiconductor element. As a result, it is possible to reduce the probability of occurrence of a defect in which the molten solder rises on the end face of the semiconductor element.
In addition, insufficient bonding strength between the semiconductor element and the submount,
It is possible to reduce the probability of occurrence of defects due to an increase in thermal resistance between the semiconductor element and the submount.

【００１１】上記サブマウントにおいて、評価値Ｗとは
んだ膜の厚さｄとが、Ｗ＝−１０μｍの場合、０．３≦
ｄ≦１、−１０μｍ＜Ｗ≦２０μｍの場合、０．３≦ｄ
≦（Ｗ／１４＋１２／７）、２０μｍ＜Ｗ≦６０μｍの
場合、（３７×Ｗ／６００−１４／１５）≦ｄ≦（Ｗ／
１４＋１２／７）、６０μｍ＜Ｗ≦８０μｍの場合、
（３７×Ｗ／６００−１４／１５）≦ｄ≦６、という関
係を満たすように、はんだ膜の幅ＷSおよび厚さｄが決
定されていてもよい。In the above submount, when the evaluation value W and the thickness d of the solder film are W = −10 μm, 0.3 ≦ 0.3
0.3 ≦ d when d ≦ 1, −10 μm <W ≦ 20 μm
≦ (W / 14 + 12/7), when 20 μm <W ≦ 60 μm, (37 × W / 600−14 / 15) ≦ d ≦ (W /
14 + 12/7), 60 μm <W ≦ 80 μm,
(37 × W / 600-14 / 15 ) ≦ d ≦ 6, so as to satisfy the relationship of the width W S and the thickness d of the solder layer may be determined.

【００１２】この場合、半導体素子とサブマウントとの
はんだ膜による接合をより確実に行なうと同時に、半導
体素子の端面上に溶融はんだがはい上がる不良の発生確
率を低減できる。In this case, the bonding between the semiconductor element and the submount by the solder film can be performed more reliably, and at the same time, the probability of occurrence of a defect in which the molten solder goes up on the end face of the semiconductor element can be reduced.

【００１３】上記サブマウントは、サブマウント基板と
はんだ膜との間に形成されたはんだバリア膜をさらに備
えていてもよい。The submount may further include a solder barrier film formed between the submount substrate and the solder film.

【００１４】この場合、はんだ膜が溶融した際、はんだ
バリア膜下に位置する電極膜などの材料の一部がはんだ
膜へ溶け込むといった問題の発生を抑制できる。このた
め、はんだ膜の組成が変化して、半導体素子とサブマウ
ントとをはんだ膜により接合できなくなるというような
問題の発生を抑制できる。In this case, when the solder film is melted, it is possible to suppress the problem that a part of the material such as the electrode film located under the solder barrier film is melted into the solder film. For this reason, it is possible to suppress the occurrence of the problem that the composition of the solder film changes and the semiconductor element and the submount cannot be joined by the solder film.

【００１５】上記サブマウントは、サブマウント基板と
はんだバリア膜との間において、サブマウント基板の表
面に接触するように形成された密着膜と、密着層上に形
成された拡散防止膜と、拡散防止膜上に形成された電極
膜とを備えていてもよく、はんだバリア膜は電極膜上に
配置されていてもよい。The submount includes an adhesion film formed between the submount substrate and the solder barrier film so as to be in contact with the surface of the submount substrate; a diffusion prevention film formed on the adhesion layer; And an electrode film formed on the prevention film. The solder barrier film may be disposed on the electrode film.

【００１６】この場合、はんだ膜上に搭載される半導体
素子と、サブマウント基板とを確実に接続できるので、
サブマウントを用いた半導体装置の信頼性を向上させる
ことができる。In this case, the semiconductor element mounted on the solder film can be reliably connected to the submount substrate.
The reliability of the semiconductor device using the submount can be improved.

【００１７】上記サブマウントにおいて、密着膜はチタ
ンを含んでいてもよく、拡散防止膜は白金を含んでいて
もよく、電極膜は金を含んでいてもよく、はんだバリア
膜は白金を含んでいてもよく、はんだ膜は金錫系はんだ
を含んでいてもよい。In the above submount, the adhesion film may contain titanium, the diffusion prevention film may contain platinum, the electrode film may contain gold, and the solder barrier film may contain platinum. The solder film may include a gold-tin solder.

【００１８】この場合、上述のような材料は、それぞれ
の膜の材料として用いる場合に特に適しているため、サ
ブマウントの信頼性を効果的に向上させることができ
る。In this case, the above-mentioned materials are particularly suitable when used as the materials of the respective films, so that the reliability of the submount can be effectively improved.

【００１９】上記サブマウントにおいて、サブマウント
基板は窒化アルミニウムを含んでいてもよい。In the above submount, the submount substrate may contain aluminum nitride.

【００２０】この場合、窒化アルミニウムは熱伝導率が
高いため、放熱特性の優れたサブマウントを得ることが
できる。In this case, since aluminum nitride has a high thermal conductivity, a submount having excellent heat radiation characteristics can be obtained.

【００２１】上記サブマウントにおいて、はんだ膜の幅
ＷSとほぼ垂直方向におけるはんだ膜の長さをＬS、半導
体素子の幅ＷCとほぼ垂直方向における半導体素子の長
さをＬCとした場合、Ｌ＝（ＬC−ＬS）という式で規定
される評価値Ｌ（μｍ）と、はんだ膜の厚さｄとが、Ｌ
＝−３０μｍの場合０．３≦ｄ≦１、−３０μｍ＜Ｌ≦
３０μｍの場合０．３≦ｄ≦（７×Ｌ／１１０＋３２／
１１）、３０μｍ＜Ｌ≦８０μｍの場合（３７×Ｌ／６
００−１．５５）≦ｄ≦（７×Ｌ／１１０＋３２／１
１）、８０μｍ＜Ｌ≦９０μｍの場合（３７×Ｌ／６０
０−１．５５）≦ｄ≦８、という関係を満たすように、
はんだ膜の長さＬSおよび厚さｄが決定されていてもよ
い。In the above submount, when the length of the solder film in a direction substantially perpendicular to the width W S of the solder film is L S , and the length of the semiconductor element in a direction substantially perpendicular to the width W C of the semiconductor element is L C , L = (L C −L S ), and the evaluation value L (μm) and the thickness d of the solder film are L
= -30 μm, 0.3 ≦ d ≦ 1, −30 μm <L ≦
In the case of 30 μm, 0.3 ≦ d ≦ (7 × L / 110 + 32 /
11), 30 μm <L ≦ 80 μm (37 × L / 6
00−1.55) ≦ d ≦ (7 × L / 110 + 32/1)
1) When 80 μm <L ≦ 90 μm (37 × L / 60
0−1.55) ≦ d ≦ 8,
The length L S and thickness d of the solder film may be determined.

【００２２】この場合、半導体素子をサブマウントに接
合する際、はんだ膜の長さ方向における半導体素子の端
部に、溶融したはんだ膜が必要以上に流入することを抑
制できる。したがって、はんだ膜の長さ方向における半
導体素子の端面上に溶融したはんだ膜の一部がはい上が
るといった不良の発生確率を効果的に低減できる。ま
た、半導体素子とサブマウントの接合強度不足や、半導
体素子とサブマウント間の熱抵抗の増加に起因する不良
の発生確率を低減できる。In this case, when the semiconductor element is joined to the submount, it is possible to prevent the molten solder film from flowing more than necessary to the end of the semiconductor element in the length direction of the solder film. Therefore, it is possible to effectively reduce the probability of occurrence of a defect that a part of the melted solder film rises on the end face of the semiconductor element in the length direction of the solder film. Further, it is possible to reduce the probability of occurrence of defects due to insufficient bonding strength between the semiconductor element and the submount and an increase in thermal resistance between the semiconductor element and the submount.

【００２３】上記サブマウントにおいて、評価値Ｌとは
んだ膜の厚さｄとが、Ｌ＝−１０μｍの場合０．３≦ｄ
≦１、−１０μｍ＜Ｌ≦２０μｍの場合０．３≦ｄ≦
（Ｌ／１４＋１２／７）、２０μｍ＜Ｌ≦６０μｍの場
合（３７×Ｌ／６００−１４／１５）≦ｄ≦（Ｌ／１４
＋１２／７）、６０μｍ＜Ｌ≦８０μｍの場合（３７×
Ｌ／６００−１４／１５）≦ｄ≦６、という関係を満た
すように、はんだ膜の長さＬSおよび厚さｄが決定され
ていてもよい。In the above submount, when the evaluation value L and the thickness d of the solder film are L = −10 μm, 0.3 ≦ d
≦ 1, −10 μm <L ≦ 20 μm 0.3 ≦ d ≦
(L / 14 + 12/7), 20 μm <L ≦ 60 μm (37 × L / 600−14 / 15) ≦ d ≦ (L / 14
+12/7), 60 μm <L ≦ 80 μm (37 ×
L / 600−14 / 15) ≦ d ≦ 6, the length L S and the thickness d of the solder film may be determined.

【００２４】この場合、半導体素子とサブマウントとの
はんだ膜による接合をより確実に行うことができる。ま
た、はんだ膜の長さ方向における半導体素子の端面上
に、溶融したはんだ膜の一部がはい上がるといった不良
の発生確率をより効果的に低減できる。In this case, the bonding of the semiconductor element and the submount with the solder film can be performed more reliably. Further, the probability of occurrence of a defect that a part of the melted solder film rises on the end face of the semiconductor element in the length direction of the solder film can be reduced more effectively.

【００２５】本発明に従った上記サブマウントと、サブ
マウントのはんだ膜上に搭載された半導体素子とを備
え、その半導体素子は半導体レーザ素子である。The semiconductor device according to the present invention includes the submount and a semiconductor element mounted on the solder film of the submount, and the semiconductor element is a semiconductor laser element.

【００２６】このようにすれば、半導体レーザ素子の端
面上にサブマウントのはんだ膜の一部がはい上がるとい
った不良の発生を抑制できる。このため、レーザの発振
を確実に行なうことが可能な半導体装置を得ることがで
きる。In this way, it is possible to suppress the occurrence of a defect that a part of the solder film of the submount goes up on the end face of the semiconductor laser device. Thus, a semiconductor device capable of reliably performing laser oscillation can be obtained.

【００２７】[0027]

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.

【００２８】（実施の形態１）図１は、本発明による半
導体装置の実施の形態１を示す断面模式図である。図１
を参照して、本発明による半導体装置の実施の形態１を
説明する。(First Embodiment) FIG. 1 is a schematic sectional view showing a first embodiment of a semiconductor device according to the present invention. FIG.
Embodiment 1 of the semiconductor device according to the present invention will be described with reference to FIG.

【００２９】図１に示すように、半導体装置１は、サブ
マウント３にガリウム砒素（ＧａＡｓ）半導体などを用
いたレーザ素子２が搭載された構造を有している。ま
た、本発明による半導体装置１においては、サブマウン
ト３においてレーザ素子２が搭載された面とは反対側に
ヒートシンクが接続されていてもよい。As shown in FIG. 1, the semiconductor device 1 has a structure in which a laser element 2 using a gallium arsenide (GaAs) semiconductor or the like is mounted on a submount 3. In the semiconductor device 1 according to the present invention, a heat sink may be connected to the submount 3 on the side opposite to the surface on which the laser element 2 is mounted.

【００３０】サブマウント３は、基板４と、この基板４
の上部表面上に形成されたチタン（Ｔｉ）膜と白金（Ｐ
ｔ）とからなるＴｉ／Ｐｔ積層膜５と、このＴｉ／Ｐｔ
積層膜５上に形成された金（Ａｕ）膜６と、このＡｕ膜
６上に形成されたはんだバリア膜７と、はんだバリア膜
７とレーザ素子２との間を接合するはんだ８とからな
る。Ａｕ膜６の上部表面においては、はんだバリア膜７
と隣接する領域にボンディングパッド部９が形成されて
いる。The submount 3 includes a substrate 4 and the substrate 4
(Ti) film and platinum (P) formed on the upper surface of
t), and the Ti / Pt laminated film 5
It comprises a gold (Au) film 6 formed on the laminated film 5, a solder barrier film 7 formed on the Au film 6, and a solder 8 for joining between the solder barrier film 7 and the laser element 2. . On the upper surface of the Au film 6, the solder barrier film 7
Bonding pad portion 9 is formed in a region adjacent to.

【００３１】はんだバリア膜７の幅は、レーザ素子２の
幅よりも小さくなっている。そして、はんだ８の外周部
１０は、はんだバリア膜７の上部表面および端面を覆う
とともに、Ａｕ膜６の上部表面と接触している。はんだ
８の外周部１０における端面１１は、Ａｕ膜６の表面に
対して傾斜している。はんだバリア膜７を形成すること
により、はんだ８が溶融した際、はんだバリア膜７下に
位置するＡｕ膜６の材料の一部がはんだ８へ溶け込むと
いった問題の発生を抑制できる。なお、本発明において
はんだバリア膜７は形成しても、形成しなくてもよい。The width of the solder barrier film 7 is smaller than the width of the laser element 2. The outer peripheral portion 10 of the solder 8 covers the upper surface and the end surface of the solder barrier film 7 and is in contact with the upper surface of the Au film 6. The end face 11 of the outer peripheral portion 10 of the solder 8 is inclined with respect to the surface of the Au film 6. By forming the solder barrier film 7, when the solder 8 is melted, it is possible to suppress the problem that a part of the material of the Au film 6 located under the solder barrier film 7 melts into the solder 8. In the present invention, the solder barrier film 7 may or may not be formed.

【００３２】図１に示した半導体装置では、後述する製
造方法からもわかるように、レーザ素子２をサブマウン
ト３に接続する際、レーザ素子２の幅よりはんだバリア
膜７およびはんだ８の幅が狭くなっているので、レーザ
素子２の端面上にはんだ８の一部がはい上がるといった
現象の発生を抑制できる。このため、はんだ８のはい上
がりに起因して、レーザ素子２においてレーザ光を発振
できないといった不良の発生を抑制できる。In the semiconductor device shown in FIG. 1, when the laser element 2 is connected to the submount 3, the width of the solder barrier film 7 and the width of the solder 8 are larger than the width of the laser element 2, as can be seen from the manufacturing method described later. Since it is narrow, the occurrence of a phenomenon that a part of the solder 8 goes up on the end face of the laser element 2 can be suppressed. For this reason, it is possible to suppress the occurrence of a defect that the laser beam cannot be oscillated in the laser element 2 due to the rising of the solder 8.

【００３３】なお、図１に示した半導体装置１において
は、サブマウント３を構成する基板４の材料として、セ
ラミック、半導体、あるいは金属を用いてもよい。基板
４を構成する材料としてのセラミックとしては、たとえ
ば窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａ
ｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ 3
Ｎ4）などを主成分としたものを挙げることができる。
また基板４を構成する材料としての半導体としては、た
とえばシリコン（Ｓｉ）を挙げることができる。また基
板４を構成する材料としての金属としては、たとえば銅
（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
鉄（Ｆｅ）およびこれらを含む合金ならびに複合材料を
用いることができる。In the semiconductor device 1 shown in FIG.
Is used as a material of the substrate 4 forming the submount 3.
Lamic, semiconductor, or metal may be used. substrate
For example, ceramic as a material constituting
Aluminum nitride (AlN), aluminum oxide (A
lTwoOThree), Silicon carbide (SiC), silicon nitride (Si Three
NFour) Etc. as main components.
In addition, as a semiconductor as a material constituting the substrate 4,
For example, silicon (Si) can be given. Also based
As a metal constituting the plate 4, for example, copper
(Cu), tungsten (W), molybdenum (Mo),
Iron (Fe) and alloys and composites containing them
Can be used.

【００３４】基板４としては、熱伝導率の高い材料を用
いることが好ましい。基板４の熱伝導率としては、好ま
しくは１００Ｗ／ｍＫ以上であり、より好ましくは１７
０Ｗ／ｍＫ以上である。また、基板４の熱膨張係数は、
レーザ素子２を構成する材料の熱膨張係数に近似してい
ることが好ましい。たとえば、レーザ素子２を構成する
材料としてガリウム砒素（ＧａＡｓ）あるいはインジウ
ムリン（ＩｎＰ）などを用いる場合、基板４の熱膨張係
数として好ましくは１×１０-5／Ｋ以下であり、より好
ましくは５×１０-6／Ｋ以下である。特に、基板４を構
成する材料として窒化アルミニウムを用いれば、放熱性
に優れたサブマウント３を実現できる。As the substrate 4, it is preferable to use a material having high thermal conductivity. The thermal conductivity of the substrate 4 is preferably at least 100 W / mK, more preferably 17 W / mK.
0 W / mK or more. The thermal expansion coefficient of the substrate 4 is
It is preferable that the coefficient of thermal expansion of the material constituting the laser element 2 is close to that of the material. For example, when gallium arsenide (GaAs) or indium phosphide (InP) is used as a material constituting the laser element 2, the thermal expansion coefficient of the substrate 4 is preferably 1 × 10 −5 / K or less, more preferably 5 × 10 −5 / K or less. × 10 −6 / K or less. In particular, if aluminum nitride is used as the material forming the substrate 4, the submount 3 having excellent heat dissipation can be realized.

【００３５】基板４としてセラミックを用いた場合、基
板４の上面とその上面に対向する下面との間を接続する
ようなスルーホールあるいはその内部に導体（ビアフィ
ル）が充填されたビアホールが形成されていてもよい。
ビアホールに充填される導体（ビアフィル）の主成分と
しては、望ましくは高融点金属、特にタングステン
（Ｗ）やモリブデン（Ｍｏ）を用いることができる。な
お、上述の導体としては、タングステンやモリブデンな
どの金属導体にさらにチタン（Ｔｉ）などの遷移金属、
あるいはガラス成分や基板４を形成する基材の材料（た
とえば窒化アルミニウム（ＡｌＮ））が含まれていても
よい。When ceramic is used as the substrate 4, a through hole or a via hole filled with a conductor (via fill) is formed between the upper surface of the substrate 4 and the lower surface facing the upper surface. You may.
As a main component of the conductor (via fill) filled in the via hole, a high melting point metal, particularly tungsten (W) or molybdenum (Mo) can be preferably used. In addition, as the above-mentioned conductor, a transition metal such as titanium (Ti), a metal conductor such as tungsten or molybdenum,
Alternatively, a glass component or a material of a base material forming the substrate 4 (for example, aluminum nitride (AlN)) may be included.

【００３６】基板４の表面粗さはＲａで１μｍ以下であ
ることが好ましく、より好ましくはＲａで０．１μｍ以
下である。また、基板４の平面度は５μｍ以下であるこ
とが好ましく、より好ましくは１μｍ以下である。Ｒａ
が１μｍを超えるか、平面度が５μｍを超える場合、レ
ーザ素子２の接合時にサブマウント３とレーザ素子２と
の間に隙間が発生し、レーザ素子２を冷却する効果が低
下することがある。なお、平面度とは平面形体の幾何学
的に正しい平面からの狂いの大きさをいい、ＪＩＳ規格
（ＪＩＳＢ０６２１）に規定されている。The surface roughness of the substrate 4 is preferably 1 μm or less in Ra, more preferably 0.1 μm or less in Ra. The flatness of the substrate 4 is preferably 5 μm or less, more preferably 1 μm or less. Ra
Exceeds 1 μm or the flatness exceeds 5 μm, a gap may be generated between the submount 3 and the laser element 2 when the laser element 2 is joined, and the effect of cooling the laser element 2 may be reduced. The flatness refers to the magnitude of deviation of a planar shape from a geometrically correct plane, and is defined in the JIS standard (JIS B0621).

【００３７】また、Ｔｉ／Ｐｔ積層膜５を構成するＴｉ
膜（チタン（Ｔｉ）を含む膜）は、基板４の上部表面に
接触するように形成された、基板４との密着性が良好な
材料からなるいわゆる密着層である。この密着層を構成
する材料としては、例えば上述したチタン（Ｔｉ）、さ
らにクロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣ
ｒ）、タンタル（Ｔａ）、およびこれらの化合物を用い
ることができる。The Ti / Pt laminated film 5 is made of Ti
The film (a film containing titanium (Ti)) is a so-called adhesion layer formed of a material having good adhesion to the substrate 4 and formed to be in contact with the upper surface of the substrate 4. As a material for forming the adhesion layer, for example, the above-mentioned titanium (Ti), chromium (Cr), nickel chromium alloy (NiC
r), tantalum (Ta), and these compounds can be used.

【００３８】また、Ｔｉ／Ｐｔ積層膜５を構成する白金
（Ｐｔ）膜は、Ｔｉ膜の上部表面上に形成されたいわゆ
る拡散防止層（拡散防止膜）である。拡散防止層の材料
としては、例えば上述した白金（Ｐｔ）、さらにパラジ
ウム（Ｐｄ）、ニッケルクロム合金（ＮｉＣｒ）、タン
グステンチタニウム（ＴｉＷ）、ニッケル（Ｎｉ）、モ
リブデン（Ｍｏ）などを用いることができる。また、Ａ
ｕ膜６はいわゆる電極層であって、通常はＡｕを主成分
とした膜が用いられる。The platinum (Pt) film constituting the Ti / Pt laminated film 5 is a so-called diffusion prevention layer (diffusion prevention film) formed on the upper surface of the Ti film. As the material of the diffusion prevention layer, for example, the above-mentioned platinum (Pt), palladium (Pd), nickel chromium alloy (NiCr), tungsten titanium (TiW), nickel (Ni), molybdenum (Mo), or the like can be used. . Also, A
The u film 6 is a so-called electrode layer, and usually a film containing Au as a main component is used.

【００３９】このように、基板４上に密着層（密着膜）
や拡散防止層（拡散防止膜）を形成することにより、サ
ブマウント３を用いた半導体装置１（図１参照）の信頼
性を向上させることができる。また、上述したように密
着層の材料としてチタンを用い、拡散防止層の材料とし
て白金を用い、電極層（電極膜）の材料として金を用い
れば、これらの材料は特に密着層、拡散防止層および電
極層として優れた特性を発揮するので、信頼性の高い半
導体装置１（図１参照）を得ることができる。As described above, the adhesion layer (adhesion film) is formed on the substrate 4.
By forming a diffusion prevention layer (diffusion prevention film), the reliability of the semiconductor device 1 (see FIG. 1) using the submount 3 can be improved. As described above, if titanium is used as the material of the adhesion layer, platinum is used as the material of the diffusion prevention layer, and gold is used as the material of the electrode layer (electrode film), these materials are particularly suitable for the adhesion layer and the diffusion prevention layer. In addition, since it exhibits excellent characteristics as an electrode layer, a highly reliable semiconductor device 1 (see FIG. 1) can be obtained.

【００４０】はんだバリア膜７の材料としては、白金
（Ｐｔ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル
（Ｎｉ）などを用いることができる。また、はんだ８の
材料としては、金錫（ＡｕＳｎ）系はんだ、金ゲルマニ
ウム（ＡｕＧｅ）系はんだ、鉛錫（ＰｂＳｎ）系はん
だ、インジウム錫（ＩｎＳｎ）系はんだ、銀錫（ＡｇＳ
ｎ）系はんだなどの合金はんだ、あるいはこれらの合金
はんだもしくは上述の合金はんだを構成する金属の積層
体を用いることができる。なお、はんだ８として金錫
（ＡｕＳｎ）系はんだを用いる場合、その組成比として
は金（Ａｕ）が６５質量％以上８５質量％以下あるいは
金（Ａｕ）が５質量％以上２０質量％以下であることが
好ましい。As a material of the solder barrier film 7, platinum (Pt), nickel chromium alloy (NiCr), nickel (Ni), or the like can be used. The material of the solder 8 is gold tin (AuSn) solder, gold germanium (AuGe) solder, lead tin (PbSn) solder, indium tin (InSn) solder, silver tin (AgS)
n) An alloy solder such as a system solder, or a laminate of these alloy solders or a metal constituting the above-mentioned alloy solder can be used. In the case where a gold-tin (AuSn) -based solder is used as the solder 8, the composition ratio of gold (Au) is 65% by mass to 85% by mass or gold (Au) is 5% by mass to 20% by mass. Is preferred.

【００４１】なお、上述のＴｉ／Ｐｔ積層膜５、Ａｕ膜
６、はんだバリア膜７およびはんだ８を、以下メタライ
ズ層ともいう。そして、これらのメタライズ層の形成方
法としては、従来用いられる成膜方法を適宜用いること
ができる。具体的には、上述のメタライズ層の形成方法
としては、蒸着法、スパッタリング法などの薄膜形成方
法、あるいはめっき法などを用いることができる。ま
た、上述のＴｉ／Ｐｔ積層膜５、Ａｕ膜６、はんだバリ
ア膜７およびはんだ８を、所定のパターンを有するよう
に形成するパターニング方法としては、フォトリソグラ
フィ法、メタルマスク法などを用いることができる。The above-described Ti / Pt laminated film 5, Au film 6, solder barrier film 7, and solder 8 are hereinafter also referred to as metallized layers. As a method for forming these metallized layers, a conventionally used film forming method can be appropriately used. Specifically, as a method for forming the above-described metallized layer, a thin film forming method such as an evaporation method or a sputtering method, or a plating method can be used. As a patterning method for forming the Ti / Pt laminated film 5, the Au film 6, the solder barrier film 7, and the solder 8 so as to have a predetermined pattern, a photolithography method, a metal mask method, or the like is used. it can.

【００４２】上述のＴｉ／Ｐｔ積層膜５を構成する密着
層としてのチタン（Ｔｉ）膜の厚さは、好ましくは０．
０１μｍ以上１．０μｍ以下である。Ｔｉ／Ｐｔ積層膜
５を構成する拡散防止層としての白金（Ｐｔ）膜の厚さ
は、好ましくは０．０１μｍ以上１．５μｍ以下であ
る。電極層としてのＡｕ膜６の厚さは、好ましくは０．
１μｍ以上１０μｍ以下である。はんだバリア膜７の厚
さは、好ましくは０．０１μｍ以上１．５μｍ以下であ
る。はんだ８の厚さは、好ましくは０．１μｍ以上１０
μｍ以下である。The thickness of the titanium (Ti) film as the adhesion layer constituting the above-mentioned Ti / Pt laminated film 5 is preferably set to 0.1 mm.
It is not less than 01 μm and not more than 1.0 μm. The thickness of the platinum (Pt) film as a diffusion preventing layer constituting the Ti / Pt laminated film 5 is preferably 0.01 μm or more and 1.5 μm or less. The thickness of the Au film 6 serving as an electrode layer is preferably set to 0.1 mm.
It is 1 μm or more and 10 μm or less. The thickness of the solder barrier film 7 is preferably 0.01 μm or more and 1.5 μm or less. The thickness of the solder 8 is preferably 0.1 μm or more and 10 μm or more.
μm or less.

【００４３】レーザ素子２は、例えばＧａＡｓ半導体あ
るいはＩｎＰ半導体すなわちＩＩＩ−Ｖ族化合物半導体
を用いたレーザ発光素子であってもよい。また、レーザ
素子２は、上面発光型もしくは下面発光型のいずれでも
よい。なお、下面発光型（レーザ素子２とはんだ８との
接合部に対向する側面側においてレーザ素子２の発光部
が形成されている方式）のレーザ素子２を用いた場合、
発熱部である発光部が基板４により近い位置に配置され
ることから、半導体装置１の放熱性を向上させることが
できる。そして、このような下面発光型のレーザ素子２
を用いた場合、従来の問題点として挙げたはんだ８のレ
ーザ素子２側面へのはい上がりによる不良の発生確率が
大きくなることから、本発明による効果が特に顕著であ
る。The laser element 2 may be a laser light emitting element using, for example, a GaAs semiconductor or an InP semiconductor, that is, a III-V compound semiconductor. Further, the laser element 2 may be of a top emission type or a bottom emission type. In addition, when the laser element 2 of a bottom emission type (a method in which a light emitting portion of the laser element 2 is formed on a side surface opposite to a joint between the laser element 2 and the solder 8) is used.
Since the light-emitting portion, which is a heat-generating portion, is arranged closer to the substrate 4, the heat dissipation of the semiconductor device 1 can be improved. And such a bottom emission type laser element 2
In the case where is used, the probability of occurrence of a defect due to the rise of the solder 8 to the side surface of the laser element 2 which has been cited as a conventional problem is increased, so that the effect of the present invention is particularly remarkable.

【００４４】レーザ素子２の表面にはシリコン酸化膜
（ＳｉＯ2）などの絶縁層および金（Ａｕ）などの電極
層といったメタライズ層が形成される。電極層としての
金（Ａｕ）層の厚さは、はんだ８との良好な濡れ性を確
保するために０．１μｍ以上１０μｍ以下であることが
好ましい。On the surface of the laser element 2, an insulating layer such as a silicon oxide film (SiO 2 ) and a metallized layer such as an electrode layer such as gold (Au) are formed. The thickness of the gold (Au) layer as the electrode layer is preferably 0.1 μm or more and 10 μm or less in order to ensure good wettability with the solder 8.

【００４５】なお、図１に示した半導体装置は、ヒート
シンクにはんだなどを用いて接続されていてもよい。具
体的には、基板４においてＴｉ／Ｐｔ積層膜５が形成さ
れた表面とは反対側に位置する裏面上に密着層や拡散防
止層などを形成した後、基板４の裏面側にシート状のは
んだを介してヒートシンクを配置する。ヒートシンクと
基板４とは、基板４の裏面側に配置された上記はんだに
より接続・固定される。なお、ヒートシンクと基板４と
を接合するためのはんだについては、上記のようなシー
ト状のはんだ（はんだ箔）を用いてもよいし、あらかじ
めヒートシンクの表面上にはんだを配置しておいてもよ
い。また、あらかじめ基板４の裏面の拡散防止層などの
メタライズ層上にはんだ層を形成しておいてもよい。そ
の場合は、レーザ素子２とヒートシンクとを同時に基板
４に接合することが好ましい。The semiconductor device shown in FIG. 1 may be connected to a heat sink using solder or the like. Specifically, after forming an adhesion layer, a diffusion prevention layer, and the like on the back surface of the substrate 4 opposite to the surface on which the Ti / Pt laminated film 5 is formed, a sheet-like material is formed on the back surface of the substrate 4. Arrange the heat sink via solder. The heat sink and the board 4 are connected and fixed by the above-mentioned solder arranged on the back side of the board 4. As the solder for joining the heat sink and the substrate 4, the above-mentioned sheet-like solder (solder foil) may be used, or the solder may be arranged on the surface of the heat sink in advance. . Further, a solder layer may be formed on a metallized layer such as a diffusion preventing layer on the back surface of the substrate 4 in advance. In that case, it is preferable that the laser element 2 and the heat sink are simultaneously bonded to the substrate 4.

【００４６】ヒートシンクの材料としては、たとえば金
属あるいはセラミックなどを用いることができる。ヒー
トシンクを構成する金属としては、たとえば銅（Ｃ
ｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、鉄
（Ｆｅ）およびこれらの金属を含む合金および複合材料
を用いることができる。なお、ヒートシンクの表面には
ニッケル（Ｎｉ）、金（Ａｕ）およびこれらの金属を含
む膜を形成する表面処理を施すことが好ましい。表面処
理の方法としては、蒸着法あるいはめっき法などを用い
ることができる。ヒートシンクの熱伝導率は高いことが
好ましい。ヒートシンクの熱伝導率としては、好ましく
は１００Ｗ／ｍＫ以上である。As a material of the heat sink, for example, metal or ceramic can be used. As a metal constituting the heat sink, for example, copper (C
u), tungsten (W), molybdenum (Mo), iron (Fe), and alloys and composite materials containing these metals can be used. Note that the surface of the heat sink is preferably subjected to surface treatment for forming nickel (Ni), gold (Au), and a film containing these metals. As a surface treatment method, a vapor deposition method, a plating method, or the like can be used. The heat conductivity of the heat sink is preferably high. The heat conductivity of the heat sink is preferably 100 W / mK or more.

【００４７】図２は、図１に示した半導体装置の製造方
法を説明するための断面模式図である。図２を参照し
て、図１に示した半導体装置の製造方法を説明する。FIG. 2 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. With reference to FIG. 2, a method of manufacturing the semiconductor device shown in FIG. 1 will be described.

【００４８】図２に示すように、レーザ素子２を搭載す
るためのサブマウント３を準備する。サブマウント３に
おいて、Ｔｉ／Ｐｔ積層膜５、Ａｕ膜６、はんだバリア
膜７およびはんだ８を形成する方法は、従来の蒸着法、
スパッタリング法あるいはめっき法などの成膜方法およ
びフォトリソグラフィ法あるいはメタルマスク法などの
パターニング方法を用いることができる。As shown in FIG. 2, a submount 3 for mounting the laser element 2 is prepared. In the submount 3, a method for forming the Ti / Pt laminated film 5, the Au film 6, the solder barrier film 7, and the solder 8 is a conventional vapor deposition method,
A film forming method such as a sputtering method or a plating method, and a patterning method such as a photolithography method or a metal mask method can be used.

【００４９】ただし、図２に示したサブマウント３で
は、はんだ８の幅ＷSが、レーザ素子２の幅ＷCよりも小
さくなっている。はんだ８の厚さｄは、後述する所定の
条件を満たすように決定されている。なお、図２に示し
たサブマウントにおいて、はんだ８の幅ＷSがレーザ素
子２の幅ＷCより小さくなっていれば、はんだバリア膜
７の幅がはんだ８の幅ＷS、あるいはレーザ素子２の幅
ＷCより大きくなっていても小さくなっていてもよい。However, in the submount 3 shown in FIG. 2, the width W S of the solder 8 is smaller than the width W C of the laser element 2. The thickness d of the solder 8 is determined so as to satisfy a predetermined condition described later. In the submount shown in FIG. 2, if the width W S of the solder 8 is smaller than the width W C of the laser element 2, the width of the solder barrier film 7 becomes equal to the width W S of the solder 8 or the laser element 2. May be larger or smaller than the width W C of

【００５０】このようなサブマウント３において、はん
だ８を溶融した状態で、矢印１４に示すようにレーザ素
子２をはんだ８上に搭載する。そして、はんだ８を冷却
する。このようにして、図１に示すような半導体装置１
を得ることができる。In such a submount 3, the laser element 2 is mounted on the solder 8 as shown by an arrow 14 in a state where the solder 8 is melted. Then, the solder 8 is cooled. Thus, the semiconductor device 1 as shown in FIG.
Can be obtained.

【００５１】ここで、本発明による半導体装置において
は、サブマウント３に搭載されるレーザ素子２の平面形
状とはんだ８の厚さｄ（図２参照）および平面形状とは
以下に述べる条件を満足するように決定されている。図
３は、図２の矢印４０側から見たレーザ素子２とはんだ
８との平面形状を示す模式図である。図３に示すよう
に、はんだ８の幅ＷSとレーザ素子２の幅ＷCとについ
て、ＷC−ＷS＝２Ｗという関係を満足する評価値Ｗを規
定する。Here, in the semiconductor device according to the present invention, the planar shape of the laser element 2 mounted on the submount 3, the thickness d of the solder 8 (see FIG. 2) and the planar shape satisfy the following conditions. It has been decided to. FIG. 3 is a schematic diagram showing a planar shape of the laser element 2 and the solder 8 as viewed from the arrow 40 side in FIG. As shown in FIG. 3, an evaluation value W that satisfies the relationship of W C −W S = 2 W is defined for the width W S of the solder 8 and the width W C of the laser element 2.

【００５２】上記評価値Ｗおよびはんだ８の厚さｄ（図
２参照）は、図４に示すような関係を満足する。図４
は、評価値Ｗまたは評価値Ｌとはんだ厚さｄとが満足す
べき関係を表すグラフを示す図である。The evaluation value W and the thickness d of the solder 8 (see FIG. 2) satisfy the relationship shown in FIG. FIG.
FIG. 5 is a diagram showing a graph indicating a relationship that the evaluation value W or the evaluation value L and the solder thickness d should satisfy.

【００５３】図４を参照して、本発明による半導体装置
１では、図４において、上記評価値Ｗとはんだ厚さｄと
に基づいて点をプロットした場合、図４の領域Ａに示し
た領域内に当該点が位置することが好ましい。具体的に
は、評価値Ｗ（μｍ）とはんだ８の厚さｄ（μｍ）と
が、Ｗ＝−３０μｍの場合０．３≦ｄ≦１、−３０μｍ
＜Ｗ≦３０μｍの場合０．３≦ｄ≦（７×Ｗ／１１０＋
３２／１１）、３０μｍ＜Ｗ≦８０μｍの場合（３７×
Ｗ／６００−１．５５）≦ｄ≦（７×Ｗ／１１０＋３２
／１１）、８０μｍ＜Ｗ≦９０μｍの場合（３７×Ｗ／
６００−１．５５）≦ｄ≦８、という関係（図４の領域
Ａとして示した領域内に上記点がプロットされるような
関係）を満足するように、はんだ８の幅ＷSと厚さｄと
が決定されていることが好ましい。Referring to FIG. 4, in semiconductor device 1 according to the present invention, when points are plotted based on evaluation value W and solder thickness d in FIG. 4, region A shown in region A of FIG. It is preferable that the point be located within. Specifically, when the evaluation value W (μm) and the thickness d (μm) of the solder 8 are W = −30 μm, 0.3 ≦ d ≦ 1, −30 μm
<W ≦ 30 μm 0.3 ≦ d ≦ (7 × W / 110 +
32/11), 30 μm <W ≦ 80 μm (37 ×
W / 600-1.55) ≦ d ≦ (7 × W / 110 + 32)
/ 11), 80 μm <W ≦ 90 μm (37 × W /
600-1.55) ≦ d ≦ 8, so as to satisfy the relationship (FIG. 4, as described above points indicated area as an area A is plotted relationship) of the width W S and the thickness of the solder 8 It is preferable that d is determined.

【００５４】このようにすれば、図２に示したようにレ
ーザ素子２をサブマウント３へとボンディングする際
に、レーザ素子２とサブマウント３のはんだバリア膜７
との間から余分なはんだ８がレーザ素子２の外側へはみ
出すことを抑制できる。この結果、はんだ８の一部がレ
ーザ素子２の端面上にはい上がるといった不良の発生確
率を低減することができる。また、レーザ素子２とサブ
マウント３との接合強度不足やレーザ素子２とサブマウ
ント３間の熱抵抗の増加に起因する不良の発生確率を低
減できる。In this way, when bonding the laser element 2 to the submount 3 as shown in FIG. 2, the solder barrier film 7 of the laser element 2 and the submount 3
The excess solder 8 can be prevented from protruding outside the laser element 2 from between the two. As a result, it is possible to reduce the probability of occurrence of a defect that a part of the solder 8 goes up on the end face of the laser element 2. In addition, it is possible to reduce the probability of occurrence of defects due to insufficient bonding strength between the laser element 2 and the submount 3 and an increase in thermal resistance between the laser element 2 and the submount 3.

【００５５】また、より好ましくは、図４の領域Ｂに示
した領域内に、上記点が位置するように、評価値Ｗ（す
なわちはんだ８の幅ＷSとレーザ素子２の幅ＷC）とはん
だ８の厚さｄとが決定される。具体的には、評価値Ｗと
はんだ８の厚さｄとが、Ｗ＝−１０μｍの場合０．３≦
ｄ≦１、−１０μｍ＜Ｗ≦２０μｍの場合０．３≦ｄ≦
（Ｗ／１４＋１２／７）、２０μｍ＜Ｗ≦６０μｍの場
合（３７×Ｗ／６００−１４／１５）≦ｄ≦（Ｗ／１４
＋１２／７）、６０μｍ＜Ｗ≦８０μｍの場合（３７×
Ｗ／６００−１４／１５）≦ｄ≦６、という関係を満た
すように、はんだ８の幅ＷSおよび厚さｄが決定されて
いてもよい。More preferably, the evaluation value W (that is, the width W S of the solder 8 and the width W C of the laser element 2) is set so that the above-mentioned point is located in the area shown in the area B of FIG. The thickness d of the solder 8 is determined. Specifically, when the evaluation value W and the thickness d of the solder 8 are W = −10 μm, 0.3 ≦ 0.3
When d ≦ 1, −10 μm <W ≦ 20 μm, 0.3 ≦ d ≦
(W / 14 + 12/7), 20 μm <W ≦ 60 μm (37 × W / 600−14 / 15) ≦ d ≦ (W / 14
+12/7), 60 μm <W ≦ 80 μm (37 ×
W / 600-14 / 15) ≦ d ≦ 6, so as to satisfy the relationship of the width W S and the thickness d of the solder 8 may be determined.

【００５６】この場合、レーザ素子２とサブマウント３
とのはんだ８による接合をより確実に行なうと同時に、
レーザ素子２の端面上に溶融したはんだ８がはい上がる
といった不良の発生確率をさらに低減できる。また、レ
ーザ素子２とサブマウント３との接合強度不足やレーザ
素子２とサブマウント３間の熱抵抗の増加に起因する不
良の発生確率をさらに低減できる。したがって、レーザ
発振を確実に行うことが可能な半導体装置１（図１参
照）を得ることができる。In this case, the laser element 2 and the submount 3
At the same time with solder 8
It is possible to further reduce the probability of occurrence of a defect that the molten solder 8 rises on the end face of the laser element 2. Further, the probability of occurrence of defects due to insufficient bonding strength between the laser element 2 and the submount 3 and an increase in thermal resistance between the laser element 2 and the submount 3 can be further reduced. Therefore, it is possible to obtain the semiconductor device 1 (see FIG. 1) capable of reliably performing laser oscillation.

【００５７】また、本発明による半導体装置では、図３
に示すように、はんだ８の幅ＷSとほぼ垂直方向におけ
るはんだ８の長さをＬS、レーザ素子２の幅ＷCとほぼ垂
直方向におけるレーザ素子２の長さをＬCとした場合、
Ｌ＝（ＬC−ＬS）という関係を満足する評価値Ｌ（μ
ｍ）を規定する。そして、本発明による半導体装置で
は、評価値Ｌとはんだ８の厚さｄとが、Ｌ＝−３０μｍ
の場合０．３≦ｄ≦１、−３０μｍ＜Ｌ≦３０μｍの場
合０．３≦ｄ≦（７×Ｌ／１１０＋３２／１１）、３０
μｍ＜Ｌ≦８０μｍの場合（３７×Ｌ／６００−１．５
５）≦ｄ≦（７×Ｌ／１１０＋３２／１１）、８０μｍ
＜Ｌ≦９０μｍの場合（３７×Ｌ／６００−１．５５）
≦ｄ≦８、という関係（評価値Ｌとはんだ８の厚さｄと
に基づいて点をプロットした場合、図４の領域Ａとして
示した領域内にこの点がプロットされるような関係）を
満たすように、はんだ８の長さＬSおよび厚さｄが決定
されていることが好ましい。In the semiconductor device according to the present invention, FIG.
As shown in FIG. 5, when the length of the solder 8 in a direction substantially perpendicular to the width W S of the solder 8 is L S , and the length of the laser element 2 in a direction substantially perpendicular to the width W C of the laser element 2 is L C ,
Evaluation value L (μ) satisfying the relationship of L = (L C −L S )
m). In the semiconductor device according to the present invention, the evaluation value L and the thickness d of the solder 8 are such that L = −30 μm
0.3 ≦ d ≦ 1, -30 μm <L ≦ 30 μm, 0.3 ≦ d ≦ (7 × L / 110 + 32/11), 30
μm <L ≦ 80 μm (37 × L / 600−1.5
5) ≦ d ≦ (7 × L / 110 + 32/11), 80 μm
<L ≦ 90 μm (37 × L / 600-1.55)
≦ d ≦ 8 (a relationship in which when a point is plotted based on the evaluation value L and the thickness d of the solder 8, the point is plotted in a region indicated as a region A in FIG. 4). It is preferable that the length L S and the thickness d of the solder 8 are determined so as to satisfy the condition.

【００５８】この場合、半導体素子としてのレーザ素子
２をサブマウント３に接合する際、はんだ８の長さＬS
方向におけるレーザ素子２の端部に、溶融したはんだ８
が必要以上に流入することを抑制できる。したがって、
はんだ８の長さ方向におけるレーザ素子２の端面上に溶
融したはんだ８の一部がはい上がるといった不良の発生
確率を低減できる。また、レーザ素子２とサブマウント
３との接合強度不足やレーザ素子２とサブマウント３間
の熱抵抗の増加に起因する不良の発生確率を低減でき
る。In this case, when joining the laser element 2 as a semiconductor element to the submount 3, the length L S of the solder 8
Solder 8 on the end of the laser element 2 in the direction
Can be suppressed from flowing more than necessary. Therefore,
It is possible to reduce the probability of occurrence of a defect that a part of the molten solder 8 goes up on the end face of the laser element 2 in the length direction of the solder 8. In addition, it is possible to reduce the probability of occurrence of defects due to insufficient bonding strength between the laser element 2 and the submount 3 and an increase in thermal resistance between the laser element 2 and the submount 3.

【００５９】また、より好ましくは、上記評価値Ｌとは
んだ厚さｄとにより決定される点が図４の領域Ｂに示し
た領域内に位置するように、評価値Ｌとはんだ厚さｄと
が決定される。具体的には、評価値Ｌとはんだ８の厚さ
ｄとが、Ｌ＝−１０μｍの場合０．３≦ｄ≦１、−１０
μｍ＜Ｌ≦２０μｍの場合０．３≦ｄ≦（Ｌ／１４＋１
２／７）、２０μｍ＜Ｌ≦６０μｍの場合（３７×Ｌ／
６００−１４／１５）≦ｄ≦（Ｌ／１４＋１２／７）、
６０μｍ＜Ｌ≦８０μｍの場合（３７×Ｌ／６００−１
４／１５）≦ｄ≦６、という関係を満たすように、はん
だ８の長さＬSおよび厚さｄが決定されていてもよい。More preferably, the evaluation value L and the solder thickness d are set so that the point determined by the evaluation value L and the solder thickness d is located in the area indicated by the area B in FIG. Is determined. Specifically, when the evaluation value L and the thickness d of the solder 8 are L = −10 μm, 0.3 ≦ d ≦ 1, −10
When μm <L ≦ 20 μm, 0.3 ≦ d ≦ (L / 14 + 1
2/7), 20 μm <L ≦ 60 μm (37 × L /
600-14 / 15) ≦ d ≦ (L / 14 + 12/7),
60 μm <L ≦ 80 μm (37 × L / 600-1
4/15) ≦ d ≦ 6, the length L S and the thickness d of the solder 8 may be determined.

【００６０】この場合、レーザ素子２とサブマウント３
とのはんだ８による接合をより確実に行うことができ
る。また、はんだ８の長さ方向におけるレーザ素子２の
端面上に、溶融したはんだ８の一部がはい上がるといっ
た不良の発生確率をより効果的に低減できる。また、レ
ーザ素子２とサブマウント３との接合強度不足やレーザ
素子２とサブマウント３間の熱抵抗の増加に起因する不
良の発生確率をさらに低減できる。In this case, the laser element 2 and the submount 3
Bonding with the solder 8 can be performed more reliably. Further, the probability of occurrence of a defect that a part of the melted solder 8 goes up on the end face of the laser element 2 in the length direction of the solder 8 can be reduced more effectively. Further, the probability of occurrence of defects due to insufficient bonding strength between the laser element 2 and the submount 3 and an increase in thermal resistance between the laser element 2 and the submount 3 can be further reduced.

【００６１】（実施の形態２）図５は、本発明による半
導体装置の実施の形態２を示す断面模式図である。図５
の符号は図１のそれに対応する。図５を参照して、本発
明による半導体装置の実施の形態２を説明する。(Embodiment 2) FIG. 5 is a schematic sectional view showing Embodiment 2 of a semiconductor device according to the present invention. FIG.
1 correspond to those in FIG. Second Embodiment A semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.

【００６２】図５に示すように、半導体装置１は基本的
には図１に示した半導体装置と同様の構造を備えるが、
レーザ素子２とはんだバリア膜７およびはんだ８とのサ
イズ（幅）の比率が図１に示した半導体装置とは異な
る。すなわち、レーザ素子２、はんだバリア膜７および
はんだ８は、それぞれ互いにほぼ等しい幅を有するよう
に構成されている。この場合、後述するように評価値Ｗ
はゼロになるので、レーザ素子２を接合する前のはんだ
８の厚さは、図４におけるＷ＝０の直線と領域Ａとの重
なる数値範囲、より好ましくはＷ＝０の直線と領域Ｂと
の重なる数値範囲内となるように決定される。As shown in FIG. 5, the semiconductor device 1 basically has the same structure as the semiconductor device shown in FIG.
The size ratio (width) of the laser element 2 to the solder barrier film 7 and the solder 8 is different from that of the semiconductor device shown in FIG. That is, the laser element 2, the solder barrier film 7, and the solder 8 are each configured to have substantially the same width as each other. In this case, the evaluation value W
Is zero, the thickness of the solder 8 before joining the laser element 2 is within the numerical range where the straight line of W = 0 and the region A in FIG. Are determined so as to fall within the numerical value range where.

【００６３】図６は、図５に示した半導体装置の製造方
法を説明するための断面模式図である。図６を参照し
て、図５に示した半導体装置の製造方法を説明する。FIG. 6 is a schematic sectional view for explaining a method of manufacturing the semiconductor device shown in FIG. With reference to FIG. 6, a method of manufacturing the semiconductor device shown in FIG. 5 will be described.

【００６４】図６に示すように、はんだ８の幅ＷSと、
レーザ素子２の幅ＷCとは等しくなっている。そして、
このときはんだ８の厚さｄは、評価値Ｗと厚さｄの値に
より位置が決まる点が図４に示したグラフの領域Ａ内に
プロットされるように決定される。具体的には、はんだ
８の厚さｄは、０．３μｍ以上２．９μｍ以下といった
範囲の値となる。また、より好ましくは、図４において
上記点が領域Ｂ内にプロットされるように、はんだ８の
厚さｄは、０．３μｍ以上１．６μｍ以下であることが
好ましい。このようにしても、本発明の実施の形態１に
よる半導体装置と同様の効果を得ることができる。As shown in FIG. 6, the width W S of the solder 8 and
The width W C of the laser element 2 is equal. And
At this time, the thickness d of the solder 8 is determined such that a point whose position is determined by the evaluation value W and the value of the thickness d is plotted in the area A of the graph shown in FIG. Specifically, the thickness d of the solder 8 has a value in a range from 0.3 μm to 2.9 μm. More preferably, the thickness d of the solder 8 is not less than 0.3 μm and not more than 1.6 μm so that the above points are plotted in the region B in FIG. Even in this case, the same effects as those of the semiconductor device according to the first embodiment of the present invention can be obtained.

【００６５】（実施の形態３）図７は、本発明による半
導体装置の実施の形態３を示す断面模式図である。図７
の符号は図１のそれに対応する。図７を参照して、本発
明による半導体装置の実施の形態３を説明する。(Embodiment 3) FIG. 7 is a schematic sectional view showing Embodiment 3 of a semiconductor device according to the present invention. FIG.
1 correspond to those in FIG. Third Embodiment A semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.

【００６６】図７に示すように、半導体装置１は基本的
に図１に示した半導体装置と同様の構造を備えるが、は
んだバリア膜７およびはんだ８の幅ＷSが、レーザ素子
２の幅ＷCよりも広くなるとともに、はんだ８の厚さが
図１に示した半導体装置のはんだ８の厚さより相対的に
薄くなっている点が異なる。すなわち、サブマウント３
にレーザ素子２を搭載する前のはんだ８の厚さｄ（図６
参照）と、はんだ８の幅ＷSおよびレーザ素子２の幅ＷC
とから決定される評価値Ｗとの関係が図４に示したグラ
フの領域Ａ内部、より好ましくは領域Ｂ内部にプロット
されるような関係を満たしている限り、図７に示すよう
にはんだ８の幅ＷSがレーザ素子２のＷCよりも広くなっ
てもよい。なお、図４に示した関係を満足するために
は、はんだ８の幅ＷSの値は（レーザ素子２の幅ＷC＋６
０μｍ）以下である必要がある。この場合も、本発明の
実施の形態１と同様にレーザ素子２の端面上にはんだ８
がはい上がることを抑制できる。As shown in FIG. 7, the semiconductor device 1 has basically the same structure as the semiconductor device shown in FIG. 1, but the width W S of the solder barrier film 7 and the solder 8 is with wider than W C, that the thickness of the solder 8 is thinner relatively than the thickness of the solder 8 of the semiconductor device shown in FIG. 1 are different. That is, submount 3
The thickness d of the solder 8 before the laser element 2 is mounted on the
And the width W S of the solder 8 and the width W C of the laser element 2.
As long as the relationship with the evaluation value W determined from the above satisfies the relationship plotted inside the region A, more preferably inside the region B of the graph shown in FIG. width W S may be wider than W C of the laser element 2. In order to satisfy the relationship shown in FIG. 4, the value of the width W S of the solder 8 should be (the width W C +6 of the laser element 2).
0 μm) or less. Also in this case, the solder 8 is formed on the end face of the laser element 2 as in the first embodiment of the present invention.
It is possible to suppress the rise.

【００６７】（実施の形態４）図８は、本発明による半
導体装置の実施の形態４を示す断面模式図である。図８
の符号は図１のそれに対応する。図８を参照して、本発
明による半導体装置の実施の形態４を説明する。(Embodiment 4) FIG. 8 is a schematic sectional view showing Embodiment 4 of a semiconductor device according to the present invention. FIG.
1 correspond to those in FIG. Embodiment 4 A semiconductor device according to Embodiment 4 of the present invention will be described with reference to FIG.

【００６８】図８を参照して、半導体装置１は基本的に
図１に示した半導体装置と同様の構造を備えるが、はん
だ８の厚さが図１に示した半導体装置よりも相対的に薄
くなっている。この場合も、図４に示した評価値Ｗとは
んだ８の厚さｄ（図４参照）との関係を満足している限
り、図１に示した半導体装置と同様にレーザ素子２の端
面上にはんだ８がはい上がることを抑制できる。Referring to FIG. 8, semiconductor device 1 has basically the same structure as the semiconductor device shown in FIG. 1, but the thickness of solder 8 is relatively smaller than that of the semiconductor device shown in FIG. It is getting thinner. Also in this case, as long as the relationship between the evaluation value W shown in FIG. 4 and the thickness d of the solder 8 (see FIG. 4) is satisfied, the same as the semiconductor device shown in FIG. The solder 8 can be prevented from rising.

【００６９】すなわち、図９に示すように、レーザ素子
２をサブマウント３上にボンディングする前段階におい
て、はんだ８の厚さｄと、はんだ８の平面形状における
幅Ｗ Sとレーザ素子２の幅ＷCとから決定される評価値Ｗ
（図４参照）との関係が、図４に示すような領域Ａ、よ
り好ましくは領域Ｂ内にプロットされるような関係を満
たす場合、図１に示した半導体装置と同様の効果を得る
ことができる。なお、図９は、図８に示した半導体装置
の製造方法を説明するための断面模式図である。That is, as shown in FIG.
Before bonding 2 to submount 3
And the thickness d of the solder 8 and the planar shape of the solder 8
Width W SAnd the width W of the laser element 2CEvaluation value W determined from
4 (see FIG. 4), the area A, as shown in FIG.
More preferably, the relationship plotted in region B is satisfied.
In this case, an effect similar to that of the semiconductor device shown in FIG. 1 is obtained.
be able to. FIG. 9 shows the semiconductor device shown in FIG.
FIG. 6 is a schematic cross-sectional view for explaining the manufacturing method of the first embodiment.

【００７０】また、図８に示した半導体装置１では、は
んだ８の厚さが図１に示したはんだ８の厚さより薄くな
っているため、はんだ８の端部がレーザ素子２の下部表
面の端部にまで到達していない。このため、はんだ８が
レーザ素子２の端面上にはい上がることをより確実に防
止できる。Further, in the semiconductor device 1 shown in FIG. 8, the thickness of the solder 8 is smaller than the thickness of the solder 8 shown in FIG. It has not reached the end. Therefore, it is possible to more reliably prevent the solder 8 from rising onto the end face of the laser element 2.

【００７１】[0071]

【実施例】本発明の効果を確認するため、以下に示すよ
うな試料（本発明の実施例および比較例の試料）を作製
し、それぞれの試料についてレーザ素子の側壁面上には
んだのはい上がりが発生しているかどうかを目視で確認
する外観検査、および各試料が正常にレーザ光を発振す
るかどうかを確認する発光検査を行なった。EXAMPLES In order to confirm the effects of the present invention, the following samples (samples of the examples of the present invention and comparative examples) were prepared, and for each of the samples, the solder had risen on the side wall surface of the laser element. An appearance inspection for visually confirming whether or not the light emission occurred, and a light emission inspection for confirming whether each sample normally oscillated laser light were performed.

【００７２】（実施例１）本発明による半導体装置の実
施例として、図１０に示したような半導体装置の試料を
作製した。図１０は、本発明による半導体装置の実施例
１の試料の構成を示す断面模式図である。また、図１１
は、図１０に示した半導体装置の製造方法を説明するた
めの断面模式図である。Example 1 As an example of a semiconductor device according to the present invention, a sample of a semiconductor device as shown in FIG. 10 was manufactured. FIG. 10 is a schematic sectional view showing the structure of a sample of Example 1 of the semiconductor device according to the present invention. FIG.
FIG. 11 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG. 10.

【００７３】図１０に示すように、半導体装置１は、レ
ーザ素子２を搭載したサブマウント３がヒートシンク２
２に接続された構造を備える。サブマウント３では、窒
化アルミニウム（ＡｌＮ）焼結体からなる基板４の上部
表面上に密着層としてのチタン（Ｔｉ）膜１８が形成さ
れている。基板４のサイズとしては、たとえば幅が１．
２ｍｍ、長さが１．５ｍｍ、厚さが０．３ｍｍである。
また、Ｔｉ膜１８の厚さは０．１μｍである。このＴｉ
膜１８上には拡散防止層としての白金（Ｐｔ）膜１９が
形成されている。Ｐｔ膜１９の厚さは０．２μｍであ
る。このＴｉ膜１８およびＰｔ膜１９からＴｉ／Ｐｔ積
層膜５が構成される。このＰｔ膜１９上に電極層として
のＡｕ膜６が形成されている。Ａｕ膜６の厚さは０．６
μｍである。このＡｕ膜６の上部表面上には白金（Ｐ
ｔ）からなるはんだバリア膜７が形成されている。ここ
で、レーザ素子２の幅よりはんだバリア膜７の幅が狭
く、はんだ８の厚みが充分厚い場合、図１０に示すよう
にはんだ８の外周部１０がはんだバリア膜７の端面上を
覆うとともにＡｕ膜６の上部表面に接触してもよい。As shown in FIG. 10, in the semiconductor device 1, the submount 3 on which the laser
2 is provided. In the submount 3, a titanium (Ti) film 18 as an adhesion layer is formed on an upper surface of a substrate 4 made of an aluminum nitride (AlN) sintered body. The size of the substrate 4 is, for example, 1.
It is 2 mm, 1.5 mm in length and 0.3 mm in thickness.
The thickness of the Ti film 18 is 0.1 μm. This Ti
On the film 18, a platinum (Pt) film 19 as a diffusion preventing layer is formed. The thickness of the Pt film 19 is 0.2 μm. The Ti / Pt laminated film 5 is composed of the Ti film 18 and the Pt film 19. An Au film 6 as an electrode layer is formed on the Pt film 19. The thickness of the Au film 6 is 0.6
μm. On the upper surface of the Au film 6, platinum (P
A solder barrier film 7 consisting of t) is formed. Here, when the width of the solder barrier film 7 is smaller than the width of the laser element 2 and the thickness of the solder 8 is sufficiently large, the outer peripheral portion 10 of the solder 8 covers the end surface of the solder barrier film 7 as shown in FIG. It may contact the upper surface of the Au film 6.

【００７４】なお、レーザ素子２の幅は０．３ｍｍ、長
さは１．０ｍｍであり、Ａｕ膜６の幅は０．６ｍｍ、長
さは１．３ｍｍである。また、後述する製造方法におい
て示すように、レーザ素子２をサブマウント３に接合す
る前において、はんだ８の幅および長さは、後述する表
２に示すように試料毎に適宜変更している。また、それ
ぞれの試料について、はんだバリア膜７の幅および長さ
ははんだ８の幅および長さと同様とした。The laser element 2 has a width of 0.3 mm and a length of 1.0 mm, and the Au film 6 has a width of 0.6 mm and a length of 1.3 mm. Further, as shown in a manufacturing method described later, before joining the laser element 2 to the submount 3, the width and length of the solder 8 are appropriately changed for each sample as shown in Table 2 described later. The width and length of the solder barrier film 7 were the same as the width and length of the solder 8 for each sample.

【００７５】このはんだバリア膜７上にははんだ８が配
置されている。はんだ８の厚さや平面形状は、後述する
ように試料により適宜変更される。レーザ素子２は、は
んだ８によってサブマウント３に接着固定されている。
レーザ素子２としては、ＧａＡｓチップを用いた半導体
レーザ素子を用いる。A solder 8 is disposed on the solder barrier film 7. The thickness and the planar shape of the solder 8 are appropriately changed depending on the sample as described later. The laser element 2 is bonded and fixed to the submount 3 by solder 8.
As the laser element 2, a semiconductor laser element using a GaAs chip is used.

【００７６】基板４において、Ｔｉ膜１８が形成された
上部表面とは反対側に位置する下部表面上にはＴｉ／Ｐ
ｔ／Ａｕ積層膜２０が形成されている。具体的には、基
板４の下部表面上に厚さ０．１μｍのチタン（Ｔｉ）膜
が形成され、このＴｉ膜上に厚さ０．２μｍの白金（Ｐ
ｔ）膜が形成され、さらにこのＰｔ膜上に厚さ０．６μ
ｍの金（Ａｕ）膜が形成されている。そして、このＴｉ
／Ｐｔ／Ａｕ積層膜２０の、基板４に対向する面とは反
対側の表面上（Ａｕ膜上）にはんだ２１が配置されてい
る。サブマウント３下には、はんだ２１を介してヒート
シンク２２が配置されている。ヒートシンク２２のサイ
ズは、幅が２ｍｍ、長さが６ｍｍ、厚さが１．５ｍｍで
ある。はんだ２１は、ヒートシンク２２とサブマウント
３とを接着固定するために用いられる。On the lower surface of the substrate 4 opposite to the upper surface on which the Ti film 18 is formed, Ti / P
A t / Au laminated film 20 is formed. Specifically, a titanium (Ti) film having a thickness of 0.1 μm is formed on the lower surface of the substrate 4, and platinum (P) having a thickness of 0.2 μm is formed on the Ti film.
t) A film is formed, and a 0.6 μm thick film is formed on the Pt film.
m of gold (Au) film is formed. And this Ti
The solder 21 is disposed on the surface of the / Pt / Au laminated film 20 opposite to the surface facing the substrate 4 (on the Au film). Under the submount 3, a heat sink 22 is arranged via a solder 21. The size of the heat sink 22 is 2 mm in width, 6 mm in length, and 1.5 mm in thickness. The solder 21 is used for bonding and fixing the heat sink 22 and the submount 3.

【００７７】ヒートシンク２２の材料としては銅タング
ステン（ＣｕＷ）合金が用いられる。レーザ素子２とし
ては、ガリウムヒ素（ＧａＡｓ）半導体を用いたレーザ
素子が用いられる。また、はんだ８の組成としては、
金：錫＝８０：２０（質量比）という組成比の金錫系は
んだ材が用いられる。The material of the heat sink 22 is a copper tungsten (CuW) alloy. As the laser element 2, a laser element using a gallium arsenide (GaAs) semiconductor is used. The composition of the solder 8 is as follows.
A gold-tin solder having a composition ratio of gold: tin = 80: 20 (mass ratio) is used.

【００７８】図１０に示した半導体装置は、基本的に以
下に示す表１に示した工程を実施することにより製造す
ることができる。The semiconductor device shown in FIG. 10 can be manufactured basically by performing the steps shown in Table 1 below.

【００７９】[0079]

【表１】 [Table 1]

【００８０】表１および図１１を参照して、図１０に示
した半導体装置の製造方法を説明する。A method for manufacturing the semiconductor device shown in FIG. 10 will be described with reference to Table 1 and FIG.

【００８１】図１０に示した半導体装置の製造方法で
は、まず第１工程として基板製造工程（表１参照）を実
施する。基板のサイズとしては、たとえば幅を５０ｍ
ｍ、長さを５０ｍｍ、厚さを０．４ｍｍとすることがで
きる。このように、サブマウント３（図１１参照）の基
板４よりサイズの大きな基板を準備して、その基板の表
面に必要な構造を形成し、当該基板を後述する切断工程
（表１参照）で切断、分割することにより、サブマウン
ト３（図１１参照）を得ることができる。サブマウント
３の基板４（図１１参照）となるべき基板は、通常の基
板製造方法に基づいて作製される。基板４の材料として
は窒化アルミニウム（ＡｌＮ）焼結体（表１参照）を用
いる。窒化アルミニウム焼結体のようなセラミックから
なる基板４の製造方法としては、通常のセラミック構造
体の製造方法を適用することができる。なお、基板４の
材料としては窒化アルミニウム以外のセラミックス、あ
るいは半導体基板あるいは金属基板を用いてもよい。In the method of manufacturing a semiconductor device shown in FIG. 10, first, a substrate manufacturing step (see Table 1) is performed as a first step. The size of the substrate is, for example, 50 m in width.
m, the length can be 50 mm, and the thickness can be 0.4 mm. As described above, a substrate larger in size than the substrate 4 of the submount 3 (see FIG. 11) is prepared, a required structure is formed on the surface of the substrate, and the substrate is subjected to a cutting step (see Table 1) described later. By cutting and dividing, the submount 3 (see FIG. 11) can be obtained. The substrate to be the substrate 4 of the submount 3 (see FIG. 11) is manufactured based on a normal substrate manufacturing method. As a material of the substrate 4, an aluminum nitride (AlN) sintered body (see Table 1) is used. As a method of manufacturing the substrate 4 made of a ceramic such as an aluminum nitride sintered body, an ordinary method of manufacturing a ceramic structure can be applied. In addition, as a material of the substrate 4, ceramics other than aluminum nitride, a semiconductor substrate, or a metal substrate may be used.

【００８２】次に、第２工程として、第１工程である基
板製造工程において製造した窒化アルミニウム焼結体か
らなる基板の表面を研磨する平面研磨工程（表１参照）
を実施する。ここで、基板４（図１１参照）となるべき
窒化アルミニウム基板の表面粗さがＲａで０．０５μｍ
となるまで研磨を行なう。この研磨工程における研磨方
法としては、通常用いられる研磨方法を適用することが
できる。たとえば、研磨方法として、研削盤による研
磨、サンドブラスト、サンドペーパーや砥粒による研磨
などの研磨方法を用いることができる。Next, as a second step, a plane polishing step of polishing the surface of the substrate made of the aluminum nitride sintered body manufactured in the first step of the substrate manufacturing step (see Table 1).
Is carried out. Here, the surface roughness of the aluminum nitride substrate to be the substrate 4 (see FIG. 11) is 0.05 μm in Ra.
Polishing is performed until As a polishing method in this polishing step, a commonly used polishing method can be applied. For example, as a polishing method, a polishing method such as polishing with a grinder, sandblasting, sandpaper or polishing with abrasive grains can be used.

【００８３】次に、密着層としてのＴｉ膜１８（図１１
参照）、拡散防止層としてのＰｔ膜１９（図１１参照）
および電極層としてのＡｕ膜６（図１１参照）を所定の
パターンで形成するため、第３工程としてパターニング
工程（表１参照）を行なう。このパターニング工程にお
いては、フォトリソグラフィ法を用いて、Ｔｉ膜１８、
Ｐｔ膜１９およびＡｕ膜６が形成されるべき領域以外の
領域について、基板表面にレジスト膜を形成する。Next, a Ti film 18 as an adhesion layer (FIG. 11)
Pt film 19 as a diffusion prevention layer (see FIG. 11).
In order to form an Au film 6 (see FIG. 11) as an electrode layer in a predetermined pattern, a patterning step (see Table 1) is performed as a third step. In this patterning step, the Ti film 18
A resist film is formed on the substrate surface in a region other than the region where the Pt film 19 and the Au film 6 are to be formed.

【００８４】次に、第４工程として、密着層蒸着工程を
実施する。具体的には、密着層としてのＴｉ膜１８（図
１１参照）となるべきＴｉ膜を基板表面に蒸着する。こ
のとき形成されるＴｉ膜の厚さはたとえば０．１μｍと
することができる。なお、密着層としては、Ｔｉ以外に
クロム、ニッケルクロム、タンタルおよびこれらの化合
物を用いることができる。また、密着層（Ｔｉ膜１８）
の厚さとしては、０．０１μｍ以上１．０μｍ以下とす
ることが好ましい。Next, as a fourth step, an adhesion layer deposition step is performed. Specifically, a Ti film to be a Ti film 18 (see FIG. 11) as an adhesion layer is deposited on the substrate surface. The thickness of the Ti film formed at this time can be, for example, 0.1 μm. In addition, chromium, nickel chromium, tantalum, and these compounds can be used for the adhesion layer in addition to Ti. Also, an adhesion layer (Ti film 18)
Is preferably 0.01 μm or more and 1.0 μm or less.

【００８５】次に、第５工程として、密着層としてのＴ
ｉ膜１８（図１１参照）となるべきＴｉ膜上に、拡散防
止層としてのＰｔ膜１９（図１１参照）となるべきＰｔ
膜を形成する拡散防止層蒸着工程を実施する（表１参
照）。Ｐｔ膜の厚さとしては、たとえば０．２μｍとい
う値を用いることができる。なお、拡散防止層として
は、上述のＰｔ以外に、パラジウム、ニッケルクロム、
タングステンチタニウム、ニッケル、モリブデンなどを
用いることができる。また、拡散防止層（Ｐｔ膜１９）
の厚さとしては０．０１μｍ以上１．５μｍ以下である
ことが好ましい。Next, as a fifth step, T
Pt to be a Pt film 19 (see FIG. 11) as a diffusion prevention layer on a Ti film to be an i film 18 (see FIG. 11)
A diffusion preventing layer deposition process for forming a film is performed (see Table 1). As the thickness of the Pt film, for example, a value of 0.2 μm can be used. In addition, as the diffusion prevention layer, palladium, nickel chromium,
Tungsten titanium, nickel, molybdenum, or the like can be used. Diffusion prevention layer (Pt film 19)
Is preferably 0.01 μm or more and 1.5 μm or less.

【００８６】次に、第６工程として、電極層としてのＡ
ｕ膜６（図１１参照）となるべきＡｕ膜を形成する電極
層蒸着工程を実施する（表１参照）。Ａｕ膜の厚さとし
ては、たとえば０．６μｍとすることができる。電極層
（Ａｕ膜６）の厚さは、好ましくは０．１μｍ以上１０
μｍ以下である。なお、密着層としてのＴｉ膜１８、拡
散防止層としてのＰｔ膜１９および電極層としてのＡｕ
膜６（図１１参照）を形成する方法としては、蒸着以外
のスパッタリングやめっき法など通常の成膜方法を適用
することができる。Next, as a sixth step, A as an electrode layer
An electrode layer deposition process for forming an Au film to be the u film 6 (see FIG. 11) is performed (see Table 1). The thickness of the Au film can be, for example, 0.6 μm. The thickness of the electrode layer (Au film 6) is preferably 0.1 μm or more and 10 μm or more.
μm or less. Note that a Ti film 18 as an adhesion layer, a Pt film 19 as a diffusion prevention layer, and Au as an electrode layer
As a method for forming the film 6 (see FIG. 11), a normal film forming method such as sputtering or plating other than vapor deposition can be applied.

【００８７】そして、第３工程のパターニング工程にお
いて形成したレジスト膜を、レジスト剥離液によって除
去することにより、そのレジスト膜上に位置していたＴ
ｉ膜、Ｐｔ膜およびＡｕ膜の一部分をレジスト膜ととも
に除去する第７工程としてのリフトオフ工程を実施する
（表１）。この結果、基板上に所定のパターンを有する
Ｔｉ膜１８、Ｐｔ膜１９およびＡｕ膜６（図１１参照）
を形成することができる。Then, the resist film formed in the third patterning step is removed by a resist stripper so as to remove the T film located on the resist film.
A lift-off step is performed as a seventh step of removing a part of the i film, the Pt film, and the Au film together with the resist film (Table 1). As a result, the Ti film 18, the Pt film 19 and the Au film 6 having a predetermined pattern on the substrate (see FIG. 11)
Can be formed.

【００８８】次に、第８工程として、基板４の裏面上に
Ｔｉ／Ｐｔ／Ａｕ積層膜２０（図１１参照）を形成する
裏面蒸着工程を実施する（表１参照）。ここで、Ｔｉ／
Ｐｔ／Ａｕ積層膜を構成するＴｉ膜の厚さは０．１μ
ｍ、Ｐｔ膜の厚さは０．２μｍ、Ａｕ膜の厚さは０．６
μｍとする。なお、Ｔｉ／Ｐｔ／Ａｕ積層膜２０におけ
るＴｉ膜としては、上記第４工程の密着層蒸着工程にお
いて形成される密着層と同様の材料を用いることができ
るとともに、その厚さを０．０１μｍ以上１．０μｍ以
下とすることが好ましい。また、Ｔｉ／Ｐｔ／Ａｕ積層
膜２０におけるＰｔ膜としては、上述の拡散防止層とし
て用いる材料と同様の材料を用いることができるととも
に、その厚さを０．０１μｍ以上１．５μｍ以下とする
ことができる。Ｔｉ／Ｐｔ／Ａｕ積層膜２０におけるＡ
ｕ膜については、上述の電極層と同様にその厚さを０．
１μｍ以上１０μｍ以下とすることができる。Next, as an eighth step, a backside deposition step of forming a Ti / Pt / Au laminated film 20 (see FIG. 11) on the backside of the substrate 4 is performed (see Table 1). Where Ti /
The thickness of the Ti film constituting the Pt / Au laminated film is 0.1 μm.
m, the thickness of the Pt film is 0.2 μm, and the thickness of the Au film is 0.6
μm. As the Ti film in the Ti / Pt / Au laminated film 20, the same material as the adhesion layer formed in the adhesion layer deposition step of the fourth step can be used, and the thickness thereof is 0.01 μm or more. It is preferable that the thickness be 1.0 μm or less. Further, as the Pt film in the Ti / Pt / Au laminated film 20, the same material as the material used as the above-described diffusion preventing layer can be used, and the thickness thereof is set to 0.01 μm or more and 1.5 μm or less. Can be. A in the Ti / Pt / Au laminated film 20
As for the u film, the thickness is set to 0.
It can be 1 μm or more and 10 μm or less.

【００８９】また、第８工程としての裏面蒸着工程にお
いては、第３工程から第７工程（表１参照）と同様の工
程を実施してもよい。すなわち、基板４の裏面側に所定
のパターンを有するＴｉ／Ｐｔ／Ａｕ積層膜２０を形成
する場合は、Ｔｉ膜１８、Ｐｔ膜１９およびＡｕ膜６を
形成した場合と同様に予めフォトリソグラフィ法を用い
てパターンを有するレジスト膜を基板４の裏面上に形成
しておき、さらにＴｉ／Ｐｔ／Ａｕ積層膜２０となるべ
き膜を形成した後、上述のレジスト膜を除去するリフト
オフ工程を実施してもよい。また、所定のパターンを有
するＴｉ／Ｐｔ／Ａｕ積層膜２０を形成するため、メタ
ルマスク法を用いてもよい。In the backside vapor deposition step as the eighth step, steps similar to the third to seventh steps (see Table 1) may be performed. That is, when the Ti / Pt / Au laminated film 20 having a predetermined pattern is formed on the back surface of the substrate 4, a photolithography method is previously performed in the same manner as when the Ti film 18, the Pt film 19, and the Au film 6 are formed. A resist film having a pattern is formed on the back surface of the substrate 4 by using the above, and after forming a film to be the Ti / Pt / Au laminated film 20, a lift-off process for removing the resist film is performed. Is also good. Further, a metal mask method may be used to form the Ti / Pt / Au laminated film 20 having a predetermined pattern.

【００９０】次に、第９工程としてはんだバリア膜７
（図１１参照）を形成するはんだバリア層形成工程を実
施する（表１参照）。ここでは、メタルマスク法を用い
て、Ａｕ膜６（図１１参照）上に白金（Ｐｔ）からなる
はんだバリア膜７を形成する。はんだバリア膜７の厚さ
は０．２μｍとする。なお、はんだバリア膜７の材料と
しては、白金以外にニッケルクロム、ニッケルなどを用
いることができる。また、はんだバリア膜７の厚さは
０．０１μｍ以上１．５μｍ以下とすることが好まし
い。Next, as a ninth step, the solder barrier film 7
A solder barrier layer forming step for forming (see FIG. 11) is performed (see Table 1). Here, a solder barrier film 7 made of platinum (Pt) is formed on the Au film 6 (see FIG. 11) by using a metal mask method. The thickness of the solder barrier film 7 is 0.2 μm. In addition, as a material of the solder barrier film 7, nickel chromium, nickel, or the like can be used in addition to platinum. It is preferable that the thickness of the solder barrier film 7 is 0.01 μm or more and 1.5 μm or less.

【００９１】また、はんだバリア膜７を形成する方法と
して、上述のようなメタルマスク法ではなく、表１の第
３工程から第７工程に示したようなフォトリソグラフィ
法を用いたパターニング方法、あるいは他の方法を用い
もよい。このようにしても、所定のパターンを有するは
んだバリア膜７を形成することができる。As a method of forming the solder barrier film 7, a patterning method using a photolithography method as shown in the third to seventh steps of Table 1 instead of the above-described metal mask method, or Other methods may be used. Even in this manner, the solder barrier film 7 having a predetermined pattern can be formed.

【００９２】次に、第１０工程として、はんだバリア膜
７上にはんだ８を形成するはんだ層形成工程（表１参
照）を実施する。このとき、試料によりはんだ８の幅Ｗ
Sや厚さｄ（図１１参照）を、試料により適宜変更す
る。また、はんだ８としては金錫（ＡｕＳｎ）系はんだ
を用い、その組成はＡｕ：Ｓｎ＝８０：２０（質量比）
とした。なお、はんだ８を構成する材料としては、上述
のようなＡｕＳｎ系はんだ以外にも、ＡｕＧｅ系はん
だ、ＰｂＳｎ系はんだ、ＩｎＳｎ系はんだ、ＡｇＳｎ系
はんだあるいはこれらの積層物を用いることができる。
また、はんだ８（図１１参照）の厚さｄ（図１１参照）
としては０．１μｍ以上１０μｍ以下とすることができ
る。Next, as a tenth step, a solder layer forming step of forming solder 8 on the solder barrier film 7 (see Table 1) is performed. At this time, the width W of the solder 8 depends on the sample.
S and thickness d (see FIG. 11) are appropriately changed depending on the sample. Gold-tin (AuSn) -based solder is used as the solder 8, and its composition is Au: Sn = 80: 20 (mass ratio).
And As a material for forming the solder 8, AuGe-based solder, PbSn-based solder, InSn-based solder, AgSn-based solder, or a laminate thereof can be used in addition to the AuSn-based solder described above.
The thickness d (see FIG. 11) of the solder 8 (see FIG. 11)
Can be set to 0.1 μm or more and 10 μm or less.

【００９３】なお、所定のパターンを有するはんだ８の
形成方法としては、メタルマスク法あるいは表１の本発
明による半導体装置の製造方法の第３工程から第７工程
に示したようなフォトリソグラフィ法を用いてもよい。The solder 8 having a predetermined pattern can be formed by a metal mask method or a photolithography method as shown in the third to seventh steps of the method of manufacturing a semiconductor device according to the present invention shown in Table 1. May be used.

【００９４】次に、上述のように第１工程で準備した基
板の表面に所定の構造が形成された後、その基板を切断
する切断工程（表１参照）を実施する。この結果、図１
１に示すサブマウント３を得ることができる。Next, after a predetermined structure is formed on the surface of the substrate prepared in the first step as described above, a cutting step of cutting the substrate (see Table 1) is performed. As a result, FIG.
1 can be obtained.

【００９５】次に、第１２工程として、レーザ素子の接
合工程を実施する（表１参照）。具体的には、図１１に
示すように、加熱により溶融したはんだ８の上に、矢印
１４に示すようにレーザ素子２を配置する。このように
して、ＧａＡｓを用いたチップであるレーザ素子２をは
んだ８によってサブマウント３に接合する。Next, as a twelfth step, a laser element bonding step is performed (see Table 1). Specifically, as shown in FIG. 11, the laser element 2 is arranged as shown by an arrow 14 on the solder 8 melted by heating. In this way, the laser element 2 which is a chip using GaAs is joined to the submount 3 by the solder 8.

【００９６】なお、レーザ素子２としては、ＧａＡｓを
用いた素子あるいはＩｎＰを用いたレーザ素子であって
もよく、その表面に絶縁層および電極層などのメタライ
ズ層が形成されていてもよい。The laser device 2 may be a device using GaAs or a laser device using InP, and a metallized layer such as an insulating layer and an electrode layer may be formed on the surface.

【００９７】そして、レーザ素子２をサブマウント３に
ボンディングした後、第１３工程として、レーザ素子２
を実装したサブマウント３をヒートシンク２２（図１１
参照）に接合する工程およびワイヤボンド工程（表１参
照）を実施する。具体的には、サブマウント３とヒート
シンク２２との間にシート状のはんだ２１を配置する。
そして、サブマウント３に対して、ヒートシンク２２を
矢印２３に示す方向に相対的に移動させるとともに、は
んだ２１を溶融する。このようにして、サブマウント３
とヒートシンク２２とをはんだ２１により接合する。ま
た、レーザ素子２の表面に形成された電極などについて
金（Ａｕ）線をワイヤボンディングする。この結果、図
１０に示したような半導体装置の試料を得ることができ
る。After bonding the laser element 2 to the submount 3, the laser element 2
11 is mounted on the submount 3 with the heat sink 22 (FIG. 11).
(See Table 1) and a wire bonding step (see Table 1). Specifically, a sheet-like solder 21 is arranged between the submount 3 and the heat sink 22.
Then, the heat sink 22 is relatively moved with respect to the submount 3 in the direction indicated by the arrow 23, and the solder 21 is melted. In this way, submount 3
And the heat sink 22 are joined by the solder 21. Further, a gold (Au) wire is wire-bonded to an electrode or the like formed on the surface of the laser element 2. As a result, a sample of the semiconductor device as shown in FIG. 10 can be obtained.

【００９８】ヒートシンク２２の材料としてはＣｕＷ合
金を用いる。なお、ヒートシンク２２の材料としてはＣ
ｕＷ合金以外に、銅（Ｃｕ）、タングステン（Ｗ）、モ
リブデン（Ｍｏ）、鉄（Ｆｅ）およびこれらの金属の合
金や複合材料を用いることができる。As a material for the heat sink 22, a CuW alloy is used. The material of the heat sink 22 is C
In addition to the uW alloy, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe), and alloys and composite materials of these metals can be used.

【００９９】はんだ２１については、上述のようにシー
ト状のはんだをサブマウント３とヒートシンク２２との
間に配置してもよいし、はんだ２１を予めヒートシンク
２２の上部表面に配置してもよい。また、はんだ２１を
サブマウント３のＴｉ／Ｐｔ／Ａｕ積層膜２０の下部表
面上に配置してもよい。As for the solder 21, a sheet-like solder may be arranged between the submount 3 and the heat sink 22 as described above, or the solder 21 may be arranged on the upper surface of the heat sink 22 in advance. Further, the solder 21 may be arranged on the lower surface of the Ti / Pt / Au laminated film 20 of the submount 3.

【０１００】はんだ２１と接合されるヒートシンク２２
の表面には、ニッケル（Ｎｉ）膜および金（Ａｕ）膜か
らなる積層膜を形成しておくことが好ましい。このよう
な積層膜を形成するのは、ヒートシンク２２の表面にお
けるはんだ２１の濡れ性を向上させるためである。Heat sink 22 joined to solder 21
It is preferable to form a laminated film composed of a nickel (Ni) film and a gold (Au) film on the surface of. The reason for forming such a laminated film is to improve the wettability of the solder 21 on the surface of the heat sink 22.

【０１０１】このような製造方法に基づいて、本発明の
実施例の試料を作成した。また、はんだ８の厚さｄと評
価値Ｗとの関係が図４に示した領域Ａに入らない、比較
例としての試料も同様の工程により作成した。この結
果、以下の表２に示すように２３種類の試料（試料ＩＤ
１〜２３）を得た。なお、試料ＩＤ１〜２３のそれぞれ
については、同様の構造を備える試料を２０個ずつ作製
した。そして、試料ＩＤ１〜試料ＩＤ２３のそれぞれに
ついて、外観検査および発光検査を行なった。その結果
も表２に示されている。A sample according to an example of the present invention was prepared based on such a manufacturing method. Further, a sample as a comparative example in which the relationship between the thickness d of the solder 8 and the evaluation value W did not fall within the region A shown in FIG. As a result, as shown in Table 2 below, 23 types of samples (sample IDs)
1 to 23) were obtained. In addition, about each of sample ID1-23, 20 samples provided with the same structure were produced. Then, for each of Sample ID1 to Sample ID23, an appearance inspection and a light emission inspection were performed. The results are also shown in Table 2.

【０１０２】[0102]

【表２】 [Table 2]

【０１０３】表２において、ＬC、ＬS、ＷC、ＷS、ｄ、
Ｗの欄は、それぞれレーザ素子２の長さ（図３参照）、
はんだ８の長さ（図３参照）、レーザ素子２の幅（図１
１参照）、はんだ８の幅（図１１参照）、はんだ８の厚
さ（図１１参照）、評価値を示している。また、表２に
おいて、外観良品の欄は、外観検査の結果を示してお
り、たとえば試料ＩＤ１についての外観良品の欄の２０
／２０という記載は、２０個の試料のうち２０個の試料
（すなわちすべての試料）について、レーザ素子２の端
面上にはんだ８（図１０参照）がはい上がった不良部が
発見されなかったことを示している。また、試料ＩＤ６
についての外観良品の欄の１１／２０とは、２０個の試
料のうち、１１個についてはレーザ素子２の端面上には
んだ８がはい上がる不良は発生していなかったが、残り
の９個の試料については、レーザ素子２の端面上へのは
んだ８のはい上がりが発生していたことを示している。In Table 2, L C , L S , W C , W S , d,
The columns of W are the length of the laser element 2 (see FIG. 3),
The length of the solder 8 (see FIG. 3) and the width of the laser element 2 (FIG. 1)
1), the width of the solder 8 (see FIG. 11), the thickness of the solder 8 (see FIG. 11), and the evaluation values. In Table 2, the column of good appearance shows the result of the appearance inspection. For example, 20 in the good appearance column for the sample ID1.
The description “/ 20” means that no defective portion in which the solder 8 (see FIG. 10) has risen on the end face of the laser element 2 was found for 20 of the 20 samples (ie, all samples). Is shown. Also, sample ID 6
11/20 in the column of good appearance of the above means that, out of the 20 samples, the solder 8 did not rise up on the end face of the laser element 2 for the 11 samples, but the remaining 9 samples As for the sample, it is shown that the solder 8 has risen onto the end face of the laser element 2.

【０１０４】また、表２における発光良品の欄の記載
は、それぞれの試料についてレーザ発振を確認できたか
どうかを示しており、たとえば試料ＩＤ１についての発
光良品の欄の１９／２０という記載は、２０個の試料の
うち１９個についてレーザ光の発振を確認できたことを
示している。Further, the description in the column of good emission in Table 2 indicates whether or not laser oscillation was confirmed for each sample. For example, the description of 19/20 in the column of good emission for sample ID1 indicates 20 This indicates that laser light oscillation was confirmed for 19 of the samples.

【０１０５】表２からもわかるように、本発明の実施例
の試料においては、比較例よりも高い確率でレーザ光の
発振を行なうことができる正常な半導体装置を得られる
ことがわかる。As can be seen from Table 2, in the sample of the example of the present invention, a normal semiconductor device capable of oscillating laser light with a higher probability than in the comparative example can be obtained.

【０１０６】（実施例２）本発明の効果を確認するた
め、以下の表３に示すように試料ＩＤ２４〜４８の試料
を準備した。なお、試料ＩＤ２４〜４８のそれぞれにつ
いて、各２０個ずつ半導体装置の試料を作製した。そし
て、それぞれのすべての試料について、外観検査および
発光検査を行なった。その結果を表３に示す。なお、試
料ＩＤ２４〜４８の製造方法は、表１に示すように、基
本的には実施例１の試料の製造方法と同様であり、その
構造も図１０に示した半導体装置とほぼ同様である。た
だし、実施例２においては、はんだ８（図１０参照）の
組成をＡｕ：Ｓｎ＝１０：９０（質量比）とした。ま
た、試料ＩＤ４７は、基板の平面研磨工程において、窒
化アルミニウム基板の表面粗さをＲａで０．５μｍとし
たものであり、試料ＩＤ４８は、比較例として、同じく
表面粗さをＲａで１．５μｍとしたものである。Example 2 In order to confirm the effects of the present invention, samples having sample IDs 24 to 48 as shown in Table 3 below were prepared. Note that, for each of the sample IDs 24 to 48, 20 samples of the semiconductor device were manufactured. Then, an appearance inspection and a luminescence inspection were performed for all the respective samples. Table 3 shows the results. As shown in Table 1, the method of manufacturing the sample IDs 24 to 48 is basically the same as the method of manufacturing the sample of the first embodiment, and the structure is almost the same as that of the semiconductor device shown in FIG. . However, in Example 2, the composition of the solder 8 (see FIG. 10) was Au: Sn = 10: 90 (mass ratio). Sample ID 47 has a surface roughness Ra of 0.5 μm in the aluminum nitride substrate in the substrate polishing step, and sample ID 48 has a surface roughness of 1.5 μm in Ra as a comparative example. It is what it was.

【０１０７】[0107]

【表３】 [Table 3]

【０１０８】表３の記載項目は、基本的に表２と同様で
ある。表３からも分かるように、本発明の実施例の方が
比較例よりも高い確率で良品（レーザ光の発振を正常に
行うことができる半導体装置）を得ることがわかる。The items described in Table 3 are basically the same as those in Table 2. As can be seen from Table 3, it can be seen that the example of the present invention obtains a non-defective product (semiconductor device capable of normally performing laser light oscillation) with a higher probability than the comparative example.

【０１０９】今回開示された実施の形態および実施例は
すべての点で例示であって制限的なものではないと考え
られるべきである。本発明の範囲は上記した実施の形態
および実施例ではなくて特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれることが意図される。The embodiments and examples disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the embodiments and examples, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

【０１１０】[0110]

【発明の効果】このように、本発明によれば、レーザ素
子におけるレーザ光の発光を確実に行うことが可能な半
導体装置を得ることができる。As described above, according to the present invention, it is possible to obtain a semiconductor device capable of reliably emitting laser light from a laser element.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明による半導体装置の実施の形態１を示
す断面模式図である。FIG. 1 is a schematic sectional view showing a first embodiment of a semiconductor device according to the present invention.

【図２】 図１に示した半導体装置の製造方法を説明す
るための断面模式図である。FIG. 2 is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.

【図３】 図２の矢印４０側から見たレーザ素子とはん
だとの平面形状を示す模式図である。FIG. 3 is a schematic diagram showing a planar shape of a laser element and a solder as viewed from an arrow 40 side in FIG. 2;

【図４】 評価値Ｗまたは評価値Ｌとはんだ厚さｄとが
満足すべき関係を表すグラフを示す図である。FIG. 4 is a graph showing a relationship between an evaluation value W or an evaluation value L and a solder thickness d that should be satisfied.

【図５】 本発明による半導体装置の実施の形態２を示
す断面模式図である。FIG. 5 is a schematic sectional view showing a second embodiment of a semiconductor device according to the present invention.

【図６】 図５に示した半導体装置の製造方法を説明す
るための断面模式図である。FIG. 6 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.

【図７】 本発明による半導体装置の実施の形態３を示
す断面模式図である。FIG. 7 is a schematic sectional view showing a third embodiment of the semiconductor device according to the present invention.

【図８】 本発明による半導体装置の実施の形態４を示
す断面模式図である。FIG. 8 is a schematic sectional view showing a semiconductor device according to a fourth embodiment of the present invention.

【図９】 図８に示した半導体装置の製造方法を説明す
るための断面模式図である。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.

【図１０】 本発明による半導体装置の実施例１の試料
の構成を示す断面模式図である。FIG. 10 is a schematic cross-sectional view illustrating a configuration of a sample of Example 1 of a semiconductor device according to the present invention.

【図１１】 図１０に示した半導体装置の製造方法を説
明するための断面模式図である。FIG. 11 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device shown in FIG.

【図１２】 従来の半導体装置の製造方法を説明するた
めの断面模式図である。FIG. 12 is a schematic cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.

【図１３】 従来の半導体装置の問題点を説明するため
の断面模式図である。FIG. 13 is a schematic sectional view for explaining a problem of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

１ 半導体装置、２ レーザ素子、３ サブマウント、
４ 基板、５ Ｔｉ／Ｐｔ積層膜、６ Ａｕ膜、７ は
んだバリア膜、８，２１ はんだ、９ ボンディングパ
ッド部、１０ 外周部、１１ 端面、１４，２３，４０
矢印、１８Ｔｉ膜、１９ Ｐｔ膜、２０ Ｔｉ／Ｐｔ
／Ａｕ積層膜、２２ ヒートシンク。1 semiconductor device, 2 laser element, 3 submount,
4 substrate, 5 Ti / Pt laminated film, 6 Au film, 7 solder barrier film, 8, 21 solder, 9 bonding pad portion, 10 outer peripheral portion, 11 end face, 14, 23, 40
Arrow, 18 Ti film, 19 Pt film, 20 Ti / Pt
/ Au laminated film, 22 heat sink.

フロントページの続き (72)発明者 天羽 映夫 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 (72)発明者 桧垣 賢次郎 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 (72)発明者 笹目 彰 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 (72)発明者 筑木 保志 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 Ｆターム(参考） 5F047 AA07 AA14 BA01 BA05 BA19 BC07 BC14 5F073 AB16 CA02 EA29 FA15 FA18 FA22 Continued on the front page (72) Inventor Teruo Ama 1-1-1, Koyokita, Itami-shi, Itami-shi, Hyogo Sumitomo Electric Industries, Ltd. Itami Works (72) Inventor Kenjiro Higaki 1-1-1, Koyo-Kita, Itami-shi, Hyogo No. 1 Sumitomo Electric Industries, Ltd. Itami Works (72) Inventor Akira Sasame 1-1-1, Koyo Kita, Itami City, Hyogo Prefecture Sumitomo Electric Industries, Ltd. Itami Works (72) Inventor Yasushi Tsukiki Kunyo, Itami City, Hyogo Prefecture 1-1 1-1 Kita Sumitomo Electric Industries, Ltd. Itami Works F-term (reference) 5F047 AA07 AA14 BA01 BA05 BA19 BC07 BC14 5F073 AB16 CA02 EA29 FA15 FA18 FA22

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 半導体素子を搭載するサブマウントであ
って、 サブマウント基板と、 前記サブマウント基板上に形成されたはんだ膜とを備
え、 前記はんだ膜の幅をＷS（μｍ）、はんだ膜上に搭載さ
れるべき半導体素子の幅をＷC（μｍ）とした場合、２
Ｗ＝（ＷC−ＷS）という式で規定される評価値Ｗ（μ
ｍ）と、はんだ膜の厚さｄ（μｍ）とが、 Ｗ＝−３０μｍの場合、０．３≦ｄ≦１、 −３０μｍ＜Ｗ≦３０μｍの場合、０．３≦ｄ≦（７×
Ｗ／１１０＋３２／１１）、 ３０μｍ＜Ｗ≦８０μｍの場合、（３７×Ｗ／６００−
１．５５）≦ｄ≦（７×Ｗ／１１０＋３２／１１）、 ８０μｍ＜Ｗ≦９０μｍの場合、（３７×Ｗ／６００−
１．５５）≦ｄ≦８、という関係を満たすように、前記
はんだ膜の幅ＷSおよび厚さｄが決定されている、サブ
マウント。1. A submount for mounting a semiconductor element, comprising: a submount substrate; and a solder film formed on the submount substrate, wherein the width of the solder film is W S (μm) and the solder film is Assuming that the width of the semiconductor element to be mounted thereon is W C (μm), 2
Evaluation value W (μ) defined by the equation W = (W C −W S )
m) and the thickness d (μm) of the solder film are 0.3 ≦ d ≦ 1 when W = −30 μm, and 0.3 ≦ d ≦ (7 × when -30 μm <W ≦ 30 μm.
W / 110 + 32/11), when 30 μm <W ≦ 80 μm, (37 × W / 600−
1.55) ≦ d ≦ (7 × W / 110 + 32/11), when 80 μm <W ≦ 90 μm, (37 × W / 600−
1.55) ≦ d ≦ 8, so as to satisfy the relationship of the width W S and the thickness d of the solder film is determined, the sub-mount. 【請求項２】 前記評価値Ｗと前記はんだ膜の厚さｄと
が、 Ｗ＝−１０μｍの場合、０．３≦ｄ≦１、 −１０μｍ＜Ｗ≦２０μｍの場合、０．３≦ｄ≦（Ｗ／
１４＋１２／７）、 ２０μｍ＜Ｗ≦６０μｍの場合、（３７×Ｗ／６００−
１４／１５）≦ｄ≦（Ｗ／１４＋１２／７）、 ６０μｍ＜Ｗ≦８０μｍの場合、（３７×Ｗ／６００−
１４／１５）≦ｄ≦６、という関係を満たすように、前
記はんだ膜の幅ＷSおよび厚さｄが決定されている、請
求項１に記載のサブマウント。2. The evaluation value W and the thickness d of the solder film are 0.3 ≦ d ≦ 1 when W = −10 μm, and 0.3 ≦ d ≦ when −10 μm <W ≦ 20 μm. (W /
14 + 12/7), when 20 μm <W ≦ 60 μm, (37 × W / 600−
14/15) ≦ d ≦ (W / 14 + 12/7), 60 μm <W ≦ 80 μm, (37 × W / 600−
14/15) ≦ d ≦ 6, so as to satisfy the relationship of the width W S and the thickness d of the solder film is determined, the sub-mount according to claim 1. 【請求項３】 前記サブマウント基板と前記はんだ膜と
の間に形成されたはんだバリア膜をさらに備える、請求
項１または２に記載のサブマウント。3. The submount according to claim 1, further comprising a solder barrier film formed between the submount substrate and the solder film. 【請求項４】 前記サブマウント基板と前記はんだバリ
ア膜との間において、前記サブマウント基板の表面に接
触するように形成された密着膜と、 前記密着層上に形成された拡散防止膜と、 前記拡散防止膜上に形成された電極膜とを備え、 前記はんだバリア膜は前記電極膜上に配置されている、
請求項３に記載のサブマウント。4. An adhesion film formed between the submount substrate and the solder barrier film so as to contact a surface of the submount substrate; a diffusion prevention film formed on the adhesion layer; An electrode film formed on the diffusion prevention film, wherein the solder barrier film is disposed on the electrode film,
The submount according to claim 3. 【請求項５】 前記密着膜はチタンを含み、前記拡散防
止膜は白金を含み、前記電極膜は金を含み、前記はんだ
バリア膜は白金を含み、前記はんだ膜は金錫系はんだを
含む、請求項４に記載のサブマウント。5. The adhesion film includes titanium, the diffusion prevention film includes platinum, the electrode film includes gold, the solder barrier film includes platinum, and the solder film includes gold-tin solder. The submount according to claim 4. 【請求項６】 前記サブマウント基板は窒化アルミニウ
ムを含む、請求項１〜５のいずれか１項に記載のサブマ
ウント。6. The submount according to claim 1, wherein said submount substrate includes aluminum nitride. 【請求項７】 前記はんだ膜の幅ＷSとほぼ垂直方向に
おける前記はんだ膜の長さをＬS、前記半導体素子の幅
ＷCとほぼ垂直方向における前記半導体素子の長さをＬC
とした場合、Ｌ＝（ＬC−ＬS）という式で規定される評
価値Ｌ（μｍ）と、前記はんだ膜の厚さｄとが、 Ｌ＝−３０μｍの場合、０．３≦ｄ≦１、 −３０μｍ＜Ｌ≦３０μｍの場合、０．３≦ｄ≦（７×
Ｌ／１１０＋３２／１１）、 ３０μｍ＜Ｌ≦８０μｍの場合、（３７×Ｌ／６００−
１．５５）≦ｄ≦（７×Ｌ／１１０＋３２／１１）、 ８０μｍ＜Ｌ≦９０μｍの場合、（３７×Ｌ／６００−
１．５５）≦ｄ≦８、という関係を満たすように、前記
はんだ膜の長さＬSおよび厚さｄが決定されている、請
求項１〜６のいずれか１項に記載のサブマウント。7. The length of the solder film in a direction substantially perpendicular to the width W S of the solder film is L S , and the length of the semiconductor device in a direction substantially perpendicular to the width W C of the semiconductor device is L C.
When the evaluation value L (μm) defined by the equation of L = (L C −L S ) and the thickness d of the solder film are satisfied, when L = −30 μm, 0.3 ≦ d ≦ 1. In the case of −30 μm <L ≦ 30 μm, 0.3 ≦ d ≦ (7 ×
L / 110 + 32/11), when 30 μm <L ≦ 80 μm, (37 × L / 600−
1.55) ≦ d ≦ (7 × L / 110 + 32/11), when 80 μm <L ≦ 90 μm, (37 × L / 600−
So as to satisfy the relationship of 1.55) ≦ d ≦ 8,, wherein the length of the solder layer L S and the thickness d is determined, the sub-mount according to any one of claims 1-6. 【請求項８】 前記評価値Ｌと前記はんだ膜の厚さｄと
が、 Ｌ＝−１０μｍの場合、０．３≦ｄ≦１、 −１０μｍ＜Ｌ≦２０μｍの場合、０．３≦ｄ≦（Ｌ／
１４＋１２／７）、 ２０μｍ＜Ｌ≦６０μｍの場合、（３７×Ｌ／６００−
１４／１５）≦ｄ≦（Ｌ／１４＋１２／７）、 ６０μｍ＜Ｌ≦８０μｍの場合、（３７×Ｌ／６００−
１４／１５）≦ｄ≦６、という関係を満たすように、前
記はんだ膜の長さＬSおよび厚さｄが決定されている、
請求項７に記載のサブマウント。8. The evaluation value L and the thickness d of the solder film are 0.3 ≦ d ≦ 1 when L = −10 μm, and 0.3 ≦ d ≦ when −10 μm <L ≦ 20 μm. (L /
14 + 12/7), when 20 μm <L ≦ 60 μm, (37 × L / 600−
14/15) ≦ d ≦ (L / 14 + 12/7), 60 μm <L ≦ 80 μm, (37 × L / 600−
14/15) ≦ d ≦ 6, the length L S and the thickness d of the solder film are determined.
The submount according to claim 7. 【請求項９】 請求項１〜８のいずれか１項に記載のサ
ブマウントと、 前記サブマウントの前記はんだ膜上に搭載された半導体
素子とを備え、 前記半導体素子は半導体レーザ素子である、半導体装
置。9. A submount according to claim 1, further comprising: a semiconductor element mounted on the solder film of the submount, wherein the semiconductor element is a semiconductor laser element. Semiconductor device.
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