JP2006286943A - Sub-mount substrate and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a sub-mount provided with a solder layer having a wide melting temperature range to eliminate a variation in the junction of the sub-mount, and a manufacturing method thereof. <P>SOLUTION: The sub-mount 1 on which a semiconductor element is mounted includes a solder layer 4 formed on the surface of a sub-mount substrate 2 and joining the semiconductor element, and the solder layer 4 has a composition which is not an eutectic composition of the constituent element. In this case, the solder layer 4 preferably has a temperature difference of not less than 10°C between a melting start temperature and a complete melding temperature. Therefore, in a joining process for mounting a semiconductor element, junction can be performed within a temperature range wider than that of a solder having conventional eutectic composition and at a lower temperature. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に用いられるサブマウント基板及びその製造方法に関する。   The present invention relates to a submount substrate used in a semiconductor device and a manufacturing method thereof.

通常、半導体装置をパッケージ化する際には、放熱板あるいは放熱器に搭載し、半導体装置から発生する熱の放熱を行っている。さらに、半導体装置と放熱板との間には両者の熱膨張率の違いを緩和するため、あるいは、放熱特性を改善するために熱伝導率の高い基板、すなわち、サブマウント材を介在させる場合がある。この熱伝導率の高い基板としては、窒化アルミニウム（ＡｌＮ）などが挙げられる。   Usually, when a semiconductor device is packaged, it is mounted on a heat sink or a radiator to dissipate heat generated from the semiconductor device. Furthermore, a substrate with high thermal conductivity, that is, a submount material may be interposed between the semiconductor device and the heat sink to reduce the difference in thermal expansion coefficient between them or to improve heat dissipation characteristics. is there. Examples of the substrate having high thermal conductivity include aluminum nitride (AlN).

特許文献１には、サブマウントの半導体レーザ（ＬＤ）チップがマウントされる第１面及び放熱用金属ブロックに接着される第２面の両面に、バリア層と、金（Ａｕ）と錫（Ｓｎ）の合金層又は錫と鉛（Ｐｂ）の合金層と、を形成した光半導体素子用サブマウントが開示されている。この文献では、合金層は蒸着によって形成され、その合金組成は、例えば、Ａｕ：Ｓｎ＝７０：３０（元素比）の所謂、共晶組成となるように調整されている。合金層を溶解することで、サブマウントにＬＤチップ及び放熱用金属ブロックを接合している。
このように、サブマウントはダイボンドされる際のハンダ材的な作用と共に、ダイボンド中の放熱用金属ブロックの熱膨張による光半導体素子の歪を緩和するために非常に重要な部品である。 In Patent Document 1, a barrier layer, gold (Au), and tin (Sn) are formed on both a first surface on which a submount semiconductor laser (LD) chip is mounted and a second surface bonded to a heat radiating metal block. ) Or an alloy layer of tin and lead (Pb) is disclosed. In this document, the alloy layer is formed by vapor deposition, and the alloy composition is adjusted so as to have a so-called eutectic composition of, for example, Au: Sn = 70: 30 (element ratio). By melting the alloy layer, the LD chip and the metal block for heat dissipation are joined to the submount.
Thus, the submount is a very important component for reducing the distortion of the optical semiconductor element due to the thermal expansion of the heat dissipating metal block in the die bond as well as the action of the solder material when die bonded.

従来技術では、溶融前の半田層の形態として、半田層を構成する元素からなる共晶組成で合金化した構造の半田層（以後、適宜、合金半田層と呼ぶ）を用いていた。つまり、溶融前の半田層をサブマウント基板上に形成する工程において、半田層を形成する金属元素の構成比を、所望の共晶組成となるように調整する方法が一般的である。Ｓｎ元素とＡｕ，Ａｇ，Ｐｂなどの金属元素の何れか又はこれらの組み合わせで構成する半田、例えば、Ａｕ−Ｓｎ合金半田層であれば、Ａｕ：Ｓｎ＝７０：３０（元素比）となるように調整していた。   In the prior art, as a form of the solder layer before melting, a solder layer having a structure alloyed with a eutectic composition comprising the elements constituting the solder layer (hereinafter referred to as an alloy solder layer as appropriate) has been used. That is, in the process of forming the solder layer before melting on the submount substrate, a method of adjusting the composition ratio of the metal elements forming the solder layer so as to have a desired eutectic composition is common. In the case of solder composed of any of Sn elements and metal elements such as Au, Ag, Pb, or a combination thereof, for example, an Au—Sn alloy solder layer, Au: Sn = 70: 30 (element ratio). It was adjusted to.

ところで、サブマウントと半導体発光素子を接合する際の、１つの要求として、その接合温度のバラツキの低減がある。サブマウントと半導体発光素子を接合する際、サブマウントに形成された半田層を完全に液相となるまで加熱溶融し、半導体素子側に形成された電極と接触させ、その後冷却して固化することで、溶融された半田層を介して、サブマントと半導体発光素子の２者を接合している。半田層の加熱方法としては、抵抗加熱炉やヒートステージなどを使用した広範囲の加熱方法、あるいは局所ランプ加熱やホットガス加熱などの局所的急加熱方法などがあり、パッケージの形態や作業性などにより加熱方法は選択される。
しかしながら、局所的急加熱方法を用いて加熱を行なった場合、サブマウントや半導体素子の材料の違い、あるいは、加熱装置の性能などのためにしばしば加熱温度にバラツキが起こる。そして、加熱装置の温度が目標とする接合温度に対して低い場合には、未溶融接合や半田の濡れ低下などの不良が発生し易かった。逆に、加熱装置の温度が目標とする接合温度に対して高い場合には、半導体素子チップの破壊などによる不良が発生することがあった。 By the way, as one requirement when bonding the submount and the semiconductor light emitting element, there is a reduction in variation in the bonding temperature. When bonding the submount and the semiconductor light emitting device, the solder layer formed on the submount is heated and melted until it is completely in a liquid phase, brought into contact with the electrode formed on the semiconductor device side, and then cooled and solidified. Thus, the submant and the semiconductor light emitting element are joined together via the melted solder layer. Solder layer heating methods include a wide range heating method using a resistance heating furnace or a heat stage, or a local rapid heating method such as local lamp heating or hot gas heating. Depending on the form of the package and workability, etc. The heating method is selected.
However, when heating is performed using a local rapid heating method, the heating temperature often varies due to differences in materials of the submount and the semiconductor element, performance of the heating device, or the like. When the temperature of the heating device is lower than the target joining temperature, defects such as unmelted joining and solder wettability are likely to occur. On the other hand, when the temperature of the heating device is higher than the target junction temperature, a defect due to destruction of the semiconductor element chip may occur.

特開平１−１３８７７７号公報JP-A-1-138777

特に、Ａｕ−Ｓｎ共晶半田のような「鉛フリー」と呼ばれる鉛を含まない比較的高融点半田を用いる場合には、高温加熱による半導体素子チップの破壊を防ぐために、できるだけ低い加熱温度で半導体素子チップを接合することが多い。このため、上記の半導体素子チップ破壊による不良が発生し易くなり、その改善が課題となっている。   In particular, when using a relatively high melting point solder that does not contain lead called “lead-free”, such as Au—Sn eutectic solder, in order to prevent destruction of the semiconductor element chip due to high temperature heating, the semiconductor can be heated at the lowest possible heating temperature. In many cases, element chips are joined. For this reason, it becomes easy to generate the defect by destruction of said semiconductor element chip | tip, and the improvement is a subject.

上記の加熱温度の変動による接合不良、すなわち接合バラツキに影響する要因の１つに、半田層の溶解温度幅がある。   One of the factors affecting the bonding failure due to the variation in the heating temperature, that is, the variation in bonding, is the melting temperature range of the solder layer.

上記課題に鑑み、本発明の目的は、サブマウントの接合バラツキを無くすために、溶解温度幅の広い半田層を備えたサブマウント及びその製造方法を提供することを目的としている。   In view of the above problems, an object of the present invention is to provide a submount including a solder layer having a wide melting temperature range and a method for manufacturing the submount in order to eliminate submount joining variations.

本発明者らは、この半田層の溶融温度幅に着目して鋭意研究を行なった。従来、共晶組成の合金半田層においては、平衡状態相図における所謂共晶点以下の温度においては完全な固体として存在し、これを共晶温度まで昇温することで、初めて半田層は液相状態となり、半導体素子の電極との相互拡散が起こり、接合ができる、つまり、半田層が溶け始める温度から完全に液相となる温度までの範囲、すなわち、溶解温度幅は、０℃である。このため、半田層の溶解温度、つまり、融点以上で最小限の加熱量において接合した場合、少しでも溶融温度から低くなった場合には半田層は固相であり、全く半導体素子チップとは接合しなくなるという知見を得て、本発明を想到するに至った。   The inventors of the present invention have made extensive studies focusing on the melting temperature range of the solder layer. Conventionally, an alloy solder layer having a eutectic composition exists as a complete solid at a temperature below the so-called eutectic point in the equilibrium phase diagram, and the solder layer is not liquid for the first time by raising the temperature to the eutectic temperature. It becomes a phase state, mutual diffusion with the electrodes of the semiconductor element occurs, and bonding is possible, that is, the range from the temperature at which the solder layer starts to melt to the temperature at which it completely becomes a liquid phase, that is, the melting temperature range is 0 ° C. . For this reason, when the solder layer is melted at the melting temperature, that is, when it is joined at the minimum heating amount above the melting point, the solder layer is in a solid phase when it is slightly lowered from the melting temperature, and it is completely joined with the semiconductor element chip. The inventors have come to the idea of the present invention by obtaining the knowledge that they will not.

上記目的を達成するため、本発明は、半導体素子が搭載されるサブマウントにおいて、サブマウント基板の表面に形成され、半導体素子を接合する半田層を含んでおり、半田層は、その構成元素の共晶組成ではない組成、即ち、共晶組成以外の組成であることを特徴とする。
上記構成において、好ましくは、前記半田層の溶解開始温度と完全溶解温度との間に温度差がある。好ましくは、この温度差は、１０℃以上である。
また、好ましくは、半田層を加熱するときの示差熱挙動において、最初に示差熱変動を示す温度と、完全溶解を示す示差熱変動終了を示す温度との差が１０℃よりも大きい。
半田層を加熱するときの示差熱挙動において、最初に示差熱変動を示す温度と、完全溶解を示す示差熱変動終了を示す温度との間には、示差熱ピーク点を２点以上有することが好ましい。
半田層を構成する材料は、Ａｕ，Ａｇ，Ｃｕ，Ｚｎ，Ｉｎ，Ｂｉ，Ｆｅ，Ｐｂ，Ｔｉ，Ａｌ，Ｓｂ，Ｎｉを少なくとも１種以上含む金属材料とＳｎとの合金であってよい。好ましくは、サブマウント基板を構成する材料は、窒化アルミニウム、炭化珪素、シリコンの何れかである。 In order to achieve the above object, the present invention provides a submount on which a semiconductor element is mounted, and includes a solder layer formed on the surface of the submount substrate and joined to the semiconductor element. The composition is not a eutectic composition, that is, a composition other than the eutectic composition.
In the above configuration, there is preferably a temperature difference between the melting start temperature and the complete melting temperature of the solder layer. Preferably, this temperature difference is 10 ° C. or more.
Preferably, in the differential thermal behavior when heating the solder layer, the difference between the temperature initially showing the differential thermal fluctuation and the temperature indicating the end of the differential thermal fluctuation indicating complete dissolution is greater than 10 ° C.
In the differential thermal behavior when heating the solder layer, there may be two or more differential thermal peak points between the temperature first showing the differential thermal fluctuation and the temperature showing the end of the differential thermal fluctuation showing complete dissolution. preferable.
The material constituting the solder layer may be an alloy of Sn and a metal material containing at least one kind of Au, Ag, Cu, Zn, In, Bi, Fe, Pb, Ti, Al, Sb, and Ni. Preferably, the material constituting the submount substrate is aluminum nitride, silicon carbide, or silicon.

上記構成によれば、半田層の組成を共晶組成から外れた組成にすることにより、半田の溶融温度幅を、共晶組成とはしないので、固相線温度で示される溶融開始温度から、液相線温度で示される溶融終了温度まで広くすることができる。このとき、溶融開始温度以上であれば半田層中に液相を含む状態になるため、半導体装置を接合する際に、半導体素子の電極との相互拡散が起こり、サブマウントの機能を果すために十分な接合を形成することができる。   According to the above configuration, by making the composition of the solder layer out of the eutectic composition, the melting temperature width of the solder is not the eutectic composition, so from the melting start temperature indicated by the solidus temperature, The temperature can be increased to the melting end temperature indicated by the liquidus temperature. At this time, since the liquid phase is included in the solder layer if the melting start temperature or higher, mutual diffusion with the electrodes of the semiconductor element occurs when the semiconductor device is joined, and the submount functions. Sufficient bonding can be formed.

本発明の他の態様によれば、構成元素で決まる共晶組成ではない組成を有する半田層を片面あるいは両面に被着し、半田層に半導体素子を接合するサブマウントの製造方法であって、半田層を、半田層の構成元素毎の蒸着により成膜することを特徴とする。   According to another aspect of the present invention, there is provided a method for manufacturing a submount in which a solder layer having a composition that is not a eutectic composition determined by a constituent element is deposited on one or both surfaces, and a semiconductor element is bonded to the solder layer, The solder layer is formed by vapor deposition for each constituent element of the solder layer.

上記構成によれば、共晶組成ではない組成を有する半田層を、例えば、２元同時蒸着により成膜するので、組成の均一な半田層を有するサブマウントを精度よく製造することができる。   According to the above configuration, since the solder layer having a composition other than the eutectic composition is formed by, for example, binary simultaneous vapor deposition, a submount having a solder layer with a uniform composition can be accurately manufactured.

本発明によれば、半田層の組成を半田層の構成元素で決まる共晶組成以外の組成とし、半田層の溶解開始温度と完全溶解温度との差があることにより、半田層により接合する半導体素子との間の接合温度範囲を広くすることができる。
したがって、半導体素子を搭載したときに接合バラツキの小さいサブマウントを得ることができる。 According to the present invention, the composition of the solder layer is a composition other than the eutectic composition determined by the constituent elements of the solder layer, and there is a difference between the melting start temperature and the complete melting temperature of the solder layer, so that the semiconductor joined by the solder layer The junction temperature range between the elements can be widened.
Therefore, it is possible to obtain a submount with small joint variation when a semiconductor element is mounted.

以下、本発明の実施の形態を図面により詳細に説明する。
本発明の実施形態に係るサブマウントの構造について、図を参照しながら説明する。
図１は本発明のサブマウントの構造を模式的に示す断面図である。図１に示すように、本発明のサブマウント１は、サブマウント基板２と、サブマウント基板２の上面にサブマウント基板２の一部又は全部を覆うようにした電極層３と、この電極層３の表面に半田層４を形成している。
一方、サブマウント１の素子を搭載する上面と反対の面、すなわち、金属放熱体を被着するサブマウント基板２の裏面の一部あるいは全部を覆うように電極層５及び半田層６を形成する。
ここで、サブマウント基板２の上面において、電極層３の半田層４を形成する箇所は、素子が発光ダイオードなどの場合には全面でもよいし、電極パターンであってもよい。また、電極層３の一部には、外部端子との接続のために金線やアルミニウム線を接続し、電気回路を形成してもよい。電極層３及び電極層５は同じ材料であり、また、半田層４及び半田層６も同じ材料とすることができる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
The structure of the submount according to the embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of the submount of the present invention. As shown in FIG. 1, a submount 1 according to the present invention includes a submount substrate 2, an electrode layer 3 that covers a part or all of the submount substrate 2 on the upper surface of the submount substrate 2, and this electrode layer. A solder layer 4 is formed on the surface of 3.
On the other hand, the electrode layer 5 and the solder layer 6 are formed so as to cover the surface opposite to the upper surface on which the element of the submount 1 is mounted, i.e., part or all of the back surface of the submount substrate 2 to which the metal radiator is attached. .
Here, on the upper surface of the submount substrate 2, the portion where the solder layer 4 of the electrode layer 3 is formed may be the entire surface or an electrode pattern when the element is a light emitting diode or the like. Further, an electric circuit may be formed by connecting a gold wire or an aluminum wire to a part of the electrode layer 3 for connection to an external terminal. The electrode layer 3 and the electrode layer 5 are made of the same material, and the solder layer 4 and the solder layer 6 can be made of the same material.

半田層４の構成元素については、Ａｕ（金），Ａｇ（銀），Ｃｕ（銅），Ｚｎ（亜鉛），Ｉｎ（インジウム），Ｇａ（ガリウム），Ｂｉ（ビスマス），Ｆｅ（鉄），Ｐｂ（鉛），Ｔｉ（チタン），Ａｌ（アルミニウム），Ｓｂ（アンチモン），Ｎｉ（ニッケル）を少なくとも１種以上含む金属材料とＳｎ（錫）との合金であると良いが、特に、Ｐｂフリー半田であることが望ましい。   Constituent elements of the solder layer 4 are Au (gold), Ag (silver), Cu (copper), Zn (zinc), In (indium), Ga (gallium), Bi (bismuth), Fe (iron), and Pb. (Lead), Ti (titanium), Al (aluminum), Sb (antimony), a metal material containing at least one kind of Ni (nickel) and an alloy of Sn (tin) are preferable. It is desirable that

また、半田層４の構成元素の組成は、それぞれの構成元素の共晶組成から外れた組成であることが望ましい。そして、半田層４が溶解し始める固相線温度から完全に溶解し液相となる液相線温度までの溶解温度幅、つまり、温度差があるようにする。この溶解温度幅は、１０℃以上になるように半田層４の組成を調整することが好ましい。この溶解温度幅は、半導体装置を接合する際の加熱リフローでの昇温速度と昇温時間も考慮して最適となるように適宜に設定すればよい。   Further, the composition of the constituent elements of the solder layer 4 is preferably a composition deviating from the eutectic composition of each constituent element. Then, a melting temperature range from a solidus temperature at which the solder layer 4 starts to dissolve to a liquidus temperature at which the solder layer 4 is completely dissolved to become a liquid phase, that is, a temperature difference is set. It is preferable to adjust the composition of the solder layer 4 so that the melting temperature range is 10 ° C. or more. This melting temperature range may be appropriately set so as to be optimum in consideration of the temperature increase rate and the temperature increase time in the heating reflow when bonding the semiconductor devices.

さらに、半田層４の溶融状態を示差熱法で評価した場合の特性について説明する。
この場合、半田層４の加熱時、最初の吸収示差熱温度のピークで、半田接合に十分な液相を得ることができる。次に、さらに加熱すると高温側で吸収示差熱温度のピークを示す温度に達し、さらに十分な液相が得られる。したがって、半田層４を加熱するときの示差熱挙動において、最初に示差熱変動を示す温度と、完全溶解を示す示差熱変動終了を示す温度との、差が１０℃よりも大きくすることが望ましい。この温度差が１０℃以下では、半田層４の溶解温度幅十分に広くできないので好ましくない。
また、前記半田層を加熱するときの示差熱挙動において、最初に示差熱変動を示す温度と、完全溶解を示す示差熱変動終了を示す温度との間には、示差熱ピーク点を２点以上有していてもよい。 Further, characteristics when the molten state of the solder layer 4 is evaluated by a differential heat method will be described.
In this case, when the solder layer 4 is heated, a liquid phase sufficient for solder joining can be obtained at the peak of the first absorption differential heat temperature. Next, when it is further heated, it reaches a temperature at which the peak of the absorption differential heat temperature is shown on the high temperature side, and a further sufficient liquid phase is obtained. Therefore, in the differential thermal behavior when the solder layer 4 is heated, it is desirable that the difference between the temperature first showing the differential thermal fluctuation and the temperature showing the end of the differential thermal fluctuation showing complete dissolution is greater than 10 ° C. . If the temperature difference is 10 ° C. or less, the melting temperature range of the solder layer 4 cannot be sufficiently widened, which is not preferable.
In addition, in the differential thermal behavior when heating the solder layer, two or more differential thermal peak points are present between the temperature first showing the differential thermal fluctuation and the temperature showing the end of the differential thermal fluctuation showing complete dissolution. You may have.

電極層３の構成元素については、金属が望ましく、更にはＡｕ，Ｐｔ（白金），Ａｇ，Ｃｕ，Ｆｅ，Ａｌ，Ｔｉ，Ｗ（タングステン），Ｎｉを少なくとも１つ含むことが望ましい。   The constituent element of the electrode layer 3 is desirably a metal, and further desirably includes at least one of Au, Pt (platinum), Ag, Cu, Fe, Al, Ti, W (tungsten), and Ni.

サブマウント基板２としては、ＡｌＮ（窒化アルミニウム）、ＳｉＣ（炭化ケイ素）及びＳｉ（シリコン）の何れかを用いることができる。また、サブマウント基板２の側面にも、上記と同様な電極層３を形成してサブマウント基板２の上面と下面を電気的に接続してもよい。   As the submount substrate 2, any one of AlN (aluminum nitride), SiC (silicon carbide), and Si (silicon) can be used. Further, an electrode layer 3 similar to the above may be formed on the side surface of the submount substrate 2 to electrically connect the upper surface and the lower surface of the submount substrate 2.

次に、本発明のサブマウントによる半導体素子の実装について説明する。
図２は、本発明のサブマウントに半導体素子を搭載した構造を模式的に示す断面図である。図２に示すように本発明のサブマウント１において、半導体素子７は半田層４により半田接合される。
ここで、半導体素子とは、レーザーダイオード又は発光ダイオードのような発光素子、ダイオード、高周波増幅やスイッチングに使用されるトランジスタやサイリスタのような能動素子、集積回路などが含まれる。 Next, mounting of the semiconductor element by the submount of the present invention will be described.
FIG. 2 is a cross-sectional view schematically showing a structure in which a semiconductor element is mounted on the submount of the present invention. As shown in FIG. 2, in the submount 1 of the present invention, the semiconductor element 7 is soldered by a solder layer 4.
Here, the semiconductor element includes a light emitting element such as a laser diode or a light emitting diode, a diode, an active element such as a transistor or a thyristor used for high frequency amplification or switching, an integrated circuit, and the like.

本発明のサブマウント１の特徴は、発光素子などの半導体素子７を接合するサブマウント１において、半田層４を構成するそれぞれの構成元素における共晶組成から外れた組成で合金化した状態で形成することで、半田層４の溶解温度幅を広くしたことにある。
このように半田層４の組成を共晶組成から外れた組成にすることにより、半田層４の溶融温度幅を、共晶組成では共晶点温度１点に限られるのに対して、固相線温度で示される溶融開始温度から、液相線温度で示される溶融終了温度まで広くできる。このため、溶融開始温度以上であれば、半田層４中には、液相を含む状態になるため、半導体素子７を接合したときには、半導体素子７の電極との相互拡散が起こり、容易に接合ができると推定される。 A feature of the submount 1 according to the present invention is that the submount 1 for joining a semiconductor element 7 such as a light emitting element is formed in an alloyed state with a composition deviating from the eutectic composition of each constituent element constituting the solder layer 4. Thus, the melting temperature range of the solder layer 4 is widened.
Thus, by making the composition of the solder layer 4 out of the eutectic composition, the melting temperature width of the solder layer 4 is limited to one eutectic point temperature in the eutectic composition, whereas the solid phase It can be widened from the melting start temperature indicated by the line temperature to the melting end temperature indicated by the liquidus temperature. For this reason, since it will be in the state containing a liquid phase in the solder layer 4 if it is more than melting start temperature, when the semiconductor element 7 is joined, mutual diffusion with the electrode of the semiconductor element 7 will occur, and it will join easily It is estimated that

次に、本発明のサブマウントの製造方法について説明する。
最初に、サブマウント基板２を用意し、その両面をラッピング装置により研削する。さらに、ポリッシング装置などを用い、仕上げ研磨を実施する。
次に、研磨済みサブマウント基板２を洗浄し、表面清浄化を行い、サブマウント基板２の素子搭載側の面に電極層３を所定の回路パターンで形成するため、パターニング工程を行なう。パターニング工程はフォトリソグラフィ法を用い、電極層３の膜が形成されるべき領域以外のサブマウント基板２の表面にレジスト膜を形成する。
次に、電極層３となる金属層を、真空蒸着法などにより成膜する。真空蒸着としては、電子ビーム蒸着法、抵抗加熱法、スパッタ法などの方法を用いることができる。
続いて、リフトオフ工程によりサブマウント基板２の上面に電極層３の形成を行なう。具体的には、レジスト剥離液により上記パターニング工程において形成されたレジスト膜を、レジスト膜上に蒸着した金属層とともに、レジスト膜の膨潤を利用して除去する。これにより、サブマウント基板２上に所定のパターンを有する電極層３を形成することができる。レジスト剥離液としては、アセトン、イソプロピルアルコールやその他のレジスト剥離液を用いることができる。
次に、電極層３の表面を清浄化し、所定のパターンの半田層４を形成するためのパターニング工程を行う。パターニングには、フォトリソグラフィ法を用いることができる。ここで、電極層３の清浄化には、ウェット洗浄や、プラズマ又はＵＶ照射中のオゾン分解のようなドライ洗浄を用いることができる。 Next, the manufacturing method of the submount of this invention is demonstrated.
First, the submount substrate 2 is prepared, and both surfaces thereof are ground by a lapping device. Further, finish polishing is performed using a polishing apparatus or the like.
Next, the polished submount substrate 2 is cleaned, the surface is cleaned, and a patterning process is performed to form the electrode layer 3 with a predetermined circuit pattern on the surface of the submount substrate 2 on the element mounting side. The patterning step uses a photolithography method to form a resist film on the surface of the submount substrate 2 other than the region where the electrode layer 3 film is to be formed.
Next, a metal layer to be the electrode layer 3 is formed by a vacuum vapor deposition method or the like. As the vacuum deposition, methods such as electron beam deposition, resistance heating, and sputtering can be used.
Subsequently, the electrode layer 3 is formed on the upper surface of the submount substrate 2 by a lift-off process. Specifically, the resist film formed in the patterning step with the resist stripping solution is removed together with the metal layer deposited on the resist film by utilizing the swelling of the resist film. Thereby, the electrode layer 3 having a predetermined pattern can be formed on the submount substrate 2. As the resist stripping solution, acetone, isopropyl alcohol and other resist stripping solutions can be used.
Next, a patterning process for cleaning the surface of the electrode layer 3 and forming the solder layer 4 having a predetermined pattern is performed. Photolithographic methods can be used for patterning. Here, for cleaning the electrode layer 3, wet cleaning or dry cleaning such as ozone decomposition during plasma or UV irradiation can be used.

次に、半田層４を成膜する。半田層４の成膜には、原料となる合金半田を構成する元素毎に独立した蒸着源から蒸着させる方法が好適である。例えば、半田層４がＡｕとＳｎのような２元合金からなる場合には、２つの蒸着源を用いた電子ビーム蒸着法により形成することができる。原料の成膜には、抵抗加熱蒸着法を用いても良い。また、真空蒸着法以外に、スパッタ法やメッキ法などを用いても良い。
ここで、半田層４の組成は、それぞれの原料の蒸発速度と膜生成速度から、所定の膜組成になるように設計し、それぞれの蒸発速度を制御することで、半田層４の深さ方向の組成が均一になるように蒸着すればよい。また、半田層４の面内の組成は、蒸着装置中の基板保持ドームの形状や原料の蒸発機構を適正化することで均一にすることが望ましい。 Next, the solder layer 4 is formed. For the film formation of the solder layer 4, a method of vapor deposition from an independent vapor deposition source for each element constituting the alloy solder as a raw material is suitable. For example, when the solder layer 4 is made of a binary alloy such as Au and Sn, it can be formed by an electron beam evaporation method using two evaporation sources. Resistance heating vapor deposition may be used for forming the raw material. In addition to the vacuum deposition method, a sputtering method, a plating method, or the like may be used.
Here, the composition of the solder layer 4 is designed so as to have a predetermined film composition from the evaporation rate and film generation rate of each raw material, and the depth direction of the solder layer 4 is controlled by controlling each evaporation rate. Vapor deposition may be performed so that the composition of is uniform. The in-plane composition of the solder layer 4 is desirably made uniform by optimizing the shape of the substrate holding dome in the vapor deposition apparatus and the evaporation mechanism of the raw material.

次に、半田層４のリフトオフ工程を行い、電極層３上に半田層４のパターン形成を行なう。具体的には、上記パターニング工程において形成されたレジスト膜と、このレジスト膜上に蒸着した半田層４とを共に、レジスト剥離液によりレジスト膜の膨潤を利用して除去する。これにより、電極層３上に所定のパターンを有する半田層４を形成することができる。ここで、レジスト剥離液としては、アセトン、イソプロピルアルコールやその他のレジスト剥離液を用いることができる。   Next, the solder layer 4 is lifted off to form a pattern of the solder layer 4 on the electrode layer 3. Specifically, both the resist film formed in the patterning step and the solder layer 4 deposited on the resist film are removed using the resist stripping solution by utilizing the swelling of the resist film. Thereby, the solder layer 4 having a predetermined pattern can be formed on the electrode layer 3. Here, as the resist stripping solution, acetone, isopropyl alcohol and other resist stripping solutions can be used.

次に、サブマウント基板２の裏面側にも、電極層５及び半田層６を形成する。
最後に、サブマウント基板２を所定の寸法で分割する。図３は、本発明のサブマウントの製造方法における分割前のダイシング工程を模式的に示す部分断面図である。
図３に示すように、上記の方法で製造した分割前のサブマウント基板２１は、点線で示した位置２２をダイヤモンドディスクを用いたダイシング法などにより切削し、分離することにより、所望の寸法のサブマウント１を得ることができる。このダイシング法は、レーザーを用いたスクライブ若しくは溶断する方法でもよい。
これにより、本発明のサブマウント１の製造方法によれば、半導体素子７との半田接合性のよいサブマウント１を、歩留まりよく製造することができる。 Next, the electrode layer 5 and the solder layer 6 are also formed on the back surface side of the submount substrate 2.
Finally, the submount substrate 2 is divided into predetermined dimensions. FIG. 3 is a partial cross-sectional view schematically showing a dicing step before division in the method for manufacturing a submount of the present invention.
As shown in FIG. 3, the submount substrate 21 before the division manufactured by the above method is cut at a position 22 indicated by a dotted line by a dicing method using a diamond disk or the like and separated to obtain a desired size. The submount 1 can be obtained. This dicing method may be a scribing or fusing method using a laser.
Thereby, according to the manufacturing method of the submount 1 of the present invention, the submount 1 having good solderability with the semiconductor element 7 can be manufactured with high yield.

以下、実施例に基づいて、本発明をさらに詳細に説明する。最初に、実施例のサブマウントの製造方法について説明する。
高熱伝導性（１７０〜２７０Ｗ／ｍＫ）の焼結窒化アルミニウム基板２の両面を平均粗さ（Ｒａ）を０．２μｍ以下となるように、ラッピング装置によって研削し、ポリッシング装置を用いて仕上げ研磨を行なった。
研磨した窒化アルミニウム基板２をウェット洗浄法により表面清浄化した。
次に、素子を搭載する側の面に、フォトリソグラフィ法により電極層３を形成しない領域をレジスト膜で被覆した。サブマウント１の寸法を１ｍｍ×２ｍｍ角となるように、電極層３のパターンを形成した。
次に、真空蒸着装置によりＡｕ層を、０．２〜０．４μｍの厚さに堆積し、剥離液としてアセトンを用いてリフトオフ工程を行ない、電極層３を形成した。
続いて、電極層３と同様にフォトリソグラフィ法および真空蒸着法を用い、リフトオフにより半田層４を形成した。最初に、Ａｕ及びＳｎの蒸発源を備えた電子ビーム蒸着装置により、Ａｕ窒化アルミニウム基板２表面に形成した電極層３に半田層４を形成した。この半田層４の組成は、堆積した半田層４の組成をＡｕ：Ｓｎ＝２０：８０（元素比）となるように調整し、Ａｕ−Ｓｎの共晶組成比から外れるように調整した。これは、この組成の半田層４の液相線温度から定義される融点をＡｕ−Ｓｎの共晶組成であるＡｕ：Ｓｎ＝７０：３０（元素比）の融点と同じくし、後述する比較例と比較する目的もある。
次に、剥離液としてアセトンを用いてリフトオフ工程を行ない、半田層４のパターンを形成した。
最後に、得られた窒化アルミニウム基板２を、ダイシング装置を用いて、１ｍｍ×２ｍｍ角に切断し、実施例のサブマウント１を製造した。 Hereinafter, the present invention will be described in more detail based on examples. First, a method for manufacturing the submount of the embodiment will be described.
Both surfaces of the sintered aluminum nitride substrate 2 having high thermal conductivity (170 to 270 W / mK) are ground by a lapping device so that the average roughness (Ra) is 0.2 μm or less, and finish polishing is performed by using a polishing device. I did it.
The surface of the polished aluminum nitride substrate 2 was cleaned by a wet cleaning method.
Next, a region where the electrode layer 3 is not formed is covered with a resist film on the surface on which the element is mounted by photolithography. The pattern of the electrode layer 3 was formed so that the dimensions of the submount 1 would be 1 mm × 2 mm square.
Next, an Au layer was deposited to a thickness of 0.2 to 0.4 μm using a vacuum deposition apparatus, and a lift-off process was performed using acetone as a stripping solution to form an electrode layer 3.
Subsequently, the solder layer 4 was formed by lift-off using the photolithography method and the vacuum deposition method in the same manner as the electrode layer 3. First, the solder layer 4 was formed on the electrode layer 3 formed on the surface of the Au aluminum nitride substrate 2 by an electron beam evaporation apparatus equipped with an evaporation source of Au and Sn. The composition of the solder layer 4 was adjusted so that the composition of the deposited solder layer 4 was Au: Sn = 20: 80 (element ratio) and deviated from the eutectic composition ratio of Au—Sn. This is because the melting point defined from the liquidus temperature of the solder layer 4 having this composition is the same as the melting point of Au: Sn = 70: 30 (element ratio), which is the eutectic composition of Au—Sn, and will be described later. There is also a purpose to compare with.
Next, a lift-off process was performed using acetone as a stripping solution to form a pattern of the solder layer 4.
Finally, the obtained aluminum nitride substrate 2 was cut into a 1 mm × 2 mm square using a dicing apparatus to manufacture the submount 1 of the example.

次に、比較例について説明する。
（比較例）
半田層４の組成を共晶組成であるＡｕ：Ｓｎ＝３０：７０（元素比）となるように調整した以外は、実施例と同じ工程でサブマウントを製造した。 Next, a comparative example will be described.
(Comparative example)
A submount was manufactured in the same process as in the example except that the composition of the solder layer 4 was adjusted to be eutectic composition Au: Sn = 30: 70 (element ratio).

実施例及び比較例で得たサブマウントの諸特性について説明する。
最初に、実施例及び比較例で製造したサブマウント１に形成した半田層４の溶解温度幅を測定した。測定は、半田層４を加熱し、半田層４の溶解温度幅の測定を、高温顕微鏡を用いた溶解状態の目視観察と、示差走査熱量測定（ＤＳＣ： Differential Scanning Calorimetry）により行った。具体的には、ＤＳＣ測定において、加熱時に相変態の起こる温度すなわち示唆熱ピークを測定し、固相線に相当する最初のピークから、液相線に相当するピークまでを、溶解温度幅とした。
図４は、実施例におけるＤＳＣ測定の結果を示す図である。図において、横軸は温度（℃）を示し、縦軸は示差熱（μＷ）を示しており、−側が吸熱反応である。図４から明らかなように、実施例の場合には、２１９℃から半田層４の溶解が始まり（図４の矢印Ａ参照）、完全溶解温度は２８５℃であることが分かる（図４の矢印Ｂ参照）。 Various characteristics of the submounts obtained in Examples and Comparative Examples will be described.
First, the melting temperature width of the solder layer 4 formed on the submount 1 manufactured in the example and the comparative example was measured. The measurement was performed by heating the solder layer 4 and measuring the melting temperature width of the solder layer 4 by visual observation of the dissolved state using a high-temperature microscope and differential scanning calorimetry (DSC). Specifically, in DSC measurement, the temperature at which phase transformation occurs at the time of heating, that is, the suggested thermal peak, was measured, and the melting temperature range from the first peak corresponding to the solidus to the peak corresponding to the liquidus .
FIG. 4 is a diagram showing the results of DSC measurement in the example. In the figure, the horizontal axis indicates temperature (° C.), the vertical axis indicates differential heat (μW), and the negative side indicates an endothermic reaction. As is apparent from FIG. 4, in the case of the example, the melting of the solder layer 4 starts from 219 ° C. (see arrow A in FIG. 4), and the complete melting temperature is 285 ° C. (arrow in FIG. 4). B).

図５は、比較例におけるＤＳＣ測定の結果を示す図である。図の横軸及び縦軸は図４と同じである。図５から明らかなように、比較例の共晶組成のＡｕ−Ｓｎの場合には、溶解開始温度は２７７℃で、完全溶解温度は２８７℃であり、溶解温度幅は１０℃であることが分かる（図５の矢印Ｃ，Ｄ参照）。   FIG. 5 is a diagram showing the results of DSC measurement in the comparative example. The horizontal and vertical axes in the figure are the same as in FIG. As is clear from FIG. 5, in the case of Au-Sn having the eutectic composition of the comparative example, the melting start temperature is 277 ° C., the complete melting temperature is 287 ° C., and the melting temperature width is 10 ° C. (See arrows C and D in FIG. 5).

表１は、実施例及び比較例の溶解温度の測定結果を示す表である。
表１から明らかなように、実施例の半田層４の溶解温度幅は６６℃であり、一方、比較例の半田層は共晶組成であり溶解温度幅は１０℃である。これから、実施例の半田層４の溶解開始温度幅が２１９℃と比較例よりも５８℃低くなり、完全溶解温度までの溶解温度幅が６６℃という広い温度幅となることが判明した。
Table 1 is a table | surface which shows the measurement result of the melting temperature of an Example and a comparative example.
As is apparent from Table 1, the melting temperature width of the solder layer 4 of the example is 66 ° C., while the solder layer of the comparative example has a eutectic composition and the melting temperature width is 10 ° C. From this, it was found that the melting start temperature range of the solder layer 4 of the example was 219 ° C., 58 ° C. lower than the comparative example, and the melting temperature range up to the complete melting temperature was 66 ° C.

実施例及び比較例のサブマウントの半導体素子との半田接合性について説明する。
半田接合強度を調べるために、加熱装置によりサブマウント１の半田層４を溶解させた後に、半導体素子７を上部から接合し、接合させたのちに冷却したサンプルを作製し、評価用テープによるテープ剥離テストと、剥離状態の観察を行った。テープ剥離テストは、一般に金属の密着強度測定に用いられる手法と同じであり、使用するテープは、一定の粘着力を持つものを使用した。接合した半導体素子７の電極のうち、テープ剥離テストにより剥離の起こったものを接合不良とし、不良個数の割合を持って接合状態とした。
ここで、半導体素子７としては、電極が３００μｍ角の寸法を有する発光ダイオードを用い、サンプル数は、実施例及び比較例共に各１００個とした。 The solderability with the semiconductor device of the submount of an Example and a comparative example is demonstrated.
In order to check the solder joint strength, the solder layer 4 of the submount 1 is dissolved by a heating device, and then the semiconductor element 7 is joined from above, and after the joint, a cooled sample is produced, and a tape using an evaluation tape A peel test and observation of the peel state were performed. The tape peel test is the same as the method generally used for measuring the adhesion strength of metal, and the tape used has a certain adhesive strength. Of the electrodes of the semiconductor elements 7 that were bonded, the ones that were peeled off by the tape peeling test were regarded as poor bonding, and the bonded state was brought into proportion with the number of defectives.
Here, as the semiconductor element 7, a light emitting diode with electrodes having a size of 300 μm square was used, and the number of samples was 100 in each of the example and the comparative example.

表１に示すように、実施例では、接合温度を２４０℃、２５５℃と変化させたときのテープ剥離率は、それぞれ、９９％，３８％であり、２６５℃〜２９０℃では、完全に接合できることが分かった。
一方、比較例では、２４０℃〜２６５℃ではテープ剥離率は１００％となり、接合できず、２８５℃で１５％となり、２９０℃でテープ剥離率は０％となった。このように、比較例では２９０℃まで温度を上げないと接合できなかった。 As shown in Table 1, in the examples, the tape peeling rates when the bonding temperature was changed to 240 ° C. and 255 ° C. were 99% and 38%, respectively, and completely bonded at 265 ° C. to 290 ° C. I understood that I could do it.
On the other hand, in the comparative example, the tape peeling rate was 100% at 240 ° C. to 265 ° C. and could not be joined, 15% at 285 ° C., and 0% at 290 ° C. As described above, in the comparative example, bonding could not be performed unless the temperature was raised to 290 ° C.

図６は、実施例において、テープ剥離テスト後のサブマウント１の上面から観察した（Ａ）光学顕微鏡像と、（Ｂ）その説明図である。倍率は１８１倍である。図６から明らかなように、Ａｕからなる電極層３上に形成した半田層４に発光ダイオード７が接合しており、剥離が生じていないことが分かる。   6A and 6B are (A) an optical microscope image observed from the upper surface of the submount 1 after the tape peeling test and (B) an explanatory diagram thereof in the examples. The magnification is 181 times. As can be seen from FIG. 6, the light emitting diode 7 is bonded to the solder layer 4 formed on the electrode layer 3 made of Au, and no peeling occurs.

図７は、比較例において、テープ剥離テストで発光ダイオード７が剥離したサブマウント１の上面から観察した（Ａ）光学顕微鏡像と、（Ｂ）その説明図である。倍率は１８１倍である。図７から、Ａｕからなる電極層３上に形成した半田層４が剥がれた領域４ａと、剥がれた半田層４ｂと、が観察され、電極層３と半田層４との間で剥離が生じ、その結果、発光ダイオード７が剥離したことが分かる。   7A and 7B are (A) an optical microscope image observed from the upper surface of the submount 1 from which the light-emitting diode 7 is peeled off in the tape peeling test, and (B) are explanatory diagrams thereof in the comparative example. The magnification is 181 times. From FIG. 7, a region 4 a where the solder layer 4 formed on the electrode layer 3 made of Au is peeled off and a peeled solder layer 4 b are observed, and peeling occurs between the electrode layer 3 and the solder layer 4. As a result, it can be seen that the light emitting diode 7 is peeled off.

上記実施例及び比較例によれば、サブマウント１において、発光ダイオード７を接合するための半田層４の組成を共晶組成からずらすことによって、接合温度を２９０℃まで許容した場合には、実施例では、２６５〜２９０℃の温度幅２５℃の間でテープ剥離の生じない接合ができるのに対して、比較例では２９０℃でしか接合できないことが判明した。このように、実施例においては、半導体素子７と半田層４との接合温度範囲を広くすることができ、かつ、低温で接合することができた。   According to the above embodiment and the comparative example, in the submount 1, when the bonding temperature is allowed to 290 ° C. by shifting the composition of the solder layer 4 for bonding the light emitting diode 7 from the eutectic composition, In the example, it was found that bonding without tape peeling was possible between a temperature range of 265 to 290 ° C. and 25 ° C., whereas in the comparative example, bonding was possible only at 290 ° C. Thus, in the example, the junction temperature range between the semiconductor element 7 and the solder layer 4 could be widened and the junction could be performed at a low temperature.

本発明は、上記実施例に記載の発光ダイオードやパッケージ構造に限定されるものではなく、サブマウントを有する半導体装置であれば適用でき、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、合金材料の組み合わせやその組成はＡｕーＳｎに限らず、また、ステムを用いた発光ダイオードだけに限定されることなく、各種リードフレームや表面実装パッケージを用いた半導体装置７に使用できる。   The present invention is not limited to the light emitting diodes and package structures described in the above embodiments, but can be applied to any semiconductor device having a submount, and various modifications are possible within the scope of the invention described in the claims. Needless to say, these are also included in the scope of the present invention. For example, the combination of alloy materials and the composition thereof are not limited to Au—Sn, and are not limited to light emitting diodes using stems, but can be used for semiconductor devices 7 using various lead frames and surface mount packages.

本発明のサブマウントの構造を模式的に示す断面図である。It is sectional drawing which shows the structure of the submount of this invention typically. 本発明のサブマウントの製造方法におけるダイシング工程を模式的に示す部分断面図である。It is a fragmentary sectional view showing typically the dicing process in the manufacturing method of the submount of the present invention. 本発明のサブマウントの製造方法における分割前のダイシング工程を模式的に示す部分断面図である。It is a fragmentary sectional view showing typically the dicing process before the division in the manufacturing method of the submount of the present invention. 実施例におけるＤＳＣ測定の結果を示す図である。It is a figure which shows the result of the DSC measurement in an Example. 比較例におけるＤＳＣ測定の結果を示す図である。It is a figure which shows the result of the DSC measurement in a comparative example. 実施例において、テープ剥離テスト後のサブマウントの上面から観察した（Ａ）光学顕微鏡像と、（Ｂ）その説明図である。In an Example, it is the (A) optical microscope image observed from the upper surface of the submount after a tape peeling test, (B) The explanatory drawing. 比較例において、テープ剥離テストで発光ダイオードが剥離したサブマウントの上面から観察した（Ａ）光学顕微鏡像と、（Ｂ）その説明図である。In a comparative example, it is the (A) optical microscope image observed from the upper surface of the submount which the light emitting diode peeled by the tape peeling test, (B) The explanatory drawing.

符号の説明Explanation of symbols

1 ：サブマウント
2 ：サブマウント基板
3 ：電極層（素子搭載側）
4 ：半田層（素子搭載側）
４ａ：半田層が剥がれた領域
４ｂ：剥がれた半田層
5 ：電極層（金属放熱体側）
6 ：半田層（金属放熱体側）
７：半導体素子（発光ダイオード）
２１：分割前のサブマウント基板
２２：ダイシングライン位置 1: Submount
2: Submount substrate
3: Electrode layer (element mounting side)
4: Solder layer (element mounting side)
4a: Solder layer peeled area 4b: Solder layer peeled
5: Electrode layer (metal radiator side)
6: Solder layer (metal radiator side)
7: Semiconductor element (light emitting diode)
21: Submount substrate before division 22: Dicing line position

Claims (8)

半導体素子が搭載されるサブマウントにおいて、
サブマウント基板の表面に形成され、半導体素子を接合する半田層を含んでおり、
上記半田層が、その構成元素の共晶組成以外の組成であることを特徴とする、記載のサブマウント。 In submounts where semiconductor elements are mounted,
It is formed on the surface of the submount substrate and includes a solder layer that joins the semiconductor elements.
The submount according to claim 1, wherein the solder layer has a composition other than the eutectic composition of the constituent elements. 前記半田層の溶解開始温度と完全溶解温度との間に温度差があることを特徴とする、請求項１に記載のサブマウント。   The submount according to claim 1, wherein there is a temperature difference between a melting start temperature and a complete melting temperature of the solder layer. 前記温度差は、１０℃以上であることを特徴とする、請求項２に記載のサブマウント。   The submount according to claim 2, wherein the temperature difference is 10 ° C. or more. 前記半田層を加熱するときの示差熱挙動において、最初に示差熱変動を示す温度と、完全溶解を示す示差熱変動終了を示す温度との差が１０℃よりも大きいことを特徴とする、請求項１に記載のサブマウント。   The differential thermal behavior when heating the solder layer is characterized in that the difference between the temperature initially showing the differential thermal fluctuation and the temperature showing the end of the differential thermal fluctuation showing complete dissolution is greater than 10 ° C. Item 2. The submount according to Item 1. 前記半田層を加熱するときの示差熱挙動において、最初に示差熱変動を示す温度と、完全溶解を示す示差熱変動終了を示す温度との間には、示差熱ピーク点を２点以上有することを特徴とする、請求項１又は４に記載のサブマウント。   In the differential thermal behavior when heating the solder layer, there should be two or more differential thermal peak points between the temperature initially showing the differential thermal fluctuation and the temperature indicating the end of the differential thermal fluctuation showing complete dissolution. The submount according to claim 1 or 4, characterized in that: 前記半田層を構成する材料が、Ａｕ，Ａｇ，Ｃｕ，Ｚｎ，Ｉｎ，Ｂｉ，Ｆｅ，Ｐｂ，Ｔｉ，Ａｌ，Ｓｂ，Ｎｉを少なくとも１種以上含む金属材料とＳｎとの合金であることを特徴とする、請求項１に記載のサブマウント。   The material constituting the solder layer is an alloy of Sn and a metal material containing at least one kind of Au, Ag, Cu, Zn, In, Bi, Fe, Pb, Ti, Al, Sb, and Ni. The submount according to claim 1. 前記サブマウント基板を構成する材料が、窒化アルミニウム、炭化珪素、シリコンの何れかであることを特徴とする、請求項１に記載のサブマウント。   2. The submount according to claim 1, wherein the material constituting the submount substrate is any one of aluminum nitride, silicon carbide, and silicon. サブマウント基板の表面に形成され半導体素子を接合する半田層を含む、サブマウントの製造方法であって、
上記半田層の組成をその構成元素の共晶組成以外の組成となるように、該構成元素毎の蒸着により成膜することを特徴とする、サブマウントの製造方法。 A method of manufacturing a submount including a solder layer formed on a surface of a submount substrate and bonding a semiconductor element,
A method of manufacturing a submount, characterized in that the solder layer is formed by vapor deposition for each constituent element so that the composition of the solder layer is a composition other than the eutectic composition of the constituent element.
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