JP2007134744A - Submount and semiconductor device - Google Patents

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Takashi Ishii
隆 石井
Kenjiro Higaki
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Yasushi Chikugi
保志 筑木
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a submount capable of definitely mounting a semiconductor light-emitting element. <P>SOLUTION: The submount 3 is provided with a substrate 4 and a solder layer 8 formed on the main surface 4f of the substrate 4. The surface roughness Ra of the solder layer 8 before melted is 0.18 μm or less. Preferably, the surface roughness Ra of the solder layer 8 is 0.15 μm or less. Further preferably, the surface roughness Ra of the solder layer 8 is 0.10 μm or less. The semiconductor device 1 is provided with a laser diode 2 loaded on the solder layer 8 of the submount 3. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、サブマウントおよびそれを用いた半導体装置に関し、より特定的には、半導体発光素子を搭載するサブマウントおよびこのサブマウントを用いた半導体装置に関する。なお、本発明の「半導体発光素子」とは、たとえば、レーザーダイオードや発光ダイオードのようなものを指す。   The present invention relates to a submount and a semiconductor device using the submount, and more particularly to a submount on which a semiconductor light emitting element is mounted and a semiconductor device using the submount. The “semiconductor light emitting device” of the present invention refers to a laser diode or a light emitting diode.

従来、半導体発光素子を備える半導体装置が知られている。このような半導体装置の一種は、図５に示すようにサブマウント１０３に半導体発光素子を搭載することにより製造される。図５および図６は、従来の半導体装置の製造方法を説明するための断面模式図である。図５を参照して、従来の半導体装置の製造方法を説明する。   Conventionally, a semiconductor device including a semiconductor light emitting element is known. One type of such a semiconductor device is manufactured by mounting a semiconductor light emitting element on a submount 103 as shown in FIG. 5 and 6 are schematic cross-sectional views for explaining a conventional method for manufacturing a semiconductor device. A conventional method for manufacturing a semiconductor device will be described with reference to FIG.

図５に示すように、従来の半導体装置の製造方法では、まず半導体発光素子を搭載するためのサブマウント１０３を準備する。サブマウント１０３は、セラミックの基板１０４と、基板１０４上に形成されたチタン（Ｔｉ）を含む膜および白金（Ｐｔ）を含む膜の積層膜１０５（Ｔｉ／Ｐｔ積層膜１０５）と、このＴｉ／Ｐｔ積層膜１０５上に形成された電極層としての金（Ａｕ）膜１０６と、このＡｕ膜１０６上に形成された白金（Ｐｔ）を含むはんだバリア層１０７と、はんだバリア層１０７上に形成された金（Ａｕ）錫（Ｓｎ）系はんだを含むはんだ１０８とからなる。サブマウント１０３において、Ｔｉ／Ｐｔ積層膜１０５、Ａｕ膜１０６、はんだバリア層１０７およびはんだ１０８を形成する方法は、従来の蒸着法、スパッタリング法あるいはめっき法などの成膜方法およびフォトリソグラフィ法あるいはメタルマスク法などのパターニング方法を用いることができる。   As shown in FIG. 5, in the conventional method for manufacturing a semiconductor device, first, a submount 103 for mounting a semiconductor light emitting element is prepared. The submount 103 includes a ceramic substrate 104, a laminated film 105 (Ti / Pt laminated film 105) of a film containing titanium (Ti) and a film containing platinum (Pt) formed on the substrate 104, and a Ti / Pt film. A gold (Au) film 106 as an electrode layer formed on the Pt laminated film 105, a solder barrier layer 107 containing platinum (Pt) formed on the Au film 106, and the solder barrier layer 107. And solder 108 containing a metal (Au) tin (Sn) solder. In the submount 103, the Ti / Pt laminated film 105, the Au film 106, the solder barrier layer 107, and the solder 108 are formed by a conventional deposition method such as a vapor deposition method, a sputtering method or a plating method, a photolithography method or a metal. A patterning method such as a mask method can be used.

図５に示したようなサブマウント１０３を準備した後、サブマウント１０３のはんだ１０８を加熱・溶融する。検出手段２００が、はんだ１０８が溶融したかどうかを画像認識する。具体的には、はんだ１０８が溶融する前は、はんだからの反射光が多いので、画像認識の２値化手法により、はんだ１０８の色を「白」と認識する。はんだ１０８が溶融すると、はんだ１０８からの反射光が少なくなるので、同様に、はんだ１０８の色を「黒」と認識する。   After the submount 103 as shown in FIG. 5 is prepared, the solder 108 of the submount 103 is heated and melted. The detection means 200 recognizes whether or not the solder 108 has melted. Specifically, since the reflected light from the solder is large before the solder 108 is melted, the color of the solder 108 is recognized as “white” by the binarization method of image recognition. When the solder 108 is melted, the reflected light from the solder 108 is reduced. Similarly, the color of the solder 108 is recognized as “black”.

図６で示すように、検出手段２００がはんだ１０８の色を「黒」と認識した後、半導体発光素子としてのレーザーダイオード１０２をはんだ１０８上の所定の位置に搭載する（ダイボンド工程を実施する）。この後、はんだ１０８を冷却して凝固させる。この結果、はんだ１０８によってレーザーダイオード１０２がサブマウント１０３上に接着固定される。この後、図示しないヒートシンクにサブマウント１０３の裏面側をはんだなどで接続・固定することにより、半導体発光素子を備える半導体装置を得ることができる。   As shown in FIG. 6, after the detection means 200 recognizes the color of the solder 108 as “black”, a laser diode 102 as a semiconductor light emitting device is mounted at a predetermined position on the solder 108 (performs a die bonding process). . Thereafter, the solder 108 is cooled and solidified. As a result, the laser diode 102 is bonded and fixed on the submount 103 by the solder 108. Thereafter, the back surface side of the submount 103 is connected and fixed to a heat sink (not shown) with solder or the like, whereby a semiconductor device including a semiconductor light emitting element can be obtained.

図５および図６に示したような工程により製造される従来の半導体装置では、以下のような問題があった。すなわち、検出手段２００ではんだ１０８の色を認識する場合に、はんだ１０８の表面粗さが大きいと、はんだ１０８の表面で光が乱反射して、検出手段２００に十分な量の光が入射しない。そのため、検出手段２００が溶融前のはんだ１０８の色を黒と認識してしまう。その結果、ダイボンド装置にエラーが発生し停止してしまうか、溶融前のはんだ１０８にレーザーダイオード１０２が押し付けられ、レーザーダイオード１０２がサブマウント１０３に取りつけられないという問題があった。   The conventional semiconductor device manufactured by the process as shown in FIGS. 5 and 6 has the following problems. That is, when the detection unit 200 recognizes the color of the solder 108, if the surface roughness of the solder 108 is large, light is irregularly reflected on the surface of the solder 108, and a sufficient amount of light does not enter the detection unit 200. Therefore, the detection means 200 recognizes the color of the solder 108 before melting as black. As a result, an error occurs in the die bonding apparatus and it stops, or there is a problem that the laser diode 102 is pressed against the solder 108 before melting and the laser diode 102 cannot be attached to the submount 103.

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、高い歩留りで半導体発光素子を正常に取り付けることができる溶融前はんだ層を具備したサブマウントおよびそのサブマウントを用いた半導体装置を提供することである。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a submount including a pre-melting solder layer capable of normally attaching a semiconductor light emitting device with a high yield and its A semiconductor device using a submount is provided.

この発明は、サブマウント基板と、サブマウント基板の主表面上に形成されたはんだ層とを備え、溶融前のはんだ層の、表面粗さＲａは０．１８μｍ以下、膜厚が０．１μｍ以上１０μｍ以下であり、サブマウント基板の主表面の、平面度が５μｍ以下、表面粗さＲａが０．１０μｍ以下である、サブマウントに関する。   The present invention includes a submount substrate and a solder layer formed on the main surface of the submount substrate, and the solder layer before melting has a surface roughness Ra of 0.18 μm or less and a film thickness of 0.1 μm or more. The present invention relates to a submount that is 10 μm or less, has a flatness of 5 μm or less, and a surface roughness Ra of 0.10 μm or less on the main surface of the submount substrate.

好ましくは、溶融前のはんだ層の表面粗さＲａが０．１５μｍ以下である。
好ましくは、溶融前のはんだ層の表面粗さＲａが０．１０μｍ以下である。 Preferably, the surface roughness Ra of the solder layer before melting is 0.15 μm or less.
Preferably, the surface roughness Ra of the solder layer before melting is 0.10 μm or less.

好ましくは、溶融前のはんだ層が薄膜形成法により形成される。
好ましくは、はんだ層に含まれるはんだの平均粒径が３．５μｍ以下である。 Preferably, the solder layer before melting is formed by a thin film forming method.
Preferably, the average particle diameter of the solder contained in the solder layer is 3.5 μm or less.

好ましくは、サブマウント基板とはんだ層との間に形成されたはんだバリア層をさらに備える。   Preferably, a solder barrier layer formed between the submount substrate and the solder layer is further provided.

好ましくは、サブマウント基板とはんだバリア層との間に形成された電極層をさらに備える。   Preferably, an electrode layer formed between the submount substrate and the solder barrier layer is further provided.

好ましくは、サブマウント基板とはんだバリア層との間において、サブマウント基板の主表面に接触するように形成された密着層と、密着層上に形成された拡散防止層とをさらに備え、電極層は拡散防止層上に配置されている。   Preferably, the electrode layer further includes an adhesion layer formed to contact the main surface of the submount substrate between the submount substrate and the solder barrier layer, and a diffusion prevention layer formed on the adhesion layer. Is disposed on the diffusion barrier layer.

好ましくは、密着層はチタンを含み、拡散防止層は白金を含み、電極層は金を含み、はんだバリア層は白金を含み、はんだ層は金錫系はんだを含む。   Preferably, the adhesion layer includes titanium, the diffusion prevention layer includes platinum, the electrode layer includes gold, the solder barrier layer includes platinum, and the solder layer includes gold-tin solder.

好ましくは、サブマウント基板は窒化アルミニウム焼結体を含む。
好ましくは、この発明は、上記のサブマウントを用いた半導体装置であって、はんだ層上に搭載された半導体発光素子を備える。 Preferably, the submount substrate includes an aluminum nitride sintered body.
Preferably, the present invention is a semiconductor device using the above-mentioned submount, and includes a semiconductor light emitting element mounted on a solder layer.

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。
図１に示すように、半導体装置１は、サブマウント３に半導体発光素子としてのレーザーダイオード２が搭載された構造を有している。サブマウント３は、たとえば、窒化アルミニウム（ＡｌＮ）を含む焼結体からなるサブマウント用の基板４と、密着層としてのチタン（Ｔｉ）膜５ｂおよび拡散防止層としての白金（Ｐｔ）膜５ａの積層膜５（Ｔｉ／Ｐｔ積層膜５）と、このＴｉ／Ｐｔ積層膜５上に形成された電極層としての金（Ａｕ）膜６と、このＡｕ膜６上に形成され、白金（Ｐｔ）を含むはんだバリア層７と、はんだバリア層７上に形成された金（Ａｕ）錫（Ｓｎ）系はんだを含むはんだ層８とからなる。 FIG. 1 is a schematic sectional view showing a first embodiment of a semiconductor device according to the present invention.
As shown in FIG. 1, the semiconductor device 1 has a structure in which a laser diode 2 as a semiconductor light emitting element is mounted on a submount 3. The submount 3 includes, for example, a submount substrate 4 made of a sintered body containing aluminum nitride (AlN), a titanium (Ti) film 5b as an adhesion layer, and a platinum (Pt) film 5a as a diffusion prevention layer. A laminated film 5 (Ti / Pt laminated film 5), a gold (Au) film 6 as an electrode layer formed on the Ti / Pt laminated film 5, and a platinum (Pt) film formed on the Au film 6. And a solder layer 8 containing gold (Au) tin (Sn) solder formed on the solder barrier layer 7.

図１に示すように、レーザーダイオード２と、サブマウント３とは、はんだ層８によって接続されている。レーザーダイオード２の幅と、はんだ層８の幅と、はんだバリア層７の幅は、ほぼ等しい。はんだ層８の幅および長さは、レーザーダイオード２の幅および長さより大きくても小さくてもかまわない。また、はんだバリア層７の幅および長さは、はんだ層８の幅および長さよりも大きくても小さくてもかまわない。   As shown in FIG. 1, the laser diode 2 and the submount 3 are connected by a solder layer 8. The width of the laser diode 2, the width of the solder layer 8, and the width of the solder barrier layer 7 are substantially equal. The width and length of the solder layer 8 may be larger or smaller than the width and length of the laser diode 2. The width and length of the solder barrier layer 7 may be larger or smaller than the width and length of the solder layer 8.

図１および図２に示した半導体装置においては、サブマウント３を構成する基板４の材料として、セラミック、半導体、あるいは金属を用いてもよい。基板４を構成する材料としてのセラミックとしては、たとえば上述した窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ3Ｎ4）などを主成分としたものを挙げることができる。また基板４を構成する材料としての半導体としては、たとえばシリコン（Ｓｉ）を挙げることができる。また基板４を構成する材料としての金属としては、たとえば銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）およびこれらを含む合金ならびに複合材料を用いることができる。 In the semiconductor device shown in FIGS. 1 and 2, ceramic, semiconductor, or metal may be used as the material of the substrate 4 constituting the submount 3. As a ceramic as a material constituting the substrate 4, for example, the above-mentioned aluminum nitride (AlN), aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), silicon nitride (Si 3 N 4 ) or the like is used as a main component. Things can be mentioned. Moreover, as a semiconductor as a material which comprises the board | substrate 4, silicon (Si) can be mentioned, for example. Moreover, as a metal as a material which comprises the board | substrate 4, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe), an alloy containing these, and a composite material can be used, for example.

基板４としては、熱伝導率の高い材料を用いることが好ましい。基板４の熱伝導率としては、好ましくは１００Ｗ／ｍＫ以上であり、より好ましくは１７０Ｗ／ｍＫ以上である。また、基板４の熱膨張係数は、レーザーダイオード２を構成する材料の熱膨張係数に近似していることが好ましい。たとえば、レーザーダイオード２を構成する材料としてガリウム砒素（ＧａＡｓ）あるいはインジウムリン（ＩｎＰ）などを用いる場合、基板４の熱膨張係数は、好ましくは１０×１０-6／Ｋ以下であり、より好ましくは５×１０-6／Ｋ以下である。 As the substrate 4, it is preferable to use a material having high thermal conductivity. The thermal conductivity of the substrate 4 is preferably 100 W / mK or more, more preferably 170 W / mK or more. Further, the thermal expansion coefficient of the substrate 4 is preferably approximated to the thermal expansion coefficient of the material constituting the laser diode 2. For example, when gallium arsenide (GaAs) or indium phosphide (InP) is used as the material constituting the laser diode 2, the thermal expansion coefficient of the substrate 4 is preferably 10 × 10 −6 / K or less, more preferably 5 × 10 −6 / K or less.

基板４としてセラミックを用いた場合、基板４の上面とその上面に対向する下面との間を接続するようなスルーホールあるいはその内部に導体（ビアフィル）が充填されたビアホールが形成されていてもよい。ビアホールに充填される導体（ビアフィル）の主成分としては、望ましくは高融点金属、特にタングステン（Ｗ）やモリブデン（Ｍｏ）を用いることができる。なお、上述の導体としては、タングステンやモリブデンなどの金属導体にさらにチタン（Ｔｉ）などの遷移金属、あるいはガラス成分や基板４を形成する基材の材料（たとえば窒化アルミニウム（ＡｌＮ））が含まれていてもよい。   When ceramic is used as the substrate 4, a through hole that connects between the upper surface of the substrate 4 and a lower surface facing the upper surface or a via hole filled with a conductor (via fill) may be formed therein. . As a main component of the conductor (via fill) filled in the via hole, a refractory metal, particularly tungsten (W) or molybdenum (Mo) can be used. The above-mentioned conductors include transition metals such as titanium (Ti) in addition to metal conductors such as tungsten and molybdenum, or glass materials and base material for forming the substrate 4 (for example, aluminum nitride (AlN)). It may be.

また、基板４の平面度は５μｍ以下であることが好ましく、より好ましくは１μｍ以下である。平面度が５μｍを超える場合、レーザーダイオード２の接合時にサブマウント３とレーザーダイオード２との間に隙間が発生し、レーザーダイオード２を冷却する効果が低下することがある。なお、平面度とは平面形体の幾何学的に正しい平面からの狂いの大きさを言い、ＪＩＳ規格（ＪＩＳＢ０６２１）に規定されている。   The flatness of the substrate 4 is preferably 5 μm or less, more preferably 1 μm or less. When the flatness exceeds 5 μm, a gap is generated between the submount 3 and the laser diode 2 when the laser diode 2 is joined, and the effect of cooling the laser diode 2 may be reduced. The flatness means the magnitude of deviation from the geometrically correct plane of the planar feature, and is defined in the JIS standard (JIS B0621).

また、Ｔｉ／Ｐｔ積層膜５を構成するＴｉ膜（チタン（Ｔｉ）を含む膜）は、基板４の上部表面に接触するように形成された、基板４との密着性が良好な材料からなるいわゆる密着層である。この密着層を構成する材料としては、たとえば、上述したチタン（Ｔｉ）、さらにクロム（Ｃｒ）、ニッケルクロム合金（ＮｉＣｒ）、タンタル（Ｔａ）、およびこれらの化合物を用いることができる。   The Ti film (film containing titanium (Ti)) constituting the Ti / Pt laminated film 5 is made of a material having good adhesion to the substrate 4 formed so as to be in contact with the upper surface of the substrate 4. This is a so-called adhesion layer. As a material constituting the adhesion layer, for example, titanium (Ti) described above, further chromium (Cr), nickel chromium alloy (NiCr), tantalum (Ta), and a compound thereof can be used.

また、Ｔｉ／Ｐｔ積層膜５を構成する白金（Ｐｔ）膜は、Ｔｉ膜の上部表面上に形成されたいわゆる拡散防止層である。拡散防止層の材料としては、たとえば、上述した白金（Ｐｔ）、さらにパラジウム（Ｐｄ）、ニッケルクロム合金（ＮｉＣｒ）、タングステンチタニウム（ＴｉＷ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などを用いることができる。また、Ａｕ膜６はいわゆる電極層であって、通常はＡｕを主成分とした膜が用いられる。   The platinum (Pt) film constituting the Ti / Pt laminated film 5 is a so-called diffusion preventing layer formed on the upper surface of the Ti film. As a material for the diffusion prevention layer, for example, the above-described platinum (Pt), palladium (Pd), nickel chromium alloy (NiCr), tungsten titanium (TiW), nickel (Ni), molybdenum (Mo), or the like is used. it can. The Au film 6 is a so-called electrode layer, and a film mainly composed of Au is usually used.

はんだバリア層７の材料としては、たとえば、白金（Ｐｔ）、ニッケルクロム合金（ＮｉＣｒ）、ニッケル（Ｎｉ）などを用いることができる。また、はんだ層８の材料としては、たとえば、金錫（ＡｕＳｎ）系はんだ、金ゲルマニウム（ＡｕＧｅ）系はんだ、鉛錫（ＰｂＳｎ）系はんだ、インジウム錫（ＩｎＳｎ）系はんだ、銀錫（ＡｇＳｎ）系はんだなどの合金はんだ、あるいはこれらの合金はんだもしくは上述の合金はんだを構成する金属の積層体を用いることができる。なお、はんだ層８として金錫（ＡｕＳｎ）系はんだを用いる場合、その組成比としては金（Ａｕ）が６５質量％以上８５質量％以下あるいは金（Ａｕ）が５質量％以上２０質量％以下であることが好ましい。   As a material of the solder barrier layer 7, for example, platinum (Pt), nickel chromium alloy (NiCr), nickel (Ni), or the like can be used. Examples of the material of the solder layer 8 include gold tin (AuSn) solder, gold germanium (AuGe) solder, lead tin (PbSn) solder, indium tin (InSn) solder, and silver tin (AgSn) solder. An alloy solder such as a solder, or a laminate of these alloy solders or a metal constituting the above-described alloy solder can be used. In addition, when using a gold tin (AuSn) type solder as the solder layer 8, the composition ratio is such that gold (Au) is 65 mass% or more and 85 mass% or less or gold (Au) is 5 mass% or more and 20 mass% or less. Preferably there is.

なお、上述のＴｉ／Ｐｔ積層膜５、Ａｕ膜６、はんだバリア層７およびはんだ層８を、以下メタライズ層ともいう。そして、これらのメタライズ層の形成方法としては、従来用いられる成膜方法を適宜用いることができる。具体的には、上述のメタライズ層の形成方法として、蒸着法、スパッタリング法などの薄膜形成方法、あるいはめっき法などを用いることができる。また、上述のＴｉ／Ｐｔ積層膜５、Ａｕ膜６、はんだバリア層７およびはんだ層８を、所定のパターンを有するように形成するパターニング方法としては、フォトリソグラフィを用いたリフトオフ法、化学エッチング法、ドライエッチング法や、メタルマスク法などを用いることができる。   The Ti / Pt laminated film 5, Au film 6, solder barrier layer 7 and solder layer 8 described above are also referred to as metallized layers hereinafter. As a method for forming these metallized layers, conventionally used film forming methods can be appropriately used. Specifically, a thin film forming method such as an evaporation method or a sputtering method, a plating method, or the like can be used as a method for forming the metallized layer. Further, as a patterning method for forming the above-described Ti / Pt laminated film 5, Au film 6, solder barrier layer 7 and solder layer 8 so as to have a predetermined pattern, a lift-off method using chemical lithography, a chemical etching method, and the like. A dry etching method, a metal mask method, or the like can be used.

上述のＴｉ／Ｐｔ積層膜５を構成する密着層としてのチタン（Ｔｉ）膜５ｂの厚さは、好ましくは０．０１μｍ以上１．０μｍ以下である。Ｔｉ／Ｐｔ積層膜５を構成する拡散防止層としての白金（Ｐｔ）膜５ａの厚さは好ましくは０．０１μｍ以上１．５μｍ以下である。電極層としてのＡｕ膜６の厚さは好ましくは０．１μｍ以上１０μｍ以下である。はんだバリア層７の厚さは好ましくは０．０１μｍ以上１．５μｍ以下である。はんだ層８の厚さは好ましくは０．１μｍ以上１０μｍ以下である。   The thickness of the titanium (Ti) film 5b as an adhesion layer constituting the Ti / Pt laminated film 5 is preferably 0.01 μm or more and 1.0 μm or less. The thickness of the platinum (Pt) film 5a as the diffusion preventing layer constituting the Ti / Pt laminated film 5 is preferably 0.01 μm or more and 1.5 μm or less. The thickness of the Au film 6 as the electrode layer is preferably 0.1 μm or more and 10 μm or less. The thickness of the solder barrier layer 7 is preferably 0.01 μm or more and 1.5 μm or less. The thickness of the solder layer 8 is preferably 0.1 μm or more and 10 μm or less.

本発明の半導体発光素子とは、たとえばレーザーダイオードや発光ダイオードのようなものを指す。その半導体材料としては、たとえば、ＧａＡｓ半導体あるいはＩｎＰ半導体、すなわち、ＩＩＩ−Ｖ族化合物半導体であってもよく、また、上面発光型もしくは下面発光型のいずれでもよい。なお、図１のレーザーダイオード２として、下面発光型（レーザーダイオード２とはんだ層８との接合部に対向するレーザーダイオード２の側面側においてレーザーダイオード２の発光部が形成されている方式）を用いた場合、発熱部である発光部が基板４により近い位置に配置されることから、半導体装置１の放熱性をより向上させることができる。   The semiconductor light emitting device of the present invention refers to a laser diode or a light emitting diode, for example. The semiconductor material may be, for example, a GaAs semiconductor or InP semiconductor, that is, a III-V group compound semiconductor, and may be either a top emission type or a bottom emission type. As the laser diode 2 in FIG. 1, a bottom emission type (method in which the light emitting portion of the laser diode 2 is formed on the side surface of the laser diode 2 facing the junction between the laser diode 2 and the solder layer 8) is used. In this case, since the light emitting part, which is a heat generating part, is disposed at a position closer to the substrate 4, the heat dissipation of the semiconductor device 1 can be further improved.

レーザーダイオード２の表面にはシリコン酸化膜（ＳｉＯ2）などの絶縁層および金（Ａｕ）などの電極層といったメタライズ層が形成される。電極層としての金（Ａｕ）層の厚さは、はんだ層８との良好な濡れ性を確保するために、０．１μｍ以上１０μｍ以下であることが好ましい。 A metallized layer such as an insulating layer such as a silicon oxide film (SiO 2 ) and an electrode layer such as gold (Au) is formed on the surface of the laser diode 2. The thickness of the gold (Au) layer as the electrode layer is preferably 0.1 μm or more and 10 μm or less in order to ensure good wettability with the solder layer 8.

なお、図１に示した半導体装置１は、ヒートシンクにはんだなどを用いて接続されていてもよい。具体的には、基板４においてＴｉ／Ｐｔ積層膜５が形成された表面とは反対側に位置する裏面上に密着層、拡散防止層などを形成した後、基板４の裏面側にシート状のはんだを介してヒートシンクを配置する。ヒートシンクと基板４とは、基板４の裏面側に配置された上記はんだにより接続・固定される。なお、ヒートシンクと基板４とを接合するためのはんだについては、上記のようなシート状のはんだ（はんだ箔）を用いてもよいし、あらかじめヒートシンクの表面上にはんだを配置しておいてもよい。また、あらかじめ基板４の裏面のメタライズ層上にはんだ層を形成してもよい。その場合は、レーザーダイオード２とヒートシンクを同時に基板４に接合することが好ましい。   1 may be connected to the heat sink using solder or the like. Specifically, after an adhesion layer, a diffusion prevention layer, and the like are formed on the back surface of the substrate 4 opposite to the surface on which the Ti / Pt laminated film 5 is formed, a sheet-like material is formed on the back surface side of the substrate 4. Place the heat sink through the solder. The heat sink and the substrate 4 are connected and fixed by the solder disposed on the back side of the substrate 4. In addition, about the solder for joining a heat sink and the board | substrate 4, the above sheet-like solder (solder foil) may be used, and solder may be previously arrange | positioned on the surface of a heat sink. . A solder layer may be formed on the metallized layer on the back surface of the substrate 4 in advance. In that case, it is preferable to join the laser diode 2 and the heat sink to the substrate 4 at the same time.

ヒートシンクの材料としては、たとえば金属あるいはセラミックなどを用いることができる。ヒートシンクを構成する金属としては、たとえば銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、これらの金属を含む合金および複合材料を用いることができる。なお、ヒートシンクの表面にはニッケル（Ｎｉ）、金（Ａｕ）およびこれらの金属を含む膜を形成するのが好ましい。これらの膜は、蒸着法やめっき法で形成することができる。ヒートシンクの熱伝導率は高いことが好ましい。ヒートシンクの熱伝導率としては、好ましくは１００Ｗ／ｍＫ以上である。   As a material of the heat sink, for example, metal or ceramic can be used. As a metal constituting the heat sink, for example, copper (Cu), tungsten (W), molybdenum (Mo), iron (Fe), an alloy containing these metals, and a composite material can be used. Note that it is preferable to form nickel (Ni), gold (Au), and a film containing these metals on the surface of the heat sink. These films can be formed by vapor deposition or plating. The heat conductivity of the heat sink is preferably high. The heat conductivity of the heat sink is preferably 100 W / mK or more.

次に、図１に示した半導体装置の製造方法を、窒化アルミニウム焼結体を基板とした場合を想定して説明する。図２は、図１に示した半導体装置の製造方法を説明するための断面模式図である。   Next, the manufacturing method of the semiconductor device shown in FIG. 1 will be described on the assumption that the aluminum nitride sintered body is a substrate. FIG. 2 is a schematic cross-sectional view for explaining a method of manufacturing the semiconductor device shown in FIG.

まず第１工程として基板を製造する。基板のサイズとしては、たとえば幅を５０ｍｍ、長さを５０ｍｍ、厚さを０．４ｍｍとすることができる。このように、サブマウント３の基板４よりサイズの大きな基板を準備して、その基板の表面に必要な構造を形成し、当該基板を後述する切断工程で切断、分割することにより、サブマウント３を得ることができる。サブマウント３の基板４となるべき基板は、通常の基板製造方法に基づいて作製される。基板４の材料としては窒化アルミニウム（ＡｌＮ）焼結体を用いる。窒化アルミニウム焼結体のようなセラミックからなる基板４の製造方法としては、通常のセラミック構造体の製造方法を適用することができる。   First, a substrate is manufactured as a first step. As the size of the substrate, for example, the width can be 50 mm, the length can be 50 mm, and the thickness can be 0.4 mm. In this way, a substrate larger in size than the substrate 4 of the submount 3 is prepared, a necessary structure is formed on the surface of the substrate, and the substrate is cut and divided in a cutting process to be described later, whereby the submount 3 Can be obtained. The substrate to be the substrate 4 of the submount 3 is manufactured based on a normal substrate manufacturing method. As the material of the substrate 4, an aluminum nitride (AlN) sintered body is used. As a method for manufacturing the substrate 4 made of ceramic such as an aluminum nitride sintered body, a normal method for manufacturing a ceramic structure can be applied.

次に、第２工程として、第１工程である基板製造工程において製造した窒化アルミニウム焼結体からなる基板の表面を研磨する。ここで、基板４となるべき窒化アルミニウム基板の表面粗さがＲａで０．１０μｍ以下、より好ましくは０．０５μｍ以下となるまで研磨を行なうのが望ましい。研磨方法としては、たとえば、研磨方法として、研削盤による研磨、サンドブラスト、サンドペーパーや砥粒による研磨などの通常の方法を適用することができる。   Next, as the second step, the surface of the substrate made of the aluminum nitride sintered body manufactured in the substrate manufacturing step as the first step is polished. Here, it is desirable to perform polishing until the surface roughness of the aluminum nitride substrate to be the substrate 4 is 0.10 μm or less, more preferably 0.05 μm or less. As a polishing method, for example, a normal method such as polishing with a grinder, sand blasting, sand paper or polishing with abrasive grains can be applied.

次に、図２で示すように、密着層としてのＴｉ膜５ｂ、拡散防止層としてのＰｔ膜５ａおよび電極層としてのＡｕ膜６を所定のパターンで形成するため、第３工程としてパターニング工程を行なう。このパターニング工程においては、フォトリソグラフィ法を用いて、Ｔｉ膜５ｂ、Ｐｔ膜５ａおよびＡｕ膜６が形成されるべき領域以外の領域について、基板表面にレジスト膜を形成する。   Next, as shown in FIG. 2, in order to form a Ti film 5b as an adhesion layer, a Pt film 5a as a diffusion prevention layer, and an Au film 6 as an electrode layer in a predetermined pattern, a patterning process is performed as a third process. Do. In this patterning step, a resist film is formed on the substrate surface in a region other than the region where the Ti film 5b, the Pt film 5a, and the Au film 6 are to be formed using photolithography.

次に、第４工程として、密着層を蒸着する。具体的には、密着層としてのＴｉ膜５ｂとなるべきＴｉ膜を基板表面に蒸着する。このとき形成されるＴｉ膜の厚さはたとえば０．１μｍとすることができる。   Next, as a fourth step, an adhesion layer is deposited. Specifically, a Ti film to be the Ti film 5b as an adhesion layer is deposited on the substrate surface. The thickness of the Ti film formed at this time can be set to 0.1 μm, for example.

次に、第５工程として、密着層としてのＴｉ膜５ｂとなるべきＴｉ膜上に、拡散防止層としてのＰｔ膜５ａとなるべきＰｔ膜を形成する。Ｐｔ膜の厚さとしては、たとえば０．２μｍという値を用いることができる。   Next, as a fifth step, a Pt film to be the Pt film 5a as the diffusion prevention layer is formed on the Ti film to be the Ti film 5b as the adhesion layer. For example, a value of 0.2 μm can be used as the thickness of the Pt film.

次に、第６工程として、電極層としてのＡｕ膜６を蒸着法によって形成する。Ａｕ膜の厚さとしては、たとえば０．６μｍとすることができる。   Next, as a sixth step, an Au film 6 as an electrode layer is formed by a vapor deposition method. The thickness of the Au film can be set to 0.6 μm, for example.

次いで、第７工程としてリフトオフ工程を実施する。この工程では、第３工程のパターニング工程において形成したレジスト膜を、レジスト剥離液によって、そのレジスト膜上に位置していたＴｉ膜、Ｐｔ膜およびＡｕ膜の一部分をレジスト膜とともに除去する。この結果、基板上に所定のパターンを有するＴｉ膜５ｂ、Ｐｔ膜５ａおよびＡｕ膜６を形成することができる。   Next, a lift-off process is performed as a seventh process. In this step, the resist film formed in the patterning step of the third step is removed together with the resist film by using a resist stripping solution together with a part of the Ti film, Pt film and Au film located on the resist film. As a result, the Ti film 5b, the Pt film 5a and the Au film 6 having a predetermined pattern can be formed on the substrate.

次に、第８工程としてはんだバリア層７を形成する。ここでは、メタルマスク法を用いて、Ａｕ膜６上に白金（Ｐｔ）からなるはんだバリア層７を形成する。はんだバリア層７の厚さは０．２μｍとする。   Next, a solder barrier layer 7 is formed as an eighth step. Here, the solder barrier layer 7 made of platinum (Pt) is formed on the Au film 6 by using a metal mask method. The thickness of the solder barrier layer 7 is 0.2 μm.

次に、第９工程として、真空蒸着法により、はんだバリア層７上にはんだ層８を形成する。   Next, as a ninth step, the solder layer 8 is formed on the solder barrier layer 7 by vacuum deposition.

はんだ層８を形成する工程において、成膜前雰囲気であるチャンバ内の圧力（到達真空度）を小さくすると、はんだの結晶粒径が小さくなる。到達真空度は５．０×１０-4Ｐａ以下とするのが好ましい。到達真空度が５．０×１０-4Ｐａを超えると、水分や酸素などの不純物ガスがはんだ層中に残存し易くなり、はんだ層８中に、粒径の大きい異物が混入するおそれがある。より好ましくは、到達真空度は１．０×１０-4Ｐａ以下である。 In the step of forming the solder layer 8, if the pressure (degree of ultimate vacuum) in the chamber, which is the atmosphere before film formation, is reduced, the crystal grain size of the solder is reduced. The ultimate vacuum is preferably 5.0 × 10 −4 Pa or less. When the ultimate vacuum exceeds 5.0 × 10 −4 Pa, impurity gases such as moisture and oxygen tend to remain in the solder layer, and foreign matter having a large particle size may be mixed in the solder layer 8. . More preferably, the ultimate vacuum is 1.0 × 10 −4 Pa or less.

また、はんだの成膜速度（成膜レート）を変化させることにより、結晶粒径および表面粗さＲａを変化させることができる。成膜速度は、０．１ｎｍ／秒以上１．０ｎｍ／秒以下であることが好ましい。さらに好ましくは、成膜速度は０．３ｎｍ／秒以上０．７ｎｍ／秒以下である。成膜速度が、０．１ｎｍ／秒未満であれば、核成長が促進され、結晶粒径が大きくなるとともに、表面粗さＲａも大きくなる。成膜速度が１．０ｎｍ／秒を超えると、基板温度が上昇し、後述の理由により、結晶粒径が大きくなり易く、その結果、表面粗さＲａも大きくなり易い。   Further, the crystal grain size and the surface roughness Ra can be changed by changing the film formation rate (film formation rate) of the solder. The film formation rate is preferably 0.1 nm / second or more and 1.0 nm / second or less. More preferably, the film formation rate is not less than 0.3 nm / second and not more than 0.7 nm / second. If the film formation rate is less than 0.1 nm / second, the nucleus growth is promoted, the crystal grain size increases, and the surface roughness Ra also increases. When the film formation rate exceeds 1.0 nm / second, the substrate temperature rises, and the crystal grain size tends to increase for the reasons described later, and as a result, the surface roughness Ra tends to increase.

また、基板４の表面温度を変化させることにより、結晶粒径および表面粗さＲａを変化させることができる。その温度は、２０℃以上１５０℃以下、さらには２０℃以上１２０℃以下が好ましい。温度が１５０℃を超えると、基板温度が上昇し、核成長が促進されることにより、結晶粒径が大きくなるとともに、表面粗さＲａも大きくなる。   In addition, the crystal grain size and the surface roughness Ra can be changed by changing the surface temperature of the substrate 4. The temperature is preferably 20 ° C. or higher and 150 ° C. or lower, and more preferably 20 ° C. or higher and 120 ° C. or lower. When the temperature exceeds 150 ° C., the substrate temperature rises and the nucleus growth is promoted, so that the crystal grain size increases and the surface roughness Ra also increases.

なお、所定のパターンを有するはんだ層８の形成方法としては、メタルマスク法あるいは本発明による半導体装置の製造方法の第３工程から第７工程に示したようなフォトリソグラフィ法を用いてもよい。   As a method for forming the solder layer 8 having a predetermined pattern, a metal mask method or a photolithography method as shown in the third to seventh steps of the semiconductor device manufacturing method according to the present invention may be used.

次に、第１０工程として、上述のように第１工程で準備した基板の表面に所定の構造が形成された後、その基板を切断する切断工程を実施する。この結果、図１に示すサブマウント３を得ることができる。   Next, as a tenth step, after a predetermined structure is formed on the surface of the substrate prepared in the first step as described above, a cutting step for cutting the substrate is performed. As a result, the submount 3 shown in FIG. 1 can be obtained.

次に、第１１工程として、半導体発光素子としてのレーザーダイオード２の接合工程を実施する。具体的には、加熱によりはんだ層８を溶融させる。検出手段２００が、はんだ層８が溶融したかどうかを画像認識する。具体的には、たとえば、検出手段に入射する光の照度の階調を２５６段階に分け、基板４の最も暗い部分の階調を０とし、Ａｕ膜６の最も明るい部分の階調を２５５とする。はんだ層８から入射光の階調が５０を超えた時に、はんだ層８の色を「白」と認識し、はんだ層８が溶融していないと判断する。はんだ層８から入射光の階調が５０以下の時に、はんだ層８の色を「黒」と認識し、はんだ層８が溶融したと判断する。このように画像認識の２値化手法により、はんだ層８の溶融のＹｅｓ，Ｎｏを判定する。   Next, as an eleventh step, a step of bonding the laser diode 2 as a semiconductor light emitting element is performed. Specifically, the solder layer 8 is melted by heating. The detection means 200 recognizes whether or not the solder layer 8 has melted. Specifically, for example, the gradation of the illuminance of light incident on the detection means is divided into 256 levels, the gradation of the darkest part of the substrate 4 is set to 0, and the gradation of the brightest part of the Au film 6 is set to 255. To do. When the gradation of incident light from the solder layer 8 exceeds 50, the color of the solder layer 8 is recognized as “white”, and it is determined that the solder layer 8 is not melted. When the gradation of incident light from the solder layer 8 is 50 or less, the color of the solder layer 8 is recognized as “black”, and it is determined that the solder layer 8 has melted. Thus, Yes and No of melting of the solder layer 8 are determined by the binarization method of image recognition.

溶融したと判断されたはんだ層８に、レーザーダイオード２を配置する。このようにして、ＧａＡｓを用いたチップであるレーザーダイオード２をはんだ層８によってサブマウント３に接合する。このようにして、図１の半導体装置１が完成する。   The laser diode 2 is disposed on the solder layer 8 determined to be melted. In this way, the laser diode 2 which is a chip using GaAs is joined to the submount 3 by the solder layer 8. In this way, the semiconductor device 1 of FIG. 1 is completed.

以上のような本発明のサブマウントでは、溶融前のはんだ層８の表面８ｆの表面粗さＲａが０．１８μｍと小さいので、はんだ層８の表面での光の乱反射を小さく抑えることができる。そのため、多くの反射光が検出手段２００に入射する。その結果、ダイボンド工程において、検出手段２００が溶融前のはんだ層８を「黒」、すなわち溶融状態と誤認する確率を小さく抑えることができるため、はんだ層８が溶融したかどうかをより高い確率でＹｅｓ，Ｎｏ判定することができる。その結果、レーザーダイオード２をはんだ層の溶融した状態でタイミングよくサブマウント３にはんだづけすることができる。   In the submount of the present invention as described above, since the surface roughness Ra of the surface 8f of the solder layer 8 before melting is as small as 0.18 μm, irregular reflection of light on the surface of the solder layer 8 can be suppressed. Therefore, a lot of reflected light enters the detection means 200. As a result, in the die-bonding process, the probability that the detection means 200 misidentifies the solder layer 8 before melting as “black”, that is, a molten state can be suppressed to a low level. Yes, No can be determined. As a result, the laser diode 2 can be soldered to the submount 3 in a timely manner with the solder layer melted.

（サンプルの作製と評価）
以下の手法により、表１および２で示す試料１から３０を製造した。試料１から２０が実施例に対応し、試料２１から３０が比較例に対応する。 (Sample preparation and evaluation)
Samples 1 to 30 shown in Tables 1 and 2 were manufactured by the following method. Samples 1 to 20 correspond to the examples, and samples 21 to 30 correspond to the comparative examples.

Figure 2007134744
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Figure 2007134744
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まず、基板として、縦×横×厚みが５０ｍｍ×５０ｍｍ×０．４ｍｍの窒化アルミニウム焼結体を準備した。この窒化アルミニウム焼結体の表面を研磨して、主表面４ｆの粗さＲａを表２で示す値とした。次に、フォトリソグラフィーを用いたリフトオフ法と真空蒸着により、厚みが０．１μｍのＴｉ膜５ｂと厚みが０．２μｍのＰｔ膜５ａと厚みが０．６μｍのＡｕ膜６からなるメタライズ層を形成した。次に、試料１０から１２および２７以外の試料に、厚みが０．２μｍの白金からなるはんだバリア層７をメタルマスク法と真空蒸着でメタライズ層上に形成した。   First, an aluminum nitride sintered body having a length × width × thickness of 50 mm × 50 mm × 0.4 mm was prepared as a substrate. The surface of the aluminum nitride sintered body was polished, and the roughness Ra of the main surface 4f was set to the value shown in Table 2. Next, a metallized layer comprising a Ti film 5b having a thickness of 0.1 μm, a Pt film 5a having a thickness of 0.2 μm, and an Au film 6 having a thickness of 0.6 μm is formed by a lift-off method using photolithography and vacuum deposition. did. Next, a solder barrier layer 7 made of platinum having a thickness of 0.2 μm was formed on the metallized layer by a metal mask method and vacuum deposition on samples other than Samples 10 to 12 and 27.

その後、すべての試料に対し、厚みが３μｍのはんだ層８をメタルマスク法と真空蒸着で形成した。はんだ層８の組成および蒸着の条件は表１に示した通りである。表１中の「はんだ組成」は、はんだ層８を構成する元素の質量比を示す。さらに、基板４を切断することにより、縦×横×厚みが１．２ｍｍ×１．５ｍｍ×０．３ｍｍのサブマウントを、それぞれの試料１から３０について、２０個ずつ作製した。そして、それぞれの試料について、レーザーダイオード２をはんだづけするときに、検出手段２００を用いた画像認識が成功した割合を調べた。その結果も表２に示されている。   Thereafter, a solder layer 8 having a thickness of 3 μm was formed on all the samples by a metal mask method and vacuum deposition. The composition of the solder layer 8 and the conditions for vapor deposition are as shown in Table 1. “Solder composition” in Table 1 indicates a mass ratio of elements constituting the solder layer 8. Further, by cutting the substrate 4, 20 submounts of length × width × thickness of 1.2 mm × 1.5 mm × 0.3 mm were prepared for each of the samples 1 to 30. Then, for each sample, when the laser diode 2 was soldered, the ratio of successful image recognition using the detecting means 200 was examined. The results are also shown in Table 2.

表２中、「画像認識良品」とは、はんだ層８が溶融したと検出手段２００が判断した場合に、実際にはんだ層８が溶融していた試料の数量割合をいう。この割合が１に近いほど、検出手段２００が繰り返し実態に即しはんだ層８の溶融を検出できた確率が高いことを意味する。表２に示した結果より、本発明による半導体装置１（図１参照）を構成するサブマウント３においては、この確率を高めるためには、はんだ層８の表面８ｆの表面粗さＲａは０．１８μｍ以下であり、好ましくは、表面８ｆの表面粗さＲａは０．１５μｍ以下であり、さらに好ましくは、表面８ｆの表面粗さＲａは０．１０μｍ以下であることがわかる。さらに、同じ理由ではんだ層８を構成するはんだの平均粒径は、好ましくは３．５μｍ以下、さらに好ましくは２．０μｍ以下であること、さらに、基板４の主表面４ｆの表面粗さＲａは、好ましくは０．１０μｍ以下、さらに好ましくは０．０５μｍ以下であることもわかる。   In Table 2, “image recognition non-defective product” refers to the quantity ratio of the sample in which the solder layer 8 is actually melted when the detection unit 200 determines that the solder layer 8 is melted. The closer this ratio is to 1, the higher the probability that the detection means 200 could detect the melting of the solder layer 8 repeatedly according to the actual condition. From the results shown in Table 2, in the submount 3 constituting the semiconductor device 1 (see FIG. 1) according to the present invention, the surface roughness Ra of the surface 8f of the solder layer 8 is 0. It is found that the surface roughness Ra of the surface 8f is 0.15 μm or less, more preferably, the surface roughness Ra of the surface 8f is 0.10 μm or less. Furthermore, for the same reason, the average particle size of the solder constituting the solder layer 8 is preferably 3.5 μm or less, more preferably 2.0 μm or less, and the surface roughness Ra of the main surface 4 f of the substrate 4 is It can also be seen that it is preferably 0.10 μm or less, more preferably 0.05 μm or less.

（階調の具体的データ）
本発明の実施例である試料１について、検出手段２００がサブマウント基板としての基板４、溶融前のはんだ層８およびＡｕ膜６で反射した光の強度（照度）を測定した。その結果の一部を図３に示す。 (Specific data of gradation)
For the sample 1 which is an example of the present invention, the intensity (illuminance) of light reflected by the detection means 200 on the substrate 4 as a submount substrate, the solder layer 8 before melting, and the Au film 6 was measured. A part of the result is shown in FIG.

図３の縦軸は、反射光の照度を２５６階調で示す。横軸は、サブマウント上での位置を示し、たとえば「４」、「８」および「６」は、それぞれ、図１および２の基板４、はんだ層８およびＡｕ膜６での反射光の強度を示す。   The vertical axis in FIG. 3 indicates the illuminance of the reflected light in 256 gradations. The horizontal axis indicates the position on the submount. For example, “4”, “8”, and “6” indicate the intensity of the reflected light on the substrate 4, the solder layer 8, and the Au film 6 in FIGS. 1 and 2, respectively. Indicates.

図３より、本発明では、はんだ層８での反射光の強度が大きいため、検出手段２００は、はんだ層８を溶融前の状態と認識しやすい。   From FIG. 3, in the present invention, since the intensity of the reflected light from the solder layer 8 is large, the detection means 200 can easily recognize the solder layer 8 as a state before melting.

また、比較例である試料２１について、検出手段２００が基板１０４、溶融前のはんだ１０８およびＡｕ膜１０６で反射した光の強度（照度）を測定した。その結果の一部を図４に示す。   For the sample 21 as a comparative example, the intensity (illuminance) of light reflected by the detection means 200 on the substrate 104, the solder 108 before melting, and the Au film 106 was measured. A part of the result is shown in FIG.

図４の縦軸は、反射光の照度を２５６階調で示す。横軸は、サブマウント上での位置を示し、たとえば「１０４」、「１０８」および「１０６」は、それぞれ、図５および図６の基板１０４、はんだ層１０８およびＡｕ膜１０６での反射光の強度を示す。   The vertical axis in FIG. 4 indicates the illuminance of the reflected light in 256 gradations. The horizontal axis indicates the position on the submount. For example, “104”, “108”, and “106” indicate the reflected light on the substrate 104, the solder layer 108, and the Au film 106 in FIGS. 5 and 6, respectively. Indicates strength.

図４より、比較例の試料２１では、はんだ層１０８での反射光の強度が小さいため、検出手段２００は、はんだ層８を溶融前の状態と正常に認識することが困難である。   As shown in FIG. 4, in the sample 21 of the comparative example, since the intensity of the reflected light from the solder layer 108 is small, it is difficult for the detection means 200 to normally recognize the solder layer 8 as the state before melting.

このように、本発明によれば、検出手段を用いてはんだ層の溶融を認識することにより、半導体発光素子を確実に搭載することができる半導体装置を得ることができる。   As described above, according to the present invention, it is possible to obtain a semiconductor device in which a semiconductor light emitting element can be reliably mounted by recognizing melting of the solder layer using the detecting means.

この発明に従ったサブマウントは、サブマウント基板と、サブマウント基板の主表面上に形成されたはんだ層とを備える。このはんだ層の溶融前の表面粗さＲａは０．１８μｍ以下である。   The submount according to the present invention includes a submount substrate and a solder layer formed on the main surface of the submount substrate. The surface roughness Ra of the solder layer before melting is 0.18 μm or less.

このように構成されたサブマウントでは、溶融前のはんだ層の表面粗さＲａが０．１８μｍ以下と小さいため、はんだ層の表面での光の乱反射が少ない。このため、検出手段ではんだ層表面の色を画像認識する際に、層表面の状態変化に対し、より忠実に反応することができる。その結果、半導体発光素子が正常にはんだづけされる確率を高めることができる。好ましくは、はんだ層の表面粗さＲａが０．１５μｍ以下であり、さらに好ましくは、Ｒａが０．１０μｍ以下である。なお、はんだ層の表面粗さＲａは、ＪＩＳＢ０６０１で規定される方法で測定される。   In the submount configured as described above, since the surface roughness Ra of the solder layer before melting is as small as 0.18 μm or less, light irregular reflection on the surface of the solder layer is small. For this reason, when the color of the surface of the solder layer is recognized by the detection means, it is possible to react more faithfully to the state change of the layer surface. As a result, the probability that the semiconductor light emitting element is normally soldered can be increased. Preferably, the surface roughness Ra of the solder layer is 0.15 μm or less, and more preferably, Ra is 0.10 μm or less. Note that the surface roughness Ra of the solder layer is measured by a method defined in JIS B0601.

好ましくは、溶融前のはんだ層に含まれるはんだの平均粒径が３．５μｍ以下であり、さらに好ましくは、２μｍ以下である。この場合、はんだの平均粒径が小さくなるため、はんだ層の表面で、光の乱反射をさらに防止することができる。   Preferably, the average particle size of the solder contained in the solder layer before melting is 3.5 μm or less, more preferably 2 μm or less. In this case, since the average particle diameter of the solder becomes small, it is possible to further prevent the light from being irregularly reflected on the surface of the solder layer.

好ましくは、サブマウント基板の主表面の表面粗さＲａは０．１０μｍ以下、さらに好ましくは０．０５μｍ以下である。基板の表面粗さＲａが小さい程、基板の凹凸がはんだ層に転写されて、はんだ層の表面粗さＲａが大きくなることを抑制することができる。その結果、はんだ層の表面での光の乱反射をより一層少なくすることができる。   Preferably, the surface roughness Ra of the main surface of the submount substrate is 0.10 μm or less, more preferably 0.05 μm or less. As the surface roughness Ra of the substrate is smaller, the unevenness of the substrate is transferred to the solder layer, and the surface roughness Ra of the solder layer can be suppressed from increasing. As a result, irregular reflection of light on the surface of the solder layer can be further reduced.

また、サブマウント基板とはんだ層との間に形成されたはんだバリア層をさらに備えていてもよい。   Moreover, you may further provide the solder barrier layer formed between the submount board | substrate and the solder layer.

また、サブマウント基板とはんだバリア層との間に形成された電極層をさらに備えていてもよい。この場合、電極層を、はんだ層の下地膜として利用することもできる。   Further, an electrode layer formed between the submount substrate and the solder barrier layer may be further provided. In this case, the electrode layer can also be used as a base film for the solder layer.

また、サブマウント基板とはんだバリア層との間において、サブマウント基板の表面に接触するように形成された密着層と、密着層上に形成された拡散防止層とを備えていてもよい。この場合、電極層は拡散防止層上に配置されている。   Further, an adhesion layer formed so as to be in contact with the surface of the submount substrate and a diffusion prevention layer formed on the adhesion layer may be provided between the submount substrate and the solder barrier layer. In this case, the electrode layer is disposed on the diffusion preventing layer.

また、密着層はチタンを含み、拡散防止層は白金を含み、電極層は金を含み、はんだバリア層は白金を含み、はんだ層は金錫系はんだを含む構成としてもよい。   The adhesion layer may include titanium, the diffusion prevention layer may include platinum, the electrode layer may include gold, the solder barrier layer may include platinum, and the solder layer may include gold-tin solder.

好ましくは、サブマウント基板は窒化アルミニウム焼結体を含む。この場合、窒化アルミニウムは熱伝導率が高いため、放熱特性の優れたサブマウントを得ることができる。   Preferably, the submount substrate includes an aluminum nitride sintered body. In this case, since aluminum nitride has a high thermal conductivity, a submount having excellent heat dissipation characteristics can be obtained.

この発明に従った半導体装置は、上述のいずれかのサブマウントと、はんだ層上に搭載された半導体発光素子を備える。このような半導体装置では、正常なはんだ層の状態でタイミングよくサブマウント上に半導体発光素子を搭載することができる。   A semiconductor device according to the present invention includes any of the above-described submounts and a semiconductor light emitting element mounted on a solder layer. In such a semiconductor device, the semiconductor light emitting element can be mounted on the submount in a normal solder layer state with good timing.

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   It should be understood that the embodiments and examples disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is shown not by the embodiments and examples described above but by the scope of claims for patent, and is intended to include all modifications within the meaning and scope equivalent to the scope of claims for patent.

本発明による半導体装置の実施の形態１を示す断面模式図である。1 is a schematic cross-sectional view showing a first embodiment of a semiconductor device according to the present invention. 図１に示した半導体装置の製造方法を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the manufacturing method of the semiconductor device shown in FIG. 試料１に従ったサンプルの階調特性を示すグラフである。4 is a graph showing the gradation characteristics of a sample according to Sample 1. 試料２１に従ったサンプルの階調特性を示すグラフである。5 is a graph showing the gradation characteristics of a sample according to a sample 21. 従来の半導体装置の製造方法の第１工程を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the 1st process of the manufacturing method of the conventional semiconductor device. 従来の半導体装置の製造方法の第２工程を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the 2nd process of the manufacturing method of the conventional semiconductor device.

符号の説明Explanation of symbols

１ 半導体装置、２ レーザーダイオード、３ サブマウント、４ 基板、４ｆ 主表面、５ Ｔｉ／Ｐｔ積層膜、５ａ Ｐｔ膜、５ｂ Ｔｉ膜、６ Ａｕ膜、７ はんだバリア層、８ はんだ層、８ｆ 表面。   DESCRIPTION OF SYMBOLS 1 Semiconductor device, 2 Laser diode, 3 Submount, 4 Substrate, 4f Main surface, 5 Ti / Pt laminated film, 5a Pt film, 5b Ti film, 6 Au film, 7 Solder barrier layer, 8 Solder layer, 8f Surface.

Claims (11)

サブマウント基板と、
前記サブマウント基板の主表面上に形成されたはんだ層とを備え、
溶融前の前記はんだ層の、表面粗さＲａは０．１８μｍ以下、膜厚が０．１μｍ以上１０μｍ以下であり、
前記サブマウント基板の主表面の、平面度が５μｍ以下、表面粗さＲａが０．１０μｍ以下である、サブマウント。 A submount substrate,
A solder layer formed on the main surface of the submount substrate,
The surface roughness Ra of the solder layer before melting is 0.18 μm or less, and the film thickness is 0.1 μm or more and 10 μm or less,
A submount in which the main surface of the submount substrate has a flatness of 5 μm or less and a surface roughness Ra of 0.10 μm or less. 溶融前の前記はんだ層の表面粗さＲａが０．１５μｍ以下である、請求項１に記載のサブマウント。   The submount according to claim 1, wherein a surface roughness Ra of the solder layer before melting is 0.15 μm or less. 溶融前の前記はんだ層の表面粗さＲａが０．１０μｍ以下である、請求項１に記載のサブマウント。   The submount according to claim 1, wherein a surface roughness Ra of the solder layer before melting is 0.10 μm or less. 溶融前の前記はんだ層が薄膜形成法により形成された、請求項１から３のいずれか１項に記載のサブマウント。   The submount according to any one of claims 1 to 3, wherein the solder layer before melting is formed by a thin film forming method. 前記はんだ層に含まれるはんだの平均粒径が３．５μｍ以下である、請求項１から４のいずれか１項に記載のサブマウント。   The submount according to any one of claims 1 to 4, wherein an average particle diameter of solder contained in the solder layer is 3.5 µm or less. 前記サブマウント基板と前記はんだ層との間に形成されたはんだバリア層をさらに備えた、請求項１から５のいずれか１項に記載のサブマウント。   The submount according to claim 1, further comprising a solder barrier layer formed between the submount substrate and the solder layer. 前記サブマウント基板と前記はんだバリア層との間に形成された電極層をさらに備えた、請求項６に記載のサブマウント。   The submount according to claim 6, further comprising an electrode layer formed between the submount substrate and the solder barrier layer. 前記サブマウント基板と前記はんだバリア層との間において、前記サブマウント基板の主表面に接触するように形成された密着層と、
前記密着層上に形成された拡散防止層とをさらに備え、
前記電極層は前記拡散防止層上に配置されている、請求項７に記載のサブマウント。 An adhesion layer formed between the submount substrate and the solder barrier layer so as to be in contact with the main surface of the submount substrate;
Further comprising a diffusion prevention layer formed on the adhesion layer,
The submount according to claim 7, wherein the electrode layer is disposed on the diffusion prevention layer. 前記密着層はチタンを含み、前記拡散防止層は白金を含み、前記電極層は金を含み、前記はんだバリア層は白金を含み、前記はんだ層は金錫系はんだを含む、請求項８に記載のサブマウント。   The adhesion layer includes titanium, the diffusion prevention layer includes platinum, the electrode layer includes gold, the solder barrier layer includes platinum, and the solder layer includes gold-tin solder. Submount. 前記サブマウント基板は窒化アルミニウム焼結体を含む、請求項１〜９のいずれか１項に記載のサブマウント。   The submount according to claim 1, wherein the submount substrate includes an aluminum nitride sintered body. 請求項１〜１０のいずれか１項に記載のサブマウントを用いた半導体装置であって、前記はんだ層上に搭載された半導体発光素子を備える、半導体装置。   A semiconductor device using the submount according to claim 1, comprising a semiconductor light emitting element mounted on the solder layer.
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