JP2002359285A - Manufacturing method for semiconductor device - Google Patents
Manufacturing method for semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、ヒューズ上の絶縁膜の残膜の膜厚
をモニタリングすることにより、ヒューズカット工程に
おける切断不良を低減できる半導体装置の製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device capable of reducing a disconnection defect in a fuse cutting step by monitoring the thickness of a remaining insulating film on a fuse. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術】図４は、従来の半導体装置の製造方法を
説明する断面図である。まず、シリコン基板１０１の表
面にＬＯＣＯＳ酸化膜１０２を形成する。この後、ＬＯ
ＣＯＳ酸化膜１０２を含む全面上にＣＶＤ(Chemical Va
por Deposition)法によりポリシリコン膜を堆積し、こ
のポリシリコン膜をパターニングすることにより、ＬＯ
ＣＯＳ酸化膜１０２上にはポリシリコンヒューズ１０３
が形成される。2. Description of the Related Art FIG. 4 is a sectional view for explaining a conventional method for manufacturing a semiconductor device. First, a LOCOS oxide film 102 is formed on the surface of a silicon substrate 101. After this, LO
CVD (Chemical Vapor) is formed on the entire surface including the COS oxide film 102.
(Poly Deposition) method, and a polysilicon film is deposited.
A polysilicon fuse 103 is formed on the COS oxide film 102.
Is formed.
【０００３】次に、このポリシリコンヒューズ１０３を
含む全面上にＳＯＧ(Spin On Glass)膜などからなる第
１の層間絶縁膜１０４を形成する。次いで、第１の層間
絶縁膜１０４の上にフォトレジスト膜（図示せず）を塗
布し、このフォトレジスト膜を露光、現像することによ
り、第１の層間絶縁膜１０４上にはレジストパターンが
形成される。次いで、このレジストパターンをマスクと
して第１の層間絶縁膜１０４をエッチングすることによ
り、第１の層間絶縁膜にはヒューズ１０３の両端上に位
置する接続孔１０４ａ，１０４ｂが形成される。Next, a first interlayer insulating film 104 made of an SOG (Spin On Glass) film or the like is formed on the entire surface including the polysilicon fuse 103. Next, a photoresist film (not shown) is applied on the first interlayer insulating film 104, and the photoresist film is exposed and developed to form a resist pattern on the first interlayer insulating film 104. Is done. Next, the first interlayer insulating film 104 is etched using the resist pattern as a mask, so that connection holes 104a and 104b located on both ends of the fuse 103 are formed in the first interlayer insulating film.
【０００４】この後、レジストパターンを剥離する。次
いで、接続孔１０４ａ，１０４ｂ内及び第１の層間絶縁
膜１０４上にＡｌ合金膜をスパッタリングにより堆積
し、このＡｌ合金膜をパターニングする。これにより、
第１の層間絶縁膜１０４の上には、ヒューズ１０３の一
端に接続された１層目の第１Ａｌ合金配線１０５ａが形
成され、ヒューズ１０３の他端に接続された１層目の第
２Ａｌ合金配線１０５ｂが形成される。After that, the resist pattern is peeled off. Next, an Al alloy film is deposited in the connection holes 104a and 104b and on the first interlayer insulating film 104 by sputtering, and the Al alloy film is patterned. This allows
A first layer first Al alloy wiring 105a connected to one end of the fuse 103 is formed on the first interlayer insulating film 104, and a first layer second Al alloy wiring connected to the other end of the fuse 103. 105b is formed.
【０００５】次に、１層目の第１、第２Ａｌ合金配線１
０５ａ，１０５ｂを含む全面上にＳＯＧ(spin on glas
s)膜を回転塗布した後、ベーキングすることにより第２
の層間絶縁膜１０６を形成する。次いで、第２の層間絶
縁膜１０６の上にフォトレジスト膜（図示せず）を塗布
し、このフォトレジスト膜を露光、現像することによ
り、第２の層間絶縁膜１０６上にはレジストパターンが
形成される。次いで、このレジストパターンをマスクと
して第２の層間絶縁膜１０６をエッチングする。これに
より、第２の層間絶縁膜には、１層目の第１Ａｌ合金配
線１０５ａ上に位置する第１接続孔１０６ａが形成さ
れ、１層目の第２Ａｌ合金配線１０５ｂ上に位置する第
２接続孔１０６ｂが形成される。Next, the first and second Al alloy wirings 1 of the first layer
SOG (spin on glass)
s) After spin-coating the film, baking it
Is formed. Next, a photoresist film (not shown) is applied on the second interlayer insulating film 106, and the photoresist film is exposed and developed to form a resist pattern on the second interlayer insulating film 106. Is done. Next, the second interlayer insulating film 106 is etched using the resist pattern as a mask. As a result, the first connection hole 106a located on the first layer of the first Al alloy wiring 105a is formed in the second interlayer insulating film, and the second connection hole 106a located on the first layer of the second Al alloy wiring 105b is formed. A hole 106b is formed.
【０００６】この後、レジストパターンを剥離する。次
いで、第１及び第２接続孔１０６ａ，１０６ｂ内及び第
２の層間絶縁膜１０６上にＡｌ合金膜をスパッタリング
により堆積し、このＡｌ合金膜をパターニングする。こ
れにより、第２の層間絶縁膜１０６の上には、１層目の
第１Ａｌ合金配線１０５ａに接続された２層目の第１Ａ
ｌ合金配線１０７ａが形成され、１層目の第２Ａｌ合金
配線１０５ｂに接続された２層目の第２Ａｌ合金配線１
０７ｂが形成される。Thereafter, the resist pattern is stripped. Next, an Al alloy film is deposited in the first and second connection holes 106a and 106b and on the second interlayer insulating film 106 by sputtering, and the Al alloy film is patterned. As a result, the second layer 1A connected to the first layer first Al alloy wiring 105a is formed on the second interlayer insulating film 106.
1st-layer second Al alloy wiring 1 connected to the 1st-layer second Al alloy wiring 105b
07b is formed.
【０００７】次に、２層目の第１、第２Ａｌ合金配線１
０７ａ，１０７ｂを含む全面上にＳＯＧ膜を回転塗布し
た後、ベーキングすることにより第３の層間絶縁膜１０
８を形成する。次いで、第３の層間絶縁膜１０８の上に
シリコン窒化膜などからなるパッシベーション膜１０９
をＣＶＤ法により形成する。次いで、このパッシベーシ
ョン膜１０９の上にフォトレジスト膜（図示せず）を塗
布し、このフォトレジスト膜を露光、現像することによ
り、パッシベーション膜１０９上にはレジストパターン
が形成される。次いで、このレジストパターンをマスク
としてパッシベーション膜１０９及び第１〜第３の層間
絶縁膜１０４，１０６，１０８をエッチングする。これ
により、これらの層間絶縁膜１０４，１０６，１０８に
はヒューズ１０３の上方に位置する開口窓１０９ａが形
成され、ヒューズ１０３上の第１の層間絶縁膜１０４の
残膜は所定の厚さに調整される。Next, the first and second Al alloy wirings 1 of the second layer
After the SOG film is spin-coated on the entire surface including the layers 07a and 107b, the third interlayer insulating film 10 is baked.
8 is formed. Next, a passivation film 109 made of a silicon nitride film or the like is formed on the third interlayer insulating film 108.
Is formed by a CVD method. Next, a photoresist film (not shown) is applied on the passivation film 109, and the photoresist film is exposed and developed to form a resist pattern on the passivation film 109. Next, the passivation film 109 and the first to third interlayer insulating films 104, 106, and 108 are etched using the resist pattern as a mask. As a result, an opening window 109a located above the fuse 103 is formed in the interlayer insulating films 104, 106, and 108, and the remaining film of the first interlayer insulating film 104 on the fuse 103 is adjusted to a predetermined thickness. Is done.
【０００８】この後、必要に応じてヒューズ１０３を切
断する。この切断方法としては、２層目の第１Ａｌ合金
配線１０７ａと２層目の第２Ａｌ合金配線１０７ｂの間
に所定の電圧を印加することにより、ヒューズ１０３の
両端に所定の電流が流されてヒューズ１０３を溶断する
方法がある。また、他の切断方法としては、ヒューズ１
０３にレーザを照射することによって切断する方法があ
る。After that, the fuse 103 is cut as required. In this cutting method, a predetermined current is applied to both ends of the fuse 103 by applying a predetermined voltage between the first Al alloy wiring 107a in the second layer and the second Al alloy wiring 107b in the second layer. There is a method of fusing 103. Further, as another cutting method, a fuse 1
There is a method of cutting by irradiating a laser beam to the laser beam 03.
【０００９】[0009]
【発明が解決しようとする課題】上述したようにヒュー
ズ上の層間絶縁膜の残膜を所定の厚さｔに調整している
のは、この厚さｔが厚すぎるとヒューズを切断できない
ことがあるからである。つまり、半導体素子の微細化が
進むと、消費電力を抑えるため、トランジスタの低電圧
化が進むと共に、多層配線構造によるヒューズ上の層間
絶縁膜の厚膜化が進むことになる。これにより、ヒュー
ズカットを行う印加電圧や照射するレーザのエネルギー
を小さくする必要が生じるため、ヒューズ上の層間絶縁
膜の膜厚が厚いと、ヒューズを切断することができな
い。従って、ポリシリコンヒューズを持つ製品におい
て、ヒューズカットを行うためには、ヒューズ上の層間
絶縁膜の残膜を所定の厚さｔに制御することが大変重要
となる。The reason why the remaining film of the interlayer insulating film on the fuse is adjusted to a predetermined thickness t as described above is that if the thickness t is too large, the fuse cannot be cut. Because there is. That is, as the miniaturization of the semiconductor element progresses, the power consumption is suppressed, the voltage of the transistor is reduced, and the interlayer insulating film on the fuse with the multilayer wiring structure is increased in thickness. As a result, it becomes necessary to reduce the applied voltage for performing the fuse cutting and the energy of the laser to be irradiated. Therefore, if the thickness of the interlayer insulating film on the fuse is large, the fuse cannot be cut. Therefore, in a product having a polysilicon fuse, it is very important to control the remaining film of the interlayer insulating film on the fuse to a predetermined thickness t in order to cut the fuse.
【００１０】しかしながら、厚膜化した層間絶縁膜１０
４，１０６，１０８をエッチングして開口窓１０９ａを
形成する場合、ヒューズ上の残膜の膜厚制御が難しく、
ヒューズ上の狙いの残膜の膜厚より厚くなってしまうこ
とがある。特に、半導体素子の微細化が進むことにより
層間絶縁膜の平坦化が求められるので、第２及び第３の
層間絶縁膜１０６，１０８にはＳＯＧ膜が用いられるこ
とが多いが、ＳＯＧ膜は溜り量が変動し、膜厚を制御す
ることが困難である。つまり、ＬＯＣＯＳ酸化膜、ポリ
シリコン配線やＡｌ合金配線によりポリシリコンヒュー
ズ上のＳＯＧ溜り量が大きく変化するため、ポリシリコ
ンヒューズ上の残膜にバラツキが生じてしまう。このよ
うな場合、ヒューズ上の残膜の膜厚制御が特に難しい。
ヒューズ上の残膜の膜厚が厚くなっていると、ヒューズ
を切断できないこととなり、製品不良の原因となる。However, the thickened interlayer insulating film 10
When the opening windows 109a are formed by etching the holes 4, 106 and 108, it is difficult to control the thickness of the remaining film on the fuse.
In some cases, the thickness of the remaining film on the fuse becomes thicker than the target film thickness. In particular, as the miniaturization of semiconductor elements progresses, the interlayer insulating film is required to be flattened. Therefore, an SOG film is often used for the second and third interlayer insulating films 106 and 108, but the SOG film remains. The amount fluctuates and it is difficult to control the film thickness. That is, since the LOCOS oxide film, the polysilicon wiring, and the Al alloy wiring greatly change the amount of SOG pool on the polysilicon fuse, the remaining film on the polysilicon fuse varies. In such a case, it is particularly difficult to control the thickness of the remaining film on the fuse.
If the thickness of the remaining film on the fuse is too large, the fuse cannot be cut, which causes a product failure.
【００１１】そこで、ヒューズ上の残膜の膜厚を管理す
るために膜厚の測定を行う必要があるが、開口窓１０９
ａの開口幅Ｌが非常に狭いため、光を反射させて膜厚を
測定する膜厚測定器では測定することができない。従っ
て、開口窓を形成した後に、残膜が狙いの膜厚に加工さ
れているかを確認する方法として、従来は実製品を使用
してウエハの開口窓１０９ａを割り、その断面をＳＥＭ
で測定して残膜の膜厚を測っていた。このような破壊に
よる膜厚測定では、製品全ての残膜の膜厚をモニタリン
グすることができないので、全ての製品において残膜の
膜厚を十分に制御しているとは言えない。Therefore, it is necessary to measure the film thickness in order to control the film thickness of the remaining film on the fuse.
Since the opening width L of a is very narrow, it cannot be measured by a film thickness measuring instrument that measures the film thickness by reflecting light. Therefore, as a method of confirming whether or not the remaining film is processed to a target film thickness after forming the opening window, conventionally, the opening window 109a of the wafer is divided using an actual product, and the cross section thereof is formed by SEM.
And the thickness of the remaining film was measured. In the film thickness measurement due to such destruction, it is not possible to monitor the film thickness of the residual film of all the products, and thus it cannot be said that the film thickness of the residual film is sufficiently controlled in all the products.
【００１２】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ヒューズ上の絶縁膜の残
膜の膜厚を完全にモニタリングすることにより、ヒュー
ズカット工程における切断不良を低減できる半導体装置
の製造方法を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to completely monitor the remaining film thickness of the insulating film on the fuse, thereby making it possible to prevent a disconnection failure in the fuse cutting step. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can reduce the number of semiconductor devices.
【００１３】[0013]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、チップ形成
領域にヒューズを形成する工程と、このヒューズ及びス
クライブラインの上に第１の層間絶縁膜を形成する工程
と、チップ形成領域における第１の層間絶縁膜の上に１
層目の配線を形成する工程と、１層目の配線を含むチッ
プ形成領域の全面上及び第１の層間絶縁膜の上に第２の
層間絶縁膜を形成する工程と、チップ形成領域における
第２の層間絶縁膜の上に２層目の配線を形成する工程
と、２層目の配線を含むチップ形成領域の全面上及び第
２の層間絶縁膜の上に第３の層間絶縁膜を形成する工程
と、第１〜第３の層間絶縁膜をエッチングしてチップ形
成領域のヒューズの上方に第１開口窓を形成すると共に
スクライブラインに第１開口窓の開口幅より広い開口幅
を有する第２開口窓を形成することにより、チップ形成
領域のヒューズ上に所定の膜厚の残膜を残すと共に、ス
クライブラインに所定の膜厚の残膜を形成する工程と、
第２開口窓から膜厚測定器によりスクライブラインの残
膜の膜厚を測定する工程と、あらかじめ求めておいたス
クライブラインの残膜の膜厚とチップ形成領域の残膜の
膜厚との相関関係により、上記工程で測定した膜厚から
チップ形成領域のヒューズ上の残膜の膜厚を管理する工
程と、を具備することを特徴とする。In order to solve the above-mentioned problems, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming a fuse in a chip formation region and a step of forming a first interlayer on the fuse and the scribe line. Forming an insulating film; and forming one on the first interlayer insulating film in the chip forming region.
Forming a second layer insulating film, forming a second interlayer insulating film on the entire surface of the chip forming region including the first layer wiring, and on the first interlayer insulating film; Forming a second layer wiring on the second interlayer insulating film, and forming a third interlayer insulating film on the entire surface of the chip forming region including the second layer wiring and on the second interlayer insulating film And forming a first opening above the fuse in the chip forming region by etching the first to third interlayer insulating films and forming a scribe line having an opening width wider than the opening width of the first opening window. Forming a two-opening window to leave a remaining film of a predetermined thickness on the fuse in the chip forming region and forming a remaining film of a predetermined thickness on the scribe line;
A step of measuring the thickness of the remaining film of the scribe line from the second opening window using a film thickness measuring device, and a correlation between the thickness of the remaining film of the scribe line and the thickness of the remaining film of the chip forming region which are obtained in advance. And a step of managing the thickness of the remaining film on the fuse in the chip formation region from the thickness measured in the above-described step.
【００１４】上記半導体装置の製造方法によれば、スク
ライブラインにチップ形成領域のヒューズ上の残膜の膜
厚を管理するための開口窓を形成し、この開口窓におい
て半導体基板上の残膜の膜厚を膜厚測定器により測定す
る。そして、あらかじめ求めておいた膜厚の相関関係か
らチップ形成領域のヒューズ上の残膜の膜厚を管理する
ことができる。従って、ヒューズ上の絶縁膜の残膜の膜
厚を完全にモニタリングすることができ、それにより、
ヒューズカット工程における切断不良を低減することが
できる。According to the method of manufacturing a semiconductor device, an opening window for controlling the thickness of the remaining film on the fuse in the chip formation region is formed in the scribe line, and the remaining window on the semiconductor substrate is formed in the opening window. The film thickness is measured by a film thickness measuring device. Then, the film thickness of the remaining film on the fuse in the chip formation region can be managed from the correlation of the film thickness obtained in advance. Therefore, it is possible to completely monitor the thickness of the remaining insulating film on the fuse, and thereby,
Cutting defects in the fuse cutting step can be reduced.
【００１５】本発明に係る半導体装置の製造方法は、チ
ップ形成領域にヒューズを形成する工程と、このヒュー
ズ及びスクライブラインの上に第１の層間絶縁膜を形成
する工程と、チップ形成領域及びスクライブラインそれ
ぞれにおける第１の層間絶縁膜の上に１層目の配線を形
成する工程と、１層目の配線を含むチップ形成領域及び
スクライブラインそれぞれの全面上に第２の層間絶縁膜
を形成する工程と、チップ形成領域及びスクライブライ
ンそれぞれにおける第２の層間絶縁膜の上に２層目の配
線を形成する工程と、２層目の配線を含むチップ形成領
域及びスクライブラインそれぞれの全面上に第３の層間
絶縁膜を形成する工程と、第１〜第３の層間絶縁膜をエ
ッチングしてチップ形成領域のヒューズの上方に第１開
口窓を形成すると共にスクライブラインに第１開口窓の
開口幅より広い開口幅を有する第２開口窓を形成するこ
とにより、チップ形成領域のヒューズ上に所定の膜厚の
残膜を残すと共に、スクライブラインに所定の膜厚の残
膜を形成する工程と、第２開口窓から膜厚測定器により
スクライブラインの残膜の膜厚を測定する工程と、あら
かじめ求めておいたスクライブラインの残膜の膜厚とチ
ップ形成領域の残膜の膜厚との相関関係により、上記工
程で測定した膜厚からチップ形成領域のヒューズ上の残
膜の膜厚を管理する工程と、を具備することを特徴とす
る。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a fuse in a chip forming region, a step of forming a first interlayer insulating film on the fuse and a scribe line, a step of forming a chip forming region and a scribe Forming a first layer wiring on the first interlayer insulating film in each of the lines, and forming a second interlayer insulating film on the entire surface of each of the chip forming region including the first layer wiring and the scribe line; Forming a second layer wiring on the second interlayer insulating film in each of the chip forming region and the scribe line; and forming a second layer wiring on the entire surface of each of the chip forming region and the scribe line including the second layer wiring. Forming the first interlayer insulating film, and etching the first to third interlayer insulating films to form a first opening window above the fuse in the chip formation region. By forming a second opening window having an opening width wider than the opening width of the first opening window in the scribe line, a remaining film having a predetermined thickness is left on the fuse in the chip formation region, and a predetermined thickness is left in the scribe line. A step of forming a residual film having a thickness, a step of measuring the thickness of the residual film of the scribe line from the second opening window by a film thickness measuring device, and a step of determining a residual film thickness and a chip of the scribe line determined in advance. A step of managing the thickness of the remaining film on the fuse in the chip formation region from the thickness measured in the above-described step based on a correlation with the thickness of the remaining film in the formation region.
【００１６】また、本発明に係る半導体装置の製造方法
においては、上記ヒューズを形成する工程の前に、半導
体基板の表面にヒューズの下に位置するＬＯＣＯＳ酸化
膜を形成する工程をさらに含むことも可能である。The method of manufacturing a semiconductor device according to the present invention may further include, before the step of forming the fuse, a step of forming a LOCOS oxide film located below the fuse on the surface of the semiconductor substrate. It is possible.
【００１７】本発明に係る半導体装置の製造方法は、チ
ップ形成領域及びスクライブラインそれぞれにヒューズ
を形成する工程と、ヒューズを含むチップ形成領域及び
スクライブラインそれぞれの全面上に第１の層間絶縁膜
を形成する工程と、チップ形成領域及びスクライブライ
ンそれぞれにおける第１の層間絶縁膜の上に１層目の配
線を形成する工程と、１層目の配線を含むチップ形成領
域及びスクライブラインそれぞれの全面上に第２の層間
絶縁膜を形成する工程と、チップ形成領域及びスクライ
ブラインそれぞれにおける第２の層間絶縁膜の上に２層
目の配線を形成する工程と、２層目の配線を含むチップ
形成領域及びスクライブラインそれぞれの全面上に第３
の層間絶縁膜を形成する工程と、第１〜第３の層間絶縁
膜をエッチングしてチップ形成領域のヒューズの上方に
第１開口窓を形成すると共にスクライブラインに第１開
口窓の開口幅より広い開口幅を有する第２開口窓を形成
することにより、チップ形成領域のヒューズ上に所定の
膜厚の残膜を残すと共に、スクライブラインに所定の膜
厚の残膜を形成する工程と、第２開口窓から膜厚測定器
によりスクライブラインの残膜の膜厚を測定する工程
と、あらかじめ求めておいたスクライブラインの残膜の
膜厚とチップ形成領域の残膜の膜厚との相関関係によ
り、上記工程で測定した膜厚からチップ形成領域のヒュ
ーズ上の残膜の膜厚を管理する工程と、を具備すること
を特徴とする。In the method of manufacturing a semiconductor device according to the present invention, a step of forming a fuse in each of a chip forming region and a scribe line, and a step of forming a first interlayer insulating film on the entire surface of each of the chip forming region and the scribe line including the fuse. Forming, forming a first layer wiring on the first interlayer insulating film in each of the chip forming region and the scribe line, and forming the first layer wiring on the entire surface of each of the chip forming region and the scribe line including the first layer wiring Forming a second interlayer insulating film, forming a second layer wiring on the second interlayer insulating film in each of the chip forming region and the scribe line, and forming a chip including the second layer wiring. 3rd area on the entire surface of each area and scribe line
Forming a first opening window above the fuse in the chip formation region by etching the first to third interlayer insulating films, and forming a scribe line on the scribe line with an opening width of the first opening window. Forming a second opening window having a wide opening width to leave a remaining film of a predetermined thickness on the fuse in the chip formation region, and forming a remaining film of a predetermined thickness on the scribe line; The process of measuring the thickness of the remaining film of the scribe line from the two opening windows using a film thickness measuring device, and the correlation between the thickness of the remaining film of the scribe line and the thickness of the remaining film in the chip formation region, which is obtained in advance Controlling the thickness of the remaining film on the fuse in the chip formation region from the film thickness measured in the above step.
【００１８】また、本発明に係る半導体装置の製造方法
においては、上記ヒューズを形成する工程の前に、チッ
プ形成領域及びスクライブラインそれぞれの半導体基板
の表面にヒューズの下に位置するＬＯＣＯＳ酸化膜を形
成する工程をさらに含むことも可能である。In the method of manufacturing a semiconductor device according to the present invention, before the step of forming the fuse, a LOCOS oxide film located below the fuse is formed on the surface of the semiconductor substrate in each of the chip forming region and the scribe line. The method may further include a forming step.
【００１９】[0019]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明に係る第１
の実施の形態による半導体装置の製造方法を説明する断
面図であり、ウエハのスクライブラインのＴＥＧ(Test
Element Group)部１１及びチップ形成領域１２それぞれ
の一部が示されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a first embodiment according to the present invention.
FIG. 9 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the embodiment of the present invention.
3 shows a part of each of the (Element Group) portion 11 and the chip formation region 12.
【００２０】まず、シリコン基板１においてスクライブ
ラインのＴＥＧ部１１及びチップ形成領域１２それぞれ
の表面にＬＯＣＯＳ酸化膜２，２２を形成する。この
後、ＬＯＣＯＳ酸化膜２，２２を含む全面上にＣＶＤ法
によりポリシリコン膜を堆積し、このポリシリコン膜を
パターニングすることにより、ＬＯＣＯＳ酸化膜２，２
２上にはポリシリコンヒューズ３，２３が形成される。First, LOCOS oxide films 2 and 22 are formed on the surfaces of the TEG portion 11 and the chip forming region 12 of the scribe line on the silicon substrate 1. Thereafter, a polysilicon film is deposited on the entire surface including the LOCOS oxide films 2 and 22 by the CVD method, and the polysilicon film is patterned to form the LOCOS oxide films 2 and 2.
2, polysilicon fuses 3 and 23 are formed.
【００２１】次に、このポリシリコンヒューズ３，２３
を含む全面上にＳＯＧ膜などからなる第１の層間絶縁膜
４を形成する。次いで、第１の層間絶縁膜４の上にフォ
トレジスト膜（図示せず）を塗布し、このフォトレジス
ト膜を露光、現像することにより、第１の層間絶縁膜４
上にはレジストパターンが形成される。次いで、このレ
ジストパターンをマスクとして第１の層間絶縁膜４をエ
ッチングすることにより、第１の層間絶縁膜には各々の
ヒューズ３，２３の両端上に位置する接続孔４ａ，４
ｂ，２４ａ，２４ｂが形成される。Next, the polysilicon fuses 3, 23
A first interlayer insulating film 4 made of an SOG film or the like is formed on the entire surface including the above. Next, a photoresist film (not shown) is applied on the first interlayer insulating film 4, and the photoresist film is exposed and developed, so that the first interlayer insulating film 4 is formed.
A resist pattern is formed thereon. Next, the first interlayer insulating film 4 is etched using the resist pattern as a mask, so that the first interlayer insulating film 4 has connection holes 4 a, 4 located on both ends of each fuse 3, 23.
b, 24a and 24b are formed.
【００２２】この後、レジストパターンを剥離する。次
いで、接続孔４ａ，４ｂ，２４ａ，２４ｂ内及び第１の
層間絶縁膜４上にＡｌ合金膜をスパッタリングにより堆
積し、このＡｌ合金膜をパターニングする。これによ
り、第１の層間絶縁膜４の上には、各々のヒューズ３，
２３の一端に接続された１層目の第１Ａｌ合金配線５
ａ，２５ａが形成され、各々のヒューズ３，２３の他端
に接続された１層目の第２Ａｌ合金配線５ｂ，２５ｂが
形成される。Thereafter, the resist pattern is stripped. Next, an Al alloy film is deposited in the connection holes 4a, 4b, 24a, 24b and on the first interlayer insulating film 4 by sputtering, and the Al alloy film is patterned. As a result, the fuses 3 and 3 are formed on the first interlayer insulating film 4.
First Al alloy wiring 5 of the first layer connected to one end of 23
a, 25a are formed, and first-layer second Al alloy wirings 5b, 25b connected to the other ends of the fuses 3, 23 are formed.
【００２３】次に、１層目の第１、第２Ａｌ合金配線５
ａ，５ｂ，２５ａ，２５ｂを含む全面上にＳＯＧ膜を回
転塗布した後、ベーキングすることにより第２の層間絶
縁膜６形成する。次いで、第２の層間絶縁膜６の上にフ
ォトレジスト膜（図示せず）を塗布し、このフォトレジ
スト膜を露光、現像することにより、第２の層間絶縁膜
６上にはレジストパターンが形成される。次いで、この
レジストパターンをマスクとして第２の層間絶縁膜６を
エッチングする。これにより、第２の層間絶縁膜には、
１層目の第１Ａｌ合金配線５ａ，２５ａ上に位置する第
１接続孔６ａ，２６ａが形成され、１層目の第２Ａｌ合
金配線５ｂ，２５ｂ上に位置する第２接続孔６ｂ，２６
ｂが形成される。Next, the first and second Al alloy wirings 5 in the first layer
A second interlayer insulating film 6 is formed by spin-coating an SOG film on the entire surface including the layers a, 5b, 25a, and 25b and baking. Next, a photoresist film (not shown) is applied on the second interlayer insulating film 6, and the photoresist film is exposed and developed to form a resist pattern on the second interlayer insulating film 6. Is done. Next, the second interlayer insulating film 6 is etched using the resist pattern as a mask. Thereby, the second interlayer insulating film includes:
First connection holes 6a and 26a located on first Al alloy wires 5a and 25a of the first layer are formed, and second connection holes 6b and 26 located on second Al alloy wires 5b and 25b of the first layer.
b is formed.
【００２４】この後、レジストパターンを剥離する。次
いで、第１及び第２接続孔６ａ，６ｂ，２６ａ，２６ｂ
内及び第２の層間絶縁膜６上にＡｌ合金膜をスパッタリ
ングにより堆積し、このＡｌ合金膜をパターニングす
る。これにより、第２の層間絶縁膜６の上には、１層目
の第１Ａｌ合金配線５ａ，２５ａに接続された２層目の
第１Ａｌ合金配線７ａ，２７ａが形成され、１層目の第
２Ａｌ合金配線５ｂ，２５ｂに接続された２層目の第２
Ａｌ合金配線７ｂ，２７ｂが形成される。Thereafter, the resist pattern is stripped. Next, the first and second connection holes 6a, 6b, 26a, 26b
An Al alloy film is deposited on the inside and on the second interlayer insulating film 6 by sputtering, and the Al alloy film is patterned. As a result, the second-layer first Al alloy wirings 7a and 27a connected to the first-layer first Al alloy wirings 5a and 25a are formed on the second interlayer insulating film 6, and the first-layer first Al alloy wirings 7a and 27a are formed. The second layer of the second layer connected to the 2Al alloy wirings 5b and 25b
Al alloy wirings 7b and 27b are formed.
【００２５】次に、２層目の第１、第２Ａｌ合金配線７
ａ，７ｂ，２７ａ，２７ｂを含む全面上にＳＯＧ膜を回
転塗布した後、ベーキングすることにより第３の層間絶
縁膜８を形成する。次いで、第３の層間絶縁膜８の上に
シリコン窒化膜などからなるパッシベーション膜９をＣ
ＶＤ法により形成する。次いで、このパッシベーション
膜９の上にフォトレジスト膜（図示せず）を塗布し、こ
のフォトレジスト膜を露光、現像することにより、パッ
シベーション膜９上にはレジストパターンが形成され
る。次いで、このレジストパターンをマスクとしてパッ
シベーション膜９及び第１〜第３の層間絶縁膜４，６，
８をエッチングする。これにより、これらの層間絶縁膜
４，６，８にはヒューズ３，２３の上方に位置する開口
窓９ａ，２９ａが形成され、各々のヒューズ３，２３上
の第１の層間絶縁膜４の残膜は所定の厚さＴ１、Ｔ２に
調整される。また、チップ形成領域１２における開口窓
２９ａの開口幅Ｌ２は５μｍ程度であるが、スクライブ
ラインのＴＥＧ部１１における開口窓９ａの開口幅Ｌ１
は５０〜１００μｍ程度である。Next, the first and second Al alloy wirings 7 of the second layer
A third interlayer insulating film 8 is formed by spin-coating the SOG film on the entire surface including the layers a, 7b, 27a, and 27b and baking. Next, a passivation film 9 made of a silicon nitride film or the like is formed on the third interlayer insulating film 8 by C
It is formed by the VD method. Next, a photoresist film (not shown) is applied on the passivation film 9, and the photoresist film is exposed and developed, whereby a resist pattern is formed on the passivation film 9. Next, using this resist pattern as a mask, the passivation film 9 and the first to third interlayer insulating films 4, 6, and 6.
8 is etched. As a result, opening windows 9a and 29a located above the fuses 3 and 23 are formed in these interlayer insulating films 4, 6 and 8, and the remaining portions of the first interlayer insulating film 4 on the fuses 3 and 23 are formed. The film is adjusted to a predetermined thickness T1, T2. Further, the opening width L2 of the opening window 29a in the chip forming region 12 is about 5 μm, but the opening width L1 of the opening window 9a in the TEG portion 11 of the scribe line.
Is about 50 to 100 μm.
【００２６】この後、膜厚測定器を用いて開口窓９ａに
光を照射し、ヒューズ３上に形成した層間絶縁膜の残膜
から反射した光から残膜の膜厚を測定する。上述したよ
うに開口窓９ａの開口幅Ｌ１をチップ形成領域の開口窓
２９ａのそれに比べて広く形成しているため、膜厚測定
器で残膜を測定することが可能となる。ここで、開口窓
９ａと開口窓２９ａとでは開口幅が異なるため、同一の
エッチング工程で開口窓９ａ，２９ａを形成しても、ヒ
ューズ上の残膜の膜厚は同じにはならない。そこで、あ
らかじめ断面評価によって測定したヒューズ２３上の残
膜の膜厚とスクライブラインのＴＥＧ部のヒューズ３ａ
上の残膜の膜厚との相関関係を求めておく。これによ
り、スクライブラインのＴＥＧ部１１のヒューズ上の残
膜の膜厚を測定することで、チップ形成領域１２のヒュ
ーズ上の残膜の膜厚を管理することが可能となる。Thereafter, the opening window 9a is irradiated with light using a film thickness measuring device, and the film thickness of the remaining film is measured from the light reflected from the remaining film of the interlayer insulating film formed on the fuse 3. As described above, since the opening width L1 of the opening window 9a is formed wider than that of the opening window 29a in the chip formation region, the remaining film can be measured by the film thickness measuring device. Here, since the opening width is different between the opening windows 9a and the opening windows 29a, even if the opening windows 9a and 29a are formed in the same etching step, the film thickness of the remaining film on the fuse does not become the same. Therefore, the thickness of the remaining film on the fuse 23 measured in advance by the cross-sectional evaluation and the fuse 3a in the TEG portion of the scribe line
The correlation with the film thickness of the above remaining film is obtained in advance. Thus, the thickness of the remaining film on the fuse in the chip forming region 12 can be managed by measuring the thickness of the remaining film on the fuse in the TEG portion 11 of the scribe line.
【００２７】次に、必要に応じてヒューズ２３を切断す
る。この切断方法としては、２層目の第１Ａｌ合金配線
２７ａと２層目の第２Ａｌ合金配線２７ｂの間に所定の
電圧を印加することにより、ヒューズ２３の両端に所定
の電流が流されてヒューズ２３を溶断する方法がある。
また、他の切断方法としては、ヒューズ２３にレーザを
照射することによって切断する方法がある。Next, the fuse 23 is cut as required. In this cutting method, a predetermined voltage is applied between the first Al alloy wiring 27a in the second layer and the second Al alloy wiring 27b in the second layer, so that a predetermined current is applied to both ends of the fuse 23 and There is a method of fusing 23.
Further, as another cutting method, there is a method of cutting the fuse 23 by irradiating the fuse 23 with a laser.
【００２８】上記第１の実施の形態によれば、スクライ
ブラインのＴＥＧ部１１にヒューズ上の残膜の膜厚を管
理するための開口窓９ａを形成し、この開口窓９ａにお
いてヒューズ３上の残膜の膜厚Ｔ１を膜厚測定器により
測定する。そして、あらかじめ求めておいた膜厚Ｔ１と
膜厚Ｔ２の相関関係からチップ形成領域１２のヒューズ
２３上の残膜の膜厚Ｔ２を管理することができる。従っ
て、ヒューズ上の残膜の膜厚制御が特に難しいＳＯＧ膜
を第２及び第３の層間絶縁膜に用いた場合でも、ヒュー
ズ上の絶縁膜の残膜の膜厚を完全にモニタリングするこ
とができ、それにより、ヒューズカット工程における切
断不良を低減することができる。According to the first embodiment, the opening window 9a for controlling the thickness of the remaining film on the fuse is formed in the TEG portion 11 of the scribe line. The film thickness T1 of the remaining film is measured by a film thickness measuring device. The thickness T2 of the remaining film on the fuse 23 in the chip formation region 12 can be managed from the correlation between the thickness T1 and the thickness T2 obtained in advance. Therefore, even when the SOG film which is particularly difficult to control the thickness of the remaining film on the fuse is used for the second and third interlayer insulating films, it is possible to completely monitor the thickness of the remaining insulating film on the fuse. Therefore, it is possible to reduce disconnection defects in the fuse cutting step.
【００２９】図２は、本発明に係る第２の実施の形態に
よる半導体装置の製造方法を説明する断面図であり、図
１と同一部分には同一符号を付し、異なる部分について
のみ説明する。FIG. 2 is a sectional view for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and only different parts will be described. .
【００３０】まず、シリコン基板１においてチップ形成
領域１２の表面にＬＯＣＯＳ酸化膜２２を形成する。こ
の後、ＬＯＣＯＳ酸化膜２２を含む全面上にＣＶＤ法に
よりポリシリコン膜を堆積し、このポリシリコン膜をパ
ターニングすることにより、ＬＯＣＯＳ酸化膜２２上に
はポリシリコンヒューズ２３が形成される。First, a LOCOS oxide film 22 is formed on the surface of the chip formation region 12 in the silicon substrate 1. Thereafter, a polysilicon film is deposited on the entire surface including the LOCOS oxide film 22 by the CVD method, and the polysilicon film is patterned, whereby a polysilicon fuse 23 is formed on the LOCOS oxide film 22.
【００３１】次に、このポリシリコンヒューズ２３を含
む全面上にＳＯＧ膜などからなる第１の層間絶縁膜４を
形成する。次いで、第１の層間絶縁膜４の上にフォトレ
ジスト膜（図示せず）を塗布し、このフォトレジスト膜
を露光、現像することにより、第１の層間絶縁膜４上に
はレジストパターンが形成される。次いで、このレジス
トパターンをマスクとして第１の層間絶縁膜４をエッチ
ングすることにより、第１の層間絶縁膜にはスクライブ
ラインの接続孔４ａ，４ｂ及びヒューズ２３の両端上に
位置する接続孔２４ａ，２４ｂが形成される。Next, a first interlayer insulating film 4 made of an SOG film or the like is formed on the entire surface including the polysilicon fuse 23. Next, a photoresist film (not shown) is applied on the first interlayer insulating film 4, and the photoresist film is exposed and developed to form a resist pattern on the first interlayer insulating film 4. Is done. Next, the first interlayer insulating film 4 is etched using the resist pattern as a mask, so that the first interlayer insulating film has connection holes 4a, 4b for scribe lines and connection holes 24a, which are located on both ends of the fuse 23, respectively. 24b are formed.
【００３２】この後、レジストパターンを剥離する。次
いで、接続孔４ａ，４ｂ，２４ａ，２４ｂ内及び第１の
層間絶縁膜４上にＡｌ合金膜をスパッタリングにより堆
積し、このＡｌ合金膜をパターニングする。これによ
り、第１の層間絶縁膜４の上には、シリコン基板１及び
ヒューズ２３の一端に接続された１層目の第１Ａｌ合金
配線５ａ，２５ａが形成され、シリコン基板１及びヒュ
ーズ２３の他端に接続された１層目の第２Ａｌ合金配線
５ｂ，２５ｂが形成される。After that, the resist pattern is peeled off. Next, an Al alloy film is deposited in the connection holes 4a, 4b, 24a, 24b and on the first interlayer insulating film 4 by sputtering, and the Al alloy film is patterned. As a result, the first Al alloy wirings 5 a and 25 a of the first layer connected to the silicon substrate 1 and one end of the fuse 23 are formed on the first interlayer insulating film 4. First-layer second Al alloy wirings 5b and 25b connected to the ends are formed.
【００３３】次いで、このレジストパターンをマスクと
してパッシベーション膜９及び第１〜第３の層間絶縁膜
４，６，８をエッチングする。これにより、これらの層
間絶縁膜４，６，８にはシリコン基板１上及びヒューズ
２３の上方に位置する開口窓９ａ，２９ａが形成され、
シリコン基板１及びヒューズ２３それぞれの上の第１の
層間絶縁膜４の残膜は所定の厚さＴ１、Ｔ２に調整され
る。Next, the passivation film 9 and the first to third interlayer insulating films 4, 6, and 8 are etched using the resist pattern as a mask. As a result, opening windows 9a and 29a located on the silicon substrate 1 and above the fuse 23 are formed in the interlayer insulating films 4, 6, and 8, respectively.
The remaining film of the first interlayer insulating film 4 on each of the silicon substrate 1 and the fuse 23 is adjusted to a predetermined thickness T1, T2.
【００３４】この後、あらかじめ断面評価によって測定
したヒューズ２３上の残膜の膜厚とスクライブラインの
シリコン基板１上の残膜の膜厚との相関関係を求めてお
く。これにより、スクライブラインのＴＥＧ部１１のシ
リコン基板上の残膜の膜厚を測定することで、チップ形
成領域１２のヒューズ上の残膜の膜厚を管理することが
可能となる。Thereafter, a correlation between the thickness of the remaining film on the fuse 23 measured in advance by the cross-sectional evaluation and the thickness of the remaining film on the silicon substrate 1 at the scribe line is obtained. This makes it possible to manage the thickness of the remaining film on the fuse in the chip formation region 12 by measuring the thickness of the remaining film on the silicon substrate in the TEG portion 11 of the scribe line.
【００３５】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。すなわち、
スクライブラインのＴＥＧ部１１にヒューズ上の残膜の
膜厚を管理するための開口窓９ａを形成することによ
り、チップ形成領域１２のヒューズ２３上の残膜の膜厚
Ｔ２を管理することができる。従って、ヒューズ上の絶
縁膜の残膜の膜厚を完全にモニタリングすることがで
き、それにより、ヒューズカット工程における切断不良
を低減することができる。The same effects as those of the first embodiment can be obtained in the second embodiment. That is,
By forming the opening window 9a for controlling the thickness of the remaining film on the fuse in the TEG portion 11 of the scribe line, the thickness T2 of the remaining film on the fuse 23 in the chip forming region 12 can be controlled. . Therefore, it is possible to completely monitor the thickness of the remaining insulating film on the fuse, thereby reducing a disconnection failure in the fuse cutting step.
【００３６】図３は、本発明に係る第３の実施の形態に
よる半導体装置の製造方法を説明する断面図であり、図
１と同一部分には同一符号を付し、異なる部分について
のみ説明する。FIG. 3 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and only different parts will be described. .
【００３７】まず、シリコン基板１においてチップ形成
領域１２の表面にＬＯＣＯＳ酸化膜２２を形成する。こ
の後、ＬＯＣＯＳ酸化膜２２を含む全面上にＣＶＤ法に
よりポリシリコン膜を堆積し、このポリシリコン膜をパ
ターニングすることにより、ＬＯＣＯＳ酸化膜２２上に
はポリシリコンヒューズ２３が形成される。First, a LOCOS oxide film 22 is formed on the surface of the chip formation region 12 in the silicon substrate 1. Thereafter, a polysilicon film is deposited on the entire surface including the LOCOS oxide film 22 by the CVD method, and the polysilicon film is patterned, whereby a polysilicon fuse 23 is formed on the LOCOS oxide film 22.
【００３８】次に、このポリシリコンヒューズ２３を含
む全面上にＳＯＧ膜などからなる第１の層間絶縁膜４を
形成する。次いで、第１の層間絶縁膜４の上にフォトレ
ジスト膜（図示せず）を塗布し、このフォトレジスト膜
を露光、現像することにより、第１の層間絶縁膜４上に
はレジストパターンが形成される。次いで、このレジス
トパターンをマスクとして第１の層間絶縁膜４をエッチ
ングすることにより、第１の層間絶縁膜にはヒューズ２
３の両端上に位置する接続孔２４ａ，２４ｂが形成され
る。Next, a first interlayer insulating film 4 made of an SOG film or the like is formed on the entire surface including the polysilicon fuse 23. Next, a photoresist film (not shown) is applied on the first interlayer insulating film 4, and the photoresist film is exposed and developed to form a resist pattern on the first interlayer insulating film 4. Is done. Next, the first interlayer insulating film 4 is etched using the resist pattern as a mask, so that the fuse 2 is formed in the first interlayer insulating film.
The connection holes 24a and 24b located on both ends of the 3 are formed.
【００３９】この後、レジストパターンを剥離する。次
いで、接続孔２４ａ，２４ｂ内及び第１の層間絶縁膜４
上にＡｌ合金膜をスパッタリングにより堆積し、このＡ
ｌ合金膜をパターニングする。これにより、第１の層間
絶縁膜４の上には、ヒューズ２３の一端に接続された１
層目の第１Ａｌ合金配線２５ａが形成され、ヒューズ２
３の他端に接続された１層目の第２Ａｌ合金配線２５ｂ
が形成される。Thereafter, the resist pattern is stripped. Next, the inside of the connection holes 24a and 24b and the first interlayer insulating film 4
On top of this, an Al alloy film is deposited by sputtering.
Pattern the 1 alloy film. As a result, on the first interlayer insulating film 4, the 1
The first Al alloy wiring 25a of the layer is formed, and the fuse 2
Third layer second Al alloy wiring 25b connected to the other end of the third layer
Is formed.
【００４０】次に、１層目の第１、第２Ａｌ合金配線２
５ａ，２５ｂを含む全面上にＳＯＧ膜を回転塗布した
後、ベーキングすることにより第２の層間絶縁膜６形成
する。次いで、第２の層間絶縁膜６の上にフォトレジス
ト膜（図示せず）を塗布し、このフォトレジスト膜を露
光、現像することにより、第２の層間絶縁膜６上にはレ
ジストパターンが形成される。次いで、このレジストパ
ターンをマスクとして第２の層間絶縁膜６をエッチング
する。これにより、第２の層間絶縁膜には、１層目の第
１Ａｌ合金配線２５ａ上に位置する第１接続孔２６ａが
形成され、１層目の第２Ａｌ合金配線２５ｂ上に位置す
る第２接続孔２６ｂが形成される。Next, the first and second Al alloy wirings 2 of the first layer
After spin-coating the SOG film on the entire surface including 5a and 25b, the second interlayer insulating film 6 is formed by baking. Next, a photoresist film (not shown) is applied on the second interlayer insulating film 6, and the photoresist film is exposed and developed to form a resist pattern on the second interlayer insulating film 6. Is done. Next, the second interlayer insulating film 6 is etched using the resist pattern as a mask. Thereby, the first connection hole 26a located on the first Al alloy wiring 25a of the first layer is formed in the second interlayer insulating film, and the second connection hole located on the second Al alloy wiring 25b of the first layer is formed. A hole 26b is formed.
【００４１】この後、レジストパターンを剥離する。次
いで、第１及び第２接続孔２６ａ，２６ｂ内及び第２の
層間絶縁膜６上にＡｌ合金膜をスパッタリングにより堆
積し、このＡｌ合金膜をパターニングする。これによ
り、第２の層間絶縁膜６の上には、１層目の第１Ａｌ合
金配線２５ａに接続された２層目の第１Ａｌ合金配線２
７ａが形成され、１層目の第２Ａｌ合金配線２５ｂに接
続された２層目の第２Ａｌ合金配線２７ｂが形成され
る。Thereafter, the resist pattern is stripped. Next, an Al alloy film is deposited in the first and second connection holes 26a and 26b and on the second interlayer insulating film 6 by sputtering, and the Al alloy film is patterned. As a result, the second-layer first Al alloy wiring 2 connected to the first-layer first Al alloy wiring 25a is formed on the second interlayer insulating film 6.
7a is formed, and a second-layer second Al alloy wiring 27b connected to the first-layer second Al alloy wiring 25b is formed.
【００４２】次に、２層目の第１、第２Ａｌ合金配線２
７ａ，２７ｂを含む全面上にＳＯＧ膜を回転塗布した
後、ベーキングすることにより第３の層間絶縁膜８を形
成する。次いで、第３の層間絶縁膜８の上にシリコン窒
化膜などからなるパッシベーション膜９をＣＶＤ法によ
り形成する。次いで、このパッシベーション膜９の上に
フォトレジスト膜（図示せず）を塗布し、このフォトレ
ジスト膜を露光、現像することにより、パッシベーショ
ン膜９上にはレジストパターンが形成される。次いで、
このレジストパターンをマスクとしてパッシベーション
膜９及び第１〜第３の層間絶縁膜４，６，８をエッチン
グする。これにより、これらの層間絶縁膜４，６，８に
は、シリコン基板１及びヒューズ２３それぞれの上方に
位置する開口窓９ａ，２９ａが形成され、シリコン基板
１及びヒューズ２３それぞれ上の第１の層間絶縁膜４の
残膜は所定の厚さＴ１、Ｔ２に調整される。Next, the first and second Al alloy wirings 2 of the second layer
The third interlayer insulating film 8 is formed by spin-coating the SOG film on the entire surface including the layers 7a and 27b and baking. Next, a passivation film 9 made of a silicon nitride film or the like is formed on the third interlayer insulating film 8 by a CVD method. Next, a photoresist film (not shown) is applied on the passivation film 9, and the photoresist film is exposed and developed, whereby a resist pattern is formed on the passivation film 9. Then
Using this resist pattern as a mask, the passivation film 9 and the first to third interlayer insulating films 4, 6, 8 are etched. As a result, opening windows 9a and 29a located above the silicon substrate 1 and the fuse 23 are formed in the interlayer insulating films 4, 6, and 8, respectively. The remaining film of the insulating film 4 is adjusted to predetermined thicknesses T1 and T2.
【００４３】この後、あらかじめ断面評価によって測定
したヒューズ２３上の残膜の膜厚とスクライブラインの
シリコン基板１上の残膜の膜厚との相関関係を求めてお
く。これにより、スクライブラインのＴＥＧ部１１のシ
リコン基板上の残膜の膜厚を測定することで、チップ形
成領域１２のヒューズ上の残膜の膜厚を管理することが
可能となる。Thereafter, the correlation between the thickness of the remaining film on the fuse 23 measured in advance by the cross section evaluation and the thickness of the remaining film on the silicon substrate 1 at the scribe line is determined. This makes it possible to manage the thickness of the remaining film on the fuse in the chip formation region 12 by measuring the thickness of the remaining film on the silicon substrate in the TEG portion 11 of the scribe line.
【００４４】上記第３の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。すなわち、
ヒューズ上の絶縁膜の残膜の膜厚を完全にモニタリング
することができ、それにより、ヒューズカット工程にお
ける切断不良を低減することができる。In the third embodiment, the same effects as in the first embodiment can be obtained. That is,
It is possible to completely monitor the thickness of the remaining insulating film on the fuse, thereby reducing cutting defects in the fuse cutting step.
【００４５】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。The present invention is not limited to the above embodiment, but can be implemented with various modifications.
【００４６】[0046]
【発明の効果】以上説明したように本発明によれば、ス
クライブラインにチップ形成領域のヒューズ上の残膜の
膜厚を管理するための開口窓を形成し、この開口窓にお
いて半導体基板上の残膜の膜厚を膜厚測定器により測定
する。したがって、ヒューズ上の絶縁膜の残膜の膜厚を
完全にモニタリングすることができ、それにより、ヒュ
ーズカット工程における切断不良を低減できる半導体装
置の製造方法を提供することができる。As described above, according to the present invention, an opening window for controlling the thickness of the remaining film on the fuse in the chip forming area is formed in the scribe line, and the opening window is formed on the semiconductor substrate at this opening window. The film thickness of the remaining film is measured by a film thickness measuring device. Therefore, it is possible to completely monitor the thickness of the remaining insulating film on the fuse, thereby providing a method of manufacturing a semiconductor device capable of reducing disconnection defects in a fuse cutting step.
【図１】本発明に係る第１の実施の形態による半導体装
置の製造方法を説明する断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明に係る第２の実施の形態による半導体装
置の製造方法を説明する断面図である。FIG. 2 is a sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention;
【図３】本発明に係る第３の実施の形態による半導体装
置の製造方法を説明する断面図である。FIG. 3 is a sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図４】従来の半導体装置の製造方法を説明する断面図
である。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a conventional semiconductor device.
１，１０１…シリコン基板 ２，２２，１０２…ＬＯＣＯＳ酸化膜 ３，２３，１０３…ポリシリコンヒューズ ４，１０４…第１の層間絶縁膜 ４ａ，４ｂ，２４ａ，２４ｂ，１０４ａ，１０４ｂ…接
続孔 ５ａ，２５ａ，１０５ａ…１層目の第１Ａｌ合金配線 ５ｂ，２５ｂ，１０５ｂ…１層目の第２Ａｌ合金配線 ６，１０６…第２の層間絶縁膜 ６ａ，２６ａ，１０６ａ…第１接続孔 ６ｂ，２６ｂ，１０６ｂ…第２接続孔 ７ａ，２７ａ，１０７ａ…２層目の第１Ａｌ合金配線 ７ｂ，２７ｂ，１０７ｂ…２層目の第２Ａｌ合金配線 ８，１０８…第３の層間絶縁膜 ９，１０９…パッシベーション膜 ９ａ，２９ａ，１０９ａ…開口窓 １１…スクライブラインのＴＥＧ部 １２…チップ形成領域1, 101: silicon substrate 2, 22, 102: LOCOS oxide film 3, 23, 103: polysilicon fuse 4, 104: first interlayer insulating film 4a, 4b, 24a, 24b, 104a, 104b: connection hole 5a, 25a, 105a: first Al alloy wiring of first layer 5b, 25b, 105b: second Al alloy wiring of first layer 6, 106: second interlayer insulating film 6a, 26a, 106a: first connection hole 6b, 26b, 106b: second connection holes 7a, 27a, 107a: second-layer first Al alloy wiring 7b, 27b, 107b: second-layer second Al alloy wiring 8, 108: third interlayer insulating film 9, 109: passivation film 9a, 29a, 109a Opening window 11 TEG portion of scribe line 12 Chip forming area
Claims (5)
程と、 このヒューズ及びスクライブラインの上に第１の層間絶
縁膜を形成する工程と、 チップ形成領域における第１の層間絶縁膜の上に１層目
の配線を形成する工程と、 １層目の配線を含むチップ形成領域の全面上及び第１の
層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、 チップ形成領域における第２の層間絶縁膜の上に２層目
の配線を形成する工程と、 ２層目の配線を含むチップ形成領域の全面上及び第２の
層間絶縁膜の上に第３の層間絶縁膜を形成する工程と、 第１〜第３の層間絶縁膜をエッチングしてチップ形成領
域のヒューズの上方に第１開口窓を形成すると共にスク
ライブラインに第１開口窓の開口幅より広い開口幅を有
する第２開口窓を形成することにより、チップ形成領域
のヒューズ上に所定の膜厚の残膜を残すと共に、スクラ
イブラインに所定の膜厚の残膜を形成する工程と、 第２開口窓から膜厚測定器によりスクライブラインの残
膜の膜厚を測定する工程と、 あらかじめ求めておいたスクライブラインの残膜の膜厚
とチップ形成領域の残膜の膜厚との相関関係により、上
記工程で測定した膜厚からチップ形成領域のヒューズ上
の残膜の膜厚を管理する工程と、 を具備することを特徴とする半導体装置の製造方法。A step of forming a fuse in the chip forming region; a step of forming a first interlayer insulating film on the fuse and the scribe line; Forming a second-layer insulating film on the entire surface of the chip forming region including the first-layer wiring and on the first interlayer insulating film; Forming a second layer wiring on the second interlayer insulating film; forming a third interlayer insulating film on the entire surface of the chip forming region including the second layer wiring and on the second interlayer insulating film Forming a first opening above the fuse in the chip forming region by etching the first to third interlayer insulating films, and forming a scribe line having an opening width wider than the opening width of the first opening window. By forming two opening windows, Leaving a remaining film of a predetermined thickness on the fuse in the chip formation region and forming a remaining film of a predetermined thickness on the scribe line; Measuring the film thickness of the chip forming region from the film thickness measured in the above process by the correlation between the film thickness of the remaining film of the scribe line and the film thickness of the remaining film of the chip forming region, which is obtained in advance. Controlling the thickness of the remaining film on the fuse.
程と、 このヒューズ及びスクライブラインの上に第１の層間絶
縁膜を形成する工程と、 チップ形成領域及びスクライブラインそれぞれにおける
第１の層間絶縁膜の上に１層目の配線を形成する工程
と、 １層目の配線を含むチップ形成領域及びスクライブライ
ンそれぞれの全面上に第２の層間絶縁膜を形成する工程
と、 チップ形成領域及びスクライブラインそれぞれにおける
第２の層間絶縁膜の上に２層目の配線を形成する工程
と、 ２層目の配線を含むチップ形成領域及びスクライブライ
ンそれぞれの全面上に第３の層間絶縁膜を形成する工程
と、 第１〜第３の層間絶縁膜をエッチングしてチップ形成領
域のヒューズの上方に第１開口窓を形成すると共にスク
ライブラインに第１開口窓の開口幅より広い開口幅を有
する第２開口窓を形成することにより、チップ形成領域
のヒューズ上に所定の膜厚の残膜を残すと共に、スクラ
イブラインに所定の膜厚の残膜を形成する工程と、 第２開口窓から膜厚測定器によりスクライブラインの残
膜の膜厚を測定する工程と、 あらかじめ求めておいたスクライブラインの残膜の膜厚
とチップ形成領域の残膜の膜厚との相関関係により、上
記工程で測定した膜厚からチップ形成領域のヒューズ上
の残膜の膜厚を管理する工程と、を具備することを特徴
とする半導体装置の製造方法。A step of forming a fuse in the chip forming region; a step of forming a first interlayer insulating film on the fuse and the scribe line; a first interlayer insulating film in each of the chip forming region and the scribe line Forming a first-layer wiring on the substrate; forming a second interlayer insulating film over the entire surface of each of the chip forming region and the scribe line including the first-layer wiring; and forming the chip forming region and the scribe line. A step of forming a second layer wiring on the second interlayer insulating film in each of the steps; and a step of forming a third interlayer insulating film over the entire surface of each of the chip forming region including the second layer wiring and the scribe line Forming a first opening window above the fuse in the chip forming region by etching the first to third interlayer insulating films, and forming the first opening window in the scribe line; By forming the second opening window having an opening width wider than the opening width of the above, a remaining film of a predetermined thickness is left on the fuse in the chip forming region, and a remaining film of a predetermined thickness is formed on the scribe line. A step of measuring the film thickness of the remaining film of the scribe line from the second opening window using a film thickness measuring device; and a film thickness of the remaining film of the scribe line and a film thickness of the remaining film in the chip formation region, which are obtained in advance. Controlling the film thickness of the remaining film on the fuse in the chip formation region from the film thickness measured in the above-mentioned process, based on the correlation with the above method.
導体基板の表面にヒューズの下に位置するＬＯＣＯＳ酸
化膜を形成する工程をさらに含むことを特徴とする請求
項１又は２に記載の半導体装置の製造方法。3. The semiconductor according to claim 1, further comprising a step of forming a LOCOS oxide film located below the fuse on the surface of the semiconductor substrate before the step of forming the fuse. Device manufacturing method.
れぞれにヒューズを形成する工程と、 ヒューズを含むチップ形成領域及びスクライブラインそ
れぞれの全面上に第１の層間絶縁膜を形成する工程と、 チップ形成領域及びスクライブラインそれぞれにおける
第１の層間絶縁膜の上に１層目の配線を形成する工程
と、 １層目の配線を含むチップ形成領域及びスクライブライ
ンそれぞれの全面上に第２の層間絶縁膜を形成する工程
と、 チップ形成領域及びスクライブラインそれぞれにおける
第２の層間絶縁膜の上に２層目の配線を形成する工程
と、 ２層目の配線を含むチップ形成領域及びスクライブライ
ンそれぞれの全面上に第３の層間絶縁膜を形成する工程
と、 第１〜第３の層間絶縁膜をエッチングしてチップ形成領
域のヒューズの上方に第１開口窓を形成すると共にスク
ライブラインに第１開口窓の開口幅より広い開口幅を有
する第２開口窓を形成することにより、チップ形成領域
のヒューズ上に所定の膜厚の残膜を残すと共に、スクラ
イブラインに所定の膜厚の残膜を形成する工程と、 第２開口窓から膜厚測定器によりスクライブラインの残
膜の膜厚を測定する工程と、 あらかじめ求めておいたスクライブラインの残膜の膜厚
とチップ形成領域の残膜の膜厚との相関関係により、上
記工程で測定した膜厚からチップ形成領域のヒューズ上
の残膜の膜厚を管理する工程と、を具備することを特徴
とする半導体装置の製造方法。4. A step of forming a fuse in each of the chip forming region and the scribe line, a step of forming a first interlayer insulating film over the entire surface of each of the chip forming region and the scribe line including the fuse; Forming a first layer wiring on the first interlayer insulating film in each of the scribe lines; and forming a second interlayer insulating film on the entire chip forming region including the first layer wiring and the entire scribe line. Forming the second layer wiring on the second interlayer insulating film in each of the chip forming region and the scribe line; and forming the second layer wiring on the entire surface of each of the chip forming region and the scribe line including the second layer wiring. Forming a third interlayer insulating film, etching the first to third interlayer insulating films and above the fuse in the chip formation region; Forming a first opening window on the fuse and forming a second opening window having an opening width wider than the opening width of the first opening window on the scribe line, thereby forming a remaining film of a predetermined thickness on the fuse in the chip forming region. A step of forming a remaining film of a predetermined thickness on the scribe line while leaving the scribe line; a step of measuring the thickness of the remaining film of the scribe line from the second opening window with a film thickness measuring device; Controlling the thickness of the remaining film on the fuse in the chip forming region from the film thickness measured in the above-described step by a correlation between the thickness of the remaining film of the chip and the thickness of the remaining film in the chip forming region. A method of manufacturing a semiconductor device.
ップ形成領域及びスクライブラインそれぞれの半導体基
板の表面にヒューズの下に位置するＬＯＣＯＳ酸化膜を
形成する工程をさらに含むことを特徴とする請求項４に
記載の半導体装置の製造方法。5. The method according to claim 1, further comprising, before the step of forming the fuse, a step of forming a LOCOS oxide film located below the fuse on the surface of the semiconductor substrate in each of the chip forming region and the scribe line. Item 5. The method for manufacturing a semiconductor device according to Item 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001164225A JP2002359285A (en) | 2001-05-31 | 2001-05-31 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001164225A JP2002359285A (en) | 2001-05-31 | 2001-05-31 | Manufacturing method for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=19007075
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001164225A Withdrawn JP2002359285A (en) | 2001-05-31 | 2001-05-31 | Manufacturing method for semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2002359285A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019989A (en) * | 2003-06-24 | 2005-01-20 | Samsung Electronics Co Ltd | Integrated circuit element having corrosion resistant fuse region and manufacturing method therefor |
| KR100791340B1 (en) * | 2006-09-04 | 2008-01-07 | 삼성전자주식회사 | Semiconductor device and method for fabricating the same |
-
2001
- 2001-05-31 JP JP2001164225A patent/JP2002359285A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005019989A (en) * | 2003-06-24 | 2005-01-20 | Samsung Electronics Co Ltd | Integrated circuit element having corrosion resistant fuse region and manufacturing method therefor |
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| US7763887B2 (en) | 2006-09-04 | 2010-07-27 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US8071469B2 (en) | 2006-09-04 | 2011-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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