JP2002050663A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor deviceInfo
- Publication number
- JP2002050663A JP2002050663A JP2001132320A JP2001132320A JP2002050663A JP 2002050663 A JP2002050663 A JP 2002050663A JP 2001132320 A JP2001132320 A JP 2001132320A JP 2001132320 A JP2001132320 A JP 2001132320A JP 2002050663 A JP2002050663 A JP 2002050663A
- Authority
- JP
- Japan
- Prior art keywords
- coating film
- etching
- film
- inspection pattern
- boundary position
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、配線等により段差が形成された面に塗布
膜を形成してエッチングする技術の改良に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a method of manufacturing a semiconductor device, and more particularly to an improvement in a technique of forming a coating film on a surface having a step formed by wiring or the like and etching it.
【０００２】[0002]
【従来の技術】塗布膜をエッチングする技術は、主に、
半導体集積回路の製造において多層配線を形成する場合
に、配線段差を軽減するための平坦化技術として用いら
れる。例えば、素子が形成された半導体基板に第１層配
線を形成し、その上に層間絶縁膜を堆積した後、この層
間絶縁膜に転写された凹凸をなくすために、ＳＯＧ（Sp
in On Glass）等のガラス膜を塗布し、ドライエッチン
グ法により全面エッチング（エッチバック）する。これ
により平坦化された基板に第２層配線を形成する（例え
ば、特公平５−８７１４６号公報）。2. Description of the Related Art The technique of etching a coating film mainly includes:
It is used as a flattening technique for reducing a wiring step when forming a multilayer wiring in the manufacture of a semiconductor integrated circuit. For example, after a first layer wiring is formed on a semiconductor substrate on which an element is formed, an interlayer insulating film is deposited thereon, and then, in order to eliminate irregularities transferred to the interlayer insulating film, SOG (Sp
A glass film such as “in on glass” is applied, and the entire surface is etched (etched back) by a dry etching method. Thereby, a second layer wiring is formed on the flattened substrate (for example, Japanese Patent Publication No. 5-87146).
【０００３】この様な塗布膜をエッチングする平坦化技
術においては、塗布膜のエッチング量を最適制御するこ
とが必要である。そのための方法として、 塗布膜のエッチング速度を予め測定しておき、エッチ
ング時間によってエッチング量の適否判定を行う方法、 塗布膜のエッチングをプラズマ中で行う場合に、その
発光スペクトルの強度変化により塗布膜の残膜厚を判定
する方法、 平坦部での塗布膜の残膜厚をエリプソメータ等による
光学膜厚測定を行う方法、等がある。In such a flattening technique for etching a coating film, it is necessary to optimally control the etching amount of the coating film. As a method for this, a method of measuring the etching rate of the coating film in advance and determining the appropriateness of the amount of etching based on the etching time. Of measuring the remaining film thickness of the coating film on the flat portion, and measuring the optical film thickness using an ellipsometer or the like.
【０００４】[0004]
【発明が解決しようとする課題】およびの方法は、
いずれも間接的な膜厚測定法を利用するから、高精度の
エッチング量制御が難しい。の方法は、エッチング量
が平坦部での塗布膜厚の範囲であれば有効であるが、平
坦部の塗布膜厚以上の削り込みを行う場合には残膜厚測
定ができないから、適用できない。SUMMARY OF THE INVENTION
Since both methods use an indirect film thickness measurement method, it is difficult to control the etching amount with high accuracy. This method is effective if the etching amount is in the range of the coating film thickness in the flat portion, but cannot be applied to the case where the thickness of the coating film is more than the coating film thickness in the flat portion because the remaining film thickness cannot be measured.
【０００５】エッチバック完了後に、電子顕微鏡等を用
いた断面検査によりエッチング量の適否を評価する方法
も考えられるが、これは完成後の検査となるため実際の
処理へのフィードバックが遅れる、破壊検査になるため
好ましくない、観測点を多くすることが難しくばらつき
の評価が容易ではない、といった難点がある。After the completion of the etch-back, a method of evaluating the appropriateness of the etching amount by a cross-sectional inspection using an electron microscope or the like can be considered. However, since this is an inspection after completion, feedback to actual processing is delayed, and a destructive inspection is performed. And it is difficult to increase the number of observation points, and it is not easy to evaluate the variation.
【０００６】この発明は、上記事情を考慮してなされた
もので、光学的な非破壊検査で簡単にエッチング量の適
否判定を可能とした技術を用いた半導体装置の製造方法
を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and provides a method of manufacturing a semiconductor device using a technique capable of easily determining the appropriateness of an etching amount by optical nondestructive inspection. The purpose is.
【０００７】[0007]
【課題を解決するための手段】この発明は、所望の素子
が形成された半導体基板上の段差のある面に塗布膜を形
成し、この塗布膜をエッチングする工程を有する半導体
装置の製造方法において、前記半導体基板の段差のある
面上に、前記塗布膜の形成に先だって、面内の複数箇所
でライン幅とスペース幅の比を異ならせたライン部とス
ペース部を有し且つ、所定厚みを有するライン部がスペ
ース部によって分離されている検査パターンを形成し、
前記塗布膜のエッチング工程で前記検査パターン内のス
ペース部での前記塗布膜と前記基板の境界位置を検出し
て、予め測定されている境界位置とエッチング量の相関
関係データに基づいてエッチング量の適否判定を行うこ
とを特徴としている。SUMMARY OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, comprising the steps of forming a coating film on a stepped surface on a semiconductor substrate on which a desired element is formed, and etching the coating film. On the stepped surface of the semiconductor substrate, prior to the formation of the coating film, a line portion and a space portion having different line width to space width ratios at a plurality of positions in the surface, and a predetermined thickness is provided. Forming an inspection pattern in which the line portions having are separated by a space portion,
In the coating film etching step, a boundary position between the coating film and the substrate in a space portion in the inspection pattern is detected, and an etching amount is determined based on correlation data between the boundary position and the etching amount measured in advance. It is characterized in that the propriety determination is performed.
【０００８】この発明はまた、所望の素子が形成された
半導体基板上の段差のある面に絶縁膜を堆積した後塗布
膜を形成し、この塗布膜をエッチングする工程を有する
半導体装置の製造方法において、前記半導体基板の段差
のある面上に、前記絶縁膜の堆積に先だって、面内の複
数箇所でライン幅とスペース幅の比を異ならせたライン
部とスペース部を有し且つ、所定厚みを有するライン部
がスペース部によって分離されている検査パターンを形
成し、前記塗布膜のエッチング工程で前記検査パターン
内のスペース部での前記塗布膜と前記絶縁膜の境界位置
を検出して、予め測定されている境界位置とエッチング
量の相関関係データに基づいてエッチング量の適否判定
を行うことを特徴としている。The present invention also provides a method of manufacturing a semiconductor device, comprising the steps of: depositing an insulating film on a stepped surface on a semiconductor substrate on which a desired element is formed, forming a coating film, and etching the coating film. A step of forming a line portion and a space portion having different line width to space width ratios at a plurality of positions in the surface on the stepped surface of the semiconductor substrate prior to the deposition of the insulating film, and having a predetermined thickness. Forming an inspection pattern in which the line portion having is separated by a space portion, and detecting a boundary position between the coating film and the insulating film in a space portion in the inspection pattern in the etching step of the coating film, It is characterized in that the appropriateness of the etching amount is determined based on the correlation data between the measured boundary position and the etching amount.
【０００９】この発明においては、塗布膜のエッチング
量の適否を判定するために、所定の厚みを有し且つ面内
の複数箇所でライン幅とスペース幅の比（以下単に、ラ
イン／スペース比という）を異ならせたライン部とスペ
ース部をもつ凸形の検査パターンを利用する。この様な
検査パターンを予め平坦面に形成して塗布膜を形成し、
この塗布膜をエッチバックすると、ライン／スペース比
の異なる箇所では塗布膜のエッチング量が異り、且つそ
のエッチング量に応じて塗布膜の下地との境界位置が変
化する。この塗布膜と下地との境界位置は、光学顕微鏡
等により容易に検出することができる。In the present invention, in order to determine the appropriateness of the etching amount of the coating film, the ratio of the line width to the space width (hereinafter simply referred to as the line / space ratio) at a plurality of locations in the plane having a predetermined thickness. (2) Utilizing a convex inspection pattern having a line portion and a space portion different from each other. Such an inspection pattern is formed on a flat surface in advance to form a coating film,
When this coating film is etched back, the etching amount of the coating film is different at portions having different line / space ratios, and the boundary position between the coating film and the base changes according to the etching amount. The boundary position between the coating film and the base can be easily detected by an optical microscope or the like.
【００１０】従って検査パターン内における塗布膜と下
地との境界位置とエッチング量の相関関係データを例え
ば複数回の繰り返し測定によって予め求めておけば、実
際の平坦化プロセスでは光学的に前述の境界位置検出を
行うことにより、前記相関データに基づいてエッチング
量の適否を判定することができる。この発明によると、
破壊観測を要せず、多点測定も容易であり、ばらつきの
ない正確なエッチング量制御が可能である。Accordingly, if the correlation data between the boundary position between the coating film and the base in the inspection pattern and the etching amount is obtained in advance by, for example, a plurality of repeated measurements, the boundary position is optically obtained in the actual flattening process. By performing the detection, the appropriateness of the etching amount can be determined based on the correlation data. According to the invention,
Multipoint measurement is easy without destructive observation, and accurate etching amount control without variation is possible.
【００１１】[0011]
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に用
いる検査パターンを示す。この検査パターンは、例えば
第１層配線により段差が形成された基板の面に、第１層
配線と同時に形成されるものであって、（ａ）が平面図
であり、（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ
（ａ）のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′位置
の断面図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an inspection pattern used in one embodiment of the present invention. This inspection pattern is formed simultaneously with the first-layer wiring on the surface of the substrate on which a step is formed by the first-layer wiring, for example, and (a) is a plan view, (b) and (c). ), (D), and (e) are cross-sectional views at positions AA ′, BB ′, CC ′, and DD ′ in FIG.
【００１２】図示のようにこの実施例の検査パターン
は、所定厚みの１対の凸部１１，１２からなる。凸部１
１，１２は所定基板１０の平坦面の幅ｌの範囲内に形成
され、この幅ｌの範囲でＡ−Ａ′位置では両側にＬ１な
る幅のライン部があり、その内側にＳ１なる幅のスペー
ス部がある。Ｂ−Ｂ′位置では、ライン部の幅がＬ２と
大きく、その分スペース部の幅がＳ２と小さくなってい
る。Ｃ−Ｃ′位置ではライン部の幅がＬ３，スペース部
の幅がＳ３であり、Ｄ−Ｄ′位置ではライン部の幅がＬ
４，スペース部の幅がＳ４である。即ちこの検査パター
ンは、ライン／スペース比が異なる複数箇所をもつ様に
形成されている。As shown in the figure, the inspection pattern of this embodiment comprises a pair of convex portions 11 and 12 having a predetermined thickness. Convex part 1
Reference numerals 1 and 12 are formed within the range of the width l of the flat surface of the predetermined substrate 10. Within the range of the width l, there is a line portion having a width of L1 on both sides at the AA 'position, and a line portion having a width of S1 inside thereof. There is a space part. At the position BB ', the width of the line portion is as large as L2, and the width of the space portion is as small as S2. At the position CC ', the width of the line portion is L3, and the width of the space portion is S3, and at the position DD', the width of the line portion is L.
4. The width of the space portion is S4. That is, this inspection pattern is formed so as to have a plurality of portions having different line / space ratios.
【００１３】この発明においては、この様な検査パター
ンを予め平坦面に形成して塗布膜を形成し、この塗布膜
をエッチバックしたとき、ライン／スペース比の異なる
箇所で塗布膜のエッチング量が異り、且つそのエッチン
グ量に応じて塗布膜の下地との境界位置が変化すること
を利用する。そのようなエッチング量と境界位置の相関
関係を求める為に、次のような予備測定を行う。In the present invention, such an inspection pattern is formed on a flat surface in advance to form a coating film, and when this coating film is etched back, the etching amount of the coating film at a portion having a different line / space ratio is reduced. This is based on the fact that the boundary position between the coating film and the base of the coating film changes depending on the etching amount. In order to obtain such a correlation between the etching amount and the boundary position, the following preliminary measurement is performed.
【００１４】図２は、図１に示す検査パターンを持つ基
板にＳＯＧ等の塗布膜１３を形成した状態、及びこれを
エッチバックした時の所定時間後の残膜１４の状態を、
Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′各位置の断面
図で示している。図示のように検査パターンの内側のス
ペース部でのエッチングの様子は、スペース部の幅によ
って異なる。残膜１４の様子を平面図で見ると図３のよ
うになり、スペース部の中心での残り膜１４と下地との
境界位置ｅは、エッチングの進行と共に移動する。図４
はそのエッチングの進行に伴い境界位置がｅ１，ｅ２，
ｅ３…と変化する様子を示している。この境界位置ｅ
が、検査パターン上のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，
Ｄ−Ｄ′のどの位置にあるかは、光学顕微鏡等により観
測することができる。FIG. 2 shows a state in which a coating film 13 such as SOG is formed on the substrate having the test pattern shown in FIG. 1 and a state of the remaining film 14 after a predetermined time when this is etched back.
AA ′, BB ′, CC ′, and DD ′ are shown in cross-sectional views at respective positions. As shown, the state of etching in the space inside the inspection pattern differs depending on the width of the space. FIG. 3 shows a plan view of the state of the remaining film 14, and the boundary position e between the remaining film 14 and the base at the center of the space moves as the etching progresses. FIG.
Indicates that the boundary positions are e1, e2, and
e3... change. This boundary position e
Are AA ', BB', C-C ',
The position of DD ′ can be observed by an optical microscope or the like.
【００１５】以上の測定から、エッチバック量（即ち塗
布膜の削り込み量）と境界位置ｅの関係、具体的にはエ
ッチバック量とそのときの残膜１４が存在するスペース
部の最大幅（臨界間隔）との関係が求められる。そして
以上の工程を繰り返し行うことにより、図５に示すよう
な、エッチバック量と臨界間隔の相関関係データが得ら
れる。このデータを予め作成しておけば、実際の半導体
素子の平坦化プロセスにおいて、同じような検査パター
ンを形成して、臨界間隔を検出することにより、図５か
ら、臨界間隔がＡの範囲にあればエッチバック量はＢの
範囲にあるという判定ができる。From the above measurements, the relationship between the etch-back amount (ie, the amount of cut of the coating film) and the boundary position e, specifically, the etch-back amount and the maximum width of the space where the remaining film 14 exists at that time ( (Critical interval) is required. By repeating the above steps, correlation data between the etch back amount and the critical interval as shown in FIG. 5 is obtained. If this data is created in advance, a similar inspection pattern is formed in the actual semiconductor device planarization process, and the critical interval is detected. For example, it can be determined that the etchback amount is in the range of B.
【００１６】この発明を配線段差を軽減する平坦化技術
として適用した具体的な実施例を説明すれば、図６に示
すように、所望の素子が形成されたシリコン基板２１の
絶縁膜２２で覆われた面に第１層Ａｌ配線２３を形成す
る。このＡｌ配線工程で同時に、図１で説明した検査パ
ターン２４を基板の平坦面に形成する。そして第１層Ａ
ｌ配線２３による段差をなくすための平坦化膜として例
えばＳＯＧ膜２５を塗布する。このＳＯＧ膜２５をエッ
チバックして平坦化する際に、光学的な観測と図５のデ
ータを用いることにより、エッチバック量が適正である
か否かを判断することができる。この様なエッチバック
量制御を行って平坦化した後、必要なら更に層間絶縁膜
を堆積して、第２層Ａｌ配線を形成する。A specific embodiment in which the present invention is applied as a flattening technique for reducing a wiring step will be described. As shown in FIG. 6, an insulating film 22 of a silicon substrate 21 on which a desired element is formed is covered. A first layer Al wiring 23 is formed on the cut surface. At the same time in this Al wiring step, the inspection pattern 24 described in FIG. 1 is formed on the flat surface of the substrate. And the first layer A
For example, an SOG film 25 is applied as a flattening film for eliminating a step due to the l wiring 23. When the SOG film 25 is etched back to be flattened, it is possible to determine whether or not the etch back amount is appropriate by using optical observation and the data of FIG. After flattening by controlling the amount of the etch-back as described above, an interlayer insulating film is further deposited, if necessary, to form a second-layer Al wiring.
【００１７】以上のようにこの実施例によれば、検査パ
ターン内における塗布膜と下地との境界位置とエッチン
グ量の相関関係データを複数回の繰り返し測定によって
予め求めておき、実際の平坦化プロセスでは光学的に前
述の境界位置検出を行うことにより、上の相関関係デー
タに基づいてエッチング量の適否を判定することができ
る。この実施例によると、破壊観測を要せず多点測定も
容易であり、ばらつきのない正確なエッチング量制御に
よる平坦化が可能となる。As described above, according to this embodiment, the correlation data between the boundary position between the coating film and the base in the inspection pattern and the etching amount is obtained in advance by a plurality of repeated measurements, and the actual flattening process is performed. By optically detecting the boundary position, the appropriateness of the etching amount can be determined based on the above correlation data. According to this embodiment, multipoint measurement is easy without destruction observation, and flattening can be performed by accurate and accurate etching amount control.
【００１８】図７は、図６に対して、第１層配線２３を
形成した後、ＳｉＯ2膜等の絶縁膜２６を堆積してか
ら、平坦化用のＳＯＧ膜２５を形成した場合を示してい
る。絶縁膜２６がステップカバレージのよいＣＶＤ膜等
である場合には、検査パターン２４は絶縁膜２６に転写
される。従って検査パターン２４直接ではなく、絶縁膜
２６に転写された検査パターンにより、同様にエッチバ
ック量の検出判定を行うことができる。但しこの場合、
図５に示す相関関係データをとる際にも、図７と同様の
膜構造を用いる。FIG. 7 shows a case where the first layer wiring 23 is formed, an insulating film 26 such as an SiO 2 film is deposited, and then the SOG film 25 for flattening is formed. ing. When the insulating film 26 is a CVD film having a good step coverage, the inspection pattern 24 is transferred to the insulating film 26. Accordingly, the detection and determination of the etch-back amount can be similarly performed based on the test pattern transferred to the insulating film 26 instead of the test pattern 24 directly. However, in this case,
When the correlation data shown in FIG. 5 is obtained, the same film structure as that in FIG. 7 is used.
【００１９】この発明に用いる検査パターンは、上記実
施例に限られず、図８〜図１３に示すような種々の平面
パターンで表される検査パターンを用いることができ
る。図８は、一定幅の複数のライン部（凸部）８１，８
２，８３，８４を異なる複数のスペース幅をもって配列
したものであり、ライン／スペース比は図の矢印ａ方向
に次第に小さくなる。先の実施例のように塗布膜を形成
してエッチバックしたとき、各スペース部に応じて、塗
布膜の残膜と下地の境界位置がｅ１，ｅ２，ｅ３のよう
に異なる。従ってこれから、塗布膜の残膜と下地の境界
位置とエッチバック量の相関関係データが得られる。The inspection pattern used in the present invention is not limited to the above-described embodiment, and inspection patterns represented by various plane patterns shown in FIGS. 8 to 13 can be used. FIG. 8 shows a plurality of line portions (convex portions) 81, 8 having a fixed width.
2, 83, 84 are arranged with a plurality of different space widths, and the line / space ratio gradually decreases in the direction of arrow a in the figure. When a coating film is formed and etched back as in the previous embodiment, the boundary position between the remaining film of the coating film and the base is different, e1, e2, e3, depending on each space portion. Therefore, from this, correlation data of the boundary position between the remaining film of the coating film and the base and the amount of etch back can be obtained.
【００２０】図９の検査パターンは、一対の凸部９１，
９２からなり、内側のスペース部がＶ字形となるように
連続的に幅を変化させており、ライン／スペース比が図
の矢印ｂ方向に次第に大きくなる点は図１の実施例と同
様である。図１０の検査パターンはやはり一対の凸部１
０１，１０２からなるが、スペース部の幅は一定で、位
置に応じてライン部の幅を異ならせたものである。これ
も、図９と同様に矢印ｂ方向にライン／スペース比が大
きくなる。塗布膜の性質として、スペース一定であって
も、これを挟むライン部の幅が広い程厚く形成される。
即ち、ライン／スペース比の異なる位置で塗布膜の膜厚
が異なる。従って塗布膜をエッチバックしたときの境界
位置ｅにより、エッチバック量を検出することができ
る。The test pattern shown in FIG. 9 includes a pair of convex portions 91,
As in the embodiment of FIG. 1, the width is continuously changed so that the inner space portion becomes V-shaped, and the line / space ratio gradually increases in the direction of arrow b in the figure. . The inspection pattern shown in FIG.
The width of the space portion is constant, and the width of the line portion varies depending on the position. Also in this case, the line / space ratio increases in the direction of arrow b as in FIG. As a property of the coating film, even if the space is constant, the coating film is formed thicker as the width of the line portion sandwiching the space is wider.
That is, the thickness of the coating film differs at positions where the line / space ratio differs. Therefore, the etch-back amount can be detected based on the boundary position e when the coating film is etched back.
【００２１】図１１の検査パターンは、一対の凸部１１
１，１１２からなるが、ライン部の幅およびスペース部
の幅をより複雑に変化させたものである。以上に例示し
た検査パターンの二つの凸部は、分離されていることは
必ずしも必要ではない。例えば図１２の検査パターン
は、図１の実施例の検査パターンを一体化して一つの凸
部としたものである。また図１３は、図９の実施例の検
査パターンを一体化して一つの凸部としたものである。
これらも、ライン／スペース比が異なる複数箇所を有す
るから、塗布膜の境界位置ｅとエッチバック量の相関関
係データをとることができる。The test pattern shown in FIG.
1 and 112, in which the width of the line portion and the width of the space portion are more complicatedly changed. It is not always necessary that the two convex portions of the test pattern exemplified above are separated. For example, the inspection pattern of FIG. 12 is obtained by integrating the inspection pattern of the embodiment of FIG. FIG. 13 shows an example in which the inspection patterns of the embodiment of FIG. 9 are integrated into one projection.
Since these also have a plurality of portions having different line / space ratios, correlation data between the boundary position e of the coating film and the etch back amount can be obtained.
【００２２】[0022]
【発明の効果】以上述べたようにこの発明によれば、塗
布膜のエッチング量の適否を判定するために、所定の厚
みを有し且つ面内の複数箇所でライン幅とスペース幅の
比を異ならせたライン部とスペース部をもつ凸形の検査
パターンを利用する。この様な検査パターンを予め平坦
面に形成して塗布膜を形成し、この塗布膜をエッチバッ
クすると、ライン／スペース比の異なる箇所では塗布膜
のエッチング量が異り、且つそのエッチング量に応じて
塗布膜の下地との境界位置が変化するから、予め検査パ
ターン内における塗布膜と下地との境界位置とエッチン
グ量の相関関係データを複数回の繰り返し測定によって
求めておき、実際のプロセスでは光学的に前述の境界位
置検出を行うことにより、相関データに基づいてエッチ
ング量の適否を判断することができ、ばらつきのない正
確なエッチング量制御が可能になる。As described above, according to the present invention, in order to determine the appropriateness of the etching amount of the coating film, the ratio between the line width and the space width having a predetermined thickness and at a plurality of positions in the plane is determined. A convex inspection pattern having different line portions and space portions is used. When such a test pattern is formed on a flat surface in advance and a coating film is formed, and this coating film is etched back, the etching amount of the coating film is different at portions having different line / space ratios, and the etching amount varies depending on the etching amount. Since the boundary position between the coating film and the base changes, the correlation data between the boundary position between the coating film and the base in the inspection pattern and the etching amount are determined in advance by a plurality of repeated measurements. By performing the above-described boundary position detection, the appropriateness of the etching amount can be determined based on the correlation data, and the accurate etching amount control without variation can be performed.
【図１】 この発明の一実施例における検査パターンを
示す。FIG. 1 shows an inspection pattern according to an embodiment of the present invention.
【図２】 同検査パターンと塗布膜の残膜膜厚の関係を
示す断面図である。FIG. 2 is a cross-sectional view showing a relationship between the inspection pattern and a remaining film thickness of a coating film.
【図３】 同検査パターンと残膜の関係を示す平面図で
ある。FIG. 3 is a plan view showing a relationship between the inspection pattern and a residual film.
【図４】 塗布膜のエッチングによる残膜の下地との境
界位置の変化を示す平面図である。FIG. 4 is a plan view showing a change in a boundary position between a residual film and a base due to etching of a coating film.
【図５】 エッチバック量と塗布膜が残る臨界間隔との
相関関係を示すデータである。FIG. 5 is data showing a correlation between an etch back amount and a critical interval where a coating film remains.
【図６】 同実施例の平坦化工程を示す。FIG. 6 shows a planarization step of the embodiment.
【図７】 他の実施例の平坦化工程を示す。FIG. 7 shows a planarization step of another embodiment.
【図８】 他の実施例の検査パターンを示す。FIG. 8 shows an inspection pattern of another embodiment.
【図９】 他の実施例の検査パターンを示す。FIG. 9 shows an inspection pattern of another embodiment.
【図１０】 他の実施例の検査パターンを示す。FIG. 10 shows an inspection pattern of another embodiment.
【図１１】 他の実施例の検査パターンを示す。FIG. 11 shows an inspection pattern of another embodiment.
【図１２】 他の実施例の検査パターンを示す。FIG. 12 shows an inspection pattern of another embodiment.
【図１３】 他の実施例の検査パターンを示す。FIG. 13 shows an inspection pattern of another embodiment.
１０…基板、１１，１２…凸部、１３…塗布膜、１４…
残膜、２１…シリコン基板、２２…絶縁膜、２３…第１
層Ａｌ配線、２４…検査パターン、２６…絶縁膜、ｅ…
境界位置。10 ... substrate, 11, 12 ... convex part, 13 ... coating film, 14 ...
Remaining film, 21: silicon substrate, 22: insulating film, 23: first
Layer Al wiring, 24 ... inspection pattern, 26 ... insulating film, e ...
Boundary position.
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/302 Ｅ Ｆターム(参考） 4D075 BB66Z BB92Z CA23 CA48 DA06 DB14 DC22 4M106 AA01 AA07 AA12 CA24 CA48 CA50 DJ20 5F004 CB13 CB15 EA27 5F033 HH08 QQ09 QQ31 RR04 RR09 TT02 VV12 XX01 XX37 Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat II (Reference) H01L 21/3205 H01L 21/302 EF term (Reference) 4D075 BB66Z BB92Z CA23 CA48 DA06 DB14 DC22 4M106 AA01 AA07 AA12 CA24 CA48 CA50 DJ20 5F004 CB13 CB15 EA27 5F033 HH08 QQ09 QQ31 RR04 RR09 TT02 VV12 XX01 XX37
Claims (2)
段差のある面に塗布膜を形成し、この塗布膜をエッチン
グする工程を有する半導体装置の製造方法において、 前記半導体基板の段差のある面上に、前記塗布膜の形成
に先だって、面内の複数箇所でライン幅とスペース幅の
比を異ならせたライン部とスペース部を有し且つ、所定
厚みを有するライン部がスペース部によって分離されて
いる検査パターンを形成し、 前記塗布膜のエッチング工程で前記検査パターン内のス
ペース部での前記塗布膜と前記基板の境界位置を検出し
て、予め測定されている境界位置とエッチング量の相関
関係データに基づいてエッチング量の適否判定を行うこ
とを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: forming a coating film on a stepped surface of a semiconductor substrate on which a desired element is formed, and etching the coating film; Prior to the formation of the coating film, the surface has a line portion and a space portion having different line width and space width ratios at a plurality of positions in the surface, and a line portion having a predetermined thickness is separated by the space portion. Forming an inspection pattern that has been formed, and detecting a boundary position between the coating film and the substrate in a space portion in the inspection pattern in the etching step of the coating film, and determining a boundary position and an etching amount measured in advance. A method of manufacturing a semiconductor device, comprising determining whether an etching amount is appropriate based on correlation data.
段差のある面に絶縁膜を堆積した後塗布膜を形成し、こ
の塗布膜をエッチングする工程を有する半導体装置の製
造方法において、 前記半導体基板の段差のある面上に、前記絶縁膜の堆積
に先だって、面内の複数箇所でライン幅とスペース幅の
比を異ならせたライン部とスペース部を有し且つ、所定
厚みを有するライン部がスペース部によって分離されて
いる検査パターンを形成し、 前記塗布膜のエッチング工程で前記検査パターン内のス
ペース部での前記塗布膜と前記絶縁膜の境界位置を検出
して、予め測定されている境界位置とエッチング量の相
関関係データに基づいてエッチング量の適否判定を行う
ことを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device, comprising the steps of: depositing an insulating film on a stepped surface on a semiconductor substrate on which a desired element is formed, forming a coating film, and etching the coating film. On a stepped surface of a semiconductor substrate, prior to the deposition of the insulating film, a line having a line portion and a space portion having different line width and space width ratios at a plurality of positions in the surface, and having a predetermined thickness. Forming an inspection pattern in which portions are separated by a space portion, and detecting a boundary position between the coating film and the insulating film in a space portion in the inspection pattern in the etching process of the coating film, which is measured in advance. And determining whether the etching amount is appropriate based on the correlation data between the boundary position and the etching amount.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001132320A JP3890919B2 (en) | 2001-04-27 | 2001-04-27 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001132320A JP3890919B2 (en) | 2001-04-27 | 2001-04-27 | Manufacturing method of semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03434395A Division JP3214279B2 (en) | 1995-01-31 | 1995-01-31 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002050663A true JP2002050663A (en) | 2002-02-15 |
| JP3890919B2 JP3890919B2 (en) | 2007-03-07 |
Family
ID=18980352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001132320A Expired - Fee Related JP3890919B2 (en) | 2001-04-27 | 2001-04-27 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3890919B2 (en) |
-
2001
- 2001-04-27 JP JP2001132320A patent/JP3890919B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3890919B2 (en) | 2007-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7282422B2 (en) | Overlay key, method of manufacturing the same and method of measuring an overlay degree using the same | |
| US6383824B1 (en) | Method of using scatterometry measurements to control deposition processes | |
| JP3214279B2 (en) | Method for manufacturing semiconductor device | |
| US6756241B2 (en) | Method of manufacturing semiconductor device and system for manufacturing the same | |
| US6204073B1 (en) | Shallow trench isolation with conductive hard mask for in-line moat/trench width electrical measurements | |
| JP2002050663A (en) | Method of manufacturing semiconductor device | |
| US6210980B1 (en) | Inspection pattern and method for semiconductor device | |
| US6218847B1 (en) | Test pattern for use in measuring thickness of insulating layer and method for using the same | |
| US20040026788A1 (en) | Method for manufacturing a semiconductor wafer | |
| KR100290483B1 (en) | Test Pattern Formation Method and Pore Detection Method of Insulating Film Using the Same | |
| JP2995749B2 (en) | Semiconductor device | |
| KR100218158B1 (en) | Method for making semiconductor apparatus | |
| US20020164830A1 (en) | Method for inline monitoring of a device's pattern profile | |
| JP2003059990A (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH0774222A (en) | Pattern to measure film thickness and measuring method of film thickness | |
| JPH05175304A (en) | Evaluating method for semiconductor element | |
| JPS61270819A (en) | Manufacture of semiconductor device | |
| JPS62120029A (en) | Flattening method for etchback | |
| JP2002359285A (en) | Manufacturing method for semiconductor device | |
| CN117038645A (en) | Semiconductor structure and preparation method thereof | |
| KR100293828B1 (en) | Pattern damage detection method of semiconductor device | |
| JPH0799181A (en) | Pattern for inspecting etching of semiconductor element and inspecting method for the etching | |
| JP2003258050A (en) | Method for measuring flatness of semiconductor wafer | |
| JPH07106391A (en) | Semiconductor device and test method therefor | |
| JP2003046153A (en) | Josephson junction and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041008 |
|
| A072 | Dismissal of procedure |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20041214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061127 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131215 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |