JPH05175304A - Evaluating method for semiconductor element - Google Patents
Evaluating method for semiconductor elementInfo
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- JPH05175304A JPH05175304A JP34458091A JP34458091A JPH05175304A JP H05175304 A JPH05175304 A JP H05175304A JP 34458091 A JP34458091 A JP 34458091A JP 34458091 A JP34458091 A JP 34458091A JP H05175304 A JPH05175304 A JP H05175304A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】 本発明は半導体装置の評価方法
に関する。更に詳くは、多層配線構造の半導体素子の中
に使用する配線層間絶縁膜の平坦性を評価する方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device evaluation method. More specifically, it relates to a method for evaluating the flatness of a wiring interlayer insulating film used in a semiconductor device having a multilayer wiring structure.
【０００２】[0002]
【従来の技術】 半導体素子の集積化、微細化が進むに
つれて、層間絶縁膜の平坦化を含めた配線形成技術が重
要になってきている。層間絶縁膜が平坦化されることに
より、配線の信頼性が確保されるのみならず、たとえ
ば、Ａｌ−Ｓｉ等の高反射材料の配線層の上にレジスト
を塗布し、フォトリソグラフィ技術により、配線パター
ンのレジストマスクをパターニングする際、高反射下地
膜からのハレーションによって引き起こされるレジスト
パターンの細りやくびれを防ぐことができる。2. Description of the Related Art With the progress of integration and miniaturization of semiconductor elements, wiring formation technology including planarization of an interlayer insulating film has become important. By flattening the interlayer insulating film, not only the reliability of the wiring is ensured, but also a resist is applied on the wiring layer of a highly reflective material such as Al-Si and the wiring is formed by photolithography. When patterning the resist mask of the pattern, it is possible to prevent thinning and constriction of the resist pattern caused by halation from the highly reflective underlayer film.
【０００３】従来、配線層間絶縁膜の平坦性の良否を判
定するいわゆる評価は、図５に示すように、基板５１上
に形成された酸化膜５２上にポリシリコンからなる段差
パターン５３が形成された下地凹凸パターンに、層間絶
縁膜５４が形成され、その層間絶縁膜５４上に、図４に
示すような配線抵抗測定用パターン５５が形成された状
態で、その導通をテストすることにより、断線等のチェ
ックを行ってきた。Conventionally, in the so-called evaluation for judging the flatness of the wiring interlayer insulating film, as shown in FIG. 5, a step pattern 53 made of polysilicon is formed on the oxide film 52 formed on the substrate 51. An interlayer insulating film 54 is formed on the underlying concavo-convex pattern, and a wiring resistance measuring pattern 55 as shown in FIG. 4 is formed on the interlayer insulating film 54. Etc. have been checked.
【０００４】[0004]
【発明が解決しようとする課題】 ところが、従来の方
法では、断線の有無については明らかになるものの、配
線が細りやくびれをチェックできないという問題があっ
た。However, in the conventional method, although the presence or absence of the disconnection is clarified, there is a problem that the wiring cannot be checked for thinness or constriction.
【０００５】この対応として、配線抵抗から平坦性の度
合を算出する方法を用いる場合、その算出のために配線
の実際の断面積が必要となる。このため、下地の平坦性
の良否のみに依存する正常配線抵抗値からのずれ（抵抗
増加）を計算するには、実際にサンプル断面を切り出し
て、配線の線幅および厚みを測定なければならず、サン
プルの破壊は回避出来ない問題がさらに生じる。したが
って、この方法によるならば、むしろ、サンプルを切り
出してそのまま層間絶縁膜の平坦性をＳＥＭ観察する方
が直接評価を行うことができる点で有利であるし、さら
に、上述した方法により、たとえ、下地の平坦性の良否
のみに依存する正常配線抵抗値からのずれを計算できた
としても、そのずれ量と平坦性との相関関係が明らかに
なっていないという問題もある。To cope with this, when the method of calculating the degree of flatness from the wiring resistance is used, the actual cross-sectional area of the wiring is required for the calculation. Therefore, in order to calculate the deviation (resistance increase) from the normal wiring resistance value that depends only on the flatness of the underlying layer, it is necessary to actually cut a sample cross section and measure the line width and thickness of the wiring. However, the destruction of the sample causes further problems that cannot be avoided. Therefore, according to this method, rather, it is advantageous to cut out a sample and directly observe the flatness of the interlayer insulating film by SEM, in that the direct evaluation can be performed. Even if the deviation from the normal wiring resistance value that depends only on the flatness of the base can be calculated, there is a problem that the correlation between the deviation amount and the flatness is not clear.
【０００６】本発明はこれらの問題を解決すべくなされ
たもので、サンプルを破壊することなく、平坦性の評価
を精度良く行うことができる半導体素子の評価方法を提
供することを目的とする。The present invention has been made to solve these problems, and an object of the present invention is to provide a method for evaluating a semiconductor element, which can accurately evaluate flatness without destroying a sample.
【０００７】[0007]
【課題を解決するための手段】 上述の問題点を解決す
るために、本発明の半導体素子の評価方法は、基板上に
形成された酸化膜上の所定部分に凹凸を形成するための
段差パターンを形成した後、その段差パターン上および
段差パターンが形成されていない上記酸化膜上に層間絶
縁膜を形成し、その後、上記段差パターン上に形成され
ている層間絶縁膜上、および下方に段差パターンが形成
されていない上記層間絶縁膜上にそれぞれ、等しい長さ
を有する配線抵抗測定用パターンを形成するとともに、
それぞれの配線抵抗測定用パターンの配線抵抗値を測定
して、その両者の測定値の比を算出し、その算出値に基
づいて配線層間絶縁膜の平坦性を評価することによって
特徴付けられる。In order to solve the above-mentioned problems, a semiconductor element evaluation method according to the present invention is a step pattern for forming unevenness on a predetermined portion of an oxide film formed on a substrate. After forming the step pattern, an interlayer insulating film is formed on the step pattern and on the oxide film on which the step pattern is not formed, and then on the step pattern on the interlayer insulating film formed on the step pattern and below the step pattern. On each of the above-mentioned interlayer insulating film in which is not formed, while forming a wiring resistance measurement pattern having an equal length,
It is characterized by measuring the wiring resistance value of each wiring resistance measurement pattern, calculating the ratio of the two measured values, and evaluating the flatness of the wiring interlayer insulating film based on the calculated value.
【０００８】[0008]
【作用】 段差パターン上の層間絶縁膜上と、段差パタ
ーンが形成されていない層間絶縁膜上とにそれぞれ等し
い長さの配線抵抗測定用パターンを形成し、その各々の
配線抵抗の測定によって得られる測定値Ｒ1 ，Ｒ2 か
ら、配線抵抗比（Ｒ1 ／Ｒ2 ）を算出することができ
る。そして、図３に示す配線抵抗比と段差量との相関関
係により、算出値に基づいて配線層間絶縁膜の平坦性を
評価することができる。[Advantageous Effects] Wiring resistance measurement patterns of equal length are formed on the interlayer insulating film on the step pattern and on the interlayer insulating film on which the step pattern is not formed, and obtained by measuring the wiring resistance of each of them. The wiring resistance ratio (R 1 / R 2 ) can be calculated from the measured values R 1 and R 2 . Then, the flatness of the wiring interlayer insulating film can be evaluated based on the calculated value based on the correlation between the wiring resistance ratio and the step amount shown in FIG.
【０００９】[0009]
【実施例】 図１は本発明実施例に用いられる配線抵抗
測定用パターンを説明する図、図２は本発明実施例に用
いられる半導体素子の要部断面図である。図３は、測定
する半導体素子の要部模式断面図である。この半導体素
子は複合形成膜を有する構造となっている。EXAMPLE FIG. 1 is a diagram for explaining a wiring resistance measuring pattern used in an example of the present invention, and FIG. 2 is a sectional view of a main part of a semiconductor element used in an example of the present invention. FIG. 3 is a schematic sectional view of a main part of a semiconductor element to be measured. This semiconductor element has a structure having a composite forming film.
【００１０】まず、シリコン基板２１上に、ＢＰＳＧ酸
化膜２２をＣＶＤ法により堆積する。次に、凹凸段差を
模擬的に発生させるための、Ａｌ−Ｓｉよりなる配線層
をスパッタリング法により堆積する。その後、その配線
層のフォトリソグラフィ技術およびＲＩＥエッチングに
より、配線ダミーパターン２３を酸化膜２２上の所定部
分に、配線抵抗測定用パターンの配列方向に沿って形成
する。この配線ダミーパターン２３の線幅は１．０μ
ｍ、配線間スペース２．０μｍ、厚み０．９μｍとし、
この後に形成される平坦化層間絶縁膜２４（２４ａ，２
４ｂ，２４ｃ）にとって、平坦性が最も厳しくなる場合
を想定して行う。First, a BPSG oxide film 22 is deposited on a silicon substrate 21 by a CVD method. Next, a wiring layer made of Al—Si for imitating uneven steps is deposited by sputtering. After that, the wiring dummy pattern 23 is formed on a predetermined portion of the oxide film 22 along the arrangement direction of the wiring resistance measurement pattern by photolithography and RIE etching of the wiring layer. The line width of this wiring dummy pattern 23 is 1.0 μm.
m, space between wirings 2.0 μm, thickness 0.9 μm,
The planarization interlayer insulating film 24 (24a, 2) formed after this
4b, 24c), assuming that the flatness becomes the most severe.
【００１１】次に、平坦化層間絶縁膜２４は、まず、こ
の配線ダミーパターン２３を覆うように、酸化膜２２お
よびその配線ダミーパターン２３上にプラズマＳｉＯ膜
２４ａを０．５μｍ形成した後、そのプラズマＳｉＯ膜
２４ａ上にＳＯＧ膜２４ｂを塗布し、焼成した後、ＲＩ
Ｅ装置を用いた異方性エッチバックにより、厚さ０．６
μｍのＳＯＧ膜２４ｂを形成して平坦化する。その後、
その平坦化されたＳｉＯ膜２４ａおよびＳＯＧ膜２４ｂ
膜上に、プラズマＳｉＯ膜２４ｃを０．３μｍ形成す
る。Next, the planarizing interlayer insulating film 24 first forms a plasma SiO film 24a of 0.5 μm on the oxide film 22 and the wiring dummy pattern 23 so as to cover the wiring dummy pattern 23, and then, After coating the SOG film 24b on the plasma SiO film 24a and baking it, RI
A thickness of 0.6 was obtained by anisotropic etchback using an E device.
A SOG film 24b of μm is formed and flattened. afterwards,
The flattened SiO film 24a and SOG film 24b
A plasma SiO film 24c is formed on the film to a thickness of 0.3 μm.
【００１２】さらに、その後、プラズマＳｉＯ膜２４ｃ
上にＡｌ−ＳｉあるいはＴｉＷからなる配線層を、配線
ダミーパターン２３上のプラズマＳｉＯ膜２４ｃおよび
配線ダミーパターンを形成していないフラットなプラズ
マＳｉＯ膜２４ｃ上のそれぞれに、フォトリソグラフィ
技術およびＲＩＥエッチバックを用いて配線抵抗測定用
パターン２５の形成を行う。Further, thereafter, the plasma SiO film 24c
A wiring layer made of Al—Si or TiW is formed on the plasma SiO film 24c on the wiring dummy pattern 23 and on the flat plasma SiO film 24c on which the wiring dummy pattern is not formed, by photolithography and RIE etch back. The wiring resistance measurement pattern 25 is formed by using.
【００１３】なお、この配線抵抗測定用パターン２５
は、図１に示すように、ダミーパターン２上方に形成さ
れている配線抵抗測定用パターン１ａおよびダミーパタ
ーンを形成していないフラットな層間絶縁膜上の配線抵
抗測定用パターン１ｂは、ともにダミーパターン２に直
交する方向に配列されており、配線幅は０．８μｍ、配
線間距離は０．８μｍ、また、配線の長さは約２ｍｍで
ある。また、配線抵抗測定用パターン１ａの両端は測定
用パッド３ａ，３ｂに接続され、また、配線抵抗測定用
パターン１ｂの両端は測定用パッド３ｂ，３ｃに接続さ
れている。The wiring resistance measuring pattern 25
As shown in FIG. 1, the wiring resistance measuring pattern 1a formed above the dummy pattern 2 and the wiring resistance measuring pattern 1b on the flat interlayer insulating film on which the dummy pattern is not formed are both dummy patterns. The wirings are arranged in a direction orthogonal to 2, the wiring width is 0.8 μm, the distance between the wirings is 0.8 μm, and the wiring length is about 2 mm. Both ends of the wiring resistance measurement pattern 1a are connected to the measurement pads 3a and 3b, and both ends of the wiring resistance measurement pattern 1b are connected to the measurement pads 3b and 3c.
【００１４】次に、以上のように形成された配線抵抗測
定用パターンを用いて行う評価について以下に説明す
る。配線抵抗測定用パターン１ａの配線抵抗測定値Ｒ1
および，配線抵抗測定用パターン１ｂの配線抵抗測定値
Ｒ2 をそれぞれマニュアルプローバからそれぞれの測定
用パッド上に針をおろし、通常よく使われているテスタ
により測定する。そして、各々の測定値Ｒ1 ，Ｒ2 を用
いて配線抵抗比Ｒ1 ／Ｒ2 を算出する。以上のように算
出した配線抵抗比（Ｒ1 ／Ｒ2 ）と、実際に下地層間絶
縁膜の断面形状を観察して求めた段差量との相関関係
を、図３に示す。Next, the evaluation performed using the wiring resistance measuring pattern formed as described above will be described below. Wiring resistance measurement value R 1 of the wiring resistance measuring pattern 1a
Also, the wiring resistance measurement value R 2 of the wiring resistance measurement pattern 1b is measured by a commonly used tester by dropping a needle on each measurement pad from a manual prober. Then, the wiring resistance ratio R 1 / R 2 is calculated using the respective measured values R 1 and R 2 . FIG. 3 shows the correlation between the wiring resistance ratio (R 1 / R 2 ) calculated as described above and the step difference obtained by actually observing the cross-sectional shape of the underlying interlayer insulating film.
【００１５】この図３に示すように、配線抵抗比と下地
の平坦性とは比例関係を有することが明らかである。し
たがって、配線抵抗比を算出すれば、この関係をもと
に、評価したい配線層間絶縁膜の段差を求めることがで
き、平坦性の評価を行うことができる。As shown in FIG. 3, it is clear that the wiring resistance ratio and the flatness of the base have a proportional relationship. Therefore, if the wiring resistance ratio is calculated, the step of the wiring interlayer insulating film to be evaluated can be obtained based on this relationship, and the flatness can be evaluated.
【００１６】さらに、評価基準の一例を述べるならば、
たとえば、０．８μｍより細い微細配線パターンを形成
しようとすれば、その配線パターンの下地層間絶縁膜の
平坦性は、図４（ｂ）で示される下地条件下において、
段差Ｚは０．４μｍ以下、つまり配線抵抗比が１．４２
以下とすることが必要であることがわかる。Further, to give an example of the evaluation criteria,
For example, if a fine wiring pattern thinner than 0.8 μm is to be formed, the flatness of the underlying interlayer insulating film of the wiring pattern will be as follows under the underlying condition shown in FIG.
The step Z is 0.4 μm or less, that is, the wiring resistance ratio is 1.42.
It turns out that it is necessary to:
【００１７】[0017]
【発明の効果】 以上説明したように、本発明によれ
ば、配線抵抗測定用パターンをＬＳＩのテストチップの
中に配置して、その配線抵抗比を算出し、その算出値に
基づいて層間絶縁膜の平坦性の評価を行うようにしたの
で、サンプルを破壊することなく、層間絶縁膜の平坦性
の評価を精度良く行うことができる。また、ＬＳＩ製造
工程中に配線のくびれや細り等の配線の異常が発生した
場合、それが下地層間絶縁膜の平坦性不足から引き起こ
されたものか、あるいは、配線パターンのフォトリソグ
ラフィ、エッチング加工時のトラブルによるものかを判
定することもできる。As described above, according to the present invention, the wiring resistance measurement pattern is arranged in the LSI test chip, the wiring resistance ratio is calculated, and the interlayer insulation is performed based on the calculated value. Since the flatness of the film is evaluated, the flatness of the interlayer insulating film can be accurately evaluated without destroying the sample. In addition, if a wiring abnormality such as a narrowing or narrowing of the wiring occurs during the LSI manufacturing process, it may be caused by insufficient flatness of the underlying interlayer insulating film, or during photolithography or etching processing of the wiring pattern. It is also possible to determine whether it is due to the trouble of.
【図１】 本発明実施例に用いられる配線抵抗測定用パ
ターンを示す図。FIG. 1 is a diagram showing a wiring resistance measurement pattern used in an example of the present invention.
【図２】 本発明実施例に用いられる半導体素子の要部
断面図FIG. 2 is a sectional view of a main part of a semiconductor device used in an embodiment of the present invention.
【図３】 本発明実施例を説明する図FIG. 3 is a diagram illustrating an embodiment of the present invention.
【図４】 従来例を説明する図FIG. 4 is a diagram illustrating a conventional example.
【図５】 従来例を説明する図FIG. 5 is a diagram illustrating a conventional example.
１ａ，１ｂ・・・・配線抵抗測定用パターン ２，２３，５３・・・・ダミーパターン ２４，５４・・・・層間絶縁膜 ２１，５１・・・・基板 ２２，５２・・・・酸化膜 Ｚ・・・・段差 1a, 1b ...- Pattern for wiring resistance measurement 2, 23, 53 ...- Dummy pattern 24, 54 ...- Interlayer insulating film 21, 51 ... Substrate 22, 52 ... Oxide film Z ... Step
Claims (1)
に凹凸を形成するための段差パターンを形成した後、そ
の段差パターン上および段差パターンが形成されていな
い上記酸化膜上に層間絶縁膜を形成し、その後、上記段
差パターン上に形成されている層間絶縁膜上、および下
方に段差パターンが形成されていない上記層間絶縁膜上
にそれぞれ、等しい長さを有する配線抵抗測定用パター
ンを形成するとともに、それぞれの配線抵抗測定用パタ
ーンの配線抵抗値を測定して、その両者の測定値の比を
算出し、その算出値に基づいて配線層間絶縁膜の平坦性
を評価する半導体素子の評価方法。1. After forming a step pattern for forming irregularities on a predetermined portion of an oxide film formed on a substrate, interlayer insulation is formed on the step pattern and on the oxide film on which the step pattern is not formed. A film is formed, and thereafter, a wiring resistance measuring pattern having an equal length is formed on the interlayer insulating film formed on the step pattern and on the interlayer insulating film having no step pattern formed below, respectively. Along with the formation, the wiring resistance value of each wiring resistance measurement pattern is measured, the ratio of the two measured values is calculated, and the flatness of the wiring interlayer insulating film is evaluated based on the calculated value. Evaluation methods.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34458091A JPH05175304A (en) | 1991-12-26 | 1991-12-26 | Evaluating method for semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34458091A JPH05175304A (en) | 1991-12-26 | 1991-12-26 | Evaluating method for semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175304A true JPH05175304A (en) | 1993-07-13 |
Family
ID=18370372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34458091A Pending JPH05175304A (en) | 1991-12-26 | 1991-12-26 | Evaluating method for semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175304A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130787A (en) * | 2006-11-21 | 2008-06-05 | Nec Electronics Corp | Method, program, and device for evaluating wiring |
-
1991
- 1991-12-26 JP JP34458091A patent/JPH05175304A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130787A (en) * | 2006-11-21 | 2008-06-05 | Nec Electronics Corp | Method, program, and device for evaluating wiring |
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