JP2002358054A - 制御信号発生回路、シーケンサ及び平面表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 平面表示装置のドライバ回路に制御信号を供
給する制御信号発生回路において、基板上でのレイアウ
ト面積を小さくする。 【解決手段】 制御信号発生回路のカウンタ回路４１０
において、（ｎ＋１）ビットのジョンソンカウンタ４１
１から出力される信号Ｑ０〜Ｑｎを、サブデコーダ４１
２、Ｄラッチ４１３及びＲＳフリップフロップ４１４で
構成される重み付け信号生成回路４１５にも入力して重
み付け信号Ｑｗを生成し、信号Ｑ０〜Ｑｎ、Ｑｗを得る
ことにより、通常は２（ｎ＋１）個の状態しかとれない
（ｎ＋１）ビットのジョンソンカウンタ４１１を使用し
て、４（ｎ＋１）個の状態が得られるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば液晶表示
装置などの平面表示装置に関し、詳しくは、各画素を駆
動するドライバ回路に所定の制御信号を供給する制御信
号発生回路、この制御信号発生回路を含むシーケンサ、
さらには前記画素、ドライバ回路と同一基板上に前記制
御信号発生回路を備えた平面表示装置に関する。

【０００２】

【従来の技術】従来、液晶表示装置に代表される平面表
示装置では、各画素を駆動するドライバ回路をＴＡＢ方
式により実装するものが多かったが、近年では、コスト
削減と狭額縁化の要求から、画素と同一基板上にドライ
バ回路を作り込んだ製品も現れている。ただし、その場
合でもドライバ回路の制御信号はＩＣ化されたＬＣＤコ
ントローラから外部信号として供給されるものがほとん
どであった。このように、従来はＩＣ化されたＬＣＤコ
ントローラに制御信号発生回路が作られるので、ＩＣ自
体の面積も大きく、またコストも高いものとなってい
た。なお、制御信号発生回路とは、ドライバ回路の動作
タイミングを制御する制御信号を生成する回路である。

【０００３】

【発明が解決しようとする課題】この制御信号発生回路
をドライバ回路と同一基板上に作り込むことができれば
ドライバ回路と同じプロセスで製造できるようになり、
またＬＣＤコントローラも簡素化することができるた
め、コスト削減も可能となる。しかし、従来は制御信号
発生回路のレイアウト面積が大きいため、狭額縁化が難
しいという問題があった。通常、制御信号発生回路を作
るにはカウンタ回路が必要となるが、平面表示装置では
一般に数百進数のカウンタ回路が必要であり、レイアウ
ト面積を小さくすることは困難であった。ここで、レイ
アウト面積を小さくするためにバイナリカウンタを使用
すると、ハザードの問題とデコーダ回路が複雑になると
いう問題が生じる。また、ハザードとデコーダの問題を
解決するためにジョンソンカウンタを使用すると、フリ
ップフロップ回路の数が膨大なものとなるため、レイア
ウト面積を小さくすることはできなくなる。このよう
に、ハザードやデコーダの問題を生じることなしに、制
御信号発生回路のレイアウト面積を小さくすることは困
難であった。

【０００４】一方、ドライバ回路の中に含まれるデジタ
ル／アナログコンバータ（以下、Ｄ／Ａコンバータ）や
アンプ回路等は、微妙な電圧設定が求められ、そのため
にＴＦＴ（薄膜トランジスタ）のしきい値電圧や電子移
動度といった特性が設計通りに製造される必要がある。
しかし、実際には設計通りに製造することは難しく、こ
れらの特性が設計時の見積もりと異なる場合には、設計
時の制御信号を供給しても素子が正しく動作しないため
に、表示不良をもたらすこともあった。このような場合
は、回路設計のやり直しや製造プロセスの改善が必要と
なるため、生産性の低下やコスト高を招くことになる。

【０００５】この発明の第１の目的は、従来よりもレイ
アウト面積を小さくすることができる制御信号発生回路
及びこれを備えた平面表示装置を提供することにある。

【０００６】また、この発明の第２の目的は、しきい値
電圧等の特性が設計時の見積もり通りに製造されない場
合でも、ドライバ回路を正しく動作させることができる
シーケンサ及びこれを備えた平面表示装置を提供するこ
とにある。

【０００７】さらに、この発明の第３の目的は、制御信
号の発生タイミングの変更を、低コスト且つ短期間に実
現することが可能な制御信号発生回路及びこれを備えた
平面表示装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、クロック信号に基づいて２（ｎ
＋１）個の信号を出力するカウンタと、前記カウンタか
ら出力された信号の少なくとも２つの組み合わせに重み
づけを与えるための重み付け信号を生成する重み付け信
号生成回路とからなるカウンタ回路と、前記２（ｎ＋
１）個の信号と前記重み付け信号に基づいて、最大４
（ｎ＋１）個の制御信号を出力するデコーダ回路とを備
えたことを特徴とする制御信号発生回路である。

【０００９】請求項２の発明は、請求項１において、前
記カウンタは、前記クロック信号に基づいて２（ｎ＋
１）個の信号Ｑ０〜Ｑｎを出力する（ｎ＋１）ビットの
ジョンソンカウンタで構成され、前記重み付け信号生成
回路は、信号Ｑ０とＱｎからセット信号を、また信号Ｑ
ｎ−１とＱｎからリセット元信号を生成するサブデコー
ダと、前記リセット元信号に基づいてリセット信号を生
成するＤラッチ回路と、前記セット信号とリセット信号
に基づいて重み付け信号Ｑｗを出力するＲＳフリップフ
ロップとで構成されることを特徴とするものである。

【００１０】また、上記目的を達成するため、請求項３
の発明は、少なくとも、映像データ入力インターフェー
ス、階調選択回路、Ｄ／Ａコンバータ及びアンプ回路を
備えたドライバ回路の動作を制御するための制御信号を
出力する制御信号発生回路を備えたシーケンサであっ
て、前記階調選択回路からの出力信号と前記Ｄ／Ａコン
バータからの出力信号とを比較して、その比較結果に応
じた第１の状態比較信号を出力する第１の比較回路と、
前記Ｄ／Ａコンバータからの出力信号と前記アンプ回路
からの出力信号とを比較して、その比較結果に応じた第
２の状態比較信号を出力する第２の比較回路とを備え、
前記制御信号発生回路は、前記第１の比較回路から出力
された第１の状態比較信号により、前記Ｄ／Ａコンバー
タでの動作タイミングを判定し、この判定結果に応じた
適正な制御信号を前記Ｄ／Ａコンバータに出力する制御
と、前記第２の比較回路から出力された第２の状態比較
信号により、前記アンプ回路での動作タイミングを判定
し、この判定結果に応じた適正な制御信号を前記アンプ
回路に出力する制御を含むことを特徴とするものであ
る。

【００１１】請求項４の発明は、請求項３において、前
記Ｄ／Ａコンバータからの出力信号を、前記第１の比較
回路で解釈可能なデータ形式に変換して前記第１の比較
回路に出力する第１の変換回路と、前記アンプ回路から
の出力信号を、前記第２の比較回路で解釈可能なデータ
形式に変換して前記第２の比較回路に出力する第２の変
換回路とを備えることを特徴とするものである。

【００１２】請求項５の発明は、請求項３において、前
記制御信号発生回路は、請求項１又は２の制御信号発生
回路に、前記第１の比較回路から出力された前記信号に
より、前記Ｄ／Ａコンバータでの動作タイミングを判定
し、この判定結果に応じた制御信号を前記Ｄ／Ａコンバ
ータに出力する制御と、前記第２の比較回路から出力さ
れた前記信号により、前記アンプ回路での動作タイミン
グを判定し、この判定結果に応じた制御信号を前記アン
プ回路に出力する制御を含むものであることを特徴とす
るものである。

【００１３】また、上記目的を達成するため、請求項６
の発明は、少なくとも、第１のクロック信号で動作する
第１のシフトレジスタ、及び前記第１のクロック信号の
ｎ（ｎ≧２）倍の周期を持つ第２のクロック信号で動作
する第２のシフトレジスタからなるカウンタ回路と、複
数のＲＳラッチからなるＲＳラッチ回路とを備え、スタ
ートパルスを前記第１及び第２のシフトレジスタで前記
第１及び第２のクロック信号によりシフトすると共に、
前記第１及び第２のシフトレジスタの所定段から出力信
号として取り出し、前記出力信号を前記ＲＳラッチ回路
の各ＲＳラッチに入力して、前記各ＲＳラッチからの出
力を制御信号として取り出すことを特徴とする制御信号
発生回路である。

【００１４】請求項７の発明は、請求項６において、前
記第２のシフトレジスタを前段に、また前記第１のシフ
トレジスタを後段に配置し、前記第１のシフトレジスタ
は前記第２のシフトレジスタの途中段から取り出される
出力信号を入力とし、前記ＲＳラッチ回路の各ＲＳラッ
チは、前記第１及び第２のシフトレジスタの所定段から
取り出された出力信号をセット信号又はリセット信号と
することを特徴とするものである。

【００１５】また、請求項８の発明は、少なくとも、第
１のクロック信号で動作する第１のシフトレジスタ、及
び前記第１のクロック信号のｎ（ｎ≧２）倍の周期を持
つ第２のクロック信号で動作する第２のシフトレジスタ
からなるカウンタ回路と、複数のＲＳラッチからなるＲ
Ｓラッチ回路と、複数のＡＮＤゲートからなるＡＮＤ回
路とを備え、前記第２のシフトレジスタを前段に、また
前記第１のシフトレジスタを後段に配置し、前記第１の
シフトレジスタは、その出力先の前記ＲＳラッチ回路の
ＲＳラッチから見て、セット信号を与えるシフトレジス
タと、リセット信号を与えるシフトレジスタの組み合わ
せが同じものを共通化し、スタートパルスを前記第２の
シフトレジスタで前記第２のクロック信号によりシフト
すると共に、前記第２のシフトレジスタの所定段から取
り出した出力信号を前記第１のシフトレジスタの入力信
号とし、また前記第１及び第２のシフトレジスタの所定
段からそれぞれ取り出した出力信号を、前記ＲＳラッチ
回路の各ＲＳラッチにセット信号又はリセット信号とし
て入力して、前記各ＲＳラッチからの出力を出力信号と
して前記ＡＮＤ回路に入力し、前記出力信号同士の論理
積を制御信号として取り出すことを特徴とする制御信号
発生回路である。

【００１６】請求項９の発明は、請求項８において、前
記第２のシフトレジスタの所定段からそれぞれ取り出し
た出力信号を、前記第２のシフトレジスタの出力から前
記ＲＳラッチ回路のセット側入力までの前記第１のクロ
ック信号でのシフト量と、前記第２のシフトレジスタの
出力から前記ＲＳラッチ回路のリセット側入力までの前
記第１のクロック信号でのシフト量との組み合わせに対
応する前記第１のシフトレジスタに出力することを特徴
とするものである。

【００１７】請求項１０の発明は、請求項３において、
前記制御信号発生回路は、請求項６、７、８、９又は１
７の制御信号発生回路に、前記第１の比較回路から出力
された前記信号により、前記Ｄ／Ａコンバータでの動作
タイミングを判定し、この判定結果に応じた制御信号を
前記Ｄ／Ａコンバータに出力する制御と、前記第２の比
較回路から出力された前記信号により、前記アンプ回路
での動作タイミングを判定し、この判定結果に応じた制
御信号を前記アンプ回路に出力する制御を含むものであ
ることを特徴とするものである。

【００１８】さらに、上記目的を達成するため、請求項
１１の発明は、基板上に、画素部とドライバ回路とを一
体形成した平面表示装置において、前記ドライバ回路の
動作を制御するための制御信号を発生する回路として、
請求項１、２、６、７、８、９又は１７の制御信号発生
回路を前記基板上に一体形成したことを特徴とするもの
である。

【００１９】請求項１２の発明は、請求項１１におい
て、複数の画素電極、これら画素電極のそれぞれに電極
配線を介して接続されたスイッチ素子、前記スイッチ素
子を駆動して前記画素電極に映像データを書き込むドラ
イバ回路、及び請求項１、２、６、７、８、９又は１７
の制御信号発生回路が一体形成された第１電極基板と、
前記複数の画素電極に相対する対向電極が形成された第
２電極基板と、これら両電極基板間に保持された表示層
とを備えることを特徴とするものである。

【００２０】請求項１３の発明は、基板上に、画素部と
ドライバ回路とを一体形成した平面表示装置において、
前記ドライバ回路の動作を制御するための制御信号を発
生する回路として、請求項３、４、５又は１０のシーケ
ンサを前記基板上に一体形成したことを特徴とするもの
である。

【００２１】請求項１４の発明は、請求項１３におい
て、複数の画素電極、これら画素電極のそれぞれに電極
配線を介して接続されたスイッチ素子、前記スイッチ素
子を駆動して前記画素電極に映像データを書き込むドラ
イバ回路、及び請求項３、４、５又は１０のシーケンサ
が一体形成された第１電極基板と、前記複数の画素電極
に相対する対向電極が形成された第２電極基板と、これ
ら両電極基板間に保持された表示層とを備えることを特
徴とするものである。

【００２２】請求項１５の発明は、請求項１２又は１４
において、前記表示層が液晶層であることを特徴とする
ものである。

【００２３】請求項１６の発明は、請求項１２又は１４
において、前記表示層が有機ＥＬであることを特徴とす
るものである。

【００２４】さらに、上記目的を達成するため、請求項
１７の発明は、少なくとも、第１のクロック信号で動作
する第１のラッチ群で構成される第１のシフトレジスタ
及び前記第１のクロック信号のｎ（ｎ≧２）倍の周期を
持つ第２のクロック信号で動作する第２のラッチ群で構
成される第２のシフトレジスタからなるカウンタ回路
と、前記第１及び第２のシフトレジスタの所定段から出
力された出力信号に従って制御信号を発生する複数のＲ
ＳラッチからなるＲＳラッチ回路とを備え、前記ＲＳラ
ッチ回路における制御信号の発生タイミングが、前記第
１のシフトレジスタと前記第２のシフトレジスタ間、並
びに前記第１のシフトレジスタと前記ＲＳラッチ回路間
の接続形態に応じて設定されることを特徴とする制御信
号発生回路である。

【００２５】請求項１８の発明は、請求項１７におい
て、前記第１のクロック信号で動作する第１のラッチ群
で構成される第１のシフトレジスタ、前記第１のクロッ
ク信号のｎ（ｎ≧２）倍の周期を持つ第２のクロック信
号で動作する第２のラッチ群で構成される第２のシフト
レジスタ、及びｍ種類の制御信号を発生する前記ＲＳラ
ッチ回路において、前記第１のシフトレジスタを構成す
る前記第１のラッチ群が、最大で２×ｍ×ｎ個であるこ
とを特徴とするものである。

【００２６】請求項１９の発明は、請求項１７におい
て、前記第２のシフトレジスタの出力端子と前記第１の
シフトレジスタの入力端子間、及び前記第１のシフトレ
ジスタの出力端子と前記ＲＳラッチ回路の入力端子間の
接続形態が、基板上の第１層又は第２層に形成された電
極パターンの修正により変更されることを特徴とするも
のである。

【００２７】請求項２０の発明は、請求項１７におい
て、前記第１のシフトレジスタに供給される第１のクロ
ック信号の正負論理が、基板上の第１層又は第２層に形
成された電極パターンの修正により変更されることを特
徴とするものである。

【００２８】請求項２１の発明は、請求項１７におい
て、前記第２のシフトレジスタに供給される第１のクロ
ック信号の正負理論が、基板上の第１層又は第２層に形
成された電極パターンの修正により変更されることを特
徴とするものである。

【００２９】

【発明の実施の形態】以下、この発明に係わる制御信号
発生回路、シーケンサ及び平面表示装置を、液晶パネ
ル、その制御信号発生回路及びシーケンサに適用した場
合について説明する。

【００３０】まず、この実施形態に係わる液晶パネルの
回路構成を図１３を用いて説明する。図１３に示す液晶
パネル１は、複数の画素１０が形成された画素部１００
と、走査線ドライバ回路２００、信号線ドライバ回路３
００及び制御信号発生回路４００を備えている。

【００３１】この実施形態では、画素部１００、走査線
ドライバ回路２００、信号線ドライバ回路３００及び制
御信号発生回路４００がアレイ基板１０１上に一体に形
成されたドライバ回路一体型の液晶パネル１を例に挙げ
て説明する。このうち、制御信号発生回路４００のみ、
或いは走査線ドライバ回路２００、信号線ドライバ回路
３００及び制御信号発生回路４００は外付け方式であっ
てもよい。

【００３２】画素部１００には、複数本の信号線１１及
びこれと交差する複数本の走査線１２がマトリクス状に
配置されており、両線の交点近傍にはスイッチ素子とし
てのＴＦＴ１３が配設されている。信号線１１と走査線
１２とは、図示しない絶縁膜により電気的に絶縁されて
いる。

【００３３】ＴＦＴ１３のソース電極は信号線１１に接
続され、ドレイン電極は画素電極１４に接続されてい
る。この画素電極１４と平行に配置された対向電極１５
は、図示しない対向基板上に形成されている。画素電極
１４と対向電極１５の間には液晶１６が狭持され、容量
Ｃｌｃを形成している。また、画素電極１４には対向電
極１５との電位関係を保持するために、並列に補助容量
１７が接続されている。この補助容量１７は画素電極１
４と補助容量線１８との間に容量Ｃｓを形成している。
補助容量線１８は、すべての画素１０の補助容量１７と
電気的に接続されており、図示しない外部回路から一定
の電位が与えられている。

【００３４】同様に、対向電極１５には、図示しない外
部回路から一定のコモン電圧（Ｖｃｏｍ）が図示しない
コモン配線を通じて与えられている。信号線１１を通じ
て書き込まれた映像データは、容量Ｃｌｃと容量Ｃｓに
より１フレーム走査期間保持される。

【００３５】走査線ドライバ回路２００は、図示しない
シフトレジスタ及びバッファ回路により構成され、アレ
イ基板１０１上に形成された図示しない制御信号発生回
路から供給される制御信号に従って、各走査線１２に順
次走査信号を出力する。

【００３６】信号線ドライバ回路３００は、後述する映
像データ入力インターフェース、階調選択回路、Ｄ／Ａ
コンバータ、アンプ回路により構成され、制御信号発生
回路４００から供給される制御信号に従って映像データ
の変換と信号線１１への書き込みを行っている。

【００３７】制御信号発生回路４００は、後述するカウ
ンタ回路などで構成されており、図示しない外部回路か
ら供給される入力信号（スタートパルス）と所定の周期
を持つクロック信号に基づいて、前記ドライバ回路の動
作を制御するための制御信号を発生し、各ドライバ回路
に出力する。

【００３８】この実施形態では、走査線ドライバ回路２
００と信号線ドライバ回路３００にそれぞれ専用の制御
信号発生回路（走査線ドライバ回路２００用については
図示せず）があり、且つそれらの回路がアレイ基板１０
１上に一体に形成されているものとする。また、この実
施形態では信号線ドライバ回路３００の動作を制御する
制御信号発生回路４００について回路構成を説明する
が、それぞれのドライバ回路の制御信号発生回路は一体
的なものであってもよい。

【００３９】図１３に示す液晶パネル１の動作を簡単に
説明する。信号線ドライバ回路３００から信号線１１に
順に映像データが書き込まれ、これと同期して走査線ド
ライバ回路２００から走査線１２に走査信号が出力され
ると、その一水平ライン上に存在するすべてのＴＦＴ１
３がオンして、信号線１１に書き込まれた映像データが
ＴＦＴ１３を通じて所定の画素１０に印加される。この
映像データは画素電極１４と対向電極１５との間に信号
電圧として充電され、これに液晶１６が応答すること
で、前記信号電圧に応じた階調表示がなされる。

【００４０】次に、アレイ基板１０１上に形成された制
御信号発生回路４００の実施形態について説明する。な
お、以下の説明において、“前段”及び“後段”とは、
シフトレジスタ間において出力信号が流れる方向での位
置関係を表し、“途中段”とは、シフトレジスタ内に接
続されたラッチに出力信号が流れる方向での位置関係を
表すものとする。また“途中段”には最終段も含まれる
ものとする。

【００４１】［実施形態１］まず、ジョンソンカウンタ
を使用した制御信号発生回路であって、ハザードとデコ
ーダの問題を解消して、レイアウト面積を小さくした実
施形態について説明する。

【００４２】図２は、信号線ドライバ回路３００と制御
信号発生回路４００の接続関係を示す回路構成図であ
る。信号線ドライバ回路３００は、映像データ入力イン
ターフェース３０１、階調選択回路３０２、Ｄ／Ａコン
バータ３０３及びアンプ回路３０４で構成されている。

【００４３】映像データ入力インターフェース３０１で
は、外部から図示しないビデオバスを通じて入力される
映像データを受け取り、その映像データをシリアルなデ
ジタルデータからパラレルなデジタルデータに並び替え
て、ラッチする。その際、制御信号発生回路４００から
は、映像データをサンプリングするための制御信号が出
力される。階調選択回路３０２では、パラレルに並び替
えられた映像データの階調選択（電圧選択）を行い、そ
の選択により得られた電圧（映像データ）を出力する。
その際、制御信号発生回路４００からは階調選択をする
ための制御信号が出力される。Ｄ／Ａコンバータ３０３
では、階調選択されたデジタルの映像データをアナログ
の映像データに変換する。その際、制御信号発生回路４
００からはデジタル信号をアナログ信号に変換するため
の制御信号が出力される。アンプ回路３０４では、アナ
ログの映像データを必要な電位まで昇圧して信号線１１
に書き込む。その際、制御信号発生回路４００からはア
ンプ回路３０４の動作を制御するための制御信号が出力
される。なお、この実施形態では、階調選択回路３０２
の後段にＤ／Ａコンバータ３０３を配置した構成を示し
ているが、階調選択回路３０２の階調選択時にデジタル
の映像データがアナログの映像データに変換される場合
には、Ｄ／Ａコンバータ３０３を省略することができ
る。

【００４４】図３は、制御信号発生回路４００の回路構
成図である。制御信号発生回路４００は、入力クロック
に基づいて２（ｎ＋１）個の信号と、１つの重み付け信
号を出力するカウンタ回路４１０と、前記２（ｎ＋１）
個の信号と重み付け信号に基づいて、４（ｎ＋１）個の
信号を出力するデコーダ回路４２０で構成されている。
なお、入力クロック信号は外部から供給されている。

【００４５】図１は、図３に示すカウンタ回路４１０の
回路構成図である。カウンタ回路４１０は、入力クロッ
ク信号に基づいて信号Ｑ０〜Ｑｎを出力する（ｎ＋１）
ビットのジョンソンカウンタ４１１と、信号Ｑ０とＱｎ
からセット信号を、また信号Ｑｎ−１とＱｎからリセッ
ト元信号を生成するサブデコーダ４１２と、前記リセッ
ト元信号に基づいてリセット信号を生成するＤラッチ４
１３と、前記セット信号とリセット信号を入力して重み
付け信号Ｑｗを出力するＲＳフリップフロップ４１４と
で構成されている。このうち、サブデコーダ４１２、Ｄ
ラッチ４１３及びＲＳフリップフロップ４１４は、ジョ
ンソンカウンタ４１１から出力された信号Ｑ０〜Ｑｎの
うちの少なくとも２つの組み合わせに重み付けを与える
ための重み付け信号Ｑｗを生成する重み付け信号生成回
路４１５を構成している。なお、図示していないが、ジ
ョンソンカウンタ４１１からはデコーダ回路４２０に信
号Ｑ０〜Ｑｎが出力される一方、重み付け信号生成回路
４１５には重み付け信号Ｑｗを生成するために信号Ｑ
０、Ｑｎ−１、Ｑｎが出力されている。

【００４６】次に、上記のように構成されたカウンタ回
路４１０の動作について説明する。ここでは、ジョンソ
ンカウンタ４１１を２（ｎ＋１）進のカウンタとして説
明する。ジョンソンカウンタ４１１では、入力クロック
信号に基づいて信号Ｑ０〜Ｑｎが出力される。サブデコ
ーダ４１２では、ジョンソンカウンタ４１１から出力さ
れる信号のうち、信号Ｑ０とＱｎからセット信号を生成
して、ＲＳフリップフロップ４１４のセット入力（Ｓ）
に出力する。またサブデコーダ４１２では、ジョンソン
カウンタ４１１から出力される信号のうち、信号Ｑｎ−
１とＱｎからリセット元信号を生成して、Ｄラッチ４１
３に出力する。Ｄラッチ４１３では、リセット元信号を
所定時間遅延させた後、リセット信号としてＲＳフリッ
プフロップ４１４のリセット入力（Ｒ）に出力する。Ｒ
Ｓフリップフロップ４１４では、入されたセット信号と
リセット信号によって、重み付け信号Ｑｗを出力する。

【００４７】図４は、ジョンソンカウンタ４１１から出
力された信号Ｑ０〜Ｑｎと、重み付け信号生成回路４１
５から出力された重み付け信号Ｑｗを示すタイミングチ
ャートである。図４に示すように、信号Ｑ０，Ｑ１，・
・・，Ｑｎ−１，Ｑｎ，Ｑｗにより４（ｎ＋１）個の状
態を得ることができる。

【００４８】この実施形態１の制御信号発生回路４００
では、通常は２（ｎ＋１）個の状態しかとれない（ｎ＋
１）ビットのジョンソンカウンタ４１１と、重み付け信
号生成回路４１５とを組み合わせることにより、４（ｎ
＋１）個の状態を得ることができる。すなわち、少ない
フリップフロップ数のジョンソンカウンタを使用しなが
ら、より多くの状態を得ることが可能となるため、制御
信号発生回路のレイアウト面積を従来よりも小さくする
ことができる。したがって、この制御信号発生回路をド
ライバ回路と同一基板上に作り込むことにより、コスト
削減を実現することができる。この場合、ジョンソンカ
ウンタを使用することでデコーダ回路４２０が簡単なも
のとなり、またハザードについても信号ＱｎとＱｗの組
み合わせでしか起こらないため、ハザード対策も容易な
ものとすることができる。

【００４９】［実施形態２］次に、制御信号発生回路を
含むシーケンサにより、常に適正な制御信号を発生して
信号線ドライバ回路に供給するようにした実施形態につ
いて説明する。

【００５０】図５は、実施形態２に係わる信号線ドライ
バ回路３１０とシーケンサ５００の接続関係を示す回路
構成図である。

【００５１】信号線ドライバ回路３１０は、映像データ
入力インターフェース３１１、階調選択回路３１２、Ｄ
／Ａコンバータ３１３及びアンプ回路３１４で構成され
ている。このうち、映像データ入力インターフェース３
１１は図２の映像データ入力インターフェース３０１と
同じであるため説明を省略する。

【００５２】階調選択回路３１２は、入力された映像デ
ータの階調選択を行い、その選択により得られた映像デ
ータの信号電位を、Ｄ／Ａコンバータ３１３と後述する
Ｄ／Ａコンバータ状態比較回路５０３に出力する。Ｄ／
Ａコンバータ３１３は、階調選択されたデジタルの映像
データをアナログの映像データに変換して、アンプ回路
３１４に出力すると共に、その変換した信号電位を後述
するＤ／Ａコンバータ状態関知回路５０１とアンプ状態
比較回路５０４に出力する。アンプ回路３１４は、アナ
ログの映像データを必要な電位まで昇圧して信号線１１
に書き込むと共に、その書き込み電位を後述するアンプ
状態関知回路５０２に出力する。

【００５３】シーケンサ５００は、Ｄ／Ａコンバータ状
態関知回路５０１、アンプ状態関知回路５０２、Ｄ／Ａ
コンバータ状態比較回路５０３、アンプ状態比較回路５
０４及び制御信号発生回路５０５で構成されている。

【００５４】Ｄ／Ａコンバータ状態関知回路５０１は、
Ｄ／Ａコンバータ３１３から出力された信号電位を、Ｄ
／Ａコンバータ状態比較回路５０３で解釈可能なデータ
形式に変換して出力する。アンプ状態関知回路５０２
は、アンプ回路３１４から出力された書き込み電位を、
アンプ状態比較回路５０４で解釈可能なデータ形式に変
換して出力する。なお、Ｄ／Ａコンバータ３１３から出
力された信号電位をそのままＤ／Ａコンバータ状態比較
回路５０３で受け取るように構成した場合は、Ｄ／Ａコ
ンバータ状態関知回路５０１を省略することができる。
同様に、アンプ回路３１４から出力された書き込み電位
をそのままアンプ状態比較回路５０４で受け取るように
構成した場合は、アンプ状態関知回路５０２を省略する
ことができる。

【００５５】Ｄ／Ａコンバータ状態比較回路５０３は、
階調選択回路３１２から出力された信号電位と、Ｄ／Ａ
コンバータ状態関知回路５０１から出力された信号電位
とを比較して、その比較結果に応じた第１の状態比較信
号を制御信号発生回路５０５に出力する。アンプ状態比
較回路５０４は、Ｄ／Ａコンバータ３１３から出力され
た信号電位と、アンプ状態関知回路５０２から出力され
た書き込み電位とを比較して、その比較結果に応じた第
２の状態比較信号を制御信号発生回路５０５に出力す
る。

【００５６】制御信号発生回路５０５は、実施形態１の
制御信号発生回路４００と同様に、図３に示すようなカ
ウンタ回路４１０とデコーダ回路４２０とを備え、図示
しない外部回路から供給される入力クロック信号に基づ
いて、ドライバ回路３１０の動作を制御するための制御
信号を発生する。さらに、制御信号発生回路５０５に
は、Ｄ／Ａコンバータ状態比較回路５０３から出力され
た第１の状態比較信号に基づいて、Ｄ／Ａコンバータ３
１３での動作タイミングを判定し、この判定結果に応じ
た適正な制御信号をＤ／Ａコンバータ３１３に出力する
機能と、アンプ状態比較回路５０４から出力された第２
の状態比較信号に基づいて、アンプ回路３１４での動作
タイミングを判定し、この判定結果に応じた適正な制御
信号をアンプ回路３１４に出力する機能を有する図示し
ない内部制御回路が付加されている。

【００５７】次に、上記のように構成されたシーケンサ
５００の動作について説明する。信号線ドライバ回路３
１０において、外部から入力された映像データは映像デ
ータ入力インターフェース３１１、階調選択回路３１
２、Ｄ／Ａコンバータ３１３及びアンプ回路３１４を経
た後、所定の電位が所定の動作タイミングで信号線１１
に書き込まれる。この間、Ｄ／Ａコンバータ状態関知回
路５０１では、Ｄ／Ａコンバータ３１３から出力された
信号電位がＤ／Ａコンバータ状態比較回路５０３で解釈
可能なデータ形式に変換され、Ｄ／Ａコンバータ状態比
較回路５０３に出力される。Ｄ／Ａコンバータ状態比較
回路５０３では、階調選択回路３１２から出力された信
号電位と、Ｄ／Ａコンバータ状態関知回路５０１から出
力された信号電位とが比較され、その比較結果に応じた
第１の状態比較信号が制御信号発生回路５０５に出力さ
れる。

【００５８】Ｄ／Ａコンバータ３１３では、階調選択回
路３１２から出力された信号電位に対応するデジタルア
ナログ変換が行われるため、Ｄ／Ａコンバータ３１３を
構成するＴＦＴの特性が設計時の見積もり通りに製造さ
れていれば、Ｄ／Ａコンバータ３１３での動作タイミン
グは適正となる。したがって、Ｄ／Ａコンバータ状態比
較回路５０３において、階調選択回路３１２から入力さ
れたＤ／Ａ変換前の信号電位と、Ｄ／Ａコンバータ状態
関知回路５０１を通じて入力されたＤ／Ａ変換後の信号
電位は正しく対応することになる。すなわち、Ｄ／Ａ変
換後の信号電位は、設計時にＤ／Ａコンバータ３１３か
ら出力されるべき信号電位として設定された値（Ｄ／Ａ
変換前の信号電位から一意に求まる）とほぼ一致するこ
とになる。この場合、Ｄ／Ａコンバータ状態比較回路５
０３から出力される第１の状態比較信号は、制御信号発
生回路５０５からＤ／Ａコンバータ３１３へ出力される
制御信号のタイミングを修正しないものとなる。

【００５９】一方、Ｄ／Ａコンバータ３１３を構成する
ＴＦＴの特性が設計時の見積もり通りに製造されていな
い場合は、Ｄ／Ａコンバータ３１３での動作タイミング
が不適正なものとなる。したがって、階調選択回路３１
２から入力されたＤ／Ａ変換前の信号電位と、Ｄ／Ａコ
ンバータ状態関知回路５０１を通じて入力されたＤ／Ａ
変換後の信号電位は対応しないことになる。すなわち、
Ｄ／Ａ変換後の信号電位は、設計時にＤ／Ａコンバータ
３１３から出力されるべき信号電位として設定された値
と一致しなくなる。この場合、Ｄ／Ａコンバータ状態比
較回路５０３から出力される第１の状態比較信号は、Ｄ
／Ａ変換前、後の信号電位の差に対応した信号となり、
この信号によって制御信号発生回路５０５からＤ／Ａコ
ンバータ３１３へ出力される制御信号のタイミングが修
正されることになる。

【００６０】例えば、Ｄ／Ａ変換後の信号電位が、設計
時にＤ／Ａコンバータ３１３から出力されるべき信号電
位として設定された値よりも大きい場合、制御信号発生
回路５０５では、Ｄ／Ａコンバータ３１３でデジタルの
映像データをアナログの映像データに変換する際に、そ
の変換された信号電位の値が小さくなるような動作タイ
ミングに変更されるように制御信号のタイミングを修正
して出力する。なお、変更される動作タイミングは、Ｄ
／Ａコンバータ状態比較回路５０３での比較結果に応じ
て、複数の設定値の中から適宜に選択される。

【００６１】同様に、アンプ状態関知回路５０２では、
アンプ回路３１４から出力された信号線１１への書き込
み電位が、アンプ状態比較回路５０４で解釈可能なデー
タ形式に変換され、アンプ状態比較回路５０４に出力さ
れる。アンプ状態比較回路５０４では、Ｄ／Ａコンバー
タ３１３から出力された昇圧前の信号電位と、アンプ状
態関知回路５０２から出力された書き込み電位とが比較
されて、その比較結果に応じた第２の状態比較信号が制
御信号発生回路５０５に出力される。

【００６２】アンプ回路３１４では、アナログの映像デ
ータを昇圧して信号線１１に書き込む動作が行われるた
め、アンプ回路３１４を構成するＴＦＴの特性が設計時
の見積もり通りに製造されていれば、アンプ回路３１４
での動作タイミングは適正となるので、Ｄ／Ａコンバー
タ３１３から出力された昇圧前の信号電位と、アンプ状
態関知回路５０２を通じて入力された実際の書き込み電
位は正しく対応することになる。すなわち、実際の書き
込み電位は、設計時にアンプ回路３１４から出力される
べき書き込み電位として設定された値（昇圧前の信号電
位から一意に求まる）とほぼ一致することになる。この
場合、アンプ状態比較回路５０４から出力される第２の
状態比較信号は、制御信号発生回路５０５からアンプ回
路３１４へ出力される制御信号のタイミングを修正しな
いものとなる。

【００６３】一方、アンプ回路３１４を構成するＴＦＴ
の特性が設計時の見積もり通りに製造されていない場合
は、アンプ回路３１４での動作タイミングが不適正なも
のとなるので、Ｄ／Ａコンバータ３１３から出力された
昇圧前の信号電位と、アンプ状態関知回路５０２を通じ
て入力された実際の書き込み電位は対応しないことにな
る。すなわち、昇圧後の書き込み電位は、設計時にアン
プ回路３１４から出力されるべき書き込み電位として設
定された値と一致しなくなる。この場合、アンプ状態比
較回路５０４から出力される第２の状態比較信号は、昇
圧前、後の信号電位の差に対応した信号となり、この信
号によって制御信号発生回路５０５からアンプ回路３１
４へ出力される制御信号のタイミングが修正されること
になる。

【００６４】例えば、実際の書き込み電位の値が、設計
時にアンプ回路３１４から出力されるべき書き込み電位
として設定された値よりも小さい場合、制御信号発生回
路５０５では、アンプ回路３１４でアナログの映像デー
タを昇圧する際に、その昇圧された書き込み電位の値が
大きくなるような動作タイミングに変更されるように制
御信号のタイミングを修正して出力する。なお、変更さ
れる動作タイミングは、アンプ状態比較回路５０４での
比較結果に応じて、複数の設定値の中から適宜に設定さ
れる。

【００６５】この実施形態２のシーケンサ５００によれ
ば、信号線ドライバ回路３１０のＤ／Ａコンバータ３１
３やアンプ回路３１４を構成するＴＦＴのしきい値電圧
等の特性が設計時の見積もり通りに製造されていない場
合でも、これらの回路に常に適正な制御信号を送ること
ができる。このため、製造されたドライバ回路の特性が
設計時の見積もりと異なる場合でも、従来のように回路
設計のやり直しや製造プロセスの改善を行う必要がな
く、生産性の向上とコスト削減を実現することができ
る。

【００６６】なお、制御信号発生回路５０５を構成する
カウンタ回路（図示せず）を、実施形態１の制御信号発
生回路４００と同じカウンタ回路４１０で構成した場合
には、上記実施形態２の効果に加えて、さらに制御信号
発生回路５０５のレイアウト面積を小さくすることがで
きる。したがって、この制御信号発生回路５０５を含む
シーケンサ５００をドライバ回路と同一基板上に作り込
むことにより、コスト削減を実現することができる。

【００６７】［実施形態３］ここでは、カウンタとして
シフトレジスタを使用した制御信号発生回路において、
レイアウト面積を小さくした実施形態について説明す
る。

【００６８】まず、従来例について説明する。図６は、
カウンタとしてシフトレジスタを使用した制御信号発生
回路の従来例の回路構成図であり、図７はその入出力波
形を示すタイミングチャートである。

【００６９】図６に示す制御信号発生回路６００は、シ
フトレジスタ６１０とＲＳラッチ回路６２０とで構成さ
れている。シフトレジスタ６１０は、周期ａのクロック
信号（以下、ａクロック）で動作する２１段のラッチ６
１１（符号は一つを代表して付す）で構成されており、
スタートパルスとなる入力信号ｉをａクロックのタイミ
ングで右方向に順次シフトしている。ＲＳラッチ回路６
２０は、６段のＲＳラッチ６２１（符号は一つを代表し
て付す）で構成されており、ラッチ６１１の途中段から
取り出された出力信号６１２をセット信号又はリセット
信号として取り込み、制御信号ｃ１，ｃ２，ｃ３，ｃ
４，ｃ５，ｃ６として出力している。

【００７０】図６において、シフトレジスタ６１０に入
力信号ｉを入力し、途中段から出力信号６１２を取り出
し、それをＲＳラッチ回路６２０のセット信号又はリセ
ット信号として入力することにより、図７に示すような
制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６を作るこ
とができる。図６のｃ１〜ｃ６は、図７の制御信号ｃ１
〜ｃ６に対応している。このように、任意の制御信号は
直列に接続されたラッチ６１１の途中段から取り出した
出力信号６１２とＲＳラッチ回路６２０で作ることがで
きる。その際、ＲＳラッチ回路６２０の各ＲＳラッチ６
２１に入力するセット信号の立ち上がりタイミングとリ
セット信号の立ち上がりタイミングを、その制御信号の
立ち上がりタイミング、立ち下がりタイミングと同じも
のとする。

【００７１】図６に示した従来例では、ラッチ６１１を
２１段直列に接続してシフトレジスタ６１０を構成して
いるため、必要なラッチ数は２１個となる。先に説明し
たように、従来の制御信号発生回路はレイアウト面積が
大きいため、ドライバ回路と同一基板上に作り込むこと
は困難であった。とくに、この例のようにカウンタとし
てシフトレジスタを使用すると、カウント数と同数のラ
ッチが必要になるため、ラッチ１つのレイアウト面積は
小さくても、カウンタとしては非常に大きなレイアウト
面積になってしまうという問題点があった。

【００７２】図８は、この実施形態に係わる制御信号発
生回路の回路構成図であり、図９はその入出力波形を示
すタイミングチャートである。

【００７３】図８に示す制御信号発生回路７００は、シ
フトレジスタ７１０〜７５０とＲＳラッチ７６０とで構
成されている。前段に配置されたシフトレジスタ７１０
は、ａクロックの３倍の周期を持つ周期ｂのクロック信
号（以下、ｂクロック）で動作する７段のラッチ７１１
（符号は一つを代表して付す）で構成されており、スタ
ートパルスとなる入力信号ｉをｂクロックのタイミング
で右方向に順次シフトしている。一方、後段に配置され
たシフトレジスタ７２０，７３０，７４０，７５０は、
ａクロックで動作するラッチ７２１、７３１と７３２、
７４１と７４２、及び７５１によりそれぞれ構成されて
いる。シフトレジスタ７２０〜７５０には、シフトレジ
スタ７１０の途中段から取り出された出力信号が入力さ
れ、この信号をａクロックのタイミングで必要な分だけ
シフトしている。ＲＳラッチ回路７６０は、図６と同じ
く６段のＲＳラッチ７６１（符号は一つを代表して付
す）で構成されており、シフトレジスタ７１０の途中段
から取り出された出力信号、若しくはシフトレジスタ７
２０，７３０，７４０，７５０の途中段から取り出され
た出力信号をセット信号又はリセット信号として取り込
み、制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６を出
力している。

【００７４】次に、図８に示す制御信号発生回路７００
の動作を説明する。シフトレジスタ７１０は、スタート
パルスとして入力された入力信号ｉをｂクロックでシフ
トすると共に、その途中段から出力信号を取り出して後
段のシフトレジスタ７２０，７３０，７４０，７５０に
出力する。シフトレジスタ７２０〜７５０では、シフト
レジスタ７１０の途中段から取り出された出力信号をａ
クロックでシフトし、その途中段から出力信号を取り出
してＲＳラッチ回路７６０に出力する。ＲＳラッチ回路
７６０では、シフトレジスタ７１０〜７５０から取り出
された出力信号がセット信号又はリセット信号として入
力され、これに応じて各ＲＳラッチ７６１において、図
９に示すような制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ
５，ｃ６を作ることができる。図８のｃ１〜ｃ６は、図
９の制御信号ｃ１〜ｃ６に対応している。

【００７５】このように、ａクロックで動作するシフト
レジスタ７２０〜７５０と、ａクロックの３倍の周期を
持つｂクロックで動作するシフトレジスタ７１０とを組
み合わせ、その出力信号をＲＳラッチ回路７６０に入力
することで任意の制御信号を作ることができる。この実
施形態の回路構成では、ｂクロックで動作するラッチを
７段直列に接続し、またａクロックで動作するラッチを
６個接続しているため、全ラッチ数は１３個となる。こ
のように、実施形態３の制御信号発生回路７００では、
同じ制御信号ｃ１〜ｃ６を作ることができる回路であり
ながら、図６に示す制御信号発生回路６００に比べてラ
ッチ数を８個少なくすることができる。

【００７６】ここで、ａクロックで動作するシフトレジ
スタと、そのｎ倍（ｎ≧２）の周期を持つｂクロックで
動作するシフトレジスタとを組み合わせて回路を構成し
た場合に必要となるラッチ数について説明する。

【００７７】この例では、第１のクロック（便宜上ａク
ロックとし、周期をａとする）で動作するシフトレジス
タと、そのｎ倍の周期を持つ第２のクロック（便宜上ｂ
クロックとし、周期をｎ×ａとする）で動作するシフト
レジスタを組み合わせて回路を構成した場合について説
明する。

【００７８】目的とする制御信号をＲＳラッチで作ると
きのセット信号を入力信号ｉからｊだけ遅延させる場
合、ｂクロックで動作するラッチ数はｊをｎで割ったと
きの商となり、ａクロックで動作するラッチ数はｊをｎ
で割ったときの余となる。同様に、リセット信号を入力
信号ｉからｋだけ遅延させる場合、ｂクロックで動作す
るラッチ数はｋをｎで割ったときの商となり、ａクロッ
クで動作するラッチ数はｋをｎで割ったときの余とな
る。

【００７９】この実施形態３の制御信号発生回路７００
では、周期の異なる２つのクロックで動作するシフトレ
ジスタを組み合わせることにより、任意の制御信号を作
るようにしたものである。これによれば、従来のように
複数のラッチを直列に接続してシフトレジスタを構成し
た場合に比べてラッチ数を少なくすることができる。こ
のため、カウンタとしてシフトレジスタを使用した制御
信号発生回路のレイアウト面積を従来より小さくするこ
とができる。したがって、この制御信号発生回路７００
をドライバ回路と同一基板上に作り込むことにより、コ
スト削減を実現することができる。

【００８０】また、カウンタとしてシフトレジスタを使
用しているため、消費電力を抑えることができる。

【００８１】なお、この実施形態ではａクロックとｂク
ロックの周期を１：３としたが、ｂクロックの周期はａ
クロックのｎ倍（ｎ≧２）あればよく、この実施形態以
外のクロック周期で動作するシフトレジスタを組み合わ
せることによっても、任意の制御信号を作ることができ
る。

【００８２】さらに、実施形態３の制御信号発生回路７
００は、実施形態２のシーケンサ５００に含まれる制御
信号発生回路（５０５）として使用してもよい。

【００８３】［実施形態４］次に、上記実施形態３のよ
うに周期の異なる２つのクロックで動作するシフトレジ
スタを組み合わせて回路を構成した場合に、さらにラッ
チ数を減らしてレイアウト面積を小さくすることができ
るようにした実施形態について説明する。

【００８４】まず、実施形態３と同じルールで回路を構
成した制御信号発生回路について説明する。

【００８５】図１０は、実施形態３と同じルールで回路
を構成した制御信号発生回路の回路構成図であり、図１
１はその入出力波形を示すタイミングチャートである。

【００８６】図１０に示す制御信号発生回路８００は、
シフトレジスタ８１０と、シフトレジスタ８１５，８２
０，８２５，８３０，８３５，８４０，８４５，８５
０，８５５，８６０と、ＲＳラッチ回路８７０とで構成
されている。前段に配置されたシフトレジスタ８１０
は、ａクロックの３倍の周期を持つ周期ｂのクロック信
号（以下、ｂクロック）で動作する１３段のラッチ８１
１（符号は一つを代表して付す）で構成されており、ス
タートパルスとなる入力信号ｉをｂクロックのタイミン
グで右方向に順次シフトしている。シフトレジスタ８１
０の途中段から取り出された出力信号は、後段のシフト
レジスタ８１５〜８６０に出力されている。

【００８７】後段に配置されたシフトレジスタ８１５〜
８６０は、ａクロックで動作するラッチ８１６と８１
７、８２１と８２２、８２６と８２７、８３１、８３６
と８３７、８４１、８４６と８４７、８５１と８５２、
８５６と８５７、８６１と８６２によりそれぞれ構成さ
れている。シフトレジスタ８１５〜８６０は、シフトレ
ジスタ８１０の途中段から取り出された出力信号をａク
ロックのタイミングで必要な分だけシフトして送り出し
ている。ＲＳラッチ回路８７０は、５段のＲＳラッチ８
７１（符号は一つを代表して付す）で構成されており、
シフトレジスタ８１５〜８６０からの出力信号をセット
信号又はリセット信号として取り込み、制御信号ｃ１，
ｃ２，ｃ３，ｃ４，ｃ５を出力している。

【００８８】この制御信号発生回路８００において、シ
フトレジスタ８１０はスタートパルスである入力信号ｉ
をｂクロックでシフトすると共に、その途中段から出力
信号を取り出して後段のシフトレジスタ８１５〜８６０
に出力する。シフトレジスタ８１５〜８６０では、シフ
トレジスタ８１０の途中段から取り出された出力信号を
ａクロックでシフトし、その出力信号をＲＳラッチ回路
８７０に出力する。ＲＳラッチ回路８７０では、シフト
レジスタ８１５〜８６０から取り出された出力信号がセ
ット信号又はリセット信号として入力され、これに応じ
て各ＲＳラッチ８７１において、図１１に示すような制
御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５が作られる。図１
０のｃ１〜ｃ５は、図１１の制御信号ｃ１〜ｃ５に対応
している。

【００８９】次に、実施形態４のルールで回路を構成し
た場合について説明する。図１２は、実施形態４に係わ
る制御信号発生回路の回路構成図である。この回路の入
出力波形を示すタイミングチャートは図１１と同じであ
るため図示を省略する。

【００９０】図１２に示す制御信号発生回路９００は、
シフトレジスタ９１０と、シフトレジスタ９２０，９３
０，９４０，９５０と、ＲＳラッチ回路９６０と、ＡＮ
Ｄ回路９７０とで構成されている。

【００９１】前段に配置されたシフトレジスタ９１０
は、ｂクロックで動作する１３段のラッチ９１１（符号
は一つを代表して付す）で構成されており、スタートパ
ルスとなる入力信号ｉをｂクロックのタイミングで右方
向に順次シフトしている。シフトレジスタ９１０の途中
段から取り出された出力信号は、後段のシフトレジスタ
９２０〜９５０とＲＳラッチ回路９６０にそれぞれ出力
されている。このシフトレジスタ９１０の構成は、図１
０のシフトレジスタ８１０と同じである。

【００９２】後段に配置されたシフトレジスタ９２０〜
９５０は、ａクロックで動作するラッチ９２１と９２
２、９３１と９３２、９４１と９４２、９５１によりそ
れぞれ構成されている。このシフトレジスタ９２０〜９
５０は、シフトレジスタ９１０の途中段から取り出され
た出力信号をａクロックのタイミングで必要な分だけシ
フトして送り出している。

【００９３】ここで、シフトレジスタ９２０〜９５０の
構成を、図１０に示すシフトレジスタ８１５〜８６０と
比較しながら説明する。

【００９４】この実施形態のシフトレジスタ９２０〜９
５０では、出力信号の出力先となるＲＳラッチ回路９６
０の各ＲＳラッチ９６１から見て、セット信号を与える
シフトレジスタと、リセット信号を与えるシフトレジス
タの組み合わせが同じものを共通化している。例えば、
図１０において、シフトレジスタ８１５と８２０の組み
合わせは、制御信号ｃ１を出力するＲＳラッチ８７１か
ら見て、セット信号を与えるシフトレジスタとリセット
信号を与えるシフトレジスタとの組み合わせとなるた
め、同じような組み合わせとなるシフトレジスタ８４５
と８５０、及びシフトレジスタ８５５と８６０を共通化
して、図１２に示すように、シフトレジスタ９２０と９
３０の組み合わせのみを作っている。同様に、図１０に
おいて、シフトレジスタ８２５と８３０の組み合わせ
は、制御信号ｃ２を出力するＲＳラッチ８７１から見
て、セット信号を与えるシフトレジスタとリセット信号
を与えるシフトレジスタとの組み合わせとなるため、同
じような組み合わせとなるシフトレジスタ８３５と８４
０を共通化して、図１２に示すように、シフトレジスタ
９４０と９５０の組み合わせのみを作っている。

【００９５】これに伴い、ｂクロックで動作するシフト
レジスタ９１０の途中段からの出力は、それぞれに対応
したシフトレジスタ９２０〜９５０に渡される。すなわ
ち、シフトレジスタ９１０の途中段から取り出された出
力信号は、シフトレジスタ９１０の出力からＲＳラッチ
回路９６０のＲＳラッチ９６１のセット側入力までのａ
クロックでのシフト量と、シフトレジスタ９１０の出力
からＲＳラッチ回路９６０のＲＳラッチ９６１のリセッ
ト側入力までのａクロックでのシフト量との組み合わせ
に対応するシフトレジスタにそれぞれ渡される。例え
ば、図１２のシフトレジスタ９１０において、ｂクロッ
ク１段目、８段目及び１１段目にある各ラッチ９１１の
出力は、シフトレジスタ９２０に渡され、ｂクロック２
段目、１０段目及び１３段目にある各ラッチ９１１の出
力は、シフトレジスタ９３０に渡される。同様に、ｂク
ロック３段目と５段目にある各ラッチ９１１の出力は、
シフトレジスタ９４０に渡され、ｂクロック４段目と７
段目にある各ラッチ９１１の出力は、シフトレジスタ９
５０に渡される。また、シフトレジスタ９１０の途中段
からの出力は、一方で、シフトレジスタ９２０〜９５０
を通らずにＲＳラッチ回路９６０に直接渡されている。

【００９６】ＲＳラッチ回路９６０は、７段のＲＳラッ
チ９６１（符号は一つを代表して付す）で構成されてお
り、そのうちの２つは、シフトレジスタ９２０〜９５０
からの出力信号をセット信号又はリセット信号として取
り込み、残りの５つは、シフトレジスタ９１０の途中段
から取り出された出力信号をセット信号又はリセット信
号として取り込んでいる。

【００９７】ＡＮＤ回路９７０は、５段のＡＮＤゲート
９７１（符号は一つを代表して付す）で構成されてい
る。各ＡＮＤゲート９７１は、シフトレジスタ９２０〜
９５０からの出力信号をセット信号又はリセット信号と
するＲＳラッチからの出力と、シフトレジスタ９１０か
らの出力信号をセット信号又はリセット信号とするＲＳ
ラッチからの出力をそれぞれ入力とし、その２つの入力
の論理積を取ることで制御信号ｃ１，ｃ２，ｃ３，ｃ
４，ｃ５を出力している。

【００９８】この制御信号発生回路９００において、シ
フトレジスタ９１０はスタートパルスである入力信号ｉ
をｂクロックでシフトすると共に、その途中段から出力
信号を取り出して、後段のシフトレジスタ９２０〜９５
０に出力する。シフトレジスタ９２０〜９５０では、シ
フトレジスタ９１０の途中段から取り出された出力信号
をａクロックでシフトし、その出力信号を取り出してＲ
Ｓラッチ回路９６０に出力する。ＲＳラッチ回路９６０
では、シフトレジスタ９２０〜９５０から取り出された
出力信号と、シフトレジスタ９１０の途中段から取り出
された出力信号とが、それぞれセット信号又はリセット
信号として入力され、これに応じて各ＲＳラッチ９７１
が状態変化することで出力信号が取り出される。この出
力信号は、さらにＡＮＤ回路９７０に入力され、各ＡＮ
Ｄゲート９７１で入力の論理積を取ることで、図１１に
示すような制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５が作
られる。図１２のｃ１〜ｃ５は、図１１の制御信号ｃ１
〜ｃ５に対応している。

【００９９】この実施形態の回路構成では、ｂクロック
で動作するラッチ９１１を１３段直列に接続し、またａ
クロックで動作するラッチ９２１〜９５１は７個接続し
ているため、全ラッチ数は２０個となる。このように、
実施形態４の制御信号発生回路９００では、同じ制御信
号ｃ１〜ｃ５を作ることができる回路でありながら、図
１０に示す制御信号発生回路８００に比べてラッチ数を
１１個少なくすることができる。

【０１００】上記実施形態４の制御信号発生回路９００
は、周期の異なる２つのクロックで動作するシフトレジ
スタを組み合わせ、任意の制御信号を作る回路構成にお
いて、ＲＳラッチに対して同じ組み合わせとなるシフト
レジスタを共通化するようにしたものである。これによ
れば、実施形態３のルールで回路を構成した場合に比べ
てさらにラッチ数を少なくすることができるので、制御
信号発生回路のレイアウト面積をより小さくすることが
できる。このように、カウンタとしてシフトレジスタを
使用した制御信号発生回路のレイアウト面積を従来より
さらに小さくすることができるので、この制御信号発生
回路９００をドライバ回路と同一基板上に作り込むこと
により、コスト削減を実現することができる。

【０１０１】なお、実施形態４のＲＳラッチ回路９６０
は、実施形態３のＲＳラッチ回路８７０よりもＲＳラッ
チの数が２つ多く、また５個のＡＮＤゲート９７１で構
成されたＡＮＤ回路９７０が接続されているが、これら
素子の増加分はラッチ数が少なくなる分よりもはるかに
小さいため、全体としてはレイアウト面積をより小さく
することができる。

【０１０２】また、この実施形態でもカウンタとしてシ
フトレジスタを使用しているため、消費電力を抑えるこ
とができる。

【０１０３】なお、この実施形態においても、ａクロッ
クとｂクロックの周期を１：３とした例を示したが、ｂ
クロックの周期はａクロックのｎ倍（ｎ≧２）あればよ
く、この実施形態以外のクロック周期で動作するシフト
レジスタを組み合わせることによっても、任意の制御信
号を作ることができる。

【０１０４】さらに、実施形態４の制御信号発生回路８
００は、実施形態２のシーケンサ５００に含まれる制御
信号発生回路（５０５）として使用してもよい。

【０１０５】［実施形態５］次に、カウンタとしてシフ
トレジスタを使用した制御信号発生回路において、制御
信号の発生タイミングを簡単な操作で変更できるように
した実施形態について説明する。

【０１０６】図１４は、実施形態５に係わる制御信号発
生回路の第１の接続形態を示す回路構成図であり、図１
５はその入出力波形を示すタイミングチャートである。

【０１０７】図１４に示す制御信号発生回路１０００
は、シフトレジスタ１０１０及び１０２０と、ＲＳラッ
チ回路１０４０とで構成されている。このうち、前段に
配置されたシフトレジスタ１０１０は、ａクロックの３
倍の周期を持つ周期ｂのクロック信号（以下、ｂクロッ
ク）で動作する７段のラッチ１０１１，…１０１６，１
０１７で構成されており、スタートパルスとなる入力信
号ｉ１をｂクロックのタイミングで右方向に順次シフト
している。このシフトレジスタ１０１０の途中段から取
り出された出力信号は、後段のシフトレジスタ１０２０
の途中段に出力されている。なお図１４では、ラッチ１
０１６と１０１７からの出力信号を利用していないが、
ラッチ１０１６と１０１７が必要な理由については後に
説明する。

【０１０８】一方、後段に配置されたシフトレジスタ１
０２０は、ａクロックで動作する１８段のラッチ１０２
１，…１０３２，…１０３８で構成されている。シフト
レジスタ１０２０には、シフトレジスタ１０１０の途中
段から取り出された出力信号及び入力信号ｉ２が入力さ
れている。シフトレジスタ１０１０からの出力信号が入
力されるラッチでは、入力信号ｉ２をａクロックのタイ
ミングで必要な分だけシフトして送り出している。な
お、ＲＳラッチ回路１０４０から出力される制御信号の
発生タイミングによっては、入力信号ｉ２は無い場合も
ある。また図１４では、ラッチ１０３２〜１０３８まで
は出力信号を利用してないが、ラッチ１０３２〜１０３
８が必要な理由については後に説明する。

【０１０９】ＲＳラッチ回路１０４０は、３段のＲＳラ
ッチ１０４１，１０４２，１０４３で構成されており、
シフトレジスタ１０２０の途中段から取り出された出力
信号、又は図１４には図示していないがシフトレジスタ
１０１０の途中段からの出力信号をセット信号又はリセ
ット信号として取り込み、制御信号ｃ１，ｃ２，ｃ３を
出力している。

【０１１０】次に、図１４に示す制御信号発生回路１０
００の動作について説明する。シフトレジスタ１０１０
は、スタートパルスとして入力された入力信号ｉ１をｂ
クロックでシフトすると共に、その途中段から出力信号
を取り出して後段のシフトレジスタ１０２０に出力す
る。シフトレジスタ１０２０では、シフトレジスタ１０
１０の途中段から取り出された出力信号をａクロックで
シフトし、その途中段から出力信号を取り出してＲＳラ
ッチ回路１０４０に出力する。ＲＳラッチ回路１０４０
には、シフトレジスタ１０１０，１０２０から取り出さ
れた出力信号がセット信号又はリセット信号として入力
され、これに応じてＲＳラッチ１０４１〜１０４３にお
いて、図１５に示すような発生タイミングの制御信号ｃ
１，ｃ２，ｃ３を作ることができる。なお、図１４のｃ
１，ｃ２，ｃ３は、図１５の制御信号ｃ１，ｃ２，ｃ３
に対応している。

【０１１１】次に、図１４に示す制御信号発生回路１０
００において、フレーム周波数の変更や、仕様の異なる
製品への適用などにより、制御信号の発生タイミングを
変更する必要が生じた場合について説明する。

【０１１２】図１６は、実施形態５に係わる制御信号発
生回路の第２の接続形態を示す回路構成図であり、図１
７はその入出力波形を示すタイミングチャートである。

【０１１３】図１６に示す制御信号発生回路１１００に
おいて、シフトレジスタ１１１０及び１１２０の基本構
成は図１４に示すシフトレジスタ１０１０及び１０２０
と同じであり、同等部分を同一符号で示している。図１
４との相違点は、シフトレジスタ１１１０の出力端子と
シフトレジスタ１１２０の入力端子間の接続、シフトレ
ジスタ１１２０の出力端子とＲＳラッチ回路１１４０の
入力端子間の接続、シフトレジスタ１１２０を構成する
ラッチ同士の接続、及びラッチ１０１１に入力するｂク
ロックの正負論理、及びラッチ１０２１に入力されるａ
クロックの正負論理だけである。ここで、ｂクロックの
正負論理とは、シフトレジスタ１０１１に入力するｂク
ロックの位相のことであり、ｂクロックの正負論理を変
えることは、シフトレジスタ１０１１に入力するｂクロ
ックの位相を変えることである。同様に、ａクロックの
正負論理とは、シフトレジスタ１０２１に入力するａク
ロックの位相のことであり、ａクロックの正負論理を変
えることは、シフトレジスタ１０２１に入力するａクロ
ックの位相を変えることである。これら３種類の接続及
びｂクロックの正負論理、ａクロックの正負論理を、図
１６に示すような接続形態とすることにより、図１７に
示すような発生タイミングの制御信号ｃ１，ｃ２，ｃ３
を作ることができる。なお、図１７のｃ１，ｃ２，ｃ３
は、図１６の制御信号ｃ１，ｃ２，ｃ３に対応してい
る。

【０１１４】この制御信号発生回路１１００では、図１
４の制御信号発生回路１０００では使用しなかったラッ
チ１０１６，１０１７並びに１０３２，１０３３，１０
３４を使用している。このように、あらかじめ必要と考
えられる数のラッチをレイアウトの許す範囲で配置して
おき、使用目的に応じて接続形態を適宜に設定すること
により、制御信号の発生タイミングを容易に変更するこ
とができる。また、上記３種類の接続形態及びｂクロッ
クの正負論理、ａクロックの正負論理は、図示しない基
板上の第１層又は第２層に形成された電極パターンを修
正することにより変更することができる。したがって、
製造プロセスにおけるマスク修正も第１層又は第２層だ
けで済むため、制御信号の発生タイミングの変更を簡単
に行うことができる。

【０１１５】上記の例において、シフトレジスタ１１２
０については、ラッチの数は最大で１８個用意しておけ
ばよい。これはＲＳラッチの数が３個であるので、シフ
トレジスタ１１２０からの出力信号は６信号必要にな
り、その１つの信号に対して、ａクロックでのシフトは
最大３段のラッチで済むからである。

【０１１６】ここで、周期ａのａクロックで動作する第
１のシフトレジスタと、ｎ×ａ周期のｂクロックで動作
する第２のシフトレジスタ、及びｍ種類の制御信号を発
生するＲＳラッチ回路を組み合わせた場合のラッチ数に
ついて説明すると、ＲＳラッチの数はｍ個なので、ＲＳ
ラッチへ出力する第１のシフトレジスタは２×ｍ個の出
力信号が必要であり、その１つの出力信号に対して、ａ
クロックでのシフトは最大ｎ段のラッチが必要となるた
め、第２のシフトレジスタのラッチ数は最大２×ｍ×ｎ
段必要となる。

【０１１７】この実施形態５における制御信号発生回路
１０００（及び１１００）では、シフトレジスタ１０１
０，１１１０（上記第１のシフトレジスタに相当）及び
シフトレジスタ１０２０，１１２０（上記第２のシフト
レジスタに相当）が必要最大数のラッチで構成されてい
るため、無駄なラッチを配置することなしに、すべての
接続形態の設定を行うことができる。したがって、この
制御信号発生回路１０００（及び１１００）をドライバ
回路と同一基板上に作り込むことにより、制御信号の発
生タイミングの変更を低コスト且つ短期間に実現するこ
とが可能となる。

【０１１８】また、この実施形態でもカウンタとしてシ
フトレジスタを使用しているため、消費電力を抑えるこ
とができる。

【０１１９】なお、この実施形態では、ａクロックとｂ
クロックの周期を１：３としたが、ｂクロックの周期は
ａクロックのｎ倍（ｎ≧２）あればよく、この実施形態
以外のクロック周期で動作するシフトレジスタと組み合
わせることによっても、任意の制御信号を作ることがで
きる。この場合も、図示しない基板上の第１層又は第２
層に形成された電極パターンを修正することにより、接
続形態の変更を行うことができる。

【０１２０】さらに、実施形態５の制御信号発生回路１
０００及び１１００は、実施形態２のシーケンサ５００
に含まれる制御信号発生回路（５０５）として使用して
もよい。

【０１２１】以上、この発明を液晶パネルに適用した場
合の実施形態について説明したが、この発明は、例えば
表示層として有機ＥＬを用いた表示パネルにも適用する
ことができる。

【０１２２】

【発明の効果】以上説明したように、本発明によれば、
制御信号発生回路のレイアウト面積を従来よりも小さく
することができるので、制御信号発生回路をドライバ回
路と同一基板上に作り込むことにより、コスト削減を実
現することができる。

【０１２３】また、本発明によれば、ドライバ回路の特
性が設計時の見積もり通りに製造されない場合でも、ド
ライバ回路を正しく動作させることができるので、従来
ように回路設計のやり直しや製造プロセスの改善を行う
必要がなく、生産性の向上とコスト削減を実現すること
ができる。

【０１２４】さらに、本発明によれば、基板上の第１層
又は第２層に形成された電極パターンを修正するだけ
で、制御信号の発生タイミングの変更を行うことができ
るので、使用目的に応じた制御信号の発生タイミングの
変更を低コスト且つ短期間に実現することができる。

【図面の簡単な説明】

【図１】図３に示すカウンタ回路の回路構成図。

【図２】実施形態１における信号線ドライバ回路と制御
信号発生回路の接続関係を示す回路構成図。

【図３】図２に示す制御信号発生回路の回路構成図。

【図４】ジョンソンカウンタから出力された信号と重み
付け信号生成回路から出力された重み付け信号を示すタ
イミングチャート。

【図５】実施形態２における信号線ドライバ回路とシー
ケンサの接続関係を示す回路構成図。

【図６】カウンタとしてシフトレジスタを使用した制御
信号発生回路の従来例を示す回路構成図。

【図７】図６の入出力波形を示すタイミングチャート。

【図８】実施形態３における制御信号発生回路の回路構
成図。

【図９】図８の入出力波形を示すタイミングチャート。

【図１０】実施形態３と同じルールで回路を構成した制
御信号発生回路の回路構成図。

【図１１】図１０の入出力波形を示すタイミングチャー
ト。

【図１２】実施形態４における制御信号発生回路の回路
構成図。

【図１３】実施形態に係わる液晶パネルの回路構成図。

【図１４】実施形態５に係わる制御信号発生回路の第１
の接続形態を示す回路構成図。

【図１５】図１４の入出力波形を示すタイミングチャー
ト。

【図１６】実施形態５に係わる制御信号発生回路の第２
の接続形態を示す回路構成図。

【図１７】図１６の入出力波形を示すタイミングチャー
ト。

【符号の説明】

１…液晶パネル、１００…画素部、２００…走査線ドラ
イバ回路、３００…信号線ドライバ回路、４００，６０
０，７００，８００，９００，１０００…制御信号発生
回路、４１０…カウンタ回路、４１１…ジョンソンカウ
ンタ、４１２…サブデコーダ、４１３…Ｄラッチ、４１
４…ＲＳフリップフロップ、４１５…重み付け信号生成
回路、５００…シーケンサ、５０１…Ｄ／Ａコンバータ
状態関知回路、５０２…アンプ状態関知回路、５０３…
Ｄ／Ａコンバータ状態比較回路、５０４…アンプ状態比
較回路、６１０，７１０，８１０，９１０，１０１０，
１０２０，１１１０，１１２０…シフトレジスタ、６２
０，７６０，８７０，９６０，１０４０，１１４０…Ｒ
Ｓラッチ回路、９７０…ＡＮＤ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｃ ６８０ ６８０Ｇ Ｆターム(参考） 2H093 NB07 NC11 NC16 NC22 NC26 NC27 ND42 ND49 ND54 5C006 AA16 AF83 BB16 BC12 BC20 BF03 BF04 BF06 BF22 BF24 BF25 BF26 EB05 FA41 5C080 AA10 BB05 DD22 DD27 DD28 EE29 FF11 JJ02 JJ03 JJ04

Claims (21)

【特許請求の範囲】
1. 【請求項１】 クロック信号に基づいて２（ｎ＋１）個
   の信号を出力するカウンタと、前記カウンタから出力さ
   れた信号の少なくとも２つの組み合わせに重みづけを与
   えるための重み付け信号を生成する重み付け信号生成回
   路とからなるカウンタ回路と、 前記２（ｎ＋１）個の信号と前記重み付け信号に基づい
   て、最大４（ｎ＋１）個の制御信号を出力するデコーダ
   回路と、 を備えたことを特徴とする制御信号発生回路。
2. 【請求項２】 前記カウンタは、前記クロック信号に基
   づいて２（ｎ＋１）個の信号Ｑ０〜Ｑｎを出力する（ｎ
   ＋１）ビットのジョンソンカウンタで構成され、 前記重み付け信号生成回路は、信号Ｑ０とＱｎからセッ
   ト信号を、また信号Ｑｎ−１とＱｎからリセット元信号
   を生成するサブデコーダと、前記リセット元信号に基づ
   いてリセット信号を生成するＤラッチ回路と、前記セッ
   ト信号とリセット信号に基づいて重み付け信号Ｑｗを出
   力するＲＳフリップフロップとで構成されることを特徴
   とする請求項１に記載の制御信号発生回路。
3. 【請求項３】 少なくとも、映像データ入力インターフ
   ェース、階調選択回路、デジタル／アナログコンバータ
   及びアンプ回路を備えたドライバ回路の動作を制御する
   ための制御信号を出力する制御信号発生回路を備えたシ
   ーケンサであって、 前記階調選択回路からの出力信号と前記デジタル／アナ
   ログコンバータからの出力信号とを比較して、その比較
   結果に応じた第１の状態比較信号を出力する第１の比較
   回路と、 前記デジタル／アナログコンバータからの出力信号と前
   記アンプ回路からの出力信号とを比較して、その比較結
   果に応じた第２の状態比較信号を出力する第２の比較回
   路とを備え、 前記制御信号発生回路は、前記第１の比較回路から出力
   された第１の状態比較信号により、前記デジタル／アナ
   ログコンバータでの動作タイミングを判定し、この判定
   結果に応じた適正な制御信号を前記デジタル／アナログ
   コンバータに出力する制御と、前記第２の比較回路から
   出力された第２の状態比較信号により、前記アンプ回路
   での動作タイミングを判定し、この判定結果に応じた適
   正な制御信号を前記アンプ回路に出力する制御を含むこ
   とを特徴とするシーケンサ。
4. 【請求項４】 前記デジタル／アナログコンバータから
   の出力信号を、前記第１の比較回路で解釈可能なデータ
   形式に変換して前記第１の比較回路に出力する第１の変
   換回路と、前記アンプ回路からの出力信号を、前記第２
   の比較回路で解釈可能なデータ形式に変換して前記第２
   の比較回路に出力する第２の変換回路と、 を備えることを特徴とする請求項３に記載のシーケン
   サ。
5. 【請求項５】 前記制御信号発生回路は、請求項１又は
   ２の制御信号発生回路に、前記第１の比較回路から出力
   された前記信号により、前記デジタル／アナログコンバ
   ータでの動作タイミングを判定し、この判定結果に応じ
   た制御信号を前記デジタル／アナログコンバータに出力
   する制御と、前記第２の比較回路から出力された前記信
   号により、前記アンプ回路での動作タイミングを判定
   し、この判定結果に応じた制御信号を前記アンプ回路に
   出力する制御を含むものであることを特徴とする請求項
   ３に記載のシーケンサ。
6. 【請求項６】 少なくとも、第１のクロック信号で動作
   する第１のシフトレジスタ、及び前記第１のクロック信
   号のｎ（ｎ≧２）倍の周期を持つ第２のクロック信号で
   動作する第２のシフトレジスタからなるカウンタ回路
   と、複数のＲＳラッチからなるＲＳラッチ回路とを備
   え、 スタートパルスを前記第１及び第２のシフトレジスタで
   前記第１及び第２のクロック信号によりシフトすると共
   に、前記第１及び第２のシフトレジスタの所定段から出
   力信号として取り出し、前記出力信号を前記ＲＳラッチ
   回路に入力し、前記ＲＳラッチ回路からの出力を制御信
   号として取り出すことを特徴とする制御信号発生回路。
7. 【請求項７】 前記第２のシフトレジスタを前段に、ま
   た前記第１のシフトレジスタを後段に配置し、前記第１
   のシフトレジスタは前記第２のシフトレジスタの途中段
   から取り出される出力信号を入力とし、 前記ＲＳラッチ回路の各ＲＳラッチは、前記第１及び第
   ２のシフトレジスタの所定段から取り出された出力信号
   をセット信号又はリセット信号とすることを特徴とする
   請求項６に記載の制御信号発生回路。
8. 【請求項８】 少なくとも、第１のクロック信号で動作
   する第１のシフトレジスタ、及び前記第１のクロック信
   号のｎ（ｎ≧２）倍の周期を持つ第２のクロック信号で
   動作する第２のシフトレジスタからなるカウンタ回路
   と、複数のＲＳラッチからなるＲＳラッチ回路と、複数
   のＡＮＤゲートからなるＡＮＤ回路とを備え、 前記第２のシフトレジスタを前段に、また前記第１のシ
   フトレジスタを後段に配置し、前記第１のシフトレジス
   タは、その出力先の前記ＲＳラッチ回路のＲＳラッチか
   ら見て、セット信号を与えるシフトレジスタと、リセッ
   ト信号を与えるシフトレジスタの組み合わせが同じもの
   を共通化し、 スタートパルスを前記第２のシフトレジスタで前記第２
   のクロック信号によりシフトすると共に、前記第２のシ
   フトレジスタの所定段から取り出した出力信号を前記第
   １のシフトレジスタの入力信号とし、また前記第１及び
   第２のシフトレジスタの所定段からそれぞれ取り出した
   出力信号を、前記ＲＳラッチ回路の各ＲＳラッチにセッ
   ト信号又はリセット信号として入力して、前記各ＲＳラ
   ッチからの出力を出力信号として前記ＡＮＤ回路に入力
   し、前記出力信号同士の論理積を制御信号として取り出
   すことを特徴とする制御信号発生回路。
9. 【請求項９】 前記第２のシフトレジスタの所定段から
   それぞれ取り出した出力信号を、 前記第２のシフトレジスタの出力から前記ＲＳラッチ回
   路のセット側入力までの前記第１のクロック信号でのシ
   フト量と、前記第２のシフトレジスタの出力から前記Ｒ
   Ｓラッチ回路のリセット側入力までの前記第１のクロッ
   ク信号でのシフト量との組み合わせに対応する前記第１
   のシフトレジスタに出力することを特徴とする請求項８
   に記載の制御信号発生回路。
10. 【請求項１０】 前記制御信号発生回路は、請求項６、
    ７、８、９又は１７の制御信号発生回路に、前記第１の
    比較回路から出力された前記信号により、前記デジタル
    ／アナログコンバータでの動作タイミングを判定し、こ
    の判定結果に応じた制御信号を前記デジタル／アナログ
    コンバータに出力する制御と、前記第２の比較回路から
    出力された前記信号により、前記アンプ回路での動作タ
    イミングを判定し、この判定結果に応じた制御信号を前
    記アンプ回路に出力する制御を含むものであることを特
    徴とする請求項３に記載のシーケンサ。
11. 【請求項１１】 基板上に、画素部とドライバ回路とを
    一体形成した平面表示装置において、 前記ドライバ回路の動作を制御するための制御信号を発
    生する回路として、請求項１、２、６、７、８、９又は
    １７の制御信号発生回路を前記基板上に一体形成したこ
    とを特徴とする平面表示装置。
12. 【請求項１２】 複数の画素電極、これら画素電極のそ
    れぞれに電極配線を介して接続されたスイッチ素子、前
    記スイッチ素子を駆動して前記画素電極に映像データを
    書き込むドライバ回路、及び請求項１、２、６、７、
    ８、９又は１７の制御信号発生回路が一体形成された第
    １電極基板と、前記複数の画素電極に相対する対向電極
    が形成された第２電極基板と、これら両電極基板間に保
    持された表示層とを備えることを特徴とする請求項１１
    に記載の平面表示装置。
13. 【請求項１３】 基板上に、画素部とドライバ回路とを
    一体形成した平面表示装置において、 前記ドライバ回路の動作を制御するための制御信号を発
    生する回路として、請求項３、４、５又は１０のシーケ
    ンサを前記基板上に一体形成したことを特徴とする平面
    表示装置。
14. 【請求項１４】 複数の画素電極、これら画素電極のそ
    れぞれに電極配線を介して接続されたスイッチ素子、前
    記スイッチ素子を駆動して前記画素電極に映像データを
    書き込むドライバ回路、及び請求項３、４、５又は１０
    のシーケンサが一体形成された第１電極基板と、前記複
    数の画素電極に相対する対向電極が形成された第２電極
    基板と、これら両電極基板間に保持された表示層を備え
    ることを特徴とする請求項１３に記載の平面表示装置。
15. 【請求項１５】 前記表示層が液晶層であることを特徴
    とする請求項１２又は１４に記載の平面表示装置。
16. 【請求項１６】 前記表示層が有機ＥＬであることを特
    徴とする請求項１２又は１４に記載の平面表示装置。
17. 【請求項１７】 少なくとも、第１のクロック信号で動
    作する第１のラッチ群で構成される第１のシフトレジス
    タ及び前記第１のクロック信号のｎ（ｎ≧２）倍の周期
    を持つ第２のクロック信号で動作する第２のラッチ群で
    構成される第２のシフトレジスタからなるカウンタ回路
    と、前記第１及び第２のシフトレジスタの所定段から出
    力された出力信号に従って制御信号を発生する複数のＲ
    ＳラッチからなるＲＳラッチ回路とを備え、 前記ＲＳラッチ回路における制御信号の発生タイミング
    が、前記第１のシフトレジスタと前記第２のシフトレジ
    スタ間、並びに前記第１のシフトレジスタと前記ＲＳラ
    ッチ回路間の接続形態に応じて設定されることを特徴と
    する制御信号発生回路。
18. 【請求項１８】 前記第１のクロック信号で動作する第
    １のラッチ群で構成される第１のシフトレジスタ、前記
    第１のクロック信号のｎ（ｎ≧２）倍の周期を持つ第２
    のクロック信号で動作する第２のラッチ群で構成される
    第２のシフトレジスタ、及びｍ種類の制御信号を発生す
    る前記ＲＳラッチ回路において、 前記第１のシフトレジスタを構成する前記第１のラッチ
    群が、最大で２×ｍ×ｎ個であることを特徴とする請求
    項１７に記載の制御信号発生回路。
19. 【請求項１９】 前記第２のシフトレジスタの出力端子
    と前記第１のシフトレジスタの入力端子間、及び前記第
    １のシフトレジスタの出力端子と前記ＲＳラッチ回路の
    入力端子間の接続形態が、基板上の第１層又は第２層に
    形成された電極パターンの修正により変更されることを
    特徴とする請求項１７に記載の制御信号発生回路。
20. 【請求項２０】 前記第１のシフトレジスタに供給され
    る第１のクロック信号の正負論理が、基板上の第１層又
    は第２層に形成された電極パターンの修正により変更さ
    れることを特徴とする請求項１７に記載の制御信号発生
    回路。
21. 【請求項２１】 前記第２のシフトレジスタに供給され
    る第１のクロック信号の正負理論が、基板上の第１層又
    は第２層に形成された電極パターンの修正により変更さ
    れることを特徴とする請求項１７に記載の制御信号発生
    回路。