JP2002353373A - パワー・チップ・スケール・パッケージ - Google Patents
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【課題】 リードフレームと、そこに結合されたダイと
を含む半導体デバイス用のパッケージング構成を提供す
ること。 【解決手段】 ダイは、その後面（ドレイン領域）が、
リードフレームから延在するソース・リードおよびゲー
ト・リードと同一平面になるようにリードフレームに結
合される。補強材は、リードフレームに結合され、そこ
から電気的に絶縁されて、リードフレームのソースおよ
びゲート・パッドの位置を維持する助けをする。半導体
デバイスがプリント回路板（ＰＣＢ）に結合されると
き、ダイの露出面は直接ドレイン接続として働き、ソー
ス・リードおよびゲート・リードは、ダイのソースおよ
びゲート領域用の接続として働く。
を含む半導体デバイス用のパッケージング構成を提供す
ること。 【解決手段】 ダイは、その後面（ドレイン領域）が、
リードフレームから延在するソース・リードおよびゲー
ト・リードと同一平面になるようにリードフレームに結
合される。補強材は、リードフレームに結合され、そこ
から電気的に絶縁されて、リードフレームのソースおよ
びゲート・パッドの位置を維持する助けをする。半導体
デバイスがプリント回路板（ＰＣＢ）に結合されると
き、ダイの露出面は直接ドレイン接続として働き、ソー
ス・リードおよびゲート・リードは、ダイのソースおよ
びゲート領域用の接続として働く。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス用
のパッケージに関し、より詳細には、優れた熱的性質お
よび非常に低いパッケージ抵抗を提供するチップ・スケ
ール・パッケージ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａ
ｇｅ）でのＭＯＳＦＥＴデバイス用のパッケージ、およ
びその製造方法に関する。
のパッケージに関し、より詳細には、優れた熱的性質お
よび非常に低いパッケージ抵抗を提供するチップ・スケ
ール・パッケージ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａ
ｇｅ）でのＭＯＳＦＥＴデバイス用のパッケージ、およ
びその製造方法に関する。
【０００２】
【従来の技術】半導体デバイス、特にＭＯＳＦＥＴデバ
イスは、通常、良好な熱的性能とともに非常に低いパッ
ケージ抵抗（ＲＤＳｏｎ）が望まれている。また、通常
は、ダイ即ち半導体チップに関してできるだけ小さなパ
ッケージを有することが望ましい。そこで、多数のパッ
ケージング概念および方法が従来技術で開発されてい
る。
イスは、通常、良好な熱的性能とともに非常に低いパッ
ケージ抵抗（ＲＤＳｏｎ）が望まれている。また、通常
は、ダイ即ち半導体チップに関してできるだけ小さなパ
ッケージを有することが望ましい。そこで、多数のパッ
ケージング概念および方法が従来技術で開発されてい
る。
【０００３】
【発明が解決しようとする課題】本発明は、ソース・パ
ッド（ｓｏｕｒｃｅ ｐａｄ）と、ソース・パッドの周
縁にある少なくとも２つのソース・リード・レール（ｓ
ｏｕｒｃｅ ｌｅａｄｒａｉｌｓ）と、ソース・パッド
に隣接するゲート・パッド（ｇａｔｅ ｐａｄ）と、ゲ
ート・パッドの周縁にあるゲート・リード・レールとを
含むリード・フレームを備えた半導体デバイスを提供す
る。ダイ即ち半導体チップは、パッド（ｐａｄｓ）と反
対側のダイの表面が、リード・レールの端部と実質的に
同じ高さまたは同一平面になるようにソース・パッドお
よびゲート・パッドに結合される。補強材がリード・フ
レームに結合され、かつそこから電気的に絶縁されてい
る。
ッド（ｓｏｕｒｃｅ ｐａｄ）と、ソース・パッドの周
縁にある少なくとも２つのソース・リード・レール（ｓ
ｏｕｒｃｅ ｌｅａｄｒａｉｌｓ）と、ソース・パッド
に隣接するゲート・パッド（ｇａｔｅ ｐａｄ）と、ゲ
ート・パッドの周縁にあるゲート・リード・レールとを
含むリード・フレームを備えた半導体デバイスを提供す
る。ダイ即ち半導体チップは、パッド（ｐａｄｓ）と反
対側のダイの表面が、リード・レールの端部と実質的に
同じ高さまたは同一平面になるようにソース・パッドお
よびゲート・パッドに結合される。補強材がリード・フ
レームに結合され、かつそこから電気的に絶縁されてい
る。
【０００４】
【課題を解決するための手段】本発明の一態様によれ
ば、補強材が銅スラグ（ｓｌｕｇ）即ち銅製の予備成形
体を含む。
ば、補強材が銅スラグ（ｓｌｕｇ）即ち銅製の予備成形
体を含む。
【０００５】本発明の別の態様によれば、補強材は、電
気的絶縁を提供するポリアミド・テープによりリード・
フレームに結合される。
気的絶縁を提供するポリアミド・テープによりリード・
フレームに結合される。
【０００６】本発明のさらなる態様によれば、リード・
フレームが少なくとも３つのソース・リード・レールを
含む。
フレームが少なくとも３つのソース・リード・レールを
含む。
【０００７】したがって、本発明は、非常に低いパッケ
ージ抵抗（ＲＤＳｏｎ）および優れた熱的性質を有する
半導体デバイス用のチップ・スケール・パッケージを提
供する。パッケージ・サイズ即ちパッケージ寸法がチッ
プ・サイズ即ちチップ寸法の１．６５倍であるので、パ
ッケージはチップ・スケール・サイズ（ｃｈｉｐ ｓｃ
ａｌｅ ｓｉｚｅ）と完全に一致しない場合がある。し
かし、この比率は、ＭＯＳＦＥＴパワー・デバイスに関
して最も注目すべきものの１つである。
ージ抵抗（ＲＤＳｏｎ）および優れた熱的性質を有する
半導体デバイス用のチップ・スケール・パッケージを提
供する。パッケージ・サイズ即ちパッケージ寸法がチッ
プ・サイズ即ちチップ寸法の１．６５倍であるので、パ
ッケージはチップ・スケール・サイズ（ｃｈｉｐ ｓｃ
ａｌｅ ｓｉｚｅ）と完全に一致しない場合がある。し
かし、この比率は、ＭＯＳＦＥＴパワー・デバイスに関
して最も注目すべきものの１つである。
【０００８】本発明の他の特徴および利点は、本明細書
で以下に見られる好ましい例示実施形態の詳細な説明を
図面を参照しながら読み、理解することで理解されよ
う。図中、同じ参照番号が同じ要素を表す。
で以下に見られる好ましい例示実施形態の詳細な説明を
図面を参照しながら読み、理解することで理解されよ
う。図中、同じ参照番号が同じ要素を表す。
【０００９】
【発明の実施の形態】図４に、半導体デバイス用のパッ
ケージ１０を例示する。パッケージは、ソース・リード
１２およびゲート・リード１３を含むリードフレーム１
１を含む。好ましくは、パッケージは、リードから電気
的に絶縁された補強材即ち防撓材１４を含む。好ましく
は、接着剤またはテープ１５を使用して補強材を電気的
に絶縁する。１つの好ましい実施形態では、テープはポ
リアミド・テープを含む。
ケージ１０を例示する。パッケージは、ソース・リード
１２およびゲート・リード１３を含むリードフレーム１
１を含む。好ましくは、パッケージは、リードから電気
的に絶縁された補強材即ち防撓材１４を含む。好ましく
は、接着剤またはテープ１５を使用して補強材を電気的
に絶縁する。１つの好ましい実施形態では、テープはポ
リアミド・テープを含む。
【００１０】図１および３を見るとわかるように、リー
ドフレームは、ソース・パッド２０およびゲート・パッ
ド２１を備える。好ましくは、ソース・パッドは、ソー
ス・パッドの周縁でソース・パッドに結合された少なく
とも３つのソース・リード・レール１２ａ、ｂ、ｃを含
む。基板へのより簡単なドレイン・コンタクト（ｄｒａ
ｉｎ ｃｏｎｔａｃｔ）経路設定を可能にするために、
４つのソース・リードが存在する場合もあるが、好まし
くは３つだけ存在する。好ましくは、ゲート・パッド
は、ソース・パッドに隣接し、好ましくはギャップ２２
によってソース・パッドから電気的に絶縁されている。
ゲート・パッドは、ゲート・パッドの周縁から延在する
ゲート・リードを含む。
ドフレームは、ソース・パッド２０およびゲート・パッ
ド２１を備える。好ましくは、ソース・パッドは、ソー
ス・パッドの周縁でソース・パッドに結合された少なく
とも３つのソース・リード・レール１２ａ、ｂ、ｃを含
む。基板へのより簡単なドレイン・コンタクト（ｄｒａ
ｉｎ ｃｏｎｔａｃｔ）経路設定を可能にするために、
４つのソース・リードが存在する場合もあるが、好まし
くは３つだけ存在する。好ましくは、ゲート・パッド
は、ソース・パッドに隣接し、好ましくはギャップ２２
によってソース・パッドから電気的に絶縁されている。
ゲート・パッドは、ゲート・パッドの周縁から延在する
ゲート・リードを含む。
【００１１】補強材は、ゲート・リードを固定位置で維
持する助けをする。好ましくは、補強材は銅スラグ即ち
銅製の予備成形体を備える。補強材は、接着剤またはテ
ープ（非導電テープ）層１５を用いてリードフレームに
結合されて、リードフレームから電気的に絶縁される。
上述したように、１つの好ましい実施形態では、層１５
はポリイミド・テープを含む。補強材は、結合されたソ
ース・パッドおよびゲート・パッドと実質的に同じサイ
ズ即ち寸法で図示されている。しかし、ゲート・リード
を隣接ソース・リードと位置合わせして維持することが
望ましいので、リードフレームの下側右縁部でゲート・
パッドおよびゲート・リードを保持するために補強材と
して働くような形状およびサイズ即ち寸法とする限り、
補強材が様々な形状およびサイズを有していてよいこと
を当業者は理解されたい。
持する助けをする。好ましくは、補強材は銅スラグ即ち
銅製の予備成形体を備える。補強材は、接着剤またはテ
ープ（非導電テープ）層１５を用いてリードフレームに
結合されて、リードフレームから電気的に絶縁される。
上述したように、１つの好ましい実施形態では、層１５
はポリイミド・テープを含む。補強材は、結合されたソ
ース・パッドおよびゲート・パッドと実質的に同じサイ
ズ即ち寸法で図示されている。しかし、ゲート・リード
を隣接ソース・リードと位置合わせして維持することが
望ましいので、リードフレームの下側右縁部でゲート・
パッドおよびゲート・リードを保持するために補強材と
して働くような形状およびサイズ即ち寸法とする限り、
補強材が様々な形状およびサイズを有していてよいこと
を当業者は理解されたい。
【００１２】図２を見るとわかるように、ダイ即ち半導
体チップ３０は、ソースおよびゲート・パッド上にフリ
ップ・チップ実装される。好ましくは、フリップ・チッ
プ実装がはんだバンプを用いて行われ、したがって好ま
しくは、ダイは当技術分野でバンプ付きダイと呼ばれる
ものである。バンプ付きダイは通常、一体形アイテム即
ち一体形単位体である。図５を見るとわかるように、バ
ンプ付きダイは、ダイと、はんだバンプ４０と、ダイの
上面との間で中間層として働く「アンダーバンプ」材４
１とを含む。好ましくは、アンダーバンプ材は、Ｔｉ
Ｗ、Ｃｕ、Ａｕ、またはそれらの等価物のうちの１つで
ある。図５に図示される例では、アンダーバンプ材は、
３つの層、すなわちＣｕめっき層４１ａ、スパッタＣｕ
層４１ｂ、およびスパッタＴｉ層４１ｃに分けられてい
る。
体チップ３０は、ソースおよびゲート・パッド上にフリ
ップ・チップ実装される。好ましくは、フリップ・チッ
プ実装がはんだバンプを用いて行われ、したがって好ま
しくは、ダイは当技術分野でバンプ付きダイと呼ばれる
ものである。バンプ付きダイは通常、一体形アイテム即
ち一体形単位体である。図５を見るとわかるように、バ
ンプ付きダイは、ダイと、はんだバンプ４０と、ダイの
上面との間で中間層として働く「アンダーバンプ」材４
１とを含む。好ましくは、アンダーバンプ材は、Ｔｉ
Ｗ、Ｃｕ、Ａｕ、またはそれらの等価物のうちの１つで
ある。図５に図示される例では、アンダーバンプ材は、
３つの層、すなわちＣｕめっき層４１ａ、スパッタＣｕ
層４１ｂ、およびスパッタＴｉ層４１ｃに分けられてい
る。
【００１３】ダイは、ダイの露出面５１がソースおよび
ゲート・リードと同一平面になるようにソース・パッド
およびゲート・パッドに配置される。したがって、半導
体デバイスがプリント回路板（ＰＣＢ）上に配置される
とき、ダイの露出同一平面は直接ドレイン接続として働
き、ソース・リードはソース接続として働き、ゲート・
リードはゲート接続として働く。
ゲート・リードと同一平面になるようにソース・パッド
およびゲート・パッドに配置される。したがって、半導
体デバイスがプリント回路板（ＰＣＢ）上に配置される
とき、ダイの露出同一平面は直接ドレイン接続として働
き、ソース・リードはソース接続として働き、ゲート・
リードはゲート接続として働く。
【００１４】好ましくは、リード・フレームは銅フレー
ムを含む。図２を見るとわかるように、リードは予備成
形されていることが好ましく、リードの形成を容易にす
るために穴が提供されている。
ムを含む。図２を見るとわかるように、リードは予備成
形されていることが好ましく、リードの形成を容易にす
るために穴が提供されている。
【００１５】半導体デバイスの製造即ち半導体デバイス
のパッケージングは、様々な方法で行うことができる。
一般には、ダイが（通常はウェハをソーイング即ち切断
することにより）提供され、ダイをリードフレームにフ
リップ・チップ実装する。上述したように、ダイは、好
ましくはバンプ付きダイである。そうでない場合、ダイ
にはんだを提供する必要がある。フリップ・チップ実装
手順は、ダイとリードフレームの間でのはんだのリフロ
ーを含み、次いで個々のユニットへのリードフレームの
シンギュレーション即ち単体化が好ましくはレーザによ
って行われる。次いで半導体デバイスが電気的に試験さ
れる。試験の完了後、半導体デバイスは、他の半導体デ
バイスと共にテープおよびリール上に配置されて、顧客
に供給される。
のパッケージングは、様々な方法で行うことができる。
一般には、ダイが（通常はウェハをソーイング即ち切断
することにより）提供され、ダイをリードフレームにフ
リップ・チップ実装する。上述したように、ダイは、好
ましくはバンプ付きダイである。そうでない場合、ダイ
にはんだを提供する必要がある。フリップ・チップ実装
手順は、ダイとリードフレームの間でのはんだのリフロ
ーを含み、次いで個々のユニットへのリードフレームの
シンギュレーション即ち単体化が好ましくはレーザによ
って行われる。次いで半導体デバイスが電気的に試験さ
れる。試験の完了後、半導体デバイスは、他の半導体デ
バイスと共にテープおよびリール上に配置されて、顧客
に供給される。
【００１６】他の製造手順によれば、フレームを受取り
次第、またはフリップ・チップ実装後に、ゲート・リー
ドをマトリックス銅ストリップから絶縁することができ
る。これは、製造時にストリップ形式での試験を行うこ
とができるようにする。
次第、またはフリップ・チップ実装後に、ゲート・リー
ドをマトリックス銅ストリップから絶縁することができ
る。これは、製造時にストリップ形式での試験を行うこ
とができるようにする。
【００１７】他の製造手順によれば、剛性および硬化を
向上させるための封止材の塗布が、フリップ・チップ実
装とレーザ切断との間で行われる。半導体デバイスは、
自動的に試験してテープおよびリールに配置することが
でき、あるいはゲート絶縁およびストリップ試験をレー
ザ切断前に行い、その後、半導体デバイスをテープおよ
びリールに配置することができる。
向上させるための封止材の塗布が、フリップ・チップ実
装とレーザ切断との間で行われる。半導体デバイスは、
自動的に試験してテープおよびリールに配置することが
でき、あるいはゲート絶縁およびストリップ試験をレー
ザ切断前に行い、その後、半導体デバイスをテープおよ
びリールに配置することができる。
【００１８】したがって、本発明は、優れた熱的性能を
有するチップ・スケール・パッケージ内の半導体デバイ
ス、特にＭＯＳＦＥＴデバイスに関する非常に低いパッ
ケージ抵抗（ＰＤＳｏｎ）に適合するパッケージを提供
する。本発明によるパッケージング概念は、パッケージ
・サイズをチップ・サイズの１．８倍とするチップ・ス
ケールに適合する。リードフレームは、延在する予備成
形ソースおよびゲート・リードとダイ後面（ドレイン）
が同一平面になるようにバンプ付きダイがフリップ・チ
ップ実装されるように設計されている。したがって、基
板取付け中、ダイ後面がドレイン接続としてＰＣＢ即ち
プリント回路板に直接はんだ付けされ、同時に、ソース
およびゲート・リードは、それらの指定された位置に従
ってＰＣＢとはんだ付けされる。最終的なパッケージ構
造は、ソースおよびゲート・リードに対する追加の支持
部として補強材を利用し、非導電テープがリードフレー
ムと補強材の間に用いられて、ゲートおよびソース・リ
ードの接続を電気的に絶縁する。
有するチップ・スケール・パッケージ内の半導体デバイ
ス、特にＭＯＳＦＥＴデバイスに関する非常に低いパッ
ケージ抵抗（ＰＤＳｏｎ）に適合するパッケージを提供
する。本発明によるパッケージング概念は、パッケージ
・サイズをチップ・サイズの１．８倍とするチップ・ス
ケールに適合する。リードフレームは、延在する予備成
形ソースおよびゲート・リードとダイ後面（ドレイン）
が同一平面になるようにバンプ付きダイがフリップ・チ
ップ実装されるように設計されている。したがって、基
板取付け中、ダイ後面がドレイン接続としてＰＣＢ即ち
プリント回路板に直接はんだ付けされ、同時に、ソース
およびゲート・リードは、それらの指定された位置に従
ってＰＣＢとはんだ付けされる。最終的なパッケージ構
造は、ソースおよびゲート・リードに対する追加の支持
部として補強材を利用し、非導電テープがリードフレー
ムと補強材の間に用いられて、ゲートおよびソース・リ
ードの接続を電気的に絶縁する。
【００１９】本発明を特定の例示実施形態に関して記述
してきたが、頭記の特許請求の範囲の範囲内にある全て
の修正形態および等価形態をカバーすることを意図して
いることは明らかであろう。
してきたが、頭記の特許請求の範囲の範囲内にある全て
の修正形態および等価形態をカバーすることを意図して
いることは明らかであろう。
【図１】本発明によるＭＯＳＦＥＴデバイス用のパッケ
ージング構成の底面斜視図である。
ージング構成の底面斜視図である。
【図２】ダイが取り付けられた状態での、図１に例示し
たパッケージング構成の底面斜視図である。
たパッケージング構成の底面斜視図である。
【図３】図１に例示されるパッケージング構成の分解図
である。
である。
【図４】図１に例示されるパッケージング構成の上面斜
視図である。
視図である。
【図５】バンプ付きダイの側断面図である。
１０ パッケージ １１ リードフレーム １２ ソース・リード １２ａ、１２ｂ、１２ｃ ソース・リード・レール １３ ゲート・リード １４ 補強材 １５ 接着剤、テープ ２０ ソース・パッド ２１ ゲート・パッド ３０ ダイ ４０ はんだバンプ ４１ アンダーバンプ材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリア クリスティナ ビー、エスタシオ フィリピン国 セブ シティ、タランバ ン、ヴィラ レイソン、 フェイズ セカ ンド ビー、ブロック ５、ロット 22 (72)発明者 ルーベン マドリッド フィリピン国 セブ シティ、タランバ ン、ヴィラ レイソン、 フェイズ セカ ンド ビー、ブロック ５、ロット 22
Claims (14)
- 【請求項１】 ａ．ｉ．ソース・パッド、 ｉｉ．ソース・パッドの周縁にある少なくとも２つのソ
ース・リード・レール、 ｉｉｉ．ソース・パッドに隣接し、そこから電気的に絶
縁されたゲート・パッド、および ｉｖ．ゲート・パッドの周縁にあるゲート・リード・レ
ールを備えるリードフレームと、 ｂ．ソース・パッドおよびゲート・パッドに結合された
ダイと、 ｃ．リードフレームに結合され、そこから電気的に絶縁
された補強材とを備える半導体デバイス。 - 【請求項２】 補強材が銅スラグを含む請求項１に記載
の半導体デバイス。 - 【請求項３】 補強材が、電気的絶縁を提供するポリイ
ミド・テープを用いてリードフレームに結合されている
請求項１に記載の半導体デバイス。 - 【請求項４】 補強材が銅スラグを含む請求項２に記載
の半導体デバイス。 - 【請求項５】 少なくとも３つのソース・リード・レー
ルを備える請求項４に記載の半導体デバイス。 - 【請求項６】 半導体デバイスを作成する方法であっ
て、 ａ．ソース・パッド、 ｂ．ソース・パッドの周縁にある少なくとも２つのソー
ス・リード・レール、 ｃ．ソース・パッドに隣接し、そこから電気的に絶縁さ
れたゲート・パッド、および ｄ．ゲート・パッドの周縁にあるゲート・リード・レー
ルを有するリードフレームを設けること、 複数のはんだバンプを含むバンプ付きダイを該ソース・
パッドおよびゲート・パッドに配置すること、およびは
んだバンプをリフローすることを有する、上記半導体デ
バイスを作成する方法。 - 【請求項７】 請求項６に記載の方法であって、さら
に、 レーザ切断を行うこと、 半導体デバイスを試験すること、およびリールにあるテ
ープに半導体を配置することを含む該方法。 - 【請求項８】 試験が、レーザ切断を行う前に、ゲート
・パッドを絶縁すること、およびストリップ試験を行う
ことを含む請求項６に記載の方法。 - 【請求項９】 請求項６に記載の方法であって、さら
に、はんだバンプをリフローした後に、アンダーフィル
塗布および硬化を行うことを有する該方法。 - 【請求項１０】 試験が、レーザ切断を行う前に、ゲー
ト・パッドを絶縁すること、およびストリップ試験を行
うことを含む請求項９に記載の方法。 - 【請求項１１】 ａ．第１および第２の表面を含むリー
ドフレームと、 ｂ．第１の表面に結合されたダイと、 ｃ．第２の表面に結合され、そこから電気的に絶縁され
た補強材とを備える半導体デバイス。 - 【請求項１２】 補強材は、電気的絶縁を提供するポリ
アミド・テープを用いてリードフレームに結合されてい
る請求項１１に記載の半導体デバイス。 - 【請求項１３】 補強材は銅スラグを含む請求項１１に
記載の半導体デバイス。 - 【請求項１４】 半導体デバイスを作成する方法であっ
て、 第１の表面および第２の表面を含むリードフレームを設
けること、 はんだを用いて第１の表面にダイを結合すること、およ
び該はんだをリフローすることを有する該方法。
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