JP2002353331A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002353331A JP2002353331A JP2001158821A JP2001158821A JP2002353331A JP 2002353331 A JP2002353331 A JP 2002353331A JP 2001158821 A JP2001158821 A JP 2001158821A JP 2001158821 A JP2001158821 A JP 2001158821A JP 2002353331 A JP2002353331 A JP 2002353331A
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Abstract
(57)【要約】
【課題】 低抵抗化が図られたゲート電極と、同一材料
の上部電極及び下部電極から成る容量を有する半導体装
置の製造方法の合理化を図る。 【解決手段】 半導体基板１上に素子分離膜２及びゲー
ト絶縁膜３を形成し、全面にポリシリコン膜、容量絶縁
膜形成膜及びポリシリコン膜を形成する。次に、フォト
レジスト膜をマスクに前記素子分離膜２上のポリシリコ
ン膜及び容量絶縁膜形成膜をパターニングし上部電極６
及び容量絶縁膜５を形成する。そして、全面にタングス
テンシリサイド膜を形成し、フォトレジスト膜をマスク
にトランジスタ形成領域上にのみタングステンシリサイ
ド膜を残膜させ、フォトレジスト膜をマスクに当該タン
グステンシリサイド膜及びポリシリコン膜をパターニン
グし、前記トランジスタ形成領域上にタングステンポリ
サイド構造のゲート電極１１を形成すると共に、前記素
子分離膜２上に下部電極４を形成する。
の上部電極及び下部電極から成る容量を有する半導体装
置の製造方法の合理化を図る。 【解決手段】 半導体基板１上に素子分離膜２及びゲー
ト絶縁膜３を形成し、全面にポリシリコン膜、容量絶縁
膜形成膜及びポリシリコン膜を形成する。次に、フォト
レジスト膜をマスクに前記素子分離膜２上のポリシリコ
ン膜及び容量絶縁膜形成膜をパターニングし上部電極６
及び容量絶縁膜５を形成する。そして、全面にタングス
テンシリサイド膜を形成し、フォトレジスト膜をマスク
にトランジスタ形成領域上にのみタングステンシリサイ
ド膜を残膜させ、フォトレジスト膜をマスクに当該タン
グステンシリサイド膜及びポリシリコン膜をパターニン
グし、前記トランジスタ形成領域上にタングステンポリ
サイド構造のゲート電極１１を形成すると共に、前記素
子分離膜２上に下部電極４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えば、低抵抗化が図られたゲート電
極と、上部電極と下部電極から成る容量との混載プロセ
スにおける当該容量の容量値の電圧依存性調整を容易に
する半導体装置の製造方法に関する。
方法に関し、更に言えば、低抵抗化が図られたゲート電
極と、上部電極と下部電極から成る容量との混載プロセ
スにおける当該容量の容量値の電圧依存性調整を容易に
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】以下、従来の半導体装置の製造方法につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【０００３】（従来技術１）先ず、図９において、一導
電型、例えばＰ型の半導体基板５１上にＬＯＣＯＳ酸化
膜から成る素子分離膜５２を形成し、当該素子分離膜５
２以外の基板５１上にゲート絶縁膜５３を形成する。
電型、例えばＰ型の半導体基板５１上にＬＯＣＯＳ酸化
膜から成る素子分離膜５２を形成し、当該素子分離膜５
２以外の基板５１上にゲート絶縁膜５３を形成する。
【０００４】次に、図１０において、全面にポリシリコ
ン膜５４Ａ、タングステンシリサイド（ＷＳｉｘ）膜５
５Ａ、容量絶縁膜形成膜５６Ａ及びポリシリコン膜５７
Ａを形成する。尚、前記ポリシリコン膜５４Ａ，５７Ａ
は、成膜後にリンドープ処理し導電化しておく。
ン膜５４Ａ、タングステンシリサイド（ＷＳｉｘ）膜５
５Ａ、容量絶縁膜形成膜５６Ａ及びポリシリコン膜５７
Ａを形成する。尚、前記ポリシリコン膜５４Ａ，５７Ａ
は、成膜後にリンドープ処理し導電化しておく。
【０００５】続いて、図１１において、フォトレジスト
膜（図示省略）をマスクにして前記ポリシリコン膜５７
Ａ及び前記容量絶縁膜５６Ａをパターニングして上部電
極５７及び容量絶縁膜５６を形成する。
膜（図示省略）をマスクにして前記ポリシリコン膜５７
Ａ及び前記容量絶縁膜５６Ａをパターニングして上部電
極５７及び容量絶縁膜５６を形成する。
【０００６】更に、図１２において、フォトレジスト膜
（図示省略）をマスクにして前記タングステンシリサイ
ド（ＷＳｉｘ）膜５５Ａ及びポリシリコン膜５４Ａをパ
ターニングし、ＭＯＳトランジスタ形成領域上にポリシ
リコン膜５４Ｂとタングステンシリサイド（ＷＳｉｘ）
膜５５Ｂとから成るゲート電極５８を形成すると共に、
ポリシリコン膜５４とタングステンシリサイド（ＷＳｉ
ｘ）膜５５とから成る下部電極５９を形成していた。
（図示省略）をマスクにして前記タングステンシリサイ
ド（ＷＳｉｘ）膜５５Ａ及びポリシリコン膜５４Ａをパ
ターニングし、ＭＯＳトランジスタ形成領域上にポリシ
リコン膜５４Ｂとタングステンシリサイド（ＷＳｉｘ）
膜５５Ｂとから成るゲート電極５８を形成すると共に、
ポリシリコン膜５４とタングステンシリサイド（ＷＳｉ
ｘ）膜５５とから成る下部電極５９を形成していた。
【０００７】ここで、従来の製造方法によると、上述し
たように前記ゲート電極５８としてポリシリコン膜５４
Ｂ上にタングステンシリサイド（ＷＳｉｘ）膜５５Ｂが
積層されて成るタングステンポリサイドを用いた場合
に、容量を構成する前記下部電極５９もポリシリコン膜
５４上にタングステンシリサイド（ＷＳｉｘ）膜５５が
積層された構造となってしまう。
たように前記ゲート電極５８としてポリシリコン膜５４
Ｂ上にタングステンシリサイド（ＷＳｉｘ）膜５５Ｂが
積層されて成るタングステンポリサイドを用いた場合
に、容量を構成する前記下部電極５９もポリシリコン膜
５４上にタングステンシリサイド（ＷＳｉｘ）膜５５が
積層された構造となってしまう。
【０００８】このように下部電極５５がタングステンシ
リサイド（ＷＳｉｘ）膜を有し、上部電極がポリシリコ
ン膜のみの、異なる材料の膜で各電極を構成した場合、
容量値の電圧依存性を調整するのが難しいという問題が
あった。
リサイド（ＷＳｉｘ）膜を有し、上部電極がポリシリコ
ン膜のみの、異なる材料の膜で各電極を構成した場合、
容量値の電圧依存性を調整するのが難しいという問題が
あった。
【０００９】（従来技術２）また、上部電極並びに下部
電極を同一材料の膜、例えばポリシリコン膜で形成した
場合には、以下に説明するように製造工程数が長くなる
といった問題があった。
電極を同一材料の膜、例えばポリシリコン膜で形成した
場合には、以下に説明するように製造工程数が長くなる
といった問題があった。
【００１０】即ち、図１３において、ＭＯＳトランジス
タ形成（前述した図９〜図１２に示したゲート電極５８
の形成工程後に、更にソース・ドレイン領域６０，６１
を形成した）後に、全面に層間絶縁膜６２を形成し、そ
の上からリンドープ処理が施されたポリシリコン膜６３
Ａ、容量絶縁膜形成膜６４Ａ及びリンドープ処理が施さ
れたポリシリコン膜６５Ａを形成する。６６は、サイド
ウォールスペーサ膜である。
タ形成（前述した図９〜図１２に示したゲート電極５８
の形成工程後に、更にソース・ドレイン領域６０，６１
を形成した）後に、全面に層間絶縁膜６２を形成し、そ
の上からリンドープ処理が施されたポリシリコン膜６３
Ａ、容量絶縁膜形成膜６４Ａ及びリンドープ処理が施さ
れたポリシリコン膜６５Ａを形成する。６６は、サイド
ウォールスペーサ膜である。
【００１１】続いて、図１４において、フォトレジスト
膜（図示省略）をマスクにして前記ポリシリコン膜６５
Ａ及び前記容量絶縁膜６４Ａをパターニングして上部電
極６５及び容量絶縁膜６４を形成する。
膜（図示省略）をマスクにして前記ポリシリコン膜６５
Ａ及び前記容量絶縁膜６４Ａをパターニングして上部電
極６５及び容量絶縁膜６４を形成する。
【００１２】更に、図１５において、フォトレジスト膜
（図示省略）をマスクにして前記ポリシリコン膜６３Ａ
をパターニングし、下部電極６３を形成する。
（図示省略）をマスクにして前記ポリシリコン膜６３Ａ
をパターニングし、下部電極６３を形成する。
【００１３】このように上部電極並びに下部電極を同一
膜で形成する場合には、一度ＭＯＳトランジスタを形成
した後に、あらためて容量を形成するプロセスとなり、
製造工程数が増大してしまう。
膜で形成する場合には、一度ＭＯＳトランジスタを形成
した後に、あらためて容量を形成するプロセスとなり、
製造工程数が増大してしまう。
【００１４】また、トランジスタ形成後の熱処理が増
え、微細化の妨げとなるという問題もあった。
え、微細化の妨げとなるという問題もあった。
【００１５】
【発明が解決しようとする課題】このため本発明では、
ＭＯＳトランジスタのゲート電極をタングステンポリサ
イドで構成する際に、容量の上部電極並びに下部電極を
同一材料で構成可能にする簡便な製造方法を提供するこ
とを目的とする。
ＭＯＳトランジスタのゲート電極をタングステンポリサ
イドで構成する際に、容量の上部電極並びに下部電極を
同一材料で構成可能にする簡便な製造方法を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は、半導体基板上に素子分離膜及びゲー
ト絶縁膜を形成する工程と、全面に第１の導電膜、容量
絶縁膜形成膜及び第２の導電膜を形成する工程と、フォ
トレジスト膜をマスクにして前記素子分離膜上の第２の
導電膜及び容量絶縁膜形成膜をパターニングし上部電極
及び容量絶縁膜を形成する工程と、全面にシリサイド膜
を形成し、フォトレジスト膜をマスクにしてトランジス
タ形成領域上にのみシリサイド膜を残膜させる工程と、
フォトレジスト膜をマスクにして前記シリサイド膜及び
第１の導電膜をパターニングし、前記トランジスタ形成
領域上に第１の導電膜とシリサイド膜とから成るゲート
電極を形成すると共に、前記素子分離膜上に下部電極を
形成する工程と、前記ゲート電極に隣接するようにソー
ス・ドレイン領域を形成する工程とを具備することを特
徴とする。
装置の製造方法は、半導体基板上に素子分離膜及びゲー
ト絶縁膜を形成する工程と、全面に第１の導電膜、容量
絶縁膜形成膜及び第２の導電膜を形成する工程と、フォ
トレジスト膜をマスクにして前記素子分離膜上の第２の
導電膜及び容量絶縁膜形成膜をパターニングし上部電極
及び容量絶縁膜を形成する工程と、全面にシリサイド膜
を形成し、フォトレジスト膜をマスクにしてトランジス
タ形成領域上にのみシリサイド膜を残膜させる工程と、
フォトレジスト膜をマスクにして前記シリサイド膜及び
第１の導電膜をパターニングし、前記トランジスタ形成
領域上に第１の導電膜とシリサイド膜とから成るゲート
電極を形成すると共に、前記素子分離膜上に下部電極を
形成する工程と、前記ゲート電極に隣接するようにソー
ス・ドレイン領域を形成する工程とを具備することを特
徴とする。
【００１７】また、前記第１の導電膜及び第２の導電膜
が同一材料から成るポリシリコン膜であることを特徴と
する。
が同一材料から成るポリシリコン膜であることを特徴と
する。
【００１８】更に、前記ゲート電極がポリシリコン膜と
タングステンシリサイド膜とが積層されたタングステン
ポリサイドから成ることを特徴とするものである。
タングステンシリサイド膜とが積層されたタングステン
ポリサイドから成ることを特徴とするものである。
【００１９】これにより、ゲート電極をタングステンポ
リサイドで構成しても、上部電極並びに下部電極をポリ
シリコン膜で構成することができる。
リサイドで構成しても、上部電極並びに下部電極をポリ
シリコン膜で構成することができる。
【００２０】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る一実施形態について図面を参照しながら説明
する。
方法に係る一実施形態について図面を参照しながら説明
する。
【００２１】先ず、図１において、一導電型、例えばＰ
型の半導体基板１上に５００ｎｍ程度のＬＯＣＯＳ酸化
膜から成る素子分離膜２を形成し、当該素子分離膜２以
外の基板１上に７ｎｍ程度のゲート絶縁膜３を形成す
る。
型の半導体基板１上に５００ｎｍ程度のＬＯＣＯＳ酸化
膜から成る素子分離膜２を形成し、当該素子分離膜２以
外の基板１上に７ｎｍ程度のゲート絶縁膜３を形成す
る。
【００２２】次に、図２において、全面に１００ｎｍ程
度のポリシリコン膜４Ａ、１０ｎｍ程度の容量絶縁膜形
成膜５Ａ及び１００ｎｍ程度のポリシリコン膜６Ａを形
成する。尚、前記ポリシリコン膜４Ａは、前記容量絶縁
膜形成膜５Ａを形成する前にリンドープ処理され導電化
されている。また、当該容量絶縁膜形成膜５Ａは、シリ
コン窒化膜の単層膜やシリコン酸化膜とシリコン窒化膜
との積層膜から成る。
度のポリシリコン膜４Ａ、１０ｎｍ程度の容量絶縁膜形
成膜５Ａ及び１００ｎｍ程度のポリシリコン膜６Ａを形
成する。尚、前記ポリシリコン膜４Ａは、前記容量絶縁
膜形成膜５Ａを形成する前にリンドープ処理され導電化
されている。また、当該容量絶縁膜形成膜５Ａは、シリ
コン窒化膜の単層膜やシリコン酸化膜とシリコン窒化膜
との積層膜から成る。
【００２３】続いて、図３において、フォトレジスト膜
７をマスクにして前記ポリシリコン膜６Ａ及び前記容量
絶縁膜５Ａをパターニングして上部電極６及び容量絶縁
膜５を形成する。
７をマスクにして前記ポリシリコン膜６Ａ及び前記容量
絶縁膜５Ａをパターニングして上部電極６及び容量絶縁
膜５を形成する。
【００２４】更に、図４において、全面に２００ｎｍ程
度のタングステンシリサイド（ＷＳｉｘ）膜８Ａを形成
し、図５において、フォトレジスト膜９をマスクにして
ＭＯＳトランジスタ形成領域上にのみタングステンシリ
サイド（ＷＳｉｘ）膜８Ｂを残膜させる。
度のタングステンシリサイド（ＷＳｉｘ）膜８Ａを形成
し、図５において、フォトレジスト膜９をマスクにして
ＭＯＳトランジスタ形成領域上にのみタングステンシリ
サイド（ＷＳｉｘ）膜８Ｂを残膜させる。
【００２５】次に、図６において、フォトレジスト膜１
０をマスクにして前記タングステンシリサイド（ＷＳｉ
ｘ）膜８Ｂ及びポリシリコン膜４Ａをパターニングし、
前記ＭＯＳトランジスタ形成領域上にポリシリコン膜４
Ｂとタングステンシリサイド（ＷＳｉｘ）膜８Ｃとから
成るゲート電極１１を形成すると共に、下部電極４を形
成する。
０をマスクにして前記タングステンシリサイド（ＷＳｉ
ｘ）膜８Ｂ及びポリシリコン膜４Ａをパターニングし、
前記ＭＯＳトランジスタ形成領域上にポリシリコン膜４
Ｂとタングステンシリサイド（ＷＳｉｘ）膜８Ｃとから
成るゲート電極１１を形成すると共に、下部電極４を形
成する。
【００２６】続いて、図７において、前記ゲート電極１
１をマスクにＮ型不純物、例えばリンイオンをおよそ２
０ＫｅＶの加速電圧で、およそ５×１０13／ｃｍ2の注
入量でイオン注入することで低濃度のＮ−型ソース・ド
レイン領域１２，１３を形成する。
１をマスクにＮ型不純物、例えばリンイオンをおよそ２
０ＫｅＶの加速電圧で、およそ５×１０13／ｃｍ2の注
入量でイオン注入することで低濃度のＮ−型ソース・ド
レイン領域１２，１３を形成する。
【００２７】更に、図８において、全面に絶縁膜を形成
し、当該絶縁膜を異方性エッチングすることで前記ゲー
ト電極１１、下部電極４、容量絶縁膜５及び上部電極６
の側壁部にサイドウォールスペーサ膜１４を形成する。
し、当該絶縁膜を異方性エッチングすることで前記ゲー
ト電極１１、下部電極４、容量絶縁膜５及び上部電極６
の側壁部にサイドウォールスペーサ膜１４を形成する。
【００２８】そして、前記サイドウォールスペーサ膜１
４及びゲート電極１１をマスクにＮ型不純物、例えばヒ
素イオンをおよそ８０ＫｅＶの加速電圧で、およそ５×
１０ 15／ｃｍ2の注入量でイオン注入することで高濃度
のＮ＋型ソース・ドレイン領域１５，１６を形成する。
４及びゲート電極１１をマスクにＮ型不純物、例えばヒ
素イオンをおよそ８０ＫｅＶの加速電圧で、およそ５×
１０ 15／ｃｍ2の注入量でイオン注入することで高濃度
のＮ＋型ソース・ドレイン領域１５，１６を形成する。
【００２９】以下、図示した説明は省略するが、全面に
層間絶縁膜を形成し、前記ソース・ドレイン領域１５，
１６にコンタクトするソース・ドレイン電極を形成し、
パッシベーション膜を形成することで本発明の半導体装
置が完成する。
層間絶縁膜を形成し、前記ソース・ドレイン領域１５，
１６にコンタクトするソース・ドレイン電極を形成し、
パッシベーション膜を形成することで本発明の半導体装
置が完成する。
【００３０】以上説明したように、本発明によれば比較
的簡便な製造工程により、ＭＯＳトランジスタのゲート
電極１１をタングステンポリサイドで構成し、容量の上
部電極６並びに下部電極４を同一材料のポリシリコン膜
で構成可能となる。
的簡便な製造工程により、ＭＯＳトランジスタのゲート
電極１１をタングステンポリサイドで構成し、容量の上
部電極６並びに下部電極４を同一材料のポリシリコン膜
で構成可能となる。
【００３１】そして、上部電極６並びに下部電極４が同
一材料で構成されるため、容量の電圧依存性調整が容易
になるといった利点がある。
一材料で構成されるため、容量の電圧依存性調整が容易
になるといった利点がある。
【００３２】更に、本発明の製造方法は、従来の製造方
法に比してトランジスタ形成後の熱処理工程が削減でき
るため、微細化に適したプロセスである。
法に比してトランジスタ形成後の熱処理工程が削減でき
るため、微細化に適したプロセスである。
【００３３】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
ゲート電極をタングステンポリサイドで構成する際に、
容量の上部電極並びに下部電極を同一材料で構成可能に
する簡便な製造方法を提供できる。
ゲート電極をタングステンポリサイドで構成する際に、
容量の上部電極並びに下部電極を同一材料で構成可能に
する簡便な製造方法を提供できる。
【００３４】また、上部電極並びに下部電極が同一材料
で構成されるため、容量の電圧依存性調整が容易にな
る。
で構成されるため、容量の電圧依存性調整が容易にな
る。
【００３５】更に、従来の製造方法に比してトランジス
タ形成後の熱処理工程が削減できるため、微細化を図る
上で有利である。
タ形成後の熱処理工程が削減できるため、微細化を図る
上で有利である。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図１０】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１１】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１２】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１３】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１４】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１５】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43
Claims (3)
- 【請求項１】 半導体基板上に素子分離膜及びゲート絶
縁膜を形成する工程と、 全面に第１の導電膜、容量絶縁膜形成膜及び第２の導電
膜を形成する工程と、 フォトレジスト膜をマスクにして前記素子分離膜上の第
２の導電膜及び容量絶縁膜形成膜をパターニングし上部
電極及び容量絶縁膜を形成する工程と、 全面にシリサイド膜を形成し、フォトレジスト膜をマス
クにしてトランジスタ形成領域上にのみシリサイド膜を
残膜させる工程と、 フォトレジスト膜をマスクにして前記シリサイド膜及び
第１の導電膜をパターニングし、前記トランジスタ形成
領域上に第１の導電膜とシリサイド膜とから成るゲート
電極を形成すると共に、前記素子分離膜上に下部電極を
形成する工程と、 前記ゲート電極に隣接するようにソース・ドレイン領域
を形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第１の導電膜及び第２の導電膜が同
一材料から成る膜であることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極がポリシリコン膜とタン
グステンシリサイド膜とが積層されたタングステンポリ
サイドから成ることを特徴とする請求項１に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158821A JP2002353331A (ja) | 2001-05-28 | 2001-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158821A JP2002353331A (ja) | 2001-05-28 | 2001-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353331A true JP2002353331A (ja) | 2002-12-06 |
Family
ID=19002486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001158821A Pending JP2002353331A (ja) | 2001-05-28 | 2001-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7601580B2 (en) | 2006-02-15 | 2009-10-13 | Samsung Electronics Co., Ltd. | Image sensor and method of fabricating the same |
-
2001
- 2001-05-28 JP JP2001158821A patent/JP2002353331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7601580B2 (en) | 2006-02-15 | 2009-10-13 | Samsung Electronics Co., Ltd. | Image sensor and method of fabricating the same |
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