JP2002335154A - インターフェイス回路 - Google Patents
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Abstract
(57)【要約】
【課題】 前段回路からの入力信号の振幅が後段回路の
電源電圧よりも大きい場合に、前段と後段回路の間にあ
るインターフェイス回路において、信号のレベルシフト
変換を行うと共に、後段回路への出力信号のデューティ
比の変動を抑えることができる回路を提供する。 【解決手段】 Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯ
Ｓトランジスタ１３のオン状態での電流特性が同じにな
るようにトランジスタのパラメータを決定し、Ｎ型ＭＯ
Ｓトランジスタ１３のオン状態での抵抗値をＮ型ＭＯＳ
トランジスタ１２のオン状態での抵抗値より大きい値と
なるようにトランジスタのパラメータを決定することに
より、入力部ＩＮの信号振幅の変動および電源電圧ＶＤ
Ｄ２の変動による出力信号のデューティ比の変動を抑制
した回路が得られる。
電源電圧よりも大きい場合に、前段と後段回路の間にあ
るインターフェイス回路において、信号のレベルシフト
変換を行うと共に、後段回路への出力信号のデューティ
比の変動を抑えることができる回路を提供する。 【解決手段】 Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯ
Ｓトランジスタ１３のオン状態での電流特性が同じにな
るようにトランジスタのパラメータを決定し、Ｎ型ＭＯ
Ｓトランジスタ１３のオン状態での抵抗値をＮ型ＭＯＳ
トランジスタ１２のオン状態での抵抗値より大きい値と
なるようにトランジスタのパラメータを決定することに
より、入力部ＩＮの信号振幅の変動および電源電圧ＶＤ
Ｄ２の変動による出力信号のデューティ比の変動を抑制
した回路が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タで構成したレベルシフトおよびそれを用いたインター
フェイスに関する。
タで構成したレベルシフトおよびそれを用いたインター
フェイスに関する。
【０００２】
【従来の技術】従来のインターフェイス回路は前段回路
の信号の振幅を後段回路の電源電圧の振幅に変換する回
路である。
の信号の振幅を後段回路の電源電圧の振幅に変換する回
路である。
【０００３】以下、図４を参照して従来のインターフェ
イス回路について説明する。
イス回路について説明する。
【０００４】前段回路１４には電源電圧ＶＤＤ１と接地
電圧ＧＮＤが供給されており、電源電圧ＶＤＤ１を振幅
電圧とする信号がインターフェイス回路４５の入力部に
与えられる。
電圧ＧＮＤが供給されており、電源電圧ＶＤＤ１を振幅
電圧とする信号がインターフェイス回路４５の入力部に
与えられる。
【０００５】電源電圧ＶＤＤ１より低い電圧の電源電圧
ＶＤＤ２と接地電圧ＧＮＤがインターフェイス回路４５
と後段回路１６に供給されている。インターフェイス回
路４５は、入力部ＩＮに与えられた信号を反転させ、前
段回路１４の信号の振幅電圧をインターフェイス回路４
５および後段回路１６の電源電圧ＶＤＤ２の振幅電圧に
変換させ、出力部ＯＵＴより後段回路１６へ出力する回
路である。
ＶＤＤ２と接地電圧ＧＮＤがインターフェイス回路４５
と後段回路１６に供給されている。インターフェイス回
路４５は、入力部ＩＮに与えられた信号を反転させ、前
段回路１４の信号の振幅電圧をインターフェイス回路４
５および後段回路１６の電源電圧ＶＤＤ２の振幅電圧に
変換させ、出力部ＯＵＴより後段回路１６へ出力する回
路である。
【０００６】Ｐ型ＭＯＳトランジスタ３１のソースと基
板は電源ＶＤＤ２に、Ｎ型ＭＯＳトランジスタ３２のソ
ースと基板は接地電圧ＧＮＤにそれぞれ接続されてい
る。Ｐ型ＭＯＳトランジスタ３１とＮ型ＭＯＳトランジ
スタ３２のドレイン同士が接続されたノードＯＵＴがイ
ンターフェイス回路４５の出力部ＯＵＴである。Ｐ型Ｍ
ＯＳトランジスタ３１とＮ型ＭＯＳトランジスタ３２の
ゲート同士が接続されたノードＩＮがインターフェイス
回路４５の入力部ＩＮである。
板は電源ＶＤＤ２に、Ｎ型ＭＯＳトランジスタ３２のソ
ースと基板は接地電圧ＧＮＤにそれぞれ接続されてい
る。Ｐ型ＭＯＳトランジスタ３１とＮ型ＭＯＳトランジ
スタ３２のドレイン同士が接続されたノードＯＵＴがイ
ンターフェイス回路４５の出力部ＯＵＴである。Ｐ型Ｍ
ＯＳトランジスタ３１とＮ型ＭＯＳトランジスタ３２の
ゲート同士が接続されたノードＩＮがインターフェイス
回路４５の入力部ＩＮである。
【０００７】以上のように構成された図４に示す従来の
インターフェイス回路４５について、その動作を説明す
る。ここでは電源電圧ＶＤＤ１は２．５Ｖであり接地電
圧ＧＮＤは０Ｖであるとし、電源電圧ＶＤＤ２は１．８
Ｖであり接地電圧ＧＮＤは０Ｖであるとして説明する。
インターフェイス回路４５について、その動作を説明す
る。ここでは電源電圧ＶＤＤ１は２．５Ｖであり接地電
圧ＧＮＤは０Ｖであるとし、電源電圧ＶＤＤ２は１．８
Ｖであり接地電圧ＧＮＤは０Ｖであるとして説明する。
【０００８】まず、入力部ＩＮに０Ｖが入力された場合
を説明する。入力部ＩＮに０Ｖが入力されると、Ｐ型Ｍ
ＯＳトランジスタ３１がオンに、Ｎ型ＭＯＳトランジス
タ３２がオフになり、インターフェイス回路４５の出力
部ＯＵＴの電圧は１．８Ｖとなる。
を説明する。入力部ＩＮに０Ｖが入力されると、Ｐ型Ｍ
ＯＳトランジスタ３１がオンに、Ｎ型ＭＯＳトランジス
タ３２がオフになり、インターフェイス回路４５の出力
部ＯＵＴの電圧は１．８Ｖとなる。
【０００９】次に、入力部ＩＮに２．５Ｖが入力された
場合の動作を説明する。入力部ＩＮに２．５Ｖが入力さ
れるとＰ型ＭＯＳトランジスタ３１がオフ、Ｎ型ＭＯＳ
トランジスタ３２がオンとなり、インターフェイス回路
４５の出力部ＯＵＴの電圧ＶＯＵＴは０Ｖとなる。
場合の動作を説明する。入力部ＩＮに２．５Ｖが入力さ
れるとＰ型ＭＯＳトランジスタ３１がオフ、Ｎ型ＭＯＳ
トランジスタ３２がオンとなり、インターフェイス回路
４５の出力部ＯＵＴの電圧ＶＯＵＴは０Ｖとなる。
【００１０】上記のように前段回路１４からＶＤＤ１の
振幅信号が入力部ＩＮに入力されると、インターフェイ
ス回路４５は入力信号を反転し、電源電圧ＶＤＤ２の振
幅信号に変換する。
振幅信号が入力部ＩＮに入力されると、インターフェイ
ス回路４５は入力信号を反転し、電源電圧ＶＤＤ２の振
幅信号に変換する。
【００１１】図４に示すような従来のインターフェイス
回路４５において、入力部ＩＮに電源電圧ＶＤＤ１から
０Ｖに変化する信号が入力されると、Ｐ型ＭＯＳトラン
ジスタ３１がオンし、Ｎ型ＭＯＳトランジスタ３２がオ
フし、出力部の電圧ＶＯＵＴは０Ｖから電源電圧ＶＤＤ
２に変化する。
回路４５において、入力部ＩＮに電源電圧ＶＤＤ１から
０Ｖに変化する信号が入力されると、Ｐ型ＭＯＳトラン
ジスタ３１がオンし、Ｎ型ＭＯＳトランジスタ３２がオ
フし、出力部の電圧ＶＯＵＴは０Ｖから電源電圧ＶＤＤ
２に変化する。
【００１２】このとき、Ｐ型ＭＯＳトランジスタ３１の
ソース・ドレイン間を流れる電流をＩｒ１、その閾値電
圧をＶｔｐ１とすると、出力部の電圧ＶＯＵＴが、０≦
ＶＯＵＴ＜｜Ｖｔｐ１｜、のとき、つまりＰ型ＭＯＳト
ランジスタ３１が飽和領域で動作する。その電流Ｉｒ１
は（数１）に示す。
ソース・ドレイン間を流れる電流をＩｒ１、その閾値電
圧をＶｔｐ１とすると、出力部の電圧ＶＯＵＴが、０≦
ＶＯＵＴ＜｜Ｖｔｐ１｜、のとき、つまりＰ型ＭＯＳト
ランジスタ３１が飽和領域で動作する。その電流Ｉｒ１
は（数１）に示す。
【００１３】
【数１】
【００１４】またＶＯＵＴ≧｜Ｖｔｐ１｜、つまりＰ型
ＭＯＳトランジスタ３１が非飽和領域で動作する。その
電流Ｉｒ１は（数２）に示す。
ＭＯＳトランジスタ３１が非飽和領域で動作する。その
電流Ｉｒ１は（数２）に示す。
【００１５】
【数２】
【００１６】βｐ１はＰ型ＭＯＳトランジスタ３１によ
り決まる定数であり、 βｐ１＝（Ｗｐ１／Ｌｐ１）×（ε×μp０／ｔｏｘ） で表される。Ｗｐ１及びＬｐ１はＰ型ＭＯＳトランジス
タ３１のゲート幅及びゲート長、εはゲート酸化膜の誘
電率、μp０は正孔の移動度、ｔｏｘはゲート酸化膜厚
である。
り決まる定数であり、 βｐ１＝（Ｗｐ１／Ｌｐ１）×（ε×μp０／ｔｏｘ） で表される。Ｗｐ１及びＬｐ１はＰ型ＭＯＳトランジス
タ３１のゲート幅及びゲート長、εはゲート酸化膜の誘
電率、μp０は正孔の移動度、ｔｏｘはゲート酸化膜厚
である。
【００１７】つぎに、入力部ＩＮの電圧が０Ｖから電源
電圧ＶＤＤ１に変化する信号が入力されると、Ｐ型ＭＯ
Ｓトランジスタ３１がオフし、Ｎ型ＭＯＳトランジスタ
３２がオンとなり、出力部の電圧ＶＯＵＴは電源電圧Ｖ
ＤＤ２から０Ｖに変化する。このとき、Ｎ型ＭＯＳトラ
ンジスタ３２のソース・ドレイン間を流れる電流をＩｆ
１、その閾値電圧をＶｔｎ１とすると、ＶＯＵＴが（Ｖ
ＤＤ１−Ｖｔｎ１）＜ＶＯＵＴ≦ＶＤＤ２、のとき、つ
まりＮ型ＭＯＳトランジスタ３２が飽和領域で動作す
る。その電流Ｉｆ１は（数３）に示す。
電圧ＶＤＤ１に変化する信号が入力されると、Ｐ型ＭＯ
Ｓトランジスタ３１がオフし、Ｎ型ＭＯＳトランジスタ
３２がオンとなり、出力部の電圧ＶＯＵＴは電源電圧Ｖ
ＤＤ２から０Ｖに変化する。このとき、Ｎ型ＭＯＳトラ
ンジスタ３２のソース・ドレイン間を流れる電流をＩｆ
１、その閾値電圧をＶｔｎ１とすると、ＶＯＵＴが（Ｖ
ＤＤ１−Ｖｔｎ１）＜ＶＯＵＴ≦ＶＤＤ２、のとき、つ
まりＮ型ＭＯＳトランジスタ３２が飽和領域で動作す
る。その電流Ｉｆ１は（数３）に示す。
【００１８】
【数３】
【００１９】またＶＯＵＴ≦（ＶＤＤ１−Ｖｔｎ１）、
つまりＮ型ＭＯＳトランジスタ３２が非飽和領域で動作
する。その電流Ｉｆ１は（数４）に示す。
つまりＮ型ＭＯＳトランジスタ３２が非飽和領域で動作
する。その電流Ｉｆ１は（数４）に示す。
【００２０】
【数４】
【００２１】（数４）におけるβｎ１はＮ型ＭＯＳトラ
ンジスタ３２により決まる定数であり、 βｎ１＝（Ｗｎ１／Ｌｎ１）×（ε×μn０／ｔｏｘ） で表される。Ｗｎ１及びＬｎ１はＮ型ＭＯＳトランジス
タ３２のゲート幅及びゲート長、εはゲート酸化膜の誘
電率、μn０は電子の移動度、ｔｏｘはゲート酸化膜厚
である。
ンジスタ３２により決まる定数であり、 βｎ１＝（Ｗｎ１／Ｌｎ１）×（ε×μn０／ｔｏｘ） で表される。Ｗｎ１及びＬｎ１はＮ型ＭＯＳトランジス
タ３２のゲート幅及びゲート長、εはゲート酸化膜の誘
電率、μn０は電子の移動度、ｔｏｘはゲート酸化膜厚
である。
【００２２】このように従来のインターフェイス回路４
５では、出力部の電圧ＶＯＵＴが電源電圧ＶＤＤ２から
０Ｖに変化すると、電流Ｉｆ１は（数３）および（数
４）から分かるように電源電圧ＶＤＤ１に依存し変化す
る。また、出力部の電圧ＶＯＵＴが０Ｖから電源電圧Ｖ
ＤＤ２に変化すると、電流Ｉｒ１は（数１）および（数
２）から分かるように電源電圧ＶＤＤ２に依存し変化す
る。
５では、出力部の電圧ＶＯＵＴが電源電圧ＶＤＤ２から
０Ｖに変化すると、電流Ｉｆ１は（数３）および（数
４）から分かるように電源電圧ＶＤＤ１に依存し変化す
る。また、出力部の電圧ＶＯＵＴが０Ｖから電源電圧Ｖ
ＤＤ２に変化すると、電流Ｉｒ１は（数１）および（数
２）から分かるように電源電圧ＶＤＤ２に依存し変化す
る。
【００２３】このため図５（ａ）に示すようにインター
フェイス回路５５の出力部 ＯＵＴに容量ＣＬが付加さ
れた場合、出力部の電圧ＶＯＵＴが電源電圧ＶＤＤ２か
ら０Ｖへ立下がる時間は容量ＣＬに蓄積されている電荷
を電流Ｉｆ１によって放電する時間である。したがっ
て、立下がり時間は電源電圧ＶＤＤ１に依存する。ま
た、出力部の電圧ＶＯＵＴが０Ｖから電源電圧ＶＤＤ２
へ立上がる時間は電流Ｉｒ１により容量ＣＬを充電する
時間である。したがって、立上がり時間は電源電圧ＶＤ
Ｄ２に依存する。
フェイス回路５５の出力部 ＯＵＴに容量ＣＬが付加さ
れた場合、出力部の電圧ＶＯＵＴが電源電圧ＶＤＤ２か
ら０Ｖへ立下がる時間は容量ＣＬに蓄積されている電荷
を電流Ｉｆ１によって放電する時間である。したがっ
て、立下がり時間は電源電圧ＶＤＤ１に依存する。ま
た、出力部の電圧ＶＯＵＴが０Ｖから電源電圧ＶＤＤ２
へ立上がる時間は電流Ｉｒ１により容量ＣＬを充電する
時間である。したがって、立上がり時間は電源電圧ＶＤ
Ｄ２に依存する。
【００２４】ここで、図５（ａ）に示すようにインター
フェイス回路５５出力部ＯＵＴに容量ＣＬを付加した場
合に、入力部ＩＮが０Ｖから電源電圧ＶＤＤ１に変位し
たときに出力部ＯＵＴの電圧ＶＯＵＴが電源電圧ＶＤＤ
２からインターフェイス回路５５の後段回路１６のスイ
ッチングレベルＶｓｗに到達するまでに必要な時間をｔ
ｆ１とし、入力部ＩＮが電源電圧ＶＤＤ１から０Ｖに変
位したときに出力部ＯＵＴの電圧ＶＯＵＴが０ＶからＶ
ｓｗに到達するまでに必要な時間をｔｒ１とする。ここ
で述べたスイッチングレベルＶｓｗは、例えばＶｓｗ＝
（ＶＤＤ２／２）付近である。
フェイス回路５５出力部ＯＵＴに容量ＣＬを付加した場
合に、入力部ＩＮが０Ｖから電源電圧ＶＤＤ１に変位し
たときに出力部ＯＵＴの電圧ＶＯＵＴが電源電圧ＶＤＤ
２からインターフェイス回路５５の後段回路１６のスイ
ッチングレベルＶｓｗに到達するまでに必要な時間をｔ
ｆ１とし、入力部ＩＮが電源電圧ＶＤＤ１から０Ｖに変
位したときに出力部ＯＵＴの電圧ＶＯＵＴが０ＶからＶ
ｓｗに到達するまでに必要な時間をｔｒ１とする。ここ
で述べたスイッチングレベルＶｓｗは、例えばＶｓｗ＝
（ＶＤＤ２／２）付近である。
【００２５】図５（ａ）で示す回路は通常、図５（ｂ）
で示すように、ＶＤＤ１及びＶＤＤ２をある電圧で固定
した場合、ｔｒ１とｔｆ１が等しくなるように設計す
る。
で示すように、ＶＤＤ１及びＶＤＤ２をある電圧で固定
した場合、ｔｒ１とｔｆ１が等しくなるように設計す
る。
【００２６】ここでＶＤＤ１＝２．５Ｖ、ＶＤＤ２＝
１．８Ｖ、Ｖｔｎ１＝Ｖｔｐ１＝０．６Ｖ、Ｖｓｗ＝
０．９Ｖ、ＣＬ＝４０ｆＦ、βｎ１＝８０×１０―6、
βｐ１＝１７５×１０―6とした場合、ｔｒ１＝ｔｆ１
≒０．２４ｎsとなり出力電圧の立上がり時間と立下が
り時間が等しくなる。図５（ｂ）に上記結果の入力部Ｉ
Ｎと出力部ＯＵＴの波形を示している。
１．８Ｖ、Ｖｔｎ１＝Ｖｔｐ１＝０．６Ｖ、Ｖｓｗ＝
０．９Ｖ、ＣＬ＝４０ｆＦ、βｎ１＝８０×１０―6、
βｐ１＝１７５×１０―6とした場合、ｔｒ１＝ｔｆ１
≒０．２４ｎsとなり出力電圧の立上がり時間と立下が
り時間が等しくなる。図５（ｂ）に上記結果の入力部Ｉ
Ｎと出力部ＯＵＴの波形を示している。
【００２７】しかし、ｔｒ１とｔｆ１はそれぞれＶＤＤ
２とＶＤＤ１に依存するため、ＶＤＤ２とＶＤＤ１の電
圧が変動した場合にｔｒ１とｔｆ１はそれぞれ独立で変
動する。
２とＶＤＤ１に依存するため、ＶＤＤ２とＶＤＤ１の電
圧が変動した場合にｔｒ１とｔｆ１はそれぞれ独立で変
動する。
【００２８】図５（ｃ）には、ＶＤＤ１が２．３Ｖに変
動し、ＶＤＤ２は１．８Ｖの場合を示している。入力部
ＩＮの振幅が２．５Ｖから２．３Ｖに変動したことによ
り出力部ＯＵＴの立下がり時間ｔｆ１２は遅くなる。立
上がり時間はｔｒ１２はＶＤＤ２が同じ値であるのでｔ
ｒ１と同じ時間である。したがって、ｔｆ１２＞ｔｒ１
２となる。
動し、ＶＤＤ２は１．８Ｖの場合を示している。入力部
ＩＮの振幅が２．５Ｖから２．３Ｖに変動したことによ
り出力部ＯＵＴの立下がり時間ｔｆ１２は遅くなる。立
上がり時間はｔｒ１２はＶＤＤ２が同じ値であるのでｔ
ｒ１と同じ時間である。したがって、ｔｆ１２＞ｔｒ１
２となる。
【００２９】つぎに、ＶＤＤ１とＶＤＤ２が共に変動し
た場合の出力部ＯＵＴの立上がり時間ｔｒ２と立下がり
時間ｔｆ２の変動による、クロックのデューティの変動
を説明する。
た場合の出力部ＯＵＴの立上がり時間ｔｒ２と立下がり
時間ｔｆ２の変動による、クロックのデューティの変動
を説明する。
【００３０】例えば、ＶＤＤ１＝２．７Ｖ、ＶＤＤ２＝
１．６Ｖ、Ｖｓｗ＝０．８Ｖとした場合、ｔｒ２＝０．
３２５ｎｓ、ｔｆ２＝０．１８９ｎｓとなり、ｔｒ２と
ｔｆ２の差は｜ｔｒ２−ｔｆ２｜＝０．１３６ｎｓであ
る。
１．６Ｖ、Ｖｓｗ＝０．８Ｖとした場合、ｔｒ２＝０．
３２５ｎｓ、ｔｆ２＝０．１８９ｎｓとなり、ｔｒ２と
ｔｆ２の差は｜ｔｒ２−ｔｆ２｜＝０．１３６ｎｓであ
る。
【００３１】ここで、図６を用いて、上記ｔｒ２とｔｆ
２の変動によるクロックのデューティの変動を説明す
る。
２の変動によるクロックのデューティの変動を説明す
る。
【００３２】入力部ＩＮに２００ＭＨｚのクロックで、
ハイレベル（ＶＤＤ１）の時間２.５ｎＳ、ローレベル
（０Ｖ）の時間２.５ｎＳのクロックが入力され、イン
ターフェイス回路の出力部ＯＵＴには立上がり時間がｔ
ｒ２＝０．３２５ｎｓ、立下がり時間がｔｆ２＝０．１
８９ｎｓであるクロックが出力される。ここで、Ｖｓｗ
はインターフェイス回路５５の後段回路１６のスイッチ
ングレベルである。出力部ＯＵＴのクロックのハイレベ
ルの時間は（２．５ｎｓ−ｔｒ２＋ｔｆ２）であり、ロ
ーレベルの時間は（２．５ｎｓ−ｔｆ２＋ｔｒ２）であ
る。したがって、出力のクロックのハイレベルとローレ
ベルのデューティは（２.５−０.１３６）：（２.５＋
０.１３６）＝２.３６４：２.６３６となり、上記の例
では２００ＭＨｚの信号のデューティ２.５ｎｓに対し
て±０.１３６ｎｓの変動となり約６％デューティ変動
が発生することを意味する。
ハイレベル（ＶＤＤ１）の時間２.５ｎＳ、ローレベル
（０Ｖ）の時間２.５ｎＳのクロックが入力され、イン
ターフェイス回路の出力部ＯＵＴには立上がり時間がｔ
ｒ２＝０．３２５ｎｓ、立下がり時間がｔｆ２＝０．１
８９ｎｓであるクロックが出力される。ここで、Ｖｓｗ
はインターフェイス回路５５の後段回路１６のスイッチ
ングレベルである。出力部ＯＵＴのクロックのハイレベ
ルの時間は（２．５ｎｓ−ｔｒ２＋ｔｆ２）であり、ロ
ーレベルの時間は（２．５ｎｓ−ｔｆ２＋ｔｒ２）であ
る。したがって、出力のクロックのハイレベルとローレ
ベルのデューティは（２.５−０.１３６）：（２.５＋
０.１３６）＝２.３６４：２.６３６となり、上記の例
では２００ＭＨｚの信号のデューティ２.５ｎｓに対し
て±０.１３６ｎｓの変動となり約６％デューティ変動
が発生することを意味する。
【００３３】
【発明が解決しようとする課題】このように従来回路の
デメリットとして入力が０ＶからＶＤＤ１へ立上がる場
合とＶＤＤ１から０Ｖへ立下がる場合とで、出力の遅延
時間の依存するパラメータがそれぞれ異なるため、ＶＤ
Ｄ１とＶＤＤ２の２つの電源電圧の変動による遅延差が
発生し、クロックのデューティ比に変動が発生する。信
号のデューティ比の変動が大きくなるとクロックに同期
した回路設計を行う場合、タイミングマージンを大きく
取る必要がある。とりわけ、Ｄｏｕｂｌｅ Ｄａｔａ
ＲａｔｅＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）のようにク
ロックの立上がりエッジと立下がりエッジの両方をデー
タラッチのタイミングに使用する回路では、クロックデ
ューティ比を正確に設定しなければならない。
デメリットとして入力が０ＶからＶＤＤ１へ立上がる場
合とＶＤＤ１から０Ｖへ立下がる場合とで、出力の遅延
時間の依存するパラメータがそれぞれ異なるため、ＶＤ
Ｄ１とＶＤＤ２の２つの電源電圧の変動による遅延差が
発生し、クロックのデューティ比に変動が発生する。信
号のデューティ比の変動が大きくなるとクロックに同期
した回路設計を行う場合、タイミングマージンを大きく
取る必要がある。とりわけ、Ｄｏｕｂｌｅ Ｄａｔａ
ＲａｔｅＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）のようにク
ロックの立上がりエッジと立下がりエッジの両方をデー
タラッチのタイミングに使用する回路では、クロックデ
ューティ比を正確に設定しなければならない。
【００３４】本発明は、上記の課題を鑑み入力が立上が
りである場合の回路の遅延値のＶＤＤ１依存性を抑え、
ＶＤＤ１及びＶＤＤ２の変動に対する回路のデューティ
比変動を小さくすることにより、内部動作速度のマージ
ンが大きくできて、とりわけクロック入力回路に向くイ
ンターフェイス回路を提供することを目的としている。
りである場合の回路の遅延値のＶＤＤ１依存性を抑え、
ＶＤＤ１及びＶＤＤ２の変動に対する回路のデューティ
比変動を小さくすることにより、内部動作速度のマージ
ンが大きくできて、とりわけクロック入力回路に向くイ
ンターフェイス回路を提供することを目的としている。
【００３５】
【課題を解決するための手段】本発明の請求項１記載の
インターフェイス回路は、第１の電源を電源とする前段
回路からの信号を入力する入力部と、ソースと基板が前
記第１の電源電圧より低い電圧の第２の電源に接続さ
れ、ゲートが前記入力部に接続され、ドレインが出力部
に接続された第１の導電型の第１のＭＯＳトランジスタ
と、ドレインが前記出力部に接続され、ゲートが前記入
力部に接続された第２の導電型の第２のＭＯＳトランジ
スタと、ドレインが前記第２の導電型の第２のＭＯＳト
ランジスタのソースに接続され、ソースと基板が第３の
電源に接続された第２の導電型の第３のＭＯＳトランジ
スタを備えることを特徴とする。
インターフェイス回路は、第１の電源を電源とする前段
回路からの信号を入力する入力部と、ソースと基板が前
記第１の電源電圧より低い電圧の第２の電源に接続さ
れ、ゲートが前記入力部に接続され、ドレインが出力部
に接続された第１の導電型の第１のＭＯＳトランジスタ
と、ドレインが前記出力部に接続され、ゲートが前記入
力部に接続された第２の導電型の第２のＭＯＳトランジ
スタと、ドレインが前記第２の導電型の第２のＭＯＳト
ランジスタのソースに接続され、ソースと基板が第３の
電源に接続された第２の導電型の第３のＭＯＳトランジ
スタを備えることを特徴とする。
【００３６】この構成によれば、入力信号の振幅電圧に
よる出力信号の立上がり時間、立下がり時間への影響を
抑制する作用を有する。したがって、出力信号の立上が
り時間と立下がり時間を同じになるよう設計したインタ
ーフェイス回路は入力振幅電圧が変動した場合において
も、立上がり時間、立下がり時間を同じに保持する効果
が得られる。
よる出力信号の立上がり時間、立下がり時間への影響を
抑制する作用を有する。したがって、出力信号の立上が
り時間と立下がり時間を同じになるよう設計したインタ
ーフェイス回路は入力振幅電圧が変動した場合において
も、立上がり時間、立下がり時間を同じに保持する効果
が得られる。
【００３７】本発明の請求項２記載のインターフェイス
回路は、請求項１記載のインターフェイス回路におい
て、前記第２の導電型の第２のＭＯＳトランジスタの基
板が前記第２の導電型の第２のＭＯＳトランジスタのソ
ースに接続することを特徴とする。
回路は、請求項１記載のインターフェイス回路におい
て、前記第２の導電型の第２のＭＯＳトランジスタの基
板が前記第２の導電型の第２のＭＯＳトランジスタのソ
ースに接続することを特徴とする。
【００３８】この構成により、前記第２の導電型の第２
のＭＯＳトランジスタの電流駆動能力を大きくする作用
を有し、インターフェイス回路は入力振幅電圧が変動し
た場合においても、立下がり時間の変動を少なくする効
果が得られる。
のＭＯＳトランジスタの電流駆動能力を大きくする作用
を有し、インターフェイス回路は入力振幅電圧が変動し
た場合においても、立下がり時間の変動を少なくする効
果が得られる。
【００３９】本発明の請求項３記載のインターフェイス
回路は、請求項１記載のインターフェイス回路におい
て、前記第２の導電型の第２のＭＯＳトランジスタの基
板が第３の電源に接続することを特徴とする。
回路は、請求項１記載のインターフェイス回路におい
て、前記第２の導電型の第２のＭＯＳトランジスタの基
板が第３の電源に接続することを特徴とする。
【００４０】この構成により、前記第２の導電型の第２
のＭＯＳトランジスタの集積回路上での面積を小さくす
る作用を有し、集積回路におけるインターフェイス回路
の面積の縮小化の効果が得られる。
のＭＯＳトランジスタの集積回路上での面積を小さくす
る作用を有し、集積回路におけるインターフェイス回路
の面積の縮小化の効果が得られる。
【００４１】本発明の請求項４記載のインターフェイス
回路は、請求項１、２あるいは３記載のインターフェイ
ス回路において、前記第１の導電型の第１のＭＯＳトラ
ンジスタのオン状態での電流特性と前記第２の導電型の
第３のＭＯＳトランジスタのオン状態での電流特性を等
しくするＭＯＳトランジスタの構造を備えることを特徴
とする。
回路は、請求項１、２あるいは３記載のインターフェイ
ス回路において、前記第１の導電型の第１のＭＯＳトラ
ンジスタのオン状態での電流特性と前記第２の導電型の
第３のＭＯＳトランジスタのオン状態での電流特性を等
しくするＭＯＳトランジスタの構造を備えることを特徴
とする。
【００４２】この構成により、インターフェイス回路の
出力の立上がりＯＮ抵抗と立下がりＯＮ抵抗を同じにす
る作用を有し、インターフェイス回路の出力信号の立上
がり時間と立下がり時間を同じにする効果が得られる。
出力の立上がりＯＮ抵抗と立下がりＯＮ抵抗を同じにす
る作用を有し、インターフェイス回路の出力信号の立上
がり時間と立下がり時間を同じにする効果が得られる。
【００４３】本発明の請求項５記載のインターフェイス
回路は、請求項１、２、３、および４記載のいずれか１
項のインターフェイス回路において、前記第２の導電型
の第３のＭＯＳトランジスタのオン状態での前記第２の
導電型の第３のＭＯＳトランジスタの抵抗値が前記第２
の導電型の第２のＭＯＳトランジスタのオン状態での前
記第２の導電型の第２のＭＯＳトランジスタの抵抗値よ
り大きい値となるＭＯＳトランジスタの構造を備えるこ
とを特徴とする。
回路は、請求項１、２、３、および４記載のいずれか１
項のインターフェイス回路において、前記第２の導電型
の第３のＭＯＳトランジスタのオン状態での前記第２の
導電型の第３のＭＯＳトランジスタの抵抗値が前記第２
の導電型の第２のＭＯＳトランジスタのオン状態での前
記第２の導電型の第２のＭＯＳトランジスタの抵抗値よ
り大きい値となるＭＯＳトランジスタの構造を備えるこ
とを特徴とする。
【００４４】この構成により、前記第２の導電型の第２
のＭＯＳトランジスタと前記第２の導電型の第３のＭＯ
Ｓトランジスタが共にＯＮ状態の場合、前記第２の導電
型の第３のＭＯＳトランジスタが電流を制御する作用を
有し、インターフェイス回路は入力振幅電圧が変動した
場合においても、立下がり時間の変動を少なくする効果
が得られる。
のＭＯＳトランジスタと前記第２の導電型の第３のＭＯ
Ｓトランジスタが共にＯＮ状態の場合、前記第２の導電
型の第３のＭＯＳトランジスタが電流を制御する作用を
有し、インターフェイス回路は入力振幅電圧が変動した
場合においても、立下がり時間の変動を少なくする効果
が得られる。
【００４５】
【発明の実施の形態】（第１の実施の形態）図１は本発
明の第１の実施の形態に係るインターフェイス回路を示
す。
明の第１の実施の形態に係るインターフェイス回路を示
す。
【００４６】前段回路１４には電源電圧ＶＤＤ１と接地
電圧ＧＮＤが供給されており、電源電圧ＶＤＤ１を振幅
電圧とする信号がインターフェイス回路１５の入力部に
与えられる。
電圧ＧＮＤが供給されており、電源電圧ＶＤＤ１を振幅
電圧とする信号がインターフェイス回路１５の入力部に
与えられる。
【００４７】電源電圧ＶＤＤ１より低い電圧の電源電圧
ＶＤＤ２と接地電圧ＧＮＤがインターフェイス回路１５
と後段回路１６に供給されている。
ＶＤＤ２と接地電圧ＧＮＤがインターフェイス回路１５
と後段回路１６に供給されている。
【００４８】Ｐ型ＭＯＳトランジスタ１１のソースと基
板は電源電圧ＶＤＤ２に、ゲートは入力部ＩＮに、ドレ
インは出力部ＯＵＴにそれぞれ接続されている。Ｎ型Ｍ
ＯＳトランジスタ１２のソースと基板はノードＡに、ゲ
ートは入力部ＩＮに、ドレインは出力部ＯＵＴにそれぞ
れ接続されている。また、Ｎ型ＭＯＳトランジスタ１３
のソースと基板は接地電圧ＧＮＤに、ゲートは電源電圧
ＶＤＤ２に、ドレインはノードＡにそれぞれ接続されて
いる。出力部ＯＵＴの信号は電源電圧ＶＤＤ２と接地電
圧ＧＮＤが接続された後段回路１６に供給される。
板は電源電圧ＶＤＤ２に、ゲートは入力部ＩＮに、ドレ
インは出力部ＯＵＴにそれぞれ接続されている。Ｎ型Ｍ
ＯＳトランジスタ１２のソースと基板はノードＡに、ゲ
ートは入力部ＩＮに、ドレインは出力部ＯＵＴにそれぞ
れ接続されている。また、Ｎ型ＭＯＳトランジスタ１３
のソースと基板は接地電圧ＧＮＤに、ゲートは電源電圧
ＶＤＤ２に、ドレインはノードＡにそれぞれ接続されて
いる。出力部ＯＵＴの信号は電源電圧ＶＤＤ２と接地電
圧ＧＮＤが接続された後段回路１６に供給される。
【００４９】上記の構成における動作を説明する。電源
電圧ＶＤＤ１は例えば２．５Ｖ、電源電圧ＶＤＤ２は例
えば１．８Ｖに設定されており、接地電圧ＧＮＤは０Ｖ
である。入力部ＩＮには電源電圧ＶＤＤ１と接地電圧Ｇ
ＮＤとの電位差にほぼ等しい２．５Ｖp-pの信号が印加
される。
電圧ＶＤＤ１は例えば２．５Ｖ、電源電圧ＶＤＤ２は例
えば１．８Ｖに設定されており、接地電圧ＧＮＤは０Ｖ
である。入力部ＩＮには電源電圧ＶＤＤ１と接地電圧Ｇ
ＮＤとの電位差にほぼ等しい２．５Ｖp-pの信号が印加
される。
【００５０】入力部ＩＮに０Ｖが入力されるとＰ型ＭＯ
Ｓトランジスタ１１はオンとなり、Ｎ型ＭＯＳトランジ
スタ１２がオフとなるため出力部の電圧ＶＯＵＴは１．
８Ｖとなる。このとき、Ｎ型ＭＯＳトランジスタ１３は
オンであるためノードＡは０Ｖとなる。Ｐ型ＭＯＳトラ
ンジスタ１１がオンしているときにソース・ドレイン間
を流れる電流をＩｒ１１、その閾値電圧をＶｔｐ１１と
すると、出力部ＯＵＴの電圧ＶＯＵＴが、０≦ＶＯＵＴ
＜｜Ｖｔｐ１１｜、のとき、つまりＰ型ＭＯＳトランジ
スタ１１が飽和領域で動作する。そのときの電流 Iｒ１
１は（数５）に示す。
Ｓトランジスタ１１はオンとなり、Ｎ型ＭＯＳトランジ
スタ１２がオフとなるため出力部の電圧ＶＯＵＴは１．
８Ｖとなる。このとき、Ｎ型ＭＯＳトランジスタ１３は
オンであるためノードＡは０Ｖとなる。Ｐ型ＭＯＳトラ
ンジスタ１１がオンしているときにソース・ドレイン間
を流れる電流をＩｒ１１、その閾値電圧をＶｔｐ１１と
すると、出力部ＯＵＴの電圧ＶＯＵＴが、０≦ＶＯＵＴ
＜｜Ｖｔｐ１１｜、のとき、つまりＰ型ＭＯＳトランジ
スタ１１が飽和領域で動作する。そのときの電流 Iｒ１
１は（数５）に示す。
【００５１】
【数５】
【００５２】ＶＯＵＴがＶＯＵＴ≧｜Ｖｔｐ１１｜のと
き、Ｐ型ＭＯＳトランジスタ１１は非飽和領域で動作す
る。そのときの電流 Iｒ１１は（数６）に示す。
き、Ｐ型ＭＯＳトランジスタ１１は非飽和領域で動作す
る。そのときの電流 Iｒ１１は（数６）に示す。
【００５３】
【数６】
【００５４】（数６）におけるβｐ１１はＰ型ＭＯＳト
ランジスタ１１により決まる定数であり、 βｐ１１＝（Ｗｐ１１／Ｌｐ１１）×（ε×μp０／ｔ
ｏｘ） で表される。Ｗｐ１１及びＬｐ１１はＰ型ＭＯＳトラン
ジスタ１１のゲート幅及びゲート長、εはゲート酸化膜
の誘電率、μp０は正孔の移動度、ｔｏｘはゲート酸化
膜厚である。
ランジスタ１１により決まる定数であり、 βｐ１１＝（Ｗｐ１１／Ｌｐ１１）×（ε×μp０／ｔ
ｏｘ） で表される。Ｗｐ１１及びＬｐ１１はＰ型ＭＯＳトラン
ジスタ１１のゲート幅及びゲート長、εはゲート酸化膜
の誘電率、μp０は正孔の移動度、ｔｏｘはゲート酸化
膜厚である。
【００５５】ここで出力部ＯＵＴの負荷容量がＣＬであ
るとするとその立上がり時間ｔｒ１１は、（数７）で表
される。
るとするとその立上がり時間ｔｒ１１は、（数７）で表
される。
【００５６】
【数７】
【００５７】入力部ＩＮに０Ｖが入力されるとＰ型ＭＯ
Ｓトランジスタ１１はオフとなり、Ｎ型ＭＯＳトランジ
スタ１２がオンとなる。またＮ型ＭＯＳトランジスタ１
３は常にオンであるので、出力部ＯＵＴの電圧は１．８
Ｖから０Ｖへと変化する。
Ｓトランジスタ１１はオフとなり、Ｎ型ＭＯＳトランジ
スタ１２がオンとなる。またＮ型ＭＯＳトランジスタ１
３は常にオンであるので、出力部ＯＵＴの電圧は１．８
Ｖから０Ｖへと変化する。
【００５８】入力部ＩＮに２．５Ｖが印加されたると、
Ｎ型ＭＯＳトランジスタ１２は非飽和領域で動作する。
Ｎ型ＭＯＳトランジスタ１２に流れる電流Ｉｆ１２は、
その閾値電圧をＶｔｎ１２、ノードＡの電圧をＶａ、出
力部ＯＵＴの電圧ＶＯＵＴとすると、（数８）で表され
る。
Ｎ型ＭＯＳトランジスタ１２は非飽和領域で動作する。
Ｎ型ＭＯＳトランジスタ１２に流れる電流Ｉｆ１２は、
その閾値電圧をＶｔｎ１２、ノードＡの電圧をＶａ、出
力部ＯＵＴの電圧ＶＯＵＴとすると、（数８）で表され
る。
【００５９】
【数８】
【００６０】ここで、βｎ１２は、 βｎ１２＝（Ｗｎ１２／Ｌｎ１２）×（ε×μn０／ｔ
ｏｘ） で表される。Ｗｎ１２及びＬｎ１２はＮ型ＭＯＳトラン
ジスタ１２のゲート幅及びゲート長、εはゲート酸化膜
の誘電率、μn０は電子の移動度、ｔｏｘはゲート酸化
膜厚である。
ｏｘ） で表される。Ｗｎ１２及びＬｎ１２はＮ型ＭＯＳトラン
ジスタ１２のゲート幅及びゲート長、εはゲート酸化膜
の誘電率、μn０は電子の移動度、ｔｏｘはゲート酸化
膜厚である。
【００６１】また、ノードＡの電圧をＶａとするときの
Ｎ型ＭＯＳトランジスタ１３に流れる電流をＩｆ１３、
Ｖｔｎ１３をその閾値電圧とすると、ＶａがＶＤＤ２≧
Ｖａ≧（ＶＤＤ２−Ｖｔｎ１３）のとき、Ｎ型ＭＯＳト
ランジスタ１３は飽和領域で動作する。このときの電流
Ｉｆ１３は、（数９）に示す。
Ｎ型ＭＯＳトランジスタ１３に流れる電流をＩｆ１３、
Ｖｔｎ１３をその閾値電圧とすると、ＶａがＶＤＤ２≧
Ｖａ≧（ＶＤＤ２−Ｖｔｎ１３）のとき、Ｎ型ＭＯＳト
ランジスタ１３は飽和領域で動作する。このときの電流
Ｉｆ１３は、（数９）に示す。
【００６２】
【数９】
【００６３】Ｖａ≦（ＶＤＤ２−Ｖｔｎ１３）の場合、
非飽和領域で動作する。このときの電流Ｉｆ１３は、
（数１０）に示す。
非飽和領域で動作する。このときの電流Ｉｆ１３は、
（数１０）に示す。
【００６４】
【数１０】
【００６５】ここで、βｎ１３は、 βｎ１３＝（Ｗｎ１３／Ｌｎ１３）×（ε×μn０／ｔ
ｏｘ） で表される。Ｗｎ１３及びＬｎ１３はＮ型ＭＯＳトラン
ジスタ１３のゲート幅及びゲート長、εはゲート酸化膜
の誘電率、μn０は電子の移動度、ｔｏｘはゲート酸化
膜厚である。
ｏｘ） で表される。Ｗｎ１３及びＬｎ１３はＮ型ＭＯＳトラン
ジスタ１３のゲート幅及びゲート長、εはゲート酸化膜
の誘電率、μn０は電子の移動度、ｔｏｘはゲート酸化
膜厚である。
【００６６】Ｎ型ＭＯＳトランジスタ１２とＮ型ＭＯＳ
トランジスタ１３は直列に接続されているのでＩｆ１２
＝Ｉｆ１３が常に成立する。すなわち出力部ＯＵＴから
流出する電流Ｉｆ１３はＮ型ＭＯＳトランジスタ１３が
飽和領域ではＶＤＤ２にのみ依存する。
トランジスタ１３は直列に接続されているのでＩｆ１２
＝Ｉｆ１３が常に成立する。すなわち出力部ＯＵＴから
流出する電流Ｉｆ１３はＮ型ＭＯＳトランジスタ１３が
飽和領域ではＶＤＤ２にのみ依存する。
【００６７】またＮ型ＭＯＳトランジスタ１３が非飽和
領域動作する場合は、 Ｉｆ１２＝Ｉｆ１３ より、（数８）と（数１０）を上記の式に代入してＶＯ
ＵＴを求める式が（数１１）と（数１２）に示される。
領域動作する場合は、 Ｉｆ１２＝Ｉｆ１３ より、（数８）と（数１０）を上記の式に代入してＶＯ
ＵＴを求める式が（数１１）と（数１２）に示される。
【００６８】
【数１１】
【００６９】
【数１２】
【００７０】ここで、（βｎ１３／βｎ１２）の項を無
視できるように、βｎ１３に対してβｎ１２を十分大き
くすると、（数１２）の右辺の第２項が無視され、第１
項のみとなり、 Ｃ≒（ＶＤＤ１−Ｖｔｎ１２−Ｖａ） となり、（数１１）に代入すると ＶＯＵＴ≒Ｖａ となる。（数１０）のＶａに上記の式を代入し、Ｉｆ１
３を求まる式を（数１３）に示す。
視できるように、βｎ１３に対してβｎ１２を十分大き
くすると、（数１２）の右辺の第２項が無視され、第１
項のみとなり、 Ｃ≒（ＶＤＤ１−Ｖｔｎ１２−Ｖａ） となり、（数１１）に代入すると ＶＯＵＴ≒Ｖａ となる。（数１０）のＶａに上記の式を代入し、Ｉｆ１
３を求まる式を（数１３）に示す。
【００７１】
【数１３】
【００７２】（数１３）から、Ｉｆ１３はＶＤＤ２に依
存し、ＶＤＤ１に依存しないことが分かる。
存し、ＶＤＤ１に依存しないことが分かる。
【００７３】ここで、βｎ１３に対してβｎ１２を充分
大きくすることは、（数８）および（数９）、（数１
０）から分かるように、βｎ１３、βｎ１２は電流値の
比例係数であるので、Ｎ型ＭＯＳトランジスタ１３の電
流駆動能力がＮ型ＭＯＳトランジスタ１２の電流駆動能
力より小さくすることである。言い換えると、Ｎ型ＭＯ
Ｓトランジスタ１３のＯＮ状態の抵抗値がＮ型ＭＯＳト
ランジスタ１２のＯＮ状態の抵抗値より大きい値にする
ことである。
大きくすることは、（数８）および（数９）、（数１
０）から分かるように、βｎ１３、βｎ１２は電流値の
比例係数であるので、Ｎ型ＭＯＳトランジスタ１３の電
流駆動能力がＮ型ＭＯＳトランジスタ１２の電流駆動能
力より小さくすることである。言い換えると、Ｎ型ＭＯ
Ｓトランジスタ１３のＯＮ状態の抵抗値がＮ型ＭＯＳト
ランジスタ１２のＯＮ状態の抵抗値より大きい値にする
ことである。
【００７４】このとき出力部ＯＵＴの負荷容量をＣＬ、
立下がり時間をｔｆ１３とすると、ｔｆ１３を求める式
を（数１４）に示す。
立下がり時間をｔｆ１３とすると、ｔｆ１３を求める式
を（数１４）に示す。
【００７５】
【数１４】
【００７６】本発明のインターフェイス回路１５の出力
部ＯＵＴの電圧ＶＯＵＴの立上がり時間ｔｒ１１は（数
５）、（数６）と（数７）から分かるようにＶＤＤ２の
電圧に依存し、また立下がり時間ｔｆ１３は（数１３）
と（数１４）から分かるようにＶＤＤ２に依存すること
になる。従来のインターフェイス回路５５はＶＯＵＴの
立上がり時間はＶＤＤ２に依存し、立下がり時間はＶＤ
Ｄ１に依存していたが本発明ではＶＯＵＴの立上がり、
立下がり時間ともにＶＤＤ１に依存しないため、ＶＤＤ
１の変動による立上がり、立下がり時間変動を排除でき
る。
部ＯＵＴの電圧ＶＯＵＴの立上がり時間ｔｒ１１は（数
５）、（数６）と（数７）から分かるようにＶＤＤ２の
電圧に依存し、また立下がり時間ｔｆ１３は（数１３）
と（数１４）から分かるようにＶＤＤ２に依存すること
になる。従来のインターフェイス回路５５はＶＯＵＴの
立上がり時間はＶＤＤ２に依存し、立下がり時間はＶＤ
Ｄ１に依存していたが本発明ではＶＯＵＴの立上がり、
立下がり時間ともにＶＤＤ１に依存しないため、ＶＤＤ
１の変動による立上がり、立下がり時間変動を排除でき
る。
【００７７】ここでＶｔｐ１１＝Ｖｔｎ１３、βｐ１１
＝βｎ１３となるようにＰ型ＭＯＳトランジスタ１１と
Ｎ型ＭＯＳトランジスタ１３のパラメータを決定する
と、電源電圧ＶＤＤ１の変動による入力部ＩＮへの入力
信号の振幅電圧変動および、電源電圧ＶＤＤ２の変動に
関わらず、出力部の電圧ＶＯＵＴがＶＤＤ２から０Ｖに
変位する場合と、出力部ＯＵＴの電圧ＶＯＵＴが０Ｖか
らＶＤＤ２に変位する場合の電流特性の式が等しくな
り、Ｉｒ１１＝Ｉｆ１３が成立し出力信号のデューティ
比の変動を無くすことができる。
＝βｎ１３となるようにＰ型ＭＯＳトランジスタ１１と
Ｎ型ＭＯＳトランジスタ１３のパラメータを決定する
と、電源電圧ＶＤＤ１の変動による入力部ＩＮへの入力
信号の振幅電圧変動および、電源電圧ＶＤＤ２の変動に
関わらず、出力部の電圧ＶＯＵＴがＶＤＤ２から０Ｖに
変位する場合と、出力部ＯＵＴの電圧ＶＯＵＴが０Ｖか
らＶＤＤ２に変位する場合の電流特性の式が等しくな
り、Ｉｒ１１＝Ｉｆ１３が成立し出力信号のデューティ
比の変動を無くすことができる。
【００７８】すなわち、電源電圧ＶＤＤ１およびＶＤＤ
２の変動に関わらず、出力部ＯＵＴの電圧ＶＯＵＴの立
上がりにより出力部ＯＵＴに接続された容量ＣＬを充電
する時間と、出力部ＯＵＴの電圧ＶＯＵＴの立下がりに
よる放電する時間とが同じ時間になり、入力部ＩＮへの
入力信号のデューティ比と出力部ＯＵＴからの出力信号
のデューティ比が同じとなり、デューティ比の変動を無
くすことができる。
２の変動に関わらず、出力部ＯＵＴの電圧ＶＯＵＴの立
上がりにより出力部ＯＵＴに接続された容量ＣＬを充電
する時間と、出力部ＯＵＴの電圧ＶＯＵＴの立下がりに
よる放電する時間とが同じ時間になり、入力部ＩＮへの
入力信号のデューティ比と出力部ＯＵＴからの出力信号
のデューティ比が同じとなり、デューティ比の変動を無
くすことができる。
【００７９】図２（ａ）は本発明のインターフェイス回
路２５に負荷容量ＣＬを付加した図である。他の記号は
図１と同じである。
路２５に負荷容量ＣＬを付加した図である。他の記号は
図１と同じである。
【００８０】図２（ｂ）は入力部ＩＮに入力する信号の
振幅電圧が０Ｖから２．５Ｖで、電源電圧ＶＤＤ２が
１．８Ｖの場合の出力部ＯＵＴの信号波形を示してい
る。出力信号の０ＶからスイッチングレベルＶｓｗまで
の立上がり時間ｔｒ１１と１．８Ｖからスイッチングレ
ベルＶｓｗまでの立下がり時間ｔｆ１３が同じになるよ
うにＰ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジ
スタ１３のパラメータを決定している。
振幅電圧が０Ｖから２．５Ｖで、電源電圧ＶＤＤ２が
１．８Ｖの場合の出力部ＯＵＴの信号波形を示してい
る。出力信号の０ＶからスイッチングレベルＶｓｗまで
の立上がり時間ｔｒ１１と１．８Ｖからスイッチングレ
ベルＶｓｗまでの立下がり時間ｔｆ１３が同じになるよ
うにＰ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジ
スタ１３のパラメータを決定している。
【００８１】図２（ｃ）は入力部ＩＮに入力する信号の
振幅電圧が０Ｖから２．３Ｖに変動し、電源電圧ＶＤＤ
２は１．８Ｖの場合を示している。
振幅電圧が０Ｖから２．３Ｖに変動し、電源電圧ＶＤＤ
２は１．８Ｖの場合を示している。
【００８２】本発明のインターフェイス回路２５の構成
により、出力信号の０ＶからスイッチングレベルＶｓｗ
までの立上がり時間ｔｒ１１と１．８Ｖからスイッチン
グレベルＶｓｗまでの立下がり時間ｔｆ１３は同じ値で
あり、また、入力振幅電圧が２．５Ｖの場合とも同じ値
である。
により、出力信号の０ＶからスイッチングレベルＶｓｗ
までの立上がり時間ｔｒ１１と１．８Ｖからスイッチン
グレベルＶｓｗまでの立下がり時間ｔｆ１３は同じ値で
あり、また、入力振幅電圧が２．５Ｖの場合とも同じ値
である。
【００８３】本発明のインターフェイス回路２５は、後
段回路１６の電源電圧ＶＤＤ２より高い電圧の電源電圧
ＶＤＤ１を有する前段回路１４からの信号を入力部ＩＮ
に入力し、後段回路１６の電源電圧ＶＤＤ２の振幅電圧
に変換し出力部ＯＵＴより後段回路１６へ出力するレベ
ルシフト機能と、入力部ＩＮに入力する信号の振幅電圧
が変動した場合においても、出力部ＯＵＴの出力信号の
立上がり時間および立下がり時間の変動を無くし、入力
信号のデューティ比と同じデューティ比の信号を出力す
る機能を提供する回路である。
段回路１６の電源電圧ＶＤＤ２より高い電圧の電源電圧
ＶＤＤ１を有する前段回路１４からの信号を入力部ＩＮ
に入力し、後段回路１６の電源電圧ＶＤＤ２の振幅電圧
に変換し出力部ＯＵＴより後段回路１６へ出力するレベ
ルシフト機能と、入力部ＩＮに入力する信号の振幅電圧
が変動した場合においても、出力部ＯＵＴの出力信号の
立上がり時間および立下がり時間の変動を無くし、入力
信号のデューティ比と同じデューティ比の信号を出力す
る機能を提供する回路である。
【００８４】（第２の実施の形態）図３は本発明第２の
実施の形態を示す図である。動作原理は第１の実施の形
態と同じである。
実施の形態を示す図である。動作原理は第１の実施の形
態と同じである。
【００８５】前段回路１４には電源電圧ＶＤＤ１と接地
電圧ＧＮＤが供給されており、電源電圧ＶＤＤ１を振幅
電圧とする信号がインターフェイス回路３５の入力部に
与えられる。
電圧ＧＮＤが供給されており、電源電圧ＶＤＤ１を振幅
電圧とする信号がインターフェイス回路３５の入力部に
与えられる。
【００８６】電源電圧ＶＤＤ１より低い電圧の電源電圧
ＶＤＤ２と接地電圧ＧＮＤがインターフェイス回路３５
と後段回路１６に供給されている。
ＶＤＤ２と接地電圧ＧＮＤがインターフェイス回路３５
と後段回路１６に供給されている。
【００８７】Ｐ型ＭＯＳトランジスタ１１のソースと基
板は電源電圧ＶＤＤ２に、ゲートは入力部ＩＮに、ドレ
インは出力部ＯＵＴにそれぞれ接続されている。Ｎ型Ｍ
ＯＳトランジスタ１２のソースはノードＡに、基板は接
地電圧ＧＮＤに、ゲートは入力部ＩＮに、ドレインは出
力部ＯＵＴにそれぞれ接続されている。また、Ｎ型ＭＯ
Ｓトランジスタ１３のソースと基板は接地電圧ＧＮＤ
に、ゲートは電源電圧ＶＤＤ２に、ドレインはノードＡ
にそれぞれ接続されている。
板は電源電圧ＶＤＤ２に、ゲートは入力部ＩＮに、ドレ
インは出力部ＯＵＴにそれぞれ接続されている。Ｎ型Ｍ
ＯＳトランジスタ１２のソースはノードＡに、基板は接
地電圧ＧＮＤに、ゲートは入力部ＩＮに、ドレインは出
力部ＯＵＴにそれぞれ接続されている。また、Ｎ型ＭＯ
Ｓトランジスタ１３のソースと基板は接地電圧ＧＮＤ
に、ゲートは電源電圧ＶＤＤ２に、ドレインはノードＡ
にそれぞれ接続されている。
【００８８】第２の実施の形態はＮ型ＭＯＳトランジス
タ１２とＮ型ＭＯＳトランジスタ１３の基板を共有して
いる。このことにより、Ｎ型ＭＯＳトランジスタ１２の
ドライブ能力が減少する場合があるが、同一の基板（基
板拡散層）内にＮ型ＭＯＳトランジスタ１２とＮ型ＭＯ
Ｓトランジスタ１３を形成することができるのでＭＯＳ
トランジスタを形成する面積が減少することと、第１の
実施の形態に比べ回路レイアウトの自由度に優れる。
タ１２とＮ型ＭＯＳトランジスタ１３の基板を共有して
いる。このことにより、Ｎ型ＭＯＳトランジスタ１２の
ドライブ能力が減少する場合があるが、同一の基板（基
板拡散層）内にＮ型ＭＯＳトランジスタ１２とＮ型ＭＯ
Ｓトランジスタ１３を形成することができるのでＭＯＳ
トランジスタを形成する面積が減少することと、第１の
実施の形態に比べ回路レイアウトの自由度に優れる。
【００８９】なお、電源電圧ＶＤＤ１と電源電圧ＶＤＤ
２は正の電源電圧として本実施の形態で説明したが、そ
れぞれ負の電源電圧とする場合には、Ｎ型およびＰ型Ｍ
ＯＳトランジスタの導電型を本実施の形態と反対の導電
型（Ｎ型をＰ型に、Ｐ型をＮ型に）にすることにより本
実施の形態と同様の効果を得ることができる。
２は正の電源電圧として本実施の形態で説明したが、そ
れぞれ負の電源電圧とする場合には、Ｎ型およびＰ型Ｍ
ＯＳトランジスタの導電型を本実施の形態と反対の導電
型（Ｎ型をＰ型に、Ｐ型をＮ型に）にすることにより本
実施の形態と同様の効果を得ることができる。
【００９０】
【発明の効果】以上のように本発明のインターフェイス
回路は、前段回路から後段回路の電源電圧より高い振幅
電圧の信号を入力し後段回路の電源電圧の振幅電圧に変
換し出力するレベルシフトを行う効果と、入力信号の振
幅電圧の変動により発生する出力信号の立上がり時間及
び立下り時間の変動を無くす効果と、ＭＯＳトランジス
タのパラメータを調整することによりに信号のデューテ
ィ比変動をなくす効果がある。
回路は、前段回路から後段回路の電源電圧より高い振幅
電圧の信号を入力し後段回路の電源電圧の振幅電圧に変
換し出力するレベルシフトを行う効果と、入力信号の振
幅電圧の変動により発生する出力信号の立上がり時間及
び立下り時間の変動を無くす効果と、ＭＯＳトランジス
タのパラメータを調整することによりに信号のデューテ
ィ比変動をなくす効果がある。
【００９１】このことにより、後段回路はデューティ比
の変動がなくタイミングマージンが大きくなり、安定し
た動作が保証される。
の変動がなくタイミングマージンが大きくなり、安定し
た動作が保証される。
【図１】本発明の第１の実施の形態を示す回路図
【図２】本発明の第１の実施の形態の動作説明図
【図３】本発明の第２の実施の形態を示す回路図
【図４】従来のインターフェイス回路を示す図
【図５】従来のインターフェイス回路とその動作を説明
する図
する図
【図６】入力信号と出力信号のディーティを示す図
１１，３１ Ｐ型ＭＯＳトランジスタ １２，１３，３２ Ｎ型ＭＯＳトランジスタ １４ 前段回路 １５，２５，３５，４５，５５ インターフェイス回路 １６ 後段回路 ＧＮＤ 接地電圧 ＩＮ 入力部 ＯＵＴ 出力部 ｔｒ１，ｔｒ２，ｔｒ１１ 立上がり時間 ｔｆ１，ｔｆ２，ｔｆ１３ 立下がり時間 ＶＤＤ１ 第１の電源電圧 ＶＤＤ２ 第２の電源電圧
Claims (5)
- 【請求項１】 第１の電源を電源とする前段回路からの
信号を入力する入力部と、ソースと基板が前記第１の電
源電圧より低い電圧の第２の電源に接続され、ゲートが
前記入力部に接続され、ドレインが出力部に接続された
第１の導電型の第１のＭＯＳトランジスタと、 ドレインが前記出力部に接続され、ゲートが前記入力部
に接続された第２の導電型の第２のＭＯＳトランジスタ
と、 ドレインが前記第２の導電型の第２のＭＯＳトランジス
タのソースに接続され、ソースと基板が第３の電源に接
続された第２の導電型の第３のＭＯＳトランジスタを備
えることを特徴とするインターフェイス回路。 - 【請求項２】 前記第２の導電型の第２のＭＯＳトラン
ジスタの基板が前記第２の導電型の第２のＭＯＳトラン
ジスタのソースに接続することを特徴とする請求項１記
載のインターフェイス回路。 - 【請求項３】 前記第２の導電型の第２のＭＯＳトラン
ジスタの基板が第３の電源に接続することを特徴とする
請求項１記載のインターフェイス回路。 - 【請求項４】 前記第１の導電型の第１のＭＯＳトラン
ジスタのオン状態での電流特性と前記第２の導電型の第
３のＭＯＳトランジスタのオン状態での電流特性を等し
くするＭＯＳトランジスタの構造を備えることを特徴と
する請求項１、２あるいは３記載のインターフェイス回
路。 - 【請求項５】 前記第２の導電型の第３のＭＯＳトラン
ジスタのオン状態での前記第２の導電型の第３のＭＯＳ
トランジスタの抵抗値が前記第２の導電型の第２のＭＯ
Ｓトランジスタのオン状態での前記第２の導電型の第２
のＭＯＳトランジスタの抵抗値より大きい値となるＭＯ
Ｓトランジスタの構造を備えることを特徴とする請求項
１、２、３、および４記載のいずれか１項のインターフ
ェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001138158A JP2002335154A (ja) | 2001-05-09 | 2001-05-09 | インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001138158A JP2002335154A (ja) | 2001-05-09 | 2001-05-09 | インターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002335154A true JP2002335154A (ja) | 2002-11-22 |
Family
ID=18985140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001138158A Pending JP2002335154A (ja) | 2001-05-09 | 2001-05-09 | インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002335154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8742822B2 (en) | 2012-08-16 | 2014-06-03 | Kabushiki Kaisha Toshiba | Level shift circuit |
-
2001
- 2001-05-09 JP JP2001138158A patent/JP2002335154A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8742822B2 (en) | 2012-08-16 | 2014-06-03 | Kabushiki Kaisha Toshiba | Level shift circuit |
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