JP2002330357A - 欠陥感光画素からの誤った画像信号を補正するためのシステム及び方法 - Google Patents
欠陥感光画素からの誤った画像信号を補正するためのシステム及び方法Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/68—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to defects
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
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Abstract
(57)【要約】
【課題】 欠陥感光画素からの誤った画像信号を効率的
に補正することの出来るシステム及び方法を提供する。 【解決手段】 欠陥感光画素からの誤った画像信号を補
正するためのシステム及び方法は、アナログ・デジタル
（Ａ／Ｄ）変換器構成１１４Ａ、１１４Ｂを利用したも
のであり、これにより誤った画像信号の補正を、画像信
号がアナログ信号からデジタル信号へと変換されるとき
に行う。誤った画像信号の補正は、所与のアナログ画像
信号の、以前に処理された画像信号からのずれを制限す
ることにより実施される。
に補正することの出来るシステム及び方法を提供する。 【解決手段】 欠陥感光画素からの誤った画像信号を補
正するためのシステム及び方法は、アナログ・デジタル
（Ａ／Ｄ）変換器構成１１４Ａ、１１４Ｂを利用したも
のであり、これにより誤った画像信号の補正を、画像信
号がアナログ信号からデジタル信号へと変換されるとき
に行う。誤った画像信号の補正は、所与のアナログ画像
信号の、以前に処理された画像信号からのずれを制限す
ることにより実施される。
Description
【０００１】
【発明の属する技術分野】本発明は一般にデジタル画像
形成に関するものであり、より具体的には欠陥感光画素
からの誤った画像信号を補正するためのシステム及び方
法に関する。
形成に関するものであり、より具体的には欠陥感光画素
からの誤った画像信号を補正するためのシステム及び方
法に関する。
【０００２】
【従来の技術】民生品市場におけるデジタルカメラの需
要は様々な理由から急速に増大している。その理由の１
つは、デジタルカメラがインターネット等の電子媒体を
介して容易に配信することが出来るデジタル写真を形成
することが出来るという点である。デジタル写真は電子
メールを交わすように簡単に友人間や家族間で交換する
ことが出来る。需要増大のもう１つの理由は、デジタル
カメラが作成するデジタル写真は画像処理ソフトを使用
して画質を上げたり加工したりすることが出来るという
点である。更なる理由として、デジタルカメラは撮影し
た画像のプレビューや不要な画像の削除といった従来の
カメラよりも魅力的な機能を提供するということがあげ
られる。
要は様々な理由から急速に増大している。その理由の１
つは、デジタルカメラがインターネット等の電子媒体を
介して容易に配信することが出来るデジタル写真を形成
することが出来るという点である。デジタル写真は電子
メールを交わすように簡単に友人間や家族間で交換する
ことが出来る。需要増大のもう１つの理由は、デジタル
カメラが作成するデジタル写真は画像処理ソフトを使用
して画質を上げたり加工したりすることが出来るという
点である。更なる理由として、デジタルカメラは撮影し
た画像のプレビューや不要な画像の削除といった従来の
カメラよりも魅力的な機能を提供するということがあげ
られる。
【０００３】デジタルカメラは通常、被写シーンをデジ
タル的に取り込むために電荷結合素子（ＣＣＤ）センサ
又は相補型金属酸化膜半導体（ＣＭＯＳ）センサのいず
れかである固体イメージセンサを採用したものである。
固体イメージセンサは感光画素アレイを含んでいる。感
光画素の各々は、デジタル的に取り込まれる画像の画素
の１つ１つを表す。従って、デジタル的に取り込まれる
画像の解像度は、イメージセンサに含まれる感光画素の
数に依存するのである。この結果、より多数の感光画素
を含むイメージセンサの開発に注目が集まっている。
タル的に取り込むために電荷結合素子（ＣＣＤ）センサ
又は相補型金属酸化膜半導体（ＣＭＯＳ）センサのいず
れかである固体イメージセンサを採用したものである。
固体イメージセンサは感光画素アレイを含んでいる。感
光画素の各々は、デジタル的に取り込まれる画像の画素
の１つ１つを表す。従って、デジタル的に取り込まれる
画像の解像度は、イメージセンサに含まれる感光画素の
数に依存するのである。この結果、より多数の感光画素
を含むイメージセンサの開発に注目が集まっている。
【０００４】固体イメージセンサの問題点は、これが多
数の欠陥感光画素を含んでいるかもしれないという可能
性にある。欠陥感光画素は「ホットピクセル（hot pixe
l）」又は「コールドピクセル（cold pixel）」に分類
される。ホットピクセルは、取り込まれたデジタル画像
中に不自然に明るい画素を形成するが、これは、例えば
被写体を撮影するための露光時間等の取り込み期間中に
感光画素で生じたリーク電流が原因である。従って、ホ
ットピクセルは、暗い背景上の際立って明るい画素によ
る、明るいアーチファクトを含むデジタル画像を形成す
ることになる。コールドピクセルは、ホットピクセルと
は対照的に取り込まれたデジタル画像中に不自然に暗い
画素を形成する。コールドピクセルとは、取り込み期間
中に充分な電荷を蓄積することが出来なかった無反応感
光画素のことである。従ってコールドピクセルは、明る
い背景上の際立って暗い画素による、暗いアーチファク
トを含むデジタル画像を形成することになる。より高密
度の感光画素を持つ固体イメージセンサは、欠陥感光画
素も多数含んでいることが予想されるため、固体イメー
ジセンサの感光画素密度が高くなればなる程、これらの
アーチファクトの数も増大すると考えられる。従って、
ホットピクセル又はコールドピクセルに起因する明るい
又は暗いアーチファクトは、メガピクセルタイプのセン
サにとってはより大きい画像劣化要因となるのである。
数の欠陥感光画素を含んでいるかもしれないという可能
性にある。欠陥感光画素は「ホットピクセル（hot pixe
l）」又は「コールドピクセル（cold pixel）」に分類
される。ホットピクセルは、取り込まれたデジタル画像
中に不自然に明るい画素を形成するが、これは、例えば
被写体を撮影するための露光時間等の取り込み期間中に
感光画素で生じたリーク電流が原因である。従って、ホ
ットピクセルは、暗い背景上の際立って明るい画素によ
る、明るいアーチファクトを含むデジタル画像を形成す
ることになる。コールドピクセルは、ホットピクセルと
は対照的に取り込まれたデジタル画像中に不自然に暗い
画素を形成する。コールドピクセルとは、取り込み期間
中に充分な電荷を蓄積することが出来なかった無反応感
光画素のことである。従ってコールドピクセルは、明る
い背景上の際立って暗い画素による、暗いアーチファク
トを含むデジタル画像を形成することになる。より高密
度の感光画素を持つ固体イメージセンサは、欠陥感光画
素も多数含んでいることが予想されるため、固体イメー
ジセンサの感光画素密度が高くなればなる程、これらの
アーチファクトの数も増大すると考えられる。従って、
ホットピクセル又はコールドピクセルに起因する明るい
又は暗いアーチファクトは、メガピクセルタイプのセン
サにとってはより大きい画像劣化要因となるのである。
【０００５】
【発明が解決しようとする課題】ホットピクセル及びコ
ールドピクセルの問題を緩和するための従来手法の１つ
は、製造後にイメージセンサの全ての感光画素を試験す
ることにより、個々のイメージセンサの欠陥感光画素を
マッピングするというものである。このようにすれば、
この欠陥感光画素のマップを使って欠陥感光画素が生成
した誤った画像信号を補正することが出来る。従って、
各デジタルカメラは、特定のイメージセンサのマッピン
グされた欠陥感光画素からの画像信号を補正するように
カスタマイズされるのである。しかしながらこの手法で
は複雑な試験処理及びカスタマイゼーション処理を必要
とするため、デジタルカメラの全体的な製造コストが高
くなってしまう。
ールドピクセルの問題を緩和するための従来手法の１つ
は、製造後にイメージセンサの全ての感光画素を試験す
ることにより、個々のイメージセンサの欠陥感光画素を
マッピングするというものである。このようにすれば、
この欠陥感光画素のマップを使って欠陥感光画素が生成
した誤った画像信号を補正することが出来る。従って、
各デジタルカメラは、特定のイメージセンサのマッピン
グされた欠陥感光画素からの画像信号を補正するように
カスタマイズされるのである。しかしながらこの手法で
は複雑な試験処理及びカスタマイゼーション処理を必要
とするため、デジタルカメラの全体的な製造コストが高
くなってしまう。
【０００６】ホットピクセル及びコールドピクセル問題
を緩和する他の従来手法は、アナログ画像信号がデジタ
ル画像信号へと変換された後にアルゴリズムを用いて欠
陥感光画素からの誤った画像信号を検出し、補正すると
いうものである。この手法の利点は、全てのデジタルカ
メラに同じアルゴリズムを適用することが出来るという
点にある。従って、各イメージセンサに基づくデジタル
カメラのカスタマイゼーションは必要無い。しかしなが
ら、この手法はアルゴリズム用に大量の処理リソースを
必要とするため、デジタルカメラの消費電力が高くなる
と共に、デジタル的に取り込まれた画像の処理にかかる
デジタルカメラの動作速度が遅くなるという傾向があ
る。
を緩和する他の従来手法は、アナログ画像信号がデジタ
ル画像信号へと変換された後にアルゴリズムを用いて欠
陥感光画素からの誤った画像信号を検出し、補正すると
いうものである。この手法の利点は、全てのデジタルカ
メラに同じアルゴリズムを適用することが出来るという
点にある。従って、各イメージセンサに基づくデジタル
カメラのカスタマイゼーションは必要無い。しかしなが
ら、この手法はアルゴリズム用に大量の処理リソースを
必要とするため、デジタルカメラの消費電力が高くなる
と共に、デジタル的に取り込まれた画像の処理にかかる
デジタルカメラの動作速度が遅くなるという傾向があ
る。
【０００７】ホット及びコールドピクセル問題を緩和す
るための従来方法における欠点を考えると、欠陥感光画
素からの画像信号を効率的に補正することが出来るシス
テム及び方法が必要とされているのである。
るための従来方法における欠点を考えると、欠陥感光画
素からの画像信号を効率的に補正することが出来るシス
テム及び方法が必要とされているのである。
【０００８】
【課題を解決するための手段】欠陥感光画素からの誤っ
た画像信号を補正するためのシステム及び方法は、アナ
ログ・デジタル（Ａ／Ｄ）変換器構成を利用したもので
あり、これにより誤った画像信号の補正を、画像信号が
アナログ信号からデジタル信号へと変換される間に行
う。誤った画像信号の補正は、所与のアナログ画像信号
の、以前に処理された画像信号からのずれを制限するこ
とにより実施される。Ａ／Ｄ変換器構成は、Ａ／Ｄ変換
後に欠陥画素からの誤った画像信号の補正を行う必要性
を排除するものである。更に、Ａ／Ｄ変換器構成は１０
ビットの変換に３クロックサイクルしか必要とせず、従
来のＡ／Ｄ変換器構成より８クロックサイクルだけ速
い。
た画像信号を補正するためのシステム及び方法は、アナ
ログ・デジタル（Ａ／Ｄ）変換器構成を利用したもので
あり、これにより誤った画像信号の補正を、画像信号が
アナログ信号からデジタル信号へと変換される間に行
う。誤った画像信号の補正は、所与のアナログ画像信号
の、以前に処理された画像信号からのずれを制限するこ
とにより実施される。Ａ／Ｄ変換器構成は、Ａ／Ｄ変換
後に欠陥画素からの誤った画像信号の補正を行う必要性
を排除するものである。更に、Ａ／Ｄ変換器構成は１０
ビットの変換に３クロックサイクルしか必要とせず、従
来のＡ／Ｄ変換器構成より８クロックサイクルだけ速
い。
【０００９】誤った画像信号を補正するための本発明に
基づくシステムは、以前に処理した画素に基づいてハイ
（高）信号及びロー（低）信号を出力する回路または信
号発生器と、ハイ及びロー信号を受けるハイ基準入力及
びロー基準入力を有するＡ／Ｄ変換器とを含む。ハイ及
びロー信号は、先に処理された画素の画像信号の信号範
囲を定義するものである。Ａ／Ｄ変換器は、現在の画素
のアナログ信号をハイ及びロー信号を基準として用いて
デジタル化することにより、その信号範囲内にある現在
の画素のデジタル信号を得るものであるが、この処理は
以前に処理した画素の信号と現在の画素の信号との差が
事前定義の閾値よりも大きい場合に現在の画素のアナロ
グ信号が制限されることになるように構成される。Ａ／
Ｄ変換器としては、いずれの周知のＡ／Ｄ変換器も使用
可能であるが、出来れば高いフレームレートを得るため
にフラッシュＡ／Ｄ変換器を利用することが望ましい。
基づくシステムは、以前に処理した画素に基づいてハイ
（高）信号及びロー（低）信号を出力する回路または信
号発生器と、ハイ及びロー信号を受けるハイ基準入力及
びロー基準入力を有するＡ／Ｄ変換器とを含む。ハイ及
びロー信号は、先に処理された画素の画像信号の信号範
囲を定義するものである。Ａ／Ｄ変換器は、現在の画素
のアナログ信号をハイ及びロー信号を基準として用いて
デジタル化することにより、その信号範囲内にある現在
の画素のデジタル信号を得るものであるが、この処理は
以前に処理した画素の信号と現在の画素の信号との差が
事前定義の閾値よりも大きい場合に現在の画素のアナロ
グ信号が制限されることになるように構成される。Ａ／
Ｄ変換器としては、いずれの周知のＡ／Ｄ変換器も使用
可能であるが、出来れば高いフレームレートを得るため
にフラッシュＡ／Ｄ変換器を利用することが望ましい。
【００１０】システムの回路または信号発生器は、以前
に処理された画素の画像信号からハイ及びロー信号を生
成するためのデジタル・アナログ（Ｄ／Ａ）変換器を含
むことができる。Ｄ／Ａ変換器は、現在の画素のデジタ
ル化信号よりも多数のビットを含む入力デジタル信号を
変換するように構成することが出来る。一実施例におい
ては、Ｄ／Ａ変換器は１０ビットＤ／Ａ変換器であり、
Ａ／Ｄ変換器は７ビットＡ／Ｄ変換器である。
に処理された画素の画像信号からハイ及びロー信号を生
成するためのデジタル・アナログ（Ｄ／Ａ）変換器を含
むことができる。Ｄ／Ａ変換器は、現在の画素のデジタ
ル化信号よりも多数のビットを含む入力デジタル信号を
変換するように構成することが出来る。一実施例におい
ては、Ｄ／Ａ変換器は１０ビットＤ／Ａ変換器であり、
Ａ／Ｄ変換器は７ビットＡ／Ｄ変換器である。
【００１１】ある実施例においては、回路はＤ／Ａ変換
器へと比較信号を出力する比較回路を含む。比較信号は
現在の画素のアナログ信号と以前に処理した画素のアナ
ログ信号との比較結果に基づくものである。この実施例
においては、Ｄ／Ａ変換器は１０ビットＤ／Ａ変換器で
あり、Ａ／Ｄ変換器は６ビットＡ／Ｄ変換器である。
器へと比較信号を出力する比較回路を含む。比較信号は
現在の画素のアナログ信号と以前に処理した画素のアナ
ログ信号との比較結果に基づくものである。この実施例
においては、Ｄ／Ａ変換器は１０ビットＤ／Ａ変換器で
あり、Ａ／Ｄ変換器は６ビットＡ／Ｄ変換器である。
【００１２】誤った画像信号を補正するための本発明に
基づく方法は、以前に処理した画素の画像信号に基づい
てハイ信号及びロー信号を生成するステップと、ハイ信
号及びロー信号を基準として用い、現在の画素のアナロ
グ信号をハイ及びロー信号が定義する信号範囲において
デジタル化することで現在の画素のデジタル信号を得る
ステップとを含む。現在の画素のアナログ信号をデジタ
ル化するステップは、以前に処理された画素の信号と現
在の画素の信号との差が事前定義の閾値を超えている場
合に現在の画素のアナログ信号をハイ及びロー信号によ
って制限することを含む。
基づく方法は、以前に処理した画素の画像信号に基づい
てハイ信号及びロー信号を生成するステップと、ハイ信
号及びロー信号を基準として用い、現在の画素のアナロ
グ信号をハイ及びロー信号が定義する信号範囲において
デジタル化することで現在の画素のデジタル信号を得る
ステップとを含む。現在の画素のアナログ信号をデジタ
ル化するステップは、以前に処理された画素の信号と現
在の画素の信号との差が事前定義の閾値を超えている場
合に現在の画素のアナログ信号をハイ及びロー信号によ
って制限することを含む。
【００１３】方法は更に、以前に処理した画素の画像信
号をハイ及びロー信号へと変換するステップを含む。特
に、以前に処理した画素の画像信号を変換するステップ
では、Ｄ／Ａ変換を実施しても良い。
号をハイ及びロー信号へと変換するステップを含む。特
に、以前に処理した画素の画像信号を変換するステップ
では、Ｄ／Ａ変換を実施しても良い。
【００１４】一実施例においては、方法は更に現在の画
素のアナログ信号を以前に処理した画素のアナログ信号
と比較するステップを含む。この実施例においては、ハ
イ及びロー信号は現在の画素のアナログ信号とその後の
画素のアナログ信号との比較結果に基づくものである。
素のアナログ信号を以前に処理した画素のアナログ信号
と比較するステップを含む。この実施例においては、ハ
イ及びロー信号は現在の画素のアナログ信号とその後の
画素のアナログ信号との比較結果に基づくものである。
【００１５】本発明の更なる態様及び利点は、添付図を
参照しつつ以下の詳細説明を読むことにより明らかとな
る。図は本発明の原理を説明するための事例を描いたも
のである。
参照しつつ以下の詳細説明を読むことにより明らかとな
る。図は本発明の原理を説明するための事例を描いたも
のである。
【００１６】
【発明の実施の形態】欠陥感光画素からの誤った画像信
号を修正するためのデジタル画像形成システム及び方法
は、画像信号をアナログ信号からデジタル信号へと変換
する際に誤った画像信号を修正するＡ／Ｄ変換器（ＡＤ
Ｃ）構成を採用したものである。このＡＤＣ構成は、Ａ
／Ｄ変換後に欠陥画素からの誤った画素信号の補正を行
なう必要性を排除するものである。更にこのＡＤＣ構成
は１０ビットの変換に３クロックサイクルしか要さず、
従来のＡＤＣ構成より８クロックサイクルだけ速い。
号を修正するためのデジタル画像形成システム及び方法
は、画像信号をアナログ信号からデジタル信号へと変換
する際に誤った画像信号を修正するＡ／Ｄ変換器（ＡＤ
Ｃ）構成を採用したものである。このＡＤＣ構成は、Ａ
／Ｄ変換後に欠陥画素からの誤った画素信号の補正を行
なう必要性を排除するものである。更にこのＡＤＣ構成
は１０ビットの変換に３クロックサイクルしか要さず、
従来のＡＤＣ構成より８クロックサイクルだけ速い。
【００１７】図１は、本発明の第１の実施例に基づくデ
ジタル画像形成システム１００を描いたものである。こ
のデジタル画像形成システムは、イメージセンサモジュ
ール１０２、プロセッサ１０４及びメモリ１０６を含
む。イメージセンサモジュールは、センサアレイ１０
８、列増幅器１１０、列復号器１１２そしてＡ／Ｄ変換
器（ＡＤＣ）ユニット１１４Ａ及び１１４Ｂを含む。イ
メージセンサモジュールは更に、イメージセンサに一般
的に設けられる他の従来部品を含んでいても良い。しか
しながらこれらの従来部品についての詳細は、本発明を
わかり易く説明するために本明細書においては記載しな
いものとする。
ジタル画像形成システム１００を描いたものである。こ
のデジタル画像形成システムは、イメージセンサモジュ
ール１０２、プロセッサ１０４及びメモリ１０６を含
む。イメージセンサモジュールは、センサアレイ１０
８、列増幅器１１０、列復号器１１２そしてＡ／Ｄ変換
器（ＡＤＣ）ユニット１１４Ａ及び１１４Ｂを含む。イ
メージセンサモジュールは更に、イメージセンサに一般
的に設けられる他の従来部品を含んでいても良い。しか
しながらこれらの従来部品についての詳細は、本発明を
わかり易く説明するために本明細書においては記載しな
いものとする。
【００１８】イメージセンサモジュール１０２のセンサ
アレイ１０８はｍ×ｎ個の感光画素を含んでいる。セン
サアレイに含まれる感光画素の数は、イメージセンサモ
ジュールのタイプにより異なる。一例をあげると、イメ
ージセンサがＶＧＡセンサの場合、センサアレイには６
４０×４８０個の感光画素が含まれる。一実施例におい
ては、感光画素は相補型金属酸化膜半導体（ＣＭＯＳ）
画素である。センサアレイ１０８の感光画素は約３００
ｎｍ〜１１００ｎｍまでの範囲の波長を持つ光に感度を
持ち、従って異なる色の光を差別化することが出来な
い。この結果、被写シーンを取り込む場合、センサアレ
イ中の各感光画素は、特定の原色光（例えば赤色、緑色
又は青色光のいずれか）にのみ露光される。感光画素中
に蓄積される電荷は、取り込んだシーンを表すアナログ
画像信号である。
アレイ１０８はｍ×ｎ個の感光画素を含んでいる。セン
サアレイに含まれる感光画素の数は、イメージセンサモ
ジュールのタイプにより異なる。一例をあげると、イメ
ージセンサがＶＧＡセンサの場合、センサアレイには６
４０×４８０個の感光画素が含まれる。一実施例におい
ては、感光画素は相補型金属酸化膜半導体（ＣＭＯＳ）
画素である。センサアレイ１０８の感光画素は約３００
ｎｍ〜１１００ｎｍまでの範囲の波長を持つ光に感度を
持ち、従って異なる色の光を差別化することが出来な
い。この結果、被写シーンを取り込む場合、センサアレ
イ中の各感光画素は、特定の原色光（例えば赤色、緑色
又は青色光のいずれか）にのみ露光される。感光画素中
に蓄積される電荷は、取り込んだシーンを表すアナログ
画像信号である。
【００１９】この実施例においては、センサアレイ１０
８は被写シーンを図２に示したベイヤーパターン（Baye
r pattern）２０２のモザイク画像として取り込むよう
に作られている。図２に示したように、ベイヤーパター
ンの一行は、交互に配置された赤色（Ｒ）及び緑色
（Ｇ）画素、或いは交互に配置された青色（Ｂ）及び緑
色（Ｇ）画素を含んでいる。従って、入射光による露光
の間、センサアレイの感光画素はこの同じパターンで
Ｒ、Ｇ及びＢの電荷を蓄積する。よって図２に示したベ
イヤーパターンは、被写シーンをデジタル的に取り込む
ためにセンサアレイ中で生成されるアナログ画像信号の
色を表すものでもある。
８は被写シーンを図２に示したベイヤーパターン（Baye
r pattern）２０２のモザイク画像として取り込むよう
に作られている。図２に示したように、ベイヤーパター
ンの一行は、交互に配置された赤色（Ｒ）及び緑色
（Ｇ）画素、或いは交互に配置された青色（Ｂ）及び緑
色（Ｇ）画素を含んでいる。従って、入射光による露光
の間、センサアレイの感光画素はこの同じパターンで
Ｒ、Ｇ及びＢの電荷を蓄積する。よって図２に示したベ
イヤーパターンは、被写シーンをデジタル的に取り込む
ためにセンサアレイ中で生成されるアナログ画像信号の
色を表すものでもある。
【００２０】イメージセンサモジュール１０２の列増幅
器１１０は、感光画素行からアナログ画像信号を受ける
ためにセンサアレイ１０８へと電気的に結合している。
列増幅器はｎ個の増幅回路（図示せず）を含み、これら
によって読み出し期間中に感光画素行からのアナログ信
号をサンプリングして記憶する。イメージセンサモジュ
ールの列復号器１１２は列増幅器に結合している。列復
号器は、列増幅器の各増幅回路を順次アドレス指定して
行き、これにより列増幅器に記憶されたアナログ信号を
順次取り出すものである。この第１の実施例において
は、列増幅器は２本の出力線１１６及び１１８を持って
いる。出力線１１６は、偶数番の感光画素から列増幅器
へと記憶されたアナログ画像信号（原色の１つを表す信
号だけを含む）のためのものである。出力線１１８は、
奇数番の感光画素から列増幅器へと記憶されたアナログ
画像信号（他の２つの原色の一方を表す信号のみを含
む）のためのものである。現在読み出し処理中の感光画
素行に応じて、Ｒ及びＧのアナログ画像信号のみ、又は
Ｂ及びＧのアナログ画像信号のみが読み出される。
器１１０は、感光画素行からアナログ画像信号を受ける
ためにセンサアレイ１０８へと電気的に結合している。
列増幅器はｎ個の増幅回路（図示せず）を含み、これら
によって読み出し期間中に感光画素行からのアナログ信
号をサンプリングして記憶する。イメージセンサモジュ
ールの列復号器１１２は列増幅器に結合している。列復
号器は、列増幅器の各増幅回路を順次アドレス指定して
行き、これにより列増幅器に記憶されたアナログ信号を
順次取り出すものである。この第１の実施例において
は、列増幅器は２本の出力線１１６及び１１８を持って
いる。出力線１１６は、偶数番の感光画素から列増幅器
へと記憶されたアナログ画像信号（原色の１つを表す信
号だけを含む）のためのものである。出力線１１８は、
奇数番の感光画素から列増幅器へと記憶されたアナログ
画像信号（他の２つの原色の一方を表す信号のみを含
む）のためのものである。現在読み出し処理中の感光画
素行に応じて、Ｒ及びＧのアナログ画像信号のみ、又は
Ｂ及びＧのアナログ画像信号のみが読み出される。
【００２１】イメージセンサモジュール１０２のＡＤＣ
ユニット１１４Ａ及び１１４Ｂは、列増幅器に記憶され
た読み出し処理中の感光画素行のアナログ画像信号を逐
次受信するために列増幅器１００へと結合している。こ
れらのＡＤＣユニットは基本的に同一のものである。し
かしながら、ＡＤＣユニットの各々は２つの原色のうち
のいずれか一方のみ（読み出されている感光画素行によ
る）を処理するものである。センサアレイ１０８中のア
ナログ信号は図２に示したベイヤーパターンであるた
め、ＡＤＣユニットはＲ及びＧのアナログ画像信号、又
はＢ及びＧのアナログ画像信号を処理する。これに準
じ、ＡＤＣユニット１１４Ａを選択された感光画素行中
で偶数番の画素からのアナログ画像信号を処理するもの
とし、ＡＤＣユニット１１４Ｂはその感光画素行中で奇
数番の画素からのアナログ画像信号を処理するものとす
ることが出来る。従って、これらのＡＤＣユニットは、
列増幅器中のアナログ画像信号の逐次処理において、交
互に作動するようになっている。これらのＡＤＣユニッ
トは基本的に同一であるため、以下においてはＡＤＣユ
ニット１１４Ａのみについて詳細を説明する。
ユニット１１４Ａ及び１１４Ｂは、列増幅器に記憶され
た読み出し処理中の感光画素行のアナログ画像信号を逐
次受信するために列増幅器１００へと結合している。こ
れらのＡＤＣユニットは基本的に同一のものである。し
かしながら、ＡＤＣユニットの各々は２つの原色のうち
のいずれか一方のみ（読み出されている感光画素行によ
る）を処理するものである。センサアレイ１０８中のア
ナログ信号は図２に示したベイヤーパターンであるた
め、ＡＤＣユニットはＲ及びＧのアナログ画像信号、又
はＢ及びＧのアナログ画像信号を処理する。これに準
じ、ＡＤＣユニット１１４Ａを選択された感光画素行中
で偶数番の画素からのアナログ画像信号を処理するもの
とし、ＡＤＣユニット１１４Ｂはその感光画素行中で奇
数番の画素からのアナログ画像信号を処理するものとす
ることが出来る。従って、これらのＡＤＣユニットは、
列増幅器中のアナログ画像信号の逐次処理において、交
互に作動するようになっている。これらのＡＤＣユニッ
トは基本的に同一であるため、以下においてはＡＤＣユ
ニット１１４Ａのみについて詳細を説明する。
【００２２】図１に示したように、ＡＤＣユニット１１
４Ａは１０ビットＤ／Ａ変換器（ＤＡＣ）１２０Ａ及び
７ビットフラッシュＡ／Ｄ変換器（ＡＤＣ）１２２Ａを
含んでいる。列増幅器１１０を通じて現在読み出し中の
感光画素行を描いた図３を参照しつつＡＤＣユニットの
これらの構成部品について説明する。画素［ｎ］はＡ／
Ｄ変換用に現在読み出されている画素を表す。１０ビッ
トＤＡＣは画素［ｎ−２」の１０ビットデジタル信号Ｄ
10［ｎ−２］を受けるように構成されている。画素は１
つおきに同じ色の信号を含んでいるため、信号Ｄ10［ｎ
−２］は最も最近に変換された、画素［ｎ］の信号と同
じ色の画像信号である。画素番号で言えば、Ｄ10［ｎ−
２］は偶数番の感光画素の画像信号として最後に変換さ
れたデジタル画像信号である。この信号Ｄ10［ｎ−２］
を用い、１０ビットＤＡＣは高電圧（ＶＲＥＦＰ）及び
低電圧（ＶＲＥＦＮ）を出力するが、これらの電圧は、 ＶＲＥＦＰ＝Ｄ10［ｎ−２］＋６４；及び ＶＲＥＦＮ＝Ｄ10［ｎ−２］−６４ に設定される。
４Ａは１０ビットＤ／Ａ変換器（ＤＡＣ）１２０Ａ及び
７ビットフラッシュＡ／Ｄ変換器（ＡＤＣ）１２２Ａを
含んでいる。列増幅器１１０を通じて現在読み出し中の
感光画素行を描いた図３を参照しつつＡＤＣユニットの
これらの構成部品について説明する。画素［ｎ］はＡ／
Ｄ変換用に現在読み出されている画素を表す。１０ビッ
トＤＡＣは画素［ｎ−２」の１０ビットデジタル信号Ｄ
10［ｎ−２］を受けるように構成されている。画素は１
つおきに同じ色の信号を含んでいるため、信号Ｄ10［ｎ
−２］は最も最近に変換された、画素［ｎ］の信号と同
じ色の画像信号である。画素番号で言えば、Ｄ10［ｎ−
２］は偶数番の感光画素の画像信号として最後に変換さ
れたデジタル画像信号である。この信号Ｄ10［ｎ−２］
を用い、１０ビットＤＡＣは高電圧（ＶＲＥＦＰ）及び
低電圧（ＶＲＥＦＮ）を出力するが、これらの電圧は、 ＶＲＥＦＰ＝Ｄ10［ｎ−２］＋６４；及び ＶＲＥＦＮ＝Ｄ10［ｎ−２］−６４ に設定される。
【００２３】ＡＤＣユニット１１４Ａの７ビットフラッ
シュＡＤＣ１２２Ａは、アナログ画像信号を順次受信す
るために出力線１１６を介して列増幅器１１０へと接続
している。７ビットフラッシュＡＤＣは、信号Ｄ10［ｎ
−２］に依存するＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準
として用い、画素［ｎ］からのアナログ画像信号Ａ
［ｎ］を７ビットのデジタル信号Ｄ7［ｎ］へと変換す
る。従って、７ビットフラッシュＡＤＣのＡ／Ｄ変換処
理は、Ｄ10［ｎ−２］−６４からＤ10［ｎ−２］＋６４
の範囲でＤ7［ｎ］信号を制限するものである。ＶＲＥ
ＦＰ及びＶＲＥＦＮ電圧により課せられるこれらの限界
は、欠陥感光画素（例えばホットピクセルやコールドピ
クセル）からの画像信号を補正するものである。フラッ
シュＡＤＣの出力信号Ｄ7［ｎ］は、デジタル画像形成
システム１００のプロセッサ１０４へと送られ、ここで
７ビットの信号Ｄ7［ｎ］が１０ビットのデジタル画像
信号Ｄ1 0［ｎ］へと変換される。
シュＡＤＣ１２２Ａは、アナログ画像信号を順次受信す
るために出力線１１６を介して列増幅器１１０へと接続
している。７ビットフラッシュＡＤＣは、信号Ｄ10［ｎ
−２］に依存するＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準
として用い、画素［ｎ］からのアナログ画像信号Ａ
［ｎ］を７ビットのデジタル信号Ｄ7［ｎ］へと変換す
る。従って、７ビットフラッシュＡＤＣのＡ／Ｄ変換処
理は、Ｄ10［ｎ−２］−６４からＤ10［ｎ−２］＋６４
の範囲でＤ7［ｎ］信号を制限するものである。ＶＲＥ
ＦＰ及びＶＲＥＦＮ電圧により課せられるこれらの限界
は、欠陥感光画素（例えばホットピクセルやコールドピ
クセル）からの画像信号を補正するものである。フラッ
シュＡＤＣの出力信号Ｄ7［ｎ］は、デジタル画像形成
システム１００のプロセッサ１０４へと送られ、ここで
７ビットの信号Ｄ7［ｎ］が１０ビットのデジタル画像
信号Ｄ1 0［ｎ］へと変換される。
【００２４】この実施例においては、ＡＤＣユニット１
１４Ａは各Ａ／Ｄ変換処理を３クロックサイクルで実施
する。第一のクロックサイクルにおいては、デジタル信
号Ｄ 10［ｎ−２］を用いてＶＲＥＦＰ及びＶＲＥＦＮ電
圧が生成される。第二のクロックサイクルにおいては、
アナログ信号Ａ［ｎ］がサンプリングされる。第三のク
ロックサイクルにおいては、アナログ信号Ａ［ｎ］が７
ビットのデジタル信号Ｄ7［ｎ］へとデジタル化され
る。
１４Ａは各Ａ／Ｄ変換処理を３クロックサイクルで実施
する。第一のクロックサイクルにおいては、デジタル信
号Ｄ 10［ｎ−２］を用いてＶＲＥＦＰ及びＶＲＥＦＮ電
圧が生成される。第二のクロックサイクルにおいては、
アナログ信号Ａ［ｎ］がサンプリングされる。第三のク
ロックサイクルにおいては、アナログ信号Ａ［ｎ］が７
ビットのデジタル信号Ｄ7［ｎ］へとデジタル化され
る。
【００２５】イメージセンサモジュールのもう一方のＡ
ＤＣユニット１１４Ｂもまた、１０ビットＤＡＣ１２０
Ｂ及び７ビットフラッシュＡＤＣ１２２Ｂを含んでい
る。しかしながら、ＡＤＣユニット１１４Ｂは現在読み
出されている画素行中の、奇数番の感光画素からのアナ
ログ信号（例えば現在の画素行における、他方の原色を
あらわすアナログ画像信号）を処理するものである。従
って、７ビットフラッシュＡＤＣ１２２Ｂへの入力は、
画素［ｎ−１］からのアナログ画像信号Ａ［ｎ−１］で
あり、これは列増幅器１１０からＡＤＣユニット１１４
Ｂへと取り出されつつある奇数番画素からの現在のアナ
ログ画像信号を表している。１０ビットＤＡＣ１２０Ｂ
への入力は、最も最近に変換された画素［ｎ−３］の信
号の１０ビットデジタル画像信号Ｄ10［ｎ−３］であ
る。ＡＤＣユニット１１４Ｂの出力は、画素［ｎ−１］
の７ビットデジタル信号Ｄ7［ｎ−１］であり、これが
プロセッサ１０４により１０ビットデジタル画像信号Ｄ
10［ｎ−１］へと変換されることになる。
ＤＣユニット１１４Ｂもまた、１０ビットＤＡＣ１２０
Ｂ及び７ビットフラッシュＡＤＣ１２２Ｂを含んでい
る。しかしながら、ＡＤＣユニット１１４Ｂは現在読み
出されている画素行中の、奇数番の感光画素からのアナ
ログ信号（例えば現在の画素行における、他方の原色を
あらわすアナログ画像信号）を処理するものである。従
って、７ビットフラッシュＡＤＣ１２２Ｂへの入力は、
画素［ｎ−１］からのアナログ画像信号Ａ［ｎ−１］で
あり、これは列増幅器１１０からＡＤＣユニット１１４
Ｂへと取り出されつつある奇数番画素からの現在のアナ
ログ画像信号を表している。１０ビットＤＡＣ１２０Ｂ
への入力は、最も最近に変換された画素［ｎ−３］の信
号の１０ビットデジタル画像信号Ｄ10［ｎ−３］であ
る。ＡＤＣユニット１１４Ｂの出力は、画素［ｎ−１］
の７ビットデジタル信号Ｄ7［ｎ−１］であり、これが
プロセッサ１０４により１０ビットデジタル画像信号Ｄ
10［ｎ−１］へと変換されることになる。
【００２６】本明細書においては、ＡＤＣユニット１１
４Ａ及び１１４Ｂをアナログ画像信号から１０ビットの
デジタル画像信号へと変換するものとして説明している
が、ＡＤＣユニットはアナログ画像信号をより多数又は
少数ビットの画像信号へと変換するものであっても良
い。他の実施例においては、ＡＤＣユニットがＶＲＥＦ
Ｐ及びＶＲＥＦＮ電圧を生成するために用いるＤＡＣ
は、より多数又は少数ビットのものでも良い。更に、７
ビットのフラッシュＡＤＣ１２２Ａ及び１２２Ｂの代わ
りにより多数又は少数ビットのＡＤＣを使用すること
で、欠陥感光画素からの誤った信号を補正する際のＡＤ
Ｃユニットの感度を調整することが出来る。
４Ａ及び１１４Ｂをアナログ画像信号から１０ビットの
デジタル画像信号へと変換するものとして説明している
が、ＡＤＣユニットはアナログ画像信号をより多数又は
少数ビットの画像信号へと変換するものであっても良
い。他の実施例においては、ＡＤＣユニットがＶＲＥＦ
Ｐ及びＶＲＥＦＮ電圧を生成するために用いるＤＡＣ
は、より多数又は少数ビットのものでも良い。更に、７
ビットのフラッシュＡＤＣ１２２Ａ及び１２２Ｂの代わ
りにより多数又は少数ビットのＡＤＣを使用すること
で、欠陥感光画素からの誤った信号を補正する際のＡＤ
Ｃユニットの感度を調整することが出来る。
【００２７】デジタル画像形成システム１００のプロセ
ッサ１０４は、いずれの種類のデジタル信号プロセッサ
であっても良い。プロセッサは、信号Ｄ10［ｎ−２］又
はＤ 10［ｎ−３］を基準として用いることにより、ＡＤ
Ｃユニット１１４Ａ及び１１４Ｂからの７ビット信号Ｄ
7［ｎ］及びＤ7［ｎ−１］を１０ビット信号Ｄ10［ｎ］
及びＤ10［ｎ−１］へと変換する。従ってシステムのメ
モリ１０６は、信号Ｄ 10［ｎ−２］及びＤ10［ｎ−３］
を一時的に記憶するために使用される。画素［ｎ］に関
しては、７ビットフラッシュＡＤＣからの７ビット信号
Ｄ7［ｎ］の最上位ビット（ＭＳＢ）が「１」の場合、
この信号Ｄ7［ｎ］は１０ビット信号Ｄ1 0［ｎ−２］に
加算され、これにより１０ビット信号Ｄ10［ｎ］が得ら
れる。しかしながら、７ビットフラッシュＡＤＣからの
７ビット信号Ｄ7［ｎ］のＭＳＢが「０」であった場
合、信号Ｄ7［ｎ］は１０ビット信号Ｄ10［ｎ−２］か
ら引き算され、これにより１０ビット信号Ｄ10［ｎ］が
得られる。画素［ｎ−１］についても同様に、７ビット
信号Ｄ7［ｎ−１］のＭＳＢに応じてこの７ビット信号
Ｄ7［ｎ−１］が１０ビット信号Ｄ10［ｎ−３］に加
算、又はこれから引き算され、１０ビット信号Ｄ10［ｎ
−１］が得られる。
ッサ１０４は、いずれの種類のデジタル信号プロセッサ
であっても良い。プロセッサは、信号Ｄ10［ｎ−２］又
はＤ 10［ｎ−３］を基準として用いることにより、ＡＤ
Ｃユニット１１４Ａ及び１１４Ｂからの７ビット信号Ｄ
7［ｎ］及びＤ7［ｎ−１］を１０ビット信号Ｄ10［ｎ］
及びＤ10［ｎ−１］へと変換する。従ってシステムのメ
モリ１０６は、信号Ｄ 10［ｎ−２］及びＤ10［ｎ−３］
を一時的に記憶するために使用される。画素［ｎ］に関
しては、７ビットフラッシュＡＤＣからの７ビット信号
Ｄ7［ｎ］の最上位ビット（ＭＳＢ）が「１」の場合、
この信号Ｄ7［ｎ］は１０ビット信号Ｄ1 0［ｎ−２］に
加算され、これにより１０ビット信号Ｄ10［ｎ］が得ら
れる。しかしながら、７ビットフラッシュＡＤＣからの
７ビット信号Ｄ7［ｎ］のＭＳＢが「０」であった場
合、信号Ｄ7［ｎ］は１０ビット信号Ｄ10［ｎ−２］か
ら引き算され、これにより１０ビット信号Ｄ10［ｎ］が
得られる。画素［ｎ−１］についても同様に、７ビット
信号Ｄ7［ｎ−１］のＭＳＢに応じてこの７ビット信号
Ｄ7［ｎ−１］が１０ビット信号Ｄ10［ｎ−３］に加
算、又はこれから引き算され、１０ビット信号Ｄ10［ｎ
−１］が得られる。
【００２８】デジタル画像形成システム１００の動作に
ついて、図４のフローチャート及び図３に示した感光画
素を参照しながら説明する。ステップ４０２において、
センサアレイ１０８の感光画素が露光され、被写シーン
がアナログ電気信号として取り込まれる。上述したよう
に、各感光画素は特定の原色光（例えばＲ、Ｇ又はＢ）
に露光される。事前定義の露光期間後、ステップ４０４
にて１つの感光画素行が読み出し処理用に選択される。
次に、ステップ４０６において選択された感光画素行か
らのアナログ画像信号が列増幅器１１０によりサンプリ
ング及び記憶される。その後、記憶されたアナログ画像
信号はＡ／Ｄ変換処理を行うために順次取り出される。
ついて、図４のフローチャート及び図３に示した感光画
素を参照しながら説明する。ステップ４０２において、
センサアレイ１０８の感光画素が露光され、被写シーン
がアナログ電気信号として取り込まれる。上述したよう
に、各感光画素は特定の原色光（例えばＲ、Ｇ又はＢ）
に露光される。事前定義の露光期間後、ステップ４０４
にて１つの感光画素行が読み出し処理用に選択される。
次に、ステップ４０６において選択された感光画素行か
らのアナログ画像信号が列増幅器１１０によりサンプリ
ング及び記憶される。その後、記憶されたアナログ画像
信号はＡ／Ｄ変換処理を行うために順次取り出される。
【００２９】次にステップ４０８においては、記憶され
たアナログ画像信号の１つが処理のため、列復号器１１
２によって選択される。選択されたアナログ画像信号が
偶数番の感光画素からのものである場合、この選択され
たアナログ画像信号はＡＤＣユニット１１４Ａにより処
理される。そうでない場合、この選択されたアナログ画
像信号はＡＤＣユニット１１４Ｂにより処理される。ス
テップ４１０においては、選択されたアナログ画像信号
と同じ色の信号で、最も最近に変換された１０ビットデ
ジタル画像信号が１０ビットＤＡＣ１２０へと送られ
る。即ち、選択されたアナログ画像信号が偶数番の感光
画素からのものであった場合、この最も最近に変換され
た信号とは、その１つ前に処理された偶数番の画素から
の信号である。１０ビットデジタル画像信号は、以前に
選択された感光画素行から得ることも出来る。選択され
たアナログ画像信号が、取り込まれた画像に関して一番
最初に処理されるものである場合、１０ビットデジタル
画像信号をプロセッサ１０４により生成されたデフォル
ト信号とすることが出来る。次にステップ４１２におい
ては、１０ビットＤＡＣが最も最近に変換された１０ビ
ットデジタル画像信号を用いてＶＲＥＦＰ及びＶＲＥＦ
Ｎ電圧を生成する。ステップ４１４においては、ＶＲＥ
ＦＰ及びＶＲＥＦＮ電圧を基準として用い、７ビットフ
ラッシュＡＤＣ１２２が選択されたアナログ画像信号を
７ビットデジタル画像信号へとデジタル化する。その後
ステップ４１６において、この７ビットデジタル画像信
号を、最後に変換された１０ビットデジタル画像信号に
加算又はこれから引き算する（７ビットデジタル画像信
号のＭＳＢによる）ことにより、７ビットデジタル画像
信号は１０ビットデジタル信号へと変換される。次にス
テップ４１８において、変換された１０ビットデジタル
信号がメモリ中に一時的に記憶され、これが偶数番もし
くは奇数番（現在選択されている信号による）の感光画
素からの次のアナログ信号用に使用される。
たアナログ画像信号の１つが処理のため、列復号器１１
２によって選択される。選択されたアナログ画像信号が
偶数番の感光画素からのものである場合、この選択され
たアナログ画像信号はＡＤＣユニット１１４Ａにより処
理される。そうでない場合、この選択されたアナログ画
像信号はＡＤＣユニット１１４Ｂにより処理される。ス
テップ４１０においては、選択されたアナログ画像信号
と同じ色の信号で、最も最近に変換された１０ビットデ
ジタル画像信号が１０ビットＤＡＣ１２０へと送られ
る。即ち、選択されたアナログ画像信号が偶数番の感光
画素からのものであった場合、この最も最近に変換され
た信号とは、その１つ前に処理された偶数番の画素から
の信号である。１０ビットデジタル画像信号は、以前に
選択された感光画素行から得ることも出来る。選択され
たアナログ画像信号が、取り込まれた画像に関して一番
最初に処理されるものである場合、１０ビットデジタル
画像信号をプロセッサ１０４により生成されたデフォル
ト信号とすることが出来る。次にステップ４１２におい
ては、１０ビットＤＡＣが最も最近に変換された１０ビ
ットデジタル画像信号を用いてＶＲＥＦＰ及びＶＲＥＦ
Ｎ電圧を生成する。ステップ４１４においては、ＶＲＥ
ＦＰ及びＶＲＥＦＮ電圧を基準として用い、７ビットフ
ラッシュＡＤＣ１２２が選択されたアナログ画像信号を
７ビットデジタル画像信号へとデジタル化する。その後
ステップ４１６において、この７ビットデジタル画像信
号を、最後に変換された１０ビットデジタル画像信号に
加算又はこれから引き算する（７ビットデジタル画像信
号のＭＳＢによる）ことにより、７ビットデジタル画像
信号は１０ビットデジタル信号へと変換される。次にス
テップ４１８において、変換された１０ビットデジタル
信号がメモリ中に一時的に記憶され、これが偶数番もし
くは奇数番（現在選択されている信号による）の感光画
素からの次のアナログ信号用に使用される。
【００３０】ステップ４２０においては、選択されたア
ナログ画像信号が、列増幅器１１０中の信号で、最後に
処理されるものであるかどうかが決定される。そうであ
る場合、処理はステップ４２２へと進む。選択されたア
ナログ画像信号が最後の信号ではない場合、処理はステ
ップ４０８へと戻り、次のアナログ画像信号が選択・処
理される。ステップ４２２においては、選択された感光
画素行がセンサアレイ１０８の感光画素行で、最後に読
み出されるものであるかどうかが決定される。そうであ
った場合、処理は終了する。選択された行が最後の行で
はない場合、処理はステップ４０４へと戻り、次の感光
画素行が選択され、読み出し処理が実施される。
ナログ画像信号が、列増幅器１１０中の信号で、最後に
処理されるものであるかどうかが決定される。そうであ
る場合、処理はステップ４２２へと進む。選択されたア
ナログ画像信号が最後の信号ではない場合、処理はステ
ップ４０８へと戻り、次のアナログ画像信号が選択・処
理される。ステップ４２２においては、選択された感光
画素行がセンサアレイ１０８の感光画素行で、最後に読
み出されるものであるかどうかが決定される。そうであ
った場合、処理は終了する。選択された行が最後の行で
はない場合、処理はステップ４０４へと戻り、次の感光
画素行が選択され、読み出し処理が実施される。
【００３１】図５は、本発明の第２の実施例に基づくデ
ジタル画像形成システム５００を描いたものである。こ
のデジタル画像形成システムは、イメージセンサモジュ
ール５０２、プロセッサ１０４及びメモリ１０６を含ん
でいる。イメージセンサモジュールは、センサアレイ１
０８、列増幅器１１０、列復号器１１２、そしてＡ／Ｄ
変換器（ＡＤＣ）ユニット５０６Ａ及び５０６Ｂを含
む。この第２の実施例においては、列増幅器は更に２つ
の出力線５０８及び５１０を含んでいる。以下に説明す
るように、これらの追加出力線があることで、選択され
たアナログ画像信号のＡ／Ｄ変換処理中に第２のアナロ
グ画像信号を列増幅器からサンプリングすることが可能
となる。
ジタル画像形成システム５００を描いたものである。こ
のデジタル画像形成システムは、イメージセンサモジュ
ール５０２、プロセッサ１０４及びメモリ１０６を含ん
でいる。イメージセンサモジュールは、センサアレイ１
０８、列増幅器１１０、列復号器１１２、そしてＡ／Ｄ
変換器（ＡＤＣ）ユニット５０６Ａ及び５０６Ｂを含
む。この第２の実施例においては、列増幅器は更に２つ
の出力線５０８及び５１０を含んでいる。以下に説明す
るように、これらの追加出力線があることで、選択され
たアナログ画像信号のＡ／Ｄ変換処理中に第２のアナロ
グ画像信号を列増幅器からサンプリングすることが可能
となる。
【００３２】ＡＤＣユニット５０６Ａ及び５０６Ｂは、
これらがセンサアレイ１０８からのアナログ画像信号を
デジタル信号へと変換し、更に欠陥感光画素からの誤っ
た信号の補正を実施するものであるという意味において
は、図１に示したデジタル画像形成システム１００のＡ
ＤＣユニット１１４Ａ及び１１４Ｂと似ている。ＡＤＣ
ユニット１１４Ａ及び１１４Ｂと同様に、ＡＤＣユニッ
ト５０６Ａが偶数番の感光画素からのアナログ画像信号
の処理を実施し、ＡＤＣユニット５０６Ｂが奇数番の感
光画素からのアナログ画像信号の処理を実施する。ＡＤ
Ｃユニット５０６Ａ及び５０６Ｂは、基本的に同一であ
る。従って、ＡＤＣ５０６Ａのみについて詳細説明を行
う。
これらがセンサアレイ１０８からのアナログ画像信号を
デジタル信号へと変換し、更に欠陥感光画素からの誤っ
た信号の補正を実施するものであるという意味において
は、図１に示したデジタル画像形成システム１００のＡ
ＤＣユニット１１４Ａ及び１１４Ｂと似ている。ＡＤＣ
ユニット１１４Ａ及び１１４Ｂと同様に、ＡＤＣユニッ
ト５０６Ａが偶数番の感光画素からのアナログ画像信号
の処理を実施し、ＡＤＣユニット５０６Ｂが奇数番の感
光画素からのアナログ画像信号の処理を実施する。ＡＤ
Ｃユニット５０６Ａ及び５０６Ｂは、基本的に同一であ
る。従って、ＡＤＣ５０６Ａのみについて詳細説明を行
う。
【００３３】図５に描かれているように、イメージセン
サモジュール５０２のＡＤＣユニット５０６Ａは、１０
ビットＤＡＣ５１２Ａ、比較器５１４Ａ、６ビットフラ
ッシュＡＤＣ５１６Ａ、及びレジスタ５１８Ａを含む。
ＡＤＣユニットのこれらの構成要素については、列増幅
器１１０を通じて現在読み出し中の感光画素行を描いた
図３を参照しつつ説明する。画素［ｎ］はＡ／Ｄ変換用
に読み出されつつある現在の画素である。１０ビットＤ
ＡＣ５１２Ａは、画素［ｎ−２］の１０ビットデジタル
信号Ｄ10［ｎ−２］を受信するように構成されている。
この信号Ｄ10［ｎ−２］は、偶数番の画素として最も最
近に変換された画素信号である。この信号Ｄ10［ｎ−
２］を用いて１０ビットＤＡＣは、信号Ｄ10［ｎ−２］
と、レジスタ５１８Ａからの比較器５１４Ａの遅延出力
とに依存するＶＲＥＦＰ及びＶＲＥＦＮ電圧を生成す
る。
サモジュール５０２のＡＤＣユニット５０６Ａは、１０
ビットＤＡＣ５１２Ａ、比較器５１４Ａ、６ビットフラ
ッシュＡＤＣ５１６Ａ、及びレジスタ５１８Ａを含む。
ＡＤＣユニットのこれらの構成要素については、列増幅
器１１０を通じて現在読み出し中の感光画素行を描いた
図３を参照しつつ説明する。画素［ｎ］はＡ／Ｄ変換用
に読み出されつつある現在の画素である。１０ビットＤ
ＡＣ５１２Ａは、画素［ｎ−２］の１０ビットデジタル
信号Ｄ10［ｎ−２］を受信するように構成されている。
この信号Ｄ10［ｎ−２］は、偶数番の画素として最も最
近に変換された画素信号である。この信号Ｄ10［ｎ−
２］を用いて１０ビットＤＡＣは、信号Ｄ10［ｎ−２］
と、レジスタ５１８Ａからの比較器５１４Ａの遅延出力
とに依存するＶＲＥＦＰ及びＶＲＥＦＮ電圧を生成す
る。
【００３４】ＡＤＣユニット５０６Ａの比較器５１４Ａ
は、出力線１１６及び５０８を介して列増幅器１１０へ
と接続しており、１回のＡ／Ｄ変換処理用に一対のアナ
ログ画像信号を受信する。比較器は、処理されつつある
現在のアナログ画像信号（例えばアナログ信号Ａ
［ｎ］）を出力線１１６を介して受信する。比較器は更
に、偶数番の画素からの次に処理すべきアナログ画像信
号（例えば画素［ｎ＋２］からのアナログ信号Ａ［ｎ＋
２］）も受信する。比較器は、信号Ａ［ｎ］と信号Ａ
［ｎ＋２］とを比較する。信号Ａ［ｎ］が信号Ａ［ｎ＋
２］よりも大きい場合、比較器は信号「１」を出力す
る。しかしながら、信号Ａ［ｎ］が信号Ａ［ｎ＋２］よ
りも大きくない場合、比較器は信号「０」を出力する。
比較器の出力信号はレジスタ５１８Ａへと送られ、次の
変換サイクルまでここに一時的に記憶される。次のクロ
ック信号を受信するまで比較器の出力信号を一時的に記
憶しておくためのレジスタ５１８Ａとして、フリップフ
ロップを利用することが出来る。クロック信号を受ける
と、比較器の遅延出力信号は１０ビットＤＡＣ５１２Ａ
及びプロセッサ１０４へと送られる。従って、信号Ａ
［ｎ−２］及び信号Ａ［ｎ］の比較結果である、以前の
変換サイクルから得られた比較器の出力信号が、現在の
信号Ａ［ｎ］の処理に使用されるのである。１０ビット
ＤＡＣがレジスタ５１８Ａから信号「１」を受けた場
合、１０ビットＤＡＣにより生成されるＶＲＥＦＰ及び
ＶＲＥＦＮは、 ＶＲＥＦＰ＝Ｄ10［ｎ−２］＋６４；及び ＶＲＥＦＮ＝Ｄ10［ｎ−２］ となる。１０ビットＤＡＣがレジスタから信号「０」を
受けた場合、１０ビットＤＡＣにより生成されるＶＲＥ
ＦＰ及びＶＲＥＦＮは、 ＶＲＥＦＰ＝Ｄ10［ｎ−２］；及び ＶＲＥＦＮ＝Ｄ10［ｎ−２］−６４ となる。
は、出力線１１６及び５０８を介して列増幅器１１０へ
と接続しており、１回のＡ／Ｄ変換処理用に一対のアナ
ログ画像信号を受信する。比較器は、処理されつつある
現在のアナログ画像信号（例えばアナログ信号Ａ
［ｎ］）を出力線１１６を介して受信する。比較器は更
に、偶数番の画素からの次に処理すべきアナログ画像信
号（例えば画素［ｎ＋２］からのアナログ信号Ａ［ｎ＋
２］）も受信する。比較器は、信号Ａ［ｎ］と信号Ａ
［ｎ＋２］とを比較する。信号Ａ［ｎ］が信号Ａ［ｎ＋
２］よりも大きい場合、比較器は信号「１」を出力す
る。しかしながら、信号Ａ［ｎ］が信号Ａ［ｎ＋２］よ
りも大きくない場合、比較器は信号「０」を出力する。
比較器の出力信号はレジスタ５１８Ａへと送られ、次の
変換サイクルまでここに一時的に記憶される。次のクロ
ック信号を受信するまで比較器の出力信号を一時的に記
憶しておくためのレジスタ５１８Ａとして、フリップフ
ロップを利用することが出来る。クロック信号を受ける
と、比較器の遅延出力信号は１０ビットＤＡＣ５１２Ａ
及びプロセッサ１０４へと送られる。従って、信号Ａ
［ｎ−２］及び信号Ａ［ｎ］の比較結果である、以前の
変換サイクルから得られた比較器の出力信号が、現在の
信号Ａ［ｎ］の処理に使用されるのである。１０ビット
ＤＡＣがレジスタ５１８Ａから信号「１」を受けた場
合、１０ビットＤＡＣにより生成されるＶＲＥＦＰ及び
ＶＲＥＦＮは、 ＶＲＥＦＰ＝Ｄ10［ｎ−２］＋６４；及び ＶＲＥＦＮ＝Ｄ10［ｎ−２］ となる。１０ビットＤＡＣがレジスタから信号「０」を
受けた場合、１０ビットＤＡＣにより生成されるＶＲＥ
ＦＰ及びＶＲＥＦＮは、 ＶＲＥＦＰ＝Ｄ10［ｎ−２］；及び ＶＲＥＦＮ＝Ｄ10［ｎ−２］−６４ となる。
【００３５】ＡＤＣユニット５０６Ａの６ビットフラッ
シュＡＤＣ５１６Ａは、１０ビットＤＡＣ５１２Ａから
提供されるＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準値とし
て用い、画素［ｎ］からの信号Ａ［ｎ］を６ビットデジ
タル信号Ｄ6［ｎ］へと変換する。ＶＲＥＦＰ及びＶＲ
ＥＦＮ電圧は、６ビットフラッシュＡＤＣによるＡ／Ｄ
変換処理の範囲を定義するものである。しかしながら、
ＶＲＥＦＰ及びＶＲＥＦＮ電圧は信号Ａ［ｎ−２］と信
号Ａ［ｎ］との比較結果に依存するため、Ａ／Ｄ変換処
理の全体の範囲はＤ10［ｎ−２］−６４からＤ10［ｎ−
２］＋６４であり、これは第１の実施例に基づくデジタ
ル画像形成システム１００のＡＤＣユニット１１４Ａの
Ａ／Ｄ変換範囲と同一である。従って、信号Ａ［ｎ］が
信号Ａ［ｎ−２］に匹敵するものであると仮定した場
合、比較器５１４Ａ、６ビットフラッシュＡＤＣ５１６
Ａ及びレジスタ５１８Ａは、図１に示したＡＤＣユニッ
ト１１４Ａの７ビットフラッシュＡＤＣ１２２Ａに相当
する機能を提供するものである。しかしながら、ＡＤＣ
ユニット５０６Ａの構成は、７ビットフラッシュＡＤＣ
１２２Ａに代えて６ビットフラッシュＡＤＣ５１６Ａの
使用を可能とするものである。これは、ＡＤＣユニット
５０６Ａから６３個の比較器を削減できることを意味す
る。
シュＡＤＣ５１６Ａは、１０ビットＤＡＣ５１２Ａから
提供されるＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準値とし
て用い、画素［ｎ］からの信号Ａ［ｎ］を６ビットデジ
タル信号Ｄ6［ｎ］へと変換する。ＶＲＥＦＰ及びＶＲ
ＥＦＮ電圧は、６ビットフラッシュＡＤＣによるＡ／Ｄ
変換処理の範囲を定義するものである。しかしながら、
ＶＲＥＦＰ及びＶＲＥＦＮ電圧は信号Ａ［ｎ−２］と信
号Ａ［ｎ］との比較結果に依存するため、Ａ／Ｄ変換処
理の全体の範囲はＤ10［ｎ−２］−６４からＤ10［ｎ−
２］＋６４であり、これは第１の実施例に基づくデジタ
ル画像形成システム１００のＡＤＣユニット１１４Ａの
Ａ／Ｄ変換範囲と同一である。従って、信号Ａ［ｎ］が
信号Ａ［ｎ−２］に匹敵するものであると仮定した場
合、比較器５１４Ａ、６ビットフラッシュＡＤＣ５１６
Ａ及びレジスタ５１８Ａは、図１に示したＡＤＣユニッ
ト１１４Ａの７ビットフラッシュＡＤＣ１２２Ａに相当
する機能を提供するものである。しかしながら、ＡＤＣ
ユニット５０６Ａの構成は、７ビットフラッシュＡＤＣ
１２２Ａに代えて６ビットフラッシュＡＤＣ５１６Ａの
使用を可能とするものである。これは、ＡＤＣユニット
５０６Ａから６３個の比較器を削減できることを意味す
る。
【００３６】６ビットフラッシュＡＤＣ５１６Ａの出力
信号Ｄ6［ｎ］はプロセッサ１０４へと送られ、信号Ｄ6
［ｎ］はここで１０ビットデジタル信号Ｄ10［ｎ］へと
変換される。プロセッサは、レジスタ５１８Ａから得た
比較器５１４Ａの遅延出力に応じて、信号Ｄ6［ｎ］を
Ｄ10［ｎ−２］信号に加算することにより、又は信号Ｄ
6［ｎ］をＤ10［ｎ−２］から引き算することにより信
号Ｄ6［ｎ］を信号Ｄ 10［ｎ］へと変換する。比較器５
１４Ａの遅延出力信号が信号「１」である場合（すなわ
ち信号Ａ［ｎ＋２］がＡ［ｎ］信号より大きい場合）、
信号Ｄ6［ｎ］は信号Ｄ10［ｎ−２］に加算され、これ
により信号Ｄ10［ｎ］が得られる。しかし比較器の遅延
出力信号が信号「０」である場合（すなわち信号Ａ［ｎ
＋２］がＡ［ｎ］よりも大きくない場合）、信号Ｄ
6［ｎ］は信号Ｄ10［ｎ−２］から引き算され、これに
より信号Ｄ10［ｎ］が得られる。その後、信号Ｄ
10［ｎ］は一時的にメモリ中に記憶され、次の偶数番画
素からのアナログ画像信号（例えば信号Ａ［ｎ＋２］）
に対して使用される。
信号Ｄ6［ｎ］はプロセッサ１０４へと送られ、信号Ｄ6
［ｎ］はここで１０ビットデジタル信号Ｄ10［ｎ］へと
変換される。プロセッサは、レジスタ５１８Ａから得た
比較器５１４Ａの遅延出力に応じて、信号Ｄ6［ｎ］を
Ｄ10［ｎ−２］信号に加算することにより、又は信号Ｄ
6［ｎ］をＤ10［ｎ−２］から引き算することにより信
号Ｄ6［ｎ］を信号Ｄ 10［ｎ］へと変換する。比較器５
１４Ａの遅延出力信号が信号「１」である場合（すなわ
ち信号Ａ［ｎ＋２］がＡ［ｎ］信号より大きい場合）、
信号Ｄ6［ｎ］は信号Ｄ10［ｎ−２］に加算され、これ
により信号Ｄ10［ｎ］が得られる。しかし比較器の遅延
出力信号が信号「０」である場合（すなわち信号Ａ［ｎ
＋２］がＡ［ｎ］よりも大きくない場合）、信号Ｄ
6［ｎ］は信号Ｄ10［ｎ−２］から引き算され、これに
より信号Ｄ10［ｎ］が得られる。その後、信号Ｄ
10［ｎ］は一時的にメモリ中に記憶され、次の偶数番画
素からのアナログ画像信号（例えば信号Ａ［ｎ＋２］）
に対して使用される。
【００３７】イメージセンサモジュール５０２の他方の
ＡＤＣユニット５０６Ｂも同様に１０ビットＤＡＣ５１
２Ｂ、比較器５１４Ｂ、６ビットフラッシュＡＤＣ５１
６Ｂ及びレジスタ５１８Ｂを含む。しかしこのＡＤＣユ
ニット５０６Ｂは、センサアレイ１０８において現在読
み出し中の画素行の奇数番感光画素から得られるアナロ
グ信号を処理するものである。従って、６ビットフラッ
シュＡＤＣ５１６Ｂへの入力は画素［ｎ−１］からのア
ナログ画像信号Ａ［ｎ−１］であり、これは列増幅器１
１０からＡＤＣユニット５０６Ｂへと取り出されつつあ
る、奇数番感光画素からの現在のアナログ画像信号であ
る。また、比較器５１４Ｂへの入力は、この信号Ａ［ｎ
−１］と、画素［ｎ＋１］からのアナログ画像信号Ａ
［ｎ＋１］であるが、これらは列増幅器から出力線１１
８及び５１０を介して送られる。更に、１０ビットＤＡ
Ｃ５１２Ｂへの入力は、最も最近に変換された画素［ｎ
−３］のデジタル画像信号Ｄ10［ｎ−３］であるが、こ
れは最も最近に変換された奇数番画素の信号である。Ａ
ＤＣユニット５０６Ｂの出力は、画素［ｎ−１］の６ビ
ットデジタル信号Ｄ6［ｎ−１］であり、これがプロセ
ッサ１０４によって１０ビットのデジタル画像信号Ｄ10
［ｎ−１］へと変換される。
ＡＤＣユニット５０６Ｂも同様に１０ビットＤＡＣ５１
２Ｂ、比較器５１４Ｂ、６ビットフラッシュＡＤＣ５１
６Ｂ及びレジスタ５１８Ｂを含む。しかしこのＡＤＣユ
ニット５０６Ｂは、センサアレイ１０８において現在読
み出し中の画素行の奇数番感光画素から得られるアナロ
グ信号を処理するものである。従って、６ビットフラッ
シュＡＤＣ５１６Ｂへの入力は画素［ｎ−１］からのア
ナログ画像信号Ａ［ｎ−１］であり、これは列増幅器１
１０からＡＤＣユニット５０６Ｂへと取り出されつつあ
る、奇数番感光画素からの現在のアナログ画像信号であ
る。また、比較器５１４Ｂへの入力は、この信号Ａ［ｎ
−１］と、画素［ｎ＋１］からのアナログ画像信号Ａ
［ｎ＋１］であるが、これらは列増幅器から出力線１１
８及び５１０を介して送られる。更に、１０ビットＤＡ
Ｃ５１２Ｂへの入力は、最も最近に変換された画素［ｎ
−３］のデジタル画像信号Ｄ10［ｎ−３］であるが、こ
れは最も最近に変換された奇数番画素の信号である。Ａ
ＤＣユニット５０６Ｂの出力は、画素［ｎ−１］の６ビ
ットデジタル信号Ｄ6［ｎ−１］であり、これがプロセ
ッサ１０４によって１０ビットのデジタル画像信号Ｄ10
［ｎ−１］へと変換される。
【００３８】本明細書においては、ＡＤＣユニット５０
６Ａ及び５０６Ｂはアナログ画像信号を１０ビットデジ
タル画像信号へと変換するように構成されたものとして
説明しているが、ＡＤＣユニットはアナログ画像信号を
より多数又は少数ビットのデジタル画像信号に変換する
ものであっても良い。他の実施例においては、ＡＤＣユ
ニットは、ＶＲＥＦＰ及びＶＲＥＦＮ電圧生成用により
多数又は少数ビットのＤＡＣを用いたものであっても良
い。更に、欠陥感光画素からの誤った信号を補正する際
のＡＤＣユニットの感度を調節するために、６ビットフ
ラッシュＡＤＣ５１６Ａ及び５１６Ｂに代えて、より多
数又はより少数ビットのフラッシュＡＤＣを使用するこ
とも出来る。
６Ａ及び５０６Ｂはアナログ画像信号を１０ビットデジ
タル画像信号へと変換するように構成されたものとして
説明しているが、ＡＤＣユニットはアナログ画像信号を
より多数又は少数ビットのデジタル画像信号に変換する
ものであっても良い。他の実施例においては、ＡＤＣユ
ニットは、ＶＲＥＦＰ及びＶＲＥＦＮ電圧生成用により
多数又は少数ビットのＤＡＣを用いたものであっても良
い。更に、欠陥感光画素からの誤った信号を補正する際
のＡＤＣユニットの感度を調節するために、６ビットフ
ラッシュＡＤＣ５１６Ａ及び５１６Ｂに代えて、より多
数又はより少数ビットのフラッシュＡＤＣを使用するこ
とも出来る。
【００３９】図６のフローチャート及び図３に示した感
光画素行を参照しつつデジタル画像形成システム５００
の処理について説明する。ステップ６０２において、セ
ンサアレイ１０８の感光画素は露光により被写シーンを
アナログ電気画像信号として取り込む。事前定義の露光
期間後、ステップ６０４にて読み出しを行う感光画素行
が選択される。その後ステップ６０６において、選択さ
れた感光画素行のアナログ画像信号が列増幅器１１０に
よりサンプリングされ、記憶される。記憶されたアナロ
グ画像信号はＡ／Ｄ変換処理を実施するために逐次取り
出される。
光画素行を参照しつつデジタル画像形成システム５００
の処理について説明する。ステップ６０２において、セ
ンサアレイ１０８の感光画素は露光により被写シーンを
アナログ電気画像信号として取り込む。事前定義の露光
期間後、ステップ６０４にて読み出しを行う感光画素行
が選択される。その後ステップ６０６において、選択さ
れた感光画素行のアナログ画像信号が列増幅器１１０に
よりサンプリングされ、記憶される。記憶されたアナロ
グ画像信号はＡ／Ｄ変換処理を実施するために逐次取り
出される。
【００４０】次にステップ６０８において、記憶された
アナログ画像信号の１つが処理のため、列復号器１１２
によって選択される。選択されたアナログ画像信号が偶
数番の感光画素からのものである場合、選択されたアナ
ログ画像信号はＡＤＣユニット５０６Ａによって処理さ
れる。そうでない場合、選択されたアナログ画像信号は
ＡＤＣユニット５０６Ｂによって処理される。ステップ
６１０においては、選択されたアナログ画像信号が、そ
れと同じ色の、次に処理されるべきアナログ画像信号と
比較器５１４により比較される。選択されたアナログ画
像信号が次に処理されるべきアナログ画像信号よりも大
きい場合、比較器は信号「１」を出力する。選択された
アナログ画像信号が、次のアナログ画像信号よりも大き
くない場合、比較器は信号「０」を出力する。
アナログ画像信号の１つが処理のため、列復号器１１２
によって選択される。選択されたアナログ画像信号が偶
数番の感光画素からのものである場合、選択されたアナ
ログ画像信号はＡＤＣユニット５０６Ａによって処理さ
れる。そうでない場合、選択されたアナログ画像信号は
ＡＤＣユニット５０６Ｂによって処理される。ステップ
６１０においては、選択されたアナログ画像信号が、そ
れと同じ色の、次に処理されるべきアナログ画像信号と
比較器５１４により比較される。選択されたアナログ画
像信号が次に処理されるべきアナログ画像信号よりも大
きい場合、比較器は信号「１」を出力する。選択された
アナログ画像信号が、次のアナログ画像信号よりも大き
くない場合、比較器は信号「０」を出力する。
【００４１】次にステップ６１２において、レジスタ５
１８から得られる比較器５１４の遅延出力と、選択され
たアナログ画像信号と同じ色の信号で、最も最近に変換
された１０ビットデジタル画像信号（選択されたアナロ
グ画像信号が偶数番画素からのものであれば、偶数番画
素の信号で最も最近に変換されたデジタル画像信号）と
を用い、１０ビットＤＡＣ５１２がＶＲＥＦＰ及びＶＲ
ＥＦＮ電圧を生成する。比較器の遅延出力信号は、選択
されたアナログ画像信号と同じ色の信号を処理した最も
最近の変換サイクル中に実施された比較処理によるもの
である。１０ビットデジタル画像信号はその前に選択さ
れた感光画素行からのものであっても良い。選択された
アナログ画像信号が、その取り込まれた画像に関して一
番最初に処理されるものである場合、１０ビットデジタ
ル画像信号はプロセッサ１０４が生成したデフォルト信
号とすることが出来る。ステップ６１４においては、６
ビットフラッシュＡＤＣ５１６がＶＲＥＦＰ及びＶＲＥ
ＦＮ電圧を基準として用い、選択されたアナログ画像信
号を６ビットデジタル画像信号へとデジタル化する。そ
の後６ビットデジタル画像信号はステップ６１６にてプ
ロセッサにより１０ビットデジタル信号へと変換され
る。比較器の遅延出力信号が「１」の場合、６ビットデ
ジタル画像信号を最も最近に変換された１０ビットデジ
タル信号に加算することにより現在の１０ビットデジタ
ル信号が得られる。比較器の遅延出力信号が「０」の場
合、６ビットデジタル画像信号を最も最近に変換された
１０ビットデジタル信号から引き算することにより現在
の１０ビットデジタル信号が得られる。次にステップ６
１８において、変換された１０ビットデジタル信号はメ
モリ１０６へと一時的に記憶され、偶数番もしくは奇数
番（現在選択されている信号による）の感光画素からの
次のアナログ信号の処理に使用される。
１８から得られる比較器５１４の遅延出力と、選択され
たアナログ画像信号と同じ色の信号で、最も最近に変換
された１０ビットデジタル画像信号（選択されたアナロ
グ画像信号が偶数番画素からのものであれば、偶数番画
素の信号で最も最近に変換されたデジタル画像信号）と
を用い、１０ビットＤＡＣ５１２がＶＲＥＦＰ及びＶＲ
ＥＦＮ電圧を生成する。比較器の遅延出力信号は、選択
されたアナログ画像信号と同じ色の信号を処理した最も
最近の変換サイクル中に実施された比較処理によるもの
である。１０ビットデジタル画像信号はその前に選択さ
れた感光画素行からのものであっても良い。選択された
アナログ画像信号が、その取り込まれた画像に関して一
番最初に処理されるものである場合、１０ビットデジタ
ル画像信号はプロセッサ１０４が生成したデフォルト信
号とすることが出来る。ステップ６１４においては、６
ビットフラッシュＡＤＣ５１６がＶＲＥＦＰ及びＶＲＥ
ＦＮ電圧を基準として用い、選択されたアナログ画像信
号を６ビットデジタル画像信号へとデジタル化する。そ
の後６ビットデジタル画像信号はステップ６１６にてプ
ロセッサにより１０ビットデジタル信号へと変換され
る。比較器の遅延出力信号が「１」の場合、６ビットデ
ジタル画像信号を最も最近に変換された１０ビットデジ
タル信号に加算することにより現在の１０ビットデジタ
ル信号が得られる。比較器の遅延出力信号が「０」の場
合、６ビットデジタル画像信号を最も最近に変換された
１０ビットデジタル信号から引き算することにより現在
の１０ビットデジタル信号が得られる。次にステップ６
１８において、変換された１０ビットデジタル信号はメ
モリ１０６へと一時的に記憶され、偶数番もしくは奇数
番（現在選択されている信号による）の感光画素からの
次のアナログ信号の処理に使用される。
【００４２】ステップ６２０においては、選択されたア
ナログ画像信号が列増幅器１１０中の最後の信号である
かどうかが決定される。これが最後の信号であった場
合、処理はステップ６２２へと進む。選択されたアナロ
グ画像信号が最後の信号ではない場合、処理はステップ
６０８へと戻り、次のアナログ画像信号が選択・処理さ
れる。ステップ６２２においては、選択された感光画素
行が、センサアレイ中の読み出すべき最後の行であるか
どうかが決定される。これが最後の行であった場合、処
理は終了する。選択されている行が最後の行ではない場
合、処理はステップ６０４へと戻り、次の感光画素行が
選択され、読み出される。
ナログ画像信号が列増幅器１１０中の最後の信号である
かどうかが決定される。これが最後の信号であった場
合、処理はステップ６２２へと進む。選択されたアナロ
グ画像信号が最後の信号ではない場合、処理はステップ
６０８へと戻り、次のアナログ画像信号が選択・処理さ
れる。ステップ６２２においては、選択された感光画素
行が、センサアレイ中の読み出すべき最後の行であるか
どうかが決定される。これが最後の行であった場合、処
理は終了する。選択されている行が最後の行ではない場
合、処理はステップ６０４へと戻り、次の感光画素行が
選択され、読み出される。
【図１】本発明の第１の実施例に基づくデジタル画像形
成システムのブロック図である。
成システムのブロック図である。
【図２】ベイヤーパターンのモザイク画像を描いた図で
ある。
ある。
【図３】図１のデジタル画像形成システムのセンサアレ
イにおいてアナログ画像信号の読み出し処理用に選択さ
れた感光画素行を描いた図である。
イにおいてアナログ画像信号の読み出し処理用に選択さ
れた感光画素行を描いた図である。
【図４】図１のデジタル画像形成システムの処理を説明
するフローチャートである。
するフローチャートである。
【図５】本発明の第２の実施例に基づくデジタル画像形
成システムのブロック図である。
成システムのブロック図である。
【図６】図５のデジタル画像形成システムの処理を説明
するフローチャートである。
するフローチャートである。
１２０Ａ、１２０Ｂ、５１２Ａ、５１２Ｂ：Ｄ／Ａ変換
器 １２２Ａ、１２２Ｂ、５１６Ａ、５１６Ｂ：Ａ／Ｄ変換
器
器 １２２Ａ、１２２Ｂ、５１６Ａ、５１６Ｂ：Ａ／Ｄ変換
器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レイ・アラン・メンツァー アメリカ合衆国オレゴン州97333，コーバ リス，サウス・ウェスト・ヒル−ウッド・ プレイス 3444 Ｆターム(参考） 5C024 CX25 DX01 GX22 GY31 HX23 5C077 LL01 MM03 MP08 PP32 PQ03 PQ20 RR01 RR11 RR13 TT09
Claims (10)
- 【請求項１】 以前に処理された画素の画像信号に基づ
き、前記以前に処理された画素の前記画像信号の信号範
囲を定義するハイ信号及びロー信号を提供するステップ
と、 前記ハイ及びロー信号を基準として用い、現在の画素の
アナログ信号をデジタル化することにより、前記信号範
囲内において前記現在の画素のデジタル化信号を得るス
テップであって、前記以前に処理された画素と前記現在
の画素との信号差が事前定義の閾値よりも大きい場合、
前記現在の画素の前記アナログ信号を前記ハイ及びロー
信号により制限することを含む、ステップと、を含む、
誤った画像信号を補正するための方法。 - 【請求項２】 前記以前に処理された画素の前記画像信
号を前記ハイ及びロー信号へと変換するステップを更に
含む、請求項１に記載の方法。 - 【請求項３】 前記以前に処理された画素の前記画像信
号を変換する前記ステップが、前記以前に処理された画
素の前記画像信号を前記ハイ及びロー信号へとＤ／Ａ変
換することを含み、前記ハイ及びロー信号は電圧であ
る、請求項２に記載の方法。 - 【請求項４】 前記現在の画素の前記アナログ信号を以
前に処理された画素のアナログ信号と比較するステップ
を更に含む、請求項１、２又は３に記載の方法。 - 【請求項５】 前記以前に処理された画素の前記画像信
号を前記ハイ及びロー信号へと変換するステップを更に
含み、前記ハイ及びロー信号は、前記現在の画素の前記
アナログ信号と前記以前に処理された画素の前記アナロ
グ信号との比較結果に依存する、請求項４に記載の方
法。 - 【請求項６】 以前に処理された画素の信号に基づき、
前記以前に処理された画素の前記画像信号の信号範囲を
定義するハイ信号及びロー信号を出力するための信号発
生器と、 前記ハイ及びロー信号を受信するためにハイ基準入力及
びロー基準入力を有し、前記ハイ及びロー信号を基準と
して用いて現在の画素のアナログ信号をデジタル化する
ことにより前記信号範囲内において前記現在の画素のデ
ジタル化信号を得るためのＡ／Ｄ変換器であって、前記
以前に処理された画素と前記現在の画素との信号差が事
前定義の閾値よりも大きい場合に前記現在の画素の前記
アナログ信号を制限するように構成されたＡ／Ｄ変換器
と、を含む、誤った画像信号を補正するためのシステ
ム。 - 【請求項７】 前記信号発生器が、前記以前に処理され
た画素の前記画像信号から前記ハイ及びロー信号を生成
するためのＤ／Ａ変換器を含むことを特徴とする、請求
項６に記載のシステム。 - 【請求項８】 前記Ｄ／Ａ変換器が、前記現在の画素の
前記デジタル化信号よりも多数のビットを有する入力デ
ジタル信号を変換するように構成されていることを特徴
とする、請求項７に記載のシステム。 - 【請求項９】 前記信号発生器が、前記Ｄ／Ａ変換器へ
と比較信号を出力する比較器を含み、前記比較信号は、
前記現在の画素の前記アナログ信号を以前に処理した画
素のアナログ信号と比較した結果に基づくものであり、
前記Ｄ／Ａ変換器により生成される前記ハイ及びロー信
号が前記比較結果に依存するものであることを特徴とす
る、請求項６又は７に記載のシステム。 - 【請求項１０】 前記Ａ／Ｄ変換器が、フラッシュＡ／
Ｄ変換器であることを特徴とする、請求項６、７、８又
は９に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/827942 | 2001-04-06 | ||
| US09/827,942 US7492394B2 (en) | 2001-04-06 | 2001-04-06 | System and method for correcting erroneous image signals from defective photosensitive pixels during analog-to-digital conversion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002330357A true JP2002330357A (ja) | 2002-11-15 |
| JP4340803B2 JP4340803B2 (ja) | 2009-10-07 |
Family
ID=25250531
Family Applications (1)
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