JP2002329809A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、配線基板への実装
効率を高め、高密度実装を可能にし、信頼性の高い基板
実装を実現できるチップ状の半導体装置およびその製造
方法に関するものであり、特に半導体ウェハーレベルで
製造し、かつ信頼性の高い半導体装置構造を実現できる
半導体装置およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip-shaped semiconductor device capable of increasing the efficiency of mounting on a wiring board, enabling high-density mounting, and realizing a highly reliable board mounting, and a method of manufacturing the same. In particular, the present invention relates to a semiconductor device which can be manufactured at a semiconductor wafer level and can realize a highly reliable semiconductor device structure, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、携帯機器の軽量小型化、高密度化
にともない、リード端子を外部端子として有した半導体
パッケージの高密度実装化が進む中、より高密度実装を
図るため、チップ状の半導体装置を電子機器の配線基板
等に実装する技術が開発されている。2. Description of the Related Art In recent years, as portable devices have become lighter and smaller and have higher densities, high-density mounting of semiconductor packages having lead terminals as external terminals has been progressing. Techniques for mounting a semiconductor device on a wiring board or the like of an electronic device have been developed.
【０００３】以下、従来の半導体装置について図面を参
照しながら説明する。Hereinafter, a conventional semiconductor device will be described with reference to the drawings.
【０００４】図６は従来の半導体装置を示す図であり、
図６（ａ）は構成斜視図であり、図６（ｂ）は図６
（ａ）のＡ−Ａ１箇所の断面図である。FIG. 6 is a diagram showing a conventional semiconductor device.
FIG. 6A is a configuration perspective view, and FIG.
It is sectional drawing of AA1 location of (a).
【０００５】図６に示すように従来の半導体装置は、一
主面上の周辺領域に内部の半導体集積回路素子と接続し
た複数の電極パッド１を有した半導体チップ２と、各電
極パッド１を除く半導体チップ２の主面領域上に形成さ
れた絶縁性の低弾性樹脂よりなる絶縁層３と、半導体チ
ップ２の主面内であって、形成された絶縁層３上に各電
極パッド１と接続した金属導体よりなる配線層４により
再配線接続で２次元配置された複数のコンタクトパッド
５と、それらコンタクトパッド５を除く半導体チップ２
の主面上に形成され、電極パッド１，配線層４を保護し
たソルダーレジストなどの絶縁性樹脂層６と、コンタク
トパッド５上に各々設けられた半田ボールなどの突起電
極７より構成されている。As shown in FIG. 6, a conventional semiconductor device comprises a semiconductor chip 2 having a plurality of electrode pads 1 connected to an internal semiconductor integrated circuit element in a peripheral region on one main surface, and each electrode pad 1 An insulating layer 3 made of an insulating low-elasticity resin formed on the main surface region of the semiconductor chip 2 except for the electrode pad 1 on the formed insulating layer 3 within the main surface of the semiconductor chip 2. A plurality of contact pads 5 two-dimensionally arranged by rewiring connection by a wiring layer 4 made of connected metal conductors, and a semiconductor chip 2 excluding the contact pads 5
And an insulating resin layer 6 such as a solder resist that protects the electrode pads 1 and the wiring layer 4 and a protruding electrode 7 such as a solder ball provided on the contact pad 5. .
【０００６】次に従来の半導体装置の製造方法につい
て、図７，図８を参照して説明する。図７，図８は従来
の半導体装置の製造方法を示す主要工程ごとの断面図で
ある。Next, a conventional method for manufacturing a semiconductor device will be described with reference to FIGS. 7 and 8 are cross-sectional views showing main steps of a conventional method for manufacturing a semiconductor device.
【０００７】まず図７（ａ）に示すように、一主面上の
周辺部に複数の電極パッド１が形成され、半導体集積回
路素子が形成された半導体チップ２をその面内に複数個
形成された半導体ウェハー８を用意する。First, as shown in FIG. 7A, a plurality of electrode pads 1 are formed in a peripheral portion on one main surface, and a plurality of semiconductor chips 2 on which semiconductor integrated circuit elements are formed are formed in the surface. A prepared semiconductor wafer 8 is prepared.
【０００８】次に図７（ｂ）に示すように、用意した半
導体ウェハー８内の各半導体チップ２の主面上であっ
て、周辺の複数の電極パッド１を除く主面領域を覆うよ
うに絶縁性の低弾性材料により絶縁層３を形成する。Next, as shown in FIG. 7B, the main surface of each semiconductor chip 2 in the prepared semiconductor wafer 8 is covered so as to cover the main surface area excluding a plurality of peripheral electrode pads 1. The insulating layer 3 is formed of an insulating low elastic material.
【０００９】次に図７（ｃ）に示すように、半導体ウェ
ハー８の各半導体チップ２の主面上において、一端を電
極パッド１と接続させ、他端を形成した絶縁層３上に延
在させ、２次元配置でコンタクトパッド５を構成する配
線層４を形成する。Next, as shown in FIG. 7C, one end is connected to the electrode pad 1 on the main surface of each semiconductor chip 2 of the semiconductor wafer 8, and the other end is extended on the insulating layer 3 formed. Then, the wiring layer 4 constituting the contact pad 5 is formed in a two-dimensional arrangement.
【００１０】次に図７（ｄ）に示すように、半導体ウェ
ハー８の各半導体チップ２の主面上の略全面であって、
形成したコンタクトパッド５を除いて配線層４、電極パ
ッド１を絶縁性樹脂で被覆して絶縁性樹脂層６を形成す
る。Next, as shown in FIG. 7D, substantially the entire surface of the semiconductor chip 2 of the semiconductor wafer 8 on the main surface is
Except for the formed contact pad 5, the wiring layer 4 and the electrode pad 1 are covered with an insulating resin to form an insulating resin layer 6.
【００１１】次に図８（ａ）に示すように、半導体ウェ
ハー８の各半導体チップ２上のコンタクトパッド５上に
導電性材料により突起電極７を形成する。Next, as shown in FIG. 8A, a bump electrode 7 is formed of a conductive material on a contact pad 5 on each semiconductor chip 2 of a semiconductor wafer 8.
【００１２】次に図８（ｂ）に示すように、半導体ウェ
ハー８の各半導体チップ２間のダイシングスクライブラ
イン９に対して、ウェハー上方側から回転ブレード１０
により絶縁性樹脂層６とともに切断して、個々の半導体
装置を得る。Next, as shown in FIG. 8 (b), a rotating blade 10 is placed on the dicing scribe line 9 between the semiconductor chips 2 of the semiconductor wafer 8 from above the wafer.
And the insulating resin layer 6 is cut to obtain individual semiconductor devices.
【００１３】次に図８（ｃ）には、半導体ウェハーから
個片に分離した半導体装置を示し、構成は図５に示した
構成と同様である。Next, FIG. 8C shows a semiconductor device separated into individual pieces from a semiconductor wafer, and the configuration is the same as the configuration shown in FIG.
【００１４】以上のような各工程により、基板実装に適
したチップ状で高密度タイプの半導体装置を製造できる
ものである。Through the above steps, a chip-shaped high-density semiconductor device suitable for mounting on a substrate can be manufactured.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置において、その製造過程では半導体ウェ
ハー状態で製造されるものであり、半導体装置の端面で
は、半導体チップの例えばシリコン面と絶縁性樹脂との
面が露出している。この２種類の材料の端面が露出して
いることにより、半導体チップ（シリコン）と絶縁性樹
脂層の間で剥離が発生する恐れがあり、信頼性上の問題
となる。前述のような剥離は加熱環境下で発生する可能
性が高く、半導体装置の基板実装上の課題となってい
た。However, in the conventional semiconductor device, the semiconductor device is manufactured in a semiconductor wafer state in the manufacturing process. For example, the silicon surface of the semiconductor chip and the insulating resin are formed on the end face of the semiconductor device. Surface is exposed. When the end faces of these two types of materials are exposed, peeling may occur between the semiconductor chip (silicon) and the insulating resin layer, which poses a reliability problem. Such peeling is highly likely to occur in a heated environment, and has been a problem in mounting a semiconductor device on a substrate.
【００１６】また半導体装置の製造方法においても、回
転ブレードで個々の半導体装置に切断分離する際、切断
箇所である半導体ウェハーの各半導体チップ間のダイシ
ングスクライブライン上には絶縁性樹脂が形成されてい
るため、切断はその絶縁性樹脂とともに半導体ウェハー
（シリコン基板）を切断することになり、切断時の衝
撃、およびその衝撃の伝搬により、絶縁性樹脂が半導体
チップから剥離し、分離後の半導体装置において、半導
体チップ（シリコン）と絶縁性樹脂層の間で剥離が発生
しているという信頼性上の問題があった。Also in the method of manufacturing a semiconductor device, when the semiconductor device is cut and separated into individual semiconductor devices by a rotating blade, an insulating resin is formed on a dicing scribe line between semiconductor chips of a semiconductor wafer, which is a cutting portion. Therefore, the cutting involves cutting the semiconductor wafer (silicon substrate) together with the insulating resin, and the insulating resin is separated from the semiconductor chip due to the impact at the time of the cutting and the propagation of the impact. In this case, there is a problem in reliability that separation occurs between the semiconductor chip (silicon) and the insulating resin layer.
【００１７】本発明は前記従来の課題を解決するもので
あり、半導体ウェハーレベルで半導体パッケージを製造
するに際し、複数の構成材料間での剥離の問題を解消
し、信頼性の高い半導体装置およびその製造方法を提供
することを目的とする。The present invention solves the above-mentioned conventional problems, and eliminates the problem of delamination between a plurality of constituent materials when manufacturing a semiconductor package at a semiconductor wafer level. It is intended to provide a manufacturing method.
【００１８】[0018]
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体装置は、その主面上に複数の電
極パッドを有した半導体チップと、前記電極パッドを除
く前記半導体チップの主面上を被覆した絶縁性樹脂と、
前記電極パッドに接続した突起電極とよりなる半導体装
置であって、前記半導体チップの周縁部は前記絶縁性樹
脂が被覆されず、前記半導体チップの主面が露出してい
る半導体装置である。In order to solve the above-mentioned conventional problems, a semiconductor device according to the present invention comprises a semiconductor chip having a plurality of electrode pads on a main surface thereof, and a semiconductor chip excluding the electrode pads. An insulating resin coated on the main surface;
A semiconductor device comprising a protruding electrode connected to the electrode pad, wherein a peripheral portion of the semiconductor chip is not covered with the insulating resin, and a main surface of the semiconductor chip is exposed.
【００１９】また本発明の半導体装置は、その主面上に
複数の電極パッドを有した半導体チップと、前記複数の
電極パッドを除く半導体チップの主面上に形成された絶
縁層と、前記半導体チップの主面内であって、前記絶縁
層上に前記複数の電極パッドと接続した配線層により再
配線接続で配置された複数のコンタクトパッドと、前記
複数のコンタクトパッドを除く半導体チップの主面上に
形成された絶縁性樹脂と、前記複数のコンタクトパッド
上に各々設けられた突起電極とよりなる半導体装置であ
って、前記半導体チップの周縁部は前記絶縁性樹脂が被
覆されず、前記半導体チップの主面が露出している半導
体装置である。Further, the semiconductor device of the present invention has a semiconductor chip having a plurality of electrode pads on its main surface, an insulating layer formed on the main surface of the semiconductor chip excluding the plurality of electrode pads, A plurality of contact pads arranged in the main surface of the chip by rewiring connection on the insulating layer by a wiring layer connected to the plurality of electrode pads; and a main surface of the semiconductor chip excluding the plurality of contact pads A semiconductor device comprising: an insulating resin formed thereon; and projecting electrodes each provided on the plurality of contact pads, wherein a peripheral portion of the semiconductor chip is not covered with the insulating resin, This is a semiconductor device in which the main surface of the chip is exposed.
【００２０】そして具体的には、絶縁性樹脂から露出し
た半導体チップの周縁部は、半導体ウェハーダイシング
時のスクライブライン端が露出している半導体装置であ
る。More specifically, a semiconductor device having a scribe line edge exposed at the time of dicing a semiconductor wafer is exposed at a peripheral portion of a semiconductor chip exposed from an insulating resin.
【００２１】また、電極パッドは半導体チップの主面上
の周辺部に配置されている半導体装置である。The electrode pad is a semiconductor device arranged on a peripheral portion on a main surface of a semiconductor chip.
【００２２】また、半導体チップの周縁部の絶縁性樹脂
の端部は斜辺を有している半導体装置である。Further, the edge of the insulating resin at the peripheral portion of the semiconductor chip is a semiconductor device having an oblique side.
【００２３】また、絶縁性樹脂から露出した半導体チッ
プの周縁部の幅は、５［μｍ］〜５０［μｍ］である半
導体装置である。The width of the peripheral portion of the semiconductor chip exposed from the insulating resin is 5 [μm] to 50 [μm].
【００２４】前記構成の通り、本発明の半導体装置は、
半導体チップの周縁部は絶縁性樹脂が被覆されず、半導
体チップの主面の一部が露出し、絶縁性樹脂の端部は斜
辺を有しているので、剥離抵抗が増大し、絶縁性樹脂と
半導体チップとの間の剥離を防止し、基板実装時の加熱
環境において剥離の発生を抑制して信頼性を高めること
ができる。さらに絶縁性樹脂から露出した半導体チップ
の周縁部の幅は、５［μｍ］〜５０［μｍ］の好ましく
は２５［μｍ］であるため、一定数の距離を有し、半導
体装置の端面衝撃による２者の剥離を防止できるもので
ある。As described above, the semiconductor device of the present invention comprises:
The periphery of the semiconductor chip is not covered with the insulating resin, a part of the main surface of the semiconductor chip is exposed, and the end of the insulating resin has an oblique side. Separation between the semiconductor chip and the semiconductor chip can be prevented, the occurrence of separation in a heating environment at the time of mounting the substrate can be suppressed, and the reliability can be improved. Further, the width of the peripheral portion of the semiconductor chip exposed from the insulating resin is 5 [μm] to 50 [μm], preferably 25 [μm]. It is possible to prevent separation of the two.
【００２５】本発明の半導体装置の製造方法は、主面上
に複数の電極パッドが形成された半導体チップがその面
内に複数個形成された半導体ウェハーを用意する工程
と、前記半導体ウェハーの各半導体チップの主面上であ
って、前記電極パッドの部分および各半導体チップ間の
ダイシングスクライブラインの部分を除く領域を絶縁性
樹脂で被覆する工程と、前記電極パッドに接続させて前
記半導体ウェハーの各半導体チップ上に導電性材料によ
り突起電極を形成する工程と、前記半導体ウェハーの各
半導体チップ間のダイシングスクライブラインに対し
て、ブレード切断によって個々の半導体チップ単位に分
割して半導体装置を得る工程とよりなる半導体装置の製
造方法である。The method of manufacturing a semiconductor device according to the present invention comprises the steps of: preparing a semiconductor wafer having a plurality of semiconductor chips having a plurality of electrode pads formed on a main surface formed on the surface thereof; A step of coating a region other than a portion of the electrode pad and a portion of a dicing scribe line between the semiconductor chips on the main surface of the semiconductor chip with an insulating resin; and connecting the electrode pad to the electrode pad to form a semiconductor wafer. Forming a protruding electrode from a conductive material on each semiconductor chip, and dividing a dicing scribe line between each semiconductor chip of the semiconductor wafer into individual semiconductor chip units by blade cutting to obtain a semiconductor device And a method for manufacturing a semiconductor device.
【００２６】また本発明の半導体装置の製造方法は、主
面上に複数の電極パッドが形成された半導体チップがそ
の面内に複数個形成された半導体ウェハーを用意する工
程と、前記半導体ウェハーの各半導体チップの主面上で
あって、前記複数の電極パッドを除く主面領域に絶縁層
を形成する工程と、前記半導体ウェハーの各半導体チッ
プに対して、一端を前記電極パッドと接続させ、他端を
前記絶縁層上に延在させてコンタクトパッドを２次元配
置で構成する配線層を形成する工程と、前記半導体ウェ
ハーの各半導体チップの主面上であって、前記配線層の
コンタクトパッドの部分および各半導体チップ間のダイ
シングスクライブラインの部分を除いて前記配線層、前
記電極パッドを絶縁性樹脂で被覆する工程と、前記コン
タクトパッド上に導電性材料により突起電極を形成する
工程と、前記半導体ウェハーの各半導体チップ間のダイ
シングスクライブラインに対して、ブレード切断によっ
て個々の半導体チップ単位に分割して半導体装置を得る
工程とよりなる半導体装置の製造方法である。Further, in the method of manufacturing a semiconductor device according to the present invention, a step of preparing a semiconductor wafer in which a plurality of semiconductor chips having a plurality of electrode pads formed on a main surface are formed in the surface; On the main surface of each semiconductor chip, a step of forming an insulating layer in the main surface region excluding the plurality of electrode pads, and for each semiconductor chip of the semiconductor wafer, one end is connected to the electrode pad, Forming a wiring layer forming a contact pad in a two-dimensional arrangement by extending the other end on the insulating layer; and forming a contact pad of the wiring layer on a main surface of each semiconductor chip of the semiconductor wafer. Covering the wiring layer and the electrode pads with an insulating resin except for the portions of the dicing scribe lines between the respective semiconductor chips, and A semiconductor device comprising: forming a protruding electrode using an electrically conductive material; and dividing a dicing scribe line between each semiconductor chip of the semiconductor wafer into individual semiconductor chip units by blade cutting to obtain a semiconductor device. It is a manufacturing method of.
【００２７】具体的には、突起電極を形成する工程で
は、突起電極として半田ボール電極を搭載する工程であ
る半導体装置の製造方法である。Specifically, the method of manufacturing a semiconductor device is a step of forming a bump electrode, in which a solder ball electrode is mounted as a bump electrode.
【００２８】また、半導体ウェハーに対して、ダイシン
グスクライブラインの部分を除いて絶縁性樹脂で被覆す
る工程では、ダイシングスクライブラインとともに少な
くともダイシングスクライブライン端から半導体チップ
側に５［μｍ］〜３５［μｍ］のスペースの部分を除い
て絶縁性樹脂で被覆する半導体装置の製造方法である。In the step of coating the semiconductor wafer with the insulating resin except for the dicing scribe lines, at least 5 μm to 35 μm from the dicing scribe line end to the semiconductor chip side together with the dicing scribe lines. ], Except for the space portion.
【００２９】前記構成の通り、本発明の半導体装置の製
造方法は、半導体ウェハーのダイシングスクライブライ
ン上には絶縁性樹脂を形成しておらず、個片化の際のブ
レード切断では、絶縁性樹脂に対しては切断時の衝撃、
外圧が印加されず、半導体ウェハーと絶縁性樹脂との間
に剥離が発生するのを防止できるものである。また、半
導体ウェハーに対して、ダイシングスクライブラインの
部分を除いて絶縁性樹脂で被覆する際、ダイシングスク
ライブラインとともに少なくともダイシングスクライブ
ライン端から半導体チップ側に５［μｍ］〜３５［μ
ｍ］の好ましくは１０［μｍ］のスペースの部分を除い
て絶縁性樹脂で被覆しているため、切断時の衝撃、外圧
が伝搬されず、半導体ウェハーと絶縁性樹脂との間に剥
離が発生するのを防止して切断することができる。もち
ろん絶縁性樹脂に対するクラックの発生も防止して個片
化できる。As described above, in the method of manufacturing a semiconductor device according to the present invention, an insulating resin is not formed on a dicing scribe line of a semiconductor wafer. Against the impact of cutting,
No external pressure is applied, so that separation between the semiconductor wafer and the insulating resin can be prevented. When the semiconductor wafer is covered with an insulating resin except for the dicing scribe line, at least 5 [μm] to 35 [μm] from at least the dicing scribe line end to the semiconductor chip side together with the dicing scribe line.
m], except for the portion of the space of 10 [μm], which is covered with the insulating resin, so that the impact and external pressure at the time of cutting are not propagated, and separation occurs between the semiconductor wafer and the insulating resin. Cutting can be prevented. Of course, cracking of the insulating resin can also be prevented and individualization can be performed.
【００３０】[0030]
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor device according to the present invention and a method for manufacturing the same will be described below with reference to the drawings.
【００３１】まず本実施形態の半導体装置について説明
する。First, the semiconductor device of this embodiment will be described.
【００３２】図１は本実施形態の半導体装置を示す図で
ある。図１において、図１（ａ）は構成斜視図であり、
図１（ｂ）は図１（ａ）でのＢ−Ｂ１箇所の断面図であ
る。なお、図１（ａ）では視覚便宜上、一部の構成にハ
ッチングを付している。FIG. 1 is a view showing a semiconductor device according to the present embodiment. In FIG. 1, FIG. 1A is a configuration perspective view,
FIG. 1B is a cross-sectional view taken along a line B-B1 in FIG. In FIG. 1A, some components are hatched for visual convenience.
【００３３】図１に示すように、本実施形態の半導体装
置としては、リアルチップサイズパッケージ（ＲＣＳ
Ｐ）であり、その主面、例えば表面上に複数の電極パッ
ド１１を有した半導体チップ１２と、複数の電極パッド
１１を除く半導体チップ１２の主面上に形成された絶縁
層１３と、半導体チップ１２の主面内であって、絶縁層
１３上に複数の電極パッド１１の各電極パッド１１と接
続した配線層１４により再配線接続で配置された複数の
コンタクトパッド１５と、複数のコンタクトパッド１５
を除く半導体チップ１２の主面上に形成された絶縁性樹
脂層１６と、複数のコンタクトパッド１５上に各々設け
られた突起電極１７とよりなる半導体装置であって、半
導体チップ１２の周縁部１２ａは絶縁性樹脂層１６が被
覆されず、半導体チップ１２の主面端部が露出している
半導体装置である。As shown in FIG. 1, the semiconductor device of this embodiment is a real chip size package (RCS).
P), a semiconductor chip 12 having a plurality of electrode pads 11 on its main surface, for example, a surface thereof; an insulating layer 13 formed on the main surface of the semiconductor chip 12 excluding the plurality of electrode pads 11; A plurality of contact pads 15 arranged in a rewiring connection by a wiring layer 14 connected to each of the plurality of electrode pads 11 on the insulating layer 13 in a main surface of the chip 12 and a plurality of contact pads; Fifteen
A semiconductor device comprising an insulating resin layer 16 formed on the main surface of the semiconductor chip 12 excluding the semiconductor chip 12 and protruding electrodes 17 provided on the plurality of contact pads 15, respectively. Is a semiconductor device in which the insulating resin layer 16 is not covered and the main surface end of the semiconductor chip 12 is exposed.
【００３４】ここで本実施形態の絶縁性樹脂層１６から
露出した半導体チップ１２の周縁部は、半導体ウェハー
ダイシング時のスクライブライン端が露出しているもの
である。そして絶縁性樹脂層１６から露出した半導体チ
ップ１２の周縁部の幅は、５［μｍ］〜５０［μｍ］の
好ましくは２５［μｍ］であり、半導体チップ１２端か
ら一定数の距離を有し、半導体装置の端面衝撃による絶
縁性樹脂層１６と半導体チップ１２材料（例えばシリコ
ン）との間の剥離を防止できるものである。Here, the edge of the semiconductor chip 12 exposed from the insulating resin layer 16 of this embodiment has a scribe line end exposed at the time of dicing the semiconductor wafer. The width of the peripheral portion of the semiconductor chip 12 exposed from the insulating resin layer 16 is 5 [μm] to 50 [μm], preferably 25 [μm], and has a certain distance from the edge of the semiconductor chip 12. Further, it is possible to prevent separation between the insulating resin layer 16 and the material of the semiconductor chip 12 (for example, silicon) due to the impact of the end face of the semiconductor device.
【００３５】また、本実施形態の半導体装置では図示さ
れるように、電極パッド１１は半導体チップ１２の主面
上の周辺部に配置（ペリフェラル配置）されているもの
であるが、電極パッド１１の配置はエリア配置でも、ペ
リフェラル配置でもよく、また両者の組み合わせ配置で
もよい。Further, in the semiconductor device of the present embodiment, as shown in the figure, the electrode pads 11 are arranged (peripheral arrangement) on the peripheral portion on the main surface of the semiconductor chip 12. The arrangement may be an area arrangement, a peripheral arrangement, or a combination arrangement of both.
【００３６】また、本実施形態において、絶縁層１３は
低弾性体層であり、弾性率（ヤング率）として１０〜２
０００［ｋｇ／ｍｍ2］の範囲にあることが好ましく、
さらに１０〜１０００［ｋｇ／ｍｍ2］の範囲にあるこ
とがより好ましい。また、絶縁層１３の線膨張率は５〜
２００［ｐｐｍ／℃］の範囲にあることが好ましく、さ
らに１０〜１００［ｐｐｍ／℃］の範囲にあることがよ
り好ましい。例えばエステル結合型ポリイミドやアクリ
レート系エポキシ等のポリマーでよく、低弾性率を有
し、絶縁性であればよい。またその厚みとしては、１〜
１００［μｍ］であり、好ましくは３０［μｍ］であ
る。In this embodiment, the insulating layer 13 is a low-elastic material layer having an elastic modulus (Young's modulus) of 10 to 2.
000 [kg / mm 2 ],
More preferably, it is in the range of 10 to 1000 [kg / mm 2 ]. The linear expansion coefficient of the insulating layer 13 is 5 to 5.
It is preferably in the range of 200 [ppm / ° C.], and more preferably in the range of 10 to 100 [ppm / ° C.]. For example, a polymer such as an ester-bonded polyimide or an acrylate-based epoxy may be used, as long as it has a low elastic modulus and is insulating. In addition, the thickness is 1 to
It is 100 [μm], preferably 30 [μm].
【００３７】そして、絶縁層１３の端部は、図１に示す
ように、断面形状において斜辺を構成しているものであ
り、これにより電極パッドの引き回しで使用する配線層
の形成精度と、断線防止などの信頼性を高めることがで
きる。さらに本実施形態の半導体装置において、絶縁層
１３としては弾性を有する樹脂の他、基板実装の際の実
装方法如何によっては、５［μｍ］厚以上のポリイミド
などの絶縁層でもよい。As shown in FIG. 1, the end of the insulating layer 13 forms an oblique side in a cross-sectional shape. Reliability such as prevention can be improved. Furthermore, in the semiconductor device of the present embodiment, the insulating layer 13 may be an insulating layer of polyimide or the like having a thickness of 5 [μm] or more, depending on the mounting method at the time of mounting the substrate, in addition to the resin having elasticity.
【００３８】また本実施形態では、突起電極１７は半田
ボールを採用しているが、金属材料によるバンプ状の突
起電極でもよい。In this embodiment, the bump electrode 17 employs a solder ball, but may be a bump-like bump electrode made of a metal material.
【００３９】また、下地となる絶縁層１３の上に配線層
１４を設けているので、半導体装置をプリント基板等の
配線基板上に実装する際などにおいて、半導体装置の加
熱・冷却に伴い配線層に熱応力などの応力が印加されて
も、配線層１４に加わる応力が緩和される。よって、基
板実装時などにおける配線層１４の断線を防止すること
ができ、信頼性の高い配線構造を実現することができ
る。Further, since the wiring layer 14 is provided on the insulating layer 13 serving as a base, when the semiconductor device is mounted on a wiring board such as a printed circuit board or the like, the wiring layer 14 accompanies heating and cooling of the semiconductor device. Even if a stress such as a thermal stress is applied to the wiring layer 14, the stress applied to the wiring layer 14 is reduced. Therefore, disconnection of the wiring layer 14 at the time of mounting on a substrate or the like can be prevented, and a highly reliable wiring structure can be realized.
【００４０】そして、半導体装置の主面上に二次元的に
外部端子となるコンタクトパッド１５が配置されている
ので、狭い面積に多数の外部端子を設けることが可能と
なるとともに、パターン形成可能な配線層１４により電
極パッド１１とコンタクトパッド１５と接続することが
できる構造である。したがって、小型で薄型の半導体装
置であり、かつ多ピン化に対応できる半導体装置であ
る。しかも微細加工に適し、多ピン化に対応できる半導
体装置である。Since the contact pads 15 serving as external terminals are two-dimensionally arranged on the main surface of the semiconductor device, it is possible to provide a large number of external terminals in a small area and to form a pattern. The structure is such that the electrode pad 11 and the contact pad 15 can be connected by the wiring layer 14. Therefore, the semiconductor device is a small and thin semiconductor device and can cope with an increase in the number of pins. In addition, the semiconductor device is suitable for fine processing and can cope with the increase in the number of pins.
【００４１】さらに、配線層１４につながるコンタクト
パッド１５の上に半田ボールなどの突起電極１７が設け
られ、配線基板に半導体装置を搭載する工程が極めて簡
易かつ迅速に行なうことができる構造となっているが、
その際にも、絶縁層１３により、大きな熱容量を有する
半田ボールから発生する熱応力を吸収できる。Further, a protruding electrode 17 such as a solder ball is provided on the contact pad 15 connected to the wiring layer 14, so that the structure for mounting the semiconductor device on the wiring board can be performed extremely simply and quickly. But
At this time, the insulating layer 13 can absorb the thermal stress generated from the solder ball having a large heat capacity.
【００４２】以上の通り、本実施形態の半導体装置は、
半導体チップ１２の周縁部は絶縁性樹脂層１６が被覆さ
れず、半導体チップ１２の主面の一部、すなわち、半導
体ウェハーダイシング時のスクライブライン端が露出
し、絶縁性樹脂層１６と半導体チップ１２との間の剥離
を防止し、基板実装時の加熱環境において剥離の発生を
抑制して信頼性を高めることができる。さらに絶縁性樹
脂層１６から露出した半導体チップ１２の周縁部の幅
は、２５［μｍ］であるため、一定数の距離を有し、半
導体装置の端面衝撃による構成材料間の剥離を防止でき
るものである。As described above, the semiconductor device of this embodiment is
The periphery of the semiconductor chip 12 is not covered with the insulating resin layer 16, and a part of the main surface of the semiconductor chip 12, that is, the scribe line end at the time of dicing the semiconductor wafer is exposed, and the insulating resin layer 16 and the semiconductor chip 12 are exposed. Can be prevented, and the occurrence of separation in a heating environment at the time of mounting the substrate can be suppressed to enhance reliability. Furthermore, since the width of the peripheral portion of the semiconductor chip 12 exposed from the insulating resin layer 16 is 25 [μm], the semiconductor chip 12 has a certain number of distances, and can prevent separation between constituent materials due to end face impact of the semiconductor device. It is.
【００４３】次に本実施形態の半導体装置の製造方法に
ついて説明する。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described.
【００４４】図２，図３は本実施形態の半導体装置の製
造方法を示す主要工程ごとの断面図である。本実施形態
の半導体装置の製造方法は、半導体ウェハーレベルで半
導体装置（半導体パッケージ）を製造する工法であり、
信頼性の高いリアルチップサイズパッケージの製造方法
である。FIGS. 2 and 3 are cross-sectional views showing main steps of a method for manufacturing a semiconductor device according to the present embodiment. The method for manufacturing a semiconductor device according to the present embodiment is a method for manufacturing a semiconductor device (semiconductor package) at a semiconductor wafer level.
This is a method for manufacturing a highly reliable real chip size package.
【００４５】まず図２（ａ）に示すように、主面上に複
数の電極パッド１１が形成された半導体チップ１２がそ
の面内に複数個形成された半導体ウェハー１８を用意す
る。First, as shown in FIG. 2A, a semiconductor wafer 18 in which a plurality of semiconductor chips 12 having a plurality of electrode pads 11 formed on a main surface are formed in the surface is prepared.
【００４６】次に図２（ｂ）に示すように、用意した半
導体ウェハー１８の各半導体チップ１２の主面上であっ
て、複数の電極パッド１１を除く主面領域に絶縁層１３
を形成する。Next, as shown in FIG. 2B, an insulating layer 13 is formed on the main surface of each semiconductor chip 12 of the prepared semiconductor wafer 18 except for the plurality of electrode pads 11.
To form
【００４７】具体的には、まず半導体チップ１２の主面
にそれぞれ形成された電極パッド１１とパッシベーショ
ン膜（図示せず）との上に、感光性を有する絶縁性の低
弾性材料を１００［μｍ］程度の厚みで塗布して乾燥す
ることにより絶縁層膜を形成する。そして乾燥された絶
縁層膜に対して露光と現像とを順次行って、半導体チッ
プ１２の電極パッド１１の部分を開口させた絶縁層１３
を形成する。この場合において、例えば露光で平行光で
はなく散乱光を使用して、開口部における絶縁層１３の
断面形状を、半導体チップ１２の主面に対して垂直では
なく鋭角部分のない斜辺状にして形成する。本実施形態
では、絶縁層１３の開口の端部を傾斜させて半導体チッ
プ１２の表面になめらかにつながるように形成すること
により、後工程の配線層を形成しやすく、また断線しに
くい構造を構成することができる。More specifically, first, a photosensitive insulating low-elastic material of 100 [μm] is formed on the electrode pad 11 and the passivation film (not shown) formed on the main surface of the semiconductor chip 12. ] And dried to form an insulating layer film. Exposure and development are sequentially performed on the dried insulating layer film to form an insulating layer 13 in which the electrode pad 11 of the semiconductor chip 12 is opened.
To form In this case, for example, the cross-sectional shape of the insulating layer 13 in the opening is not perpendicular to the main surface of the semiconductor chip 12 but is formed as an oblique side without an acute angle portion using scattered light instead of parallel light in the exposure. I do. In the present embodiment, by forming the end of the opening of the insulating layer 13 so as to be smoothly connected to the surface of the semiconductor chip 12, a wiring layer in a later process can be easily formed, and a structure that is hard to be disconnected is formed. can do.
【００４８】なお、半導体装置を基板実装した際の熱応
力を軽減するためには絶縁層１３の厚みは、塗布以降の
工程に支障のない範囲で厚い方が良く、例えば５００
［μｍ］程度でも良いし１［ｍｍ］程度でも良い。ま
た、感光性を有する低弾性材料としては、例えばエステ
ル結合型ポリイミドやアクリレート系エポキシ等のポリ
マーでよく、低弾性率を有し、絶縁性であればよい。ま
た、感光性を有する低弾性材料は液状材料を乾燥させて
形成する必要はなくフィルム状に予め形成された材料を
用いても構わない。その場合には、フィルム状の低弾性
材料を半導体チップ上に貼りあわせ、露光、現像するこ
とで低弾性材料に開口部を形成することができ、半導体
チップ上の電極パッドを露出させることができる。さら
に、絶縁層１３を構成する絶縁性の低弾性材料が感光性
を有する必要はない。感光性を有しない材料を用いる場
合には、レーザーやプラズマによる機械的な加工もしく
はエッチングなどの化学的加工により、半導体チップ上
の電極パッドを露出させることができる。In order to reduce the thermal stress when the semiconductor device is mounted on a substrate, the thickness of the insulating layer 13 is preferably as large as possible without impairing the steps after coating.
[Μm] or about 1 [mm]. Further, as the low elastic material having photosensitivity, for example, a polymer such as an ester bond type polyimide or an acrylate-based epoxy may be used, as long as it has a low elastic modulus and an insulating property. Further, the photosensitive low elasticity material does not need to be formed by drying a liquid material, and a material formed in a film shape in advance may be used. In that case, an opening can be formed in the low-elasticity material by bonding a film-like low-elasticity material on the semiconductor chip, and exposing and developing, so that the electrode pads on the semiconductor chip can be exposed. . Further, it is not necessary that the insulating low-elasticity material forming the insulating layer 13 has photosensitivity. When a material having no photosensitivity is used, the electrode pads on the semiconductor chip can be exposed by mechanical processing using laser or plasma or chemical processing such as etching.
【００４９】次に図２（ｃ）に示すように、半導体ウェ
ハー１８の各半導体チップ１２に対して、一端を電極パ
ッド１１と接続させ、他端を形成した絶縁層１３上に延
在させてコンタクトパッド１５を２次元配置で構成する
配線層１４を形成する。Next, as shown in FIG. 2C, one end of each semiconductor chip 12 of the semiconductor wafer 18 is connected to the electrode pad 11 and the other end is extended on the insulating layer 13 formed. The wiring layer 14 that forms the contact pads 15 in a two-dimensional arrangement is formed.
【００５０】具体的には、まず半導体ウェハー１８上の
半導体チップ１２の主面において、真空蒸着法、スパッ
タリング法、ＣＶＤ法又は無電解めっき法によって例え
ば厚みが０．２［μｍ］程度のチタン（Ｔｉ）膜とその
上に形成された厚みが０．５［μｍ］程度の銅（Ｃｕ）
膜からなる薄膜金属層を形成する。そして形成した薄膜
金属層上にネガ型感光性レジストを塗布し、仕上げ製品
の所望のパターン部以外を硬化し、反応部を除去するこ
とでメッキレジスト膜を形成する。ここではメッキレジ
スト膜を形成する際にネガ型感光性レジストを用いた
が、ポジ型感光性レジストを用いてもよいことは言うま
でもない。そして電解めっき法により、メッキレジスト
膜が形成された箇所以外の薄膜金属層の上に、例えばＣ
ｕ膜からなる厚膜金属層を例えば２０［μｍ］程度の厚
みで選択的に形成する。そして厚膜金属層の形成後、メ
ッキレジスト膜を溶融除去する。そして薄膜金属層と厚
膜金属層とを溶融することのできるエッチング液、例え
ばＣｕ膜に対しては塩化第二銅溶液で、Ｔｉ膜に対して
はＥＤＴＡ溶液で全面エッチングすると、厚膜金属層よ
りも層厚が薄い薄膜金属層が先行して除去される。この
工程によって、半導体チップ１２の主面において、電極
パッド１１と配線層１４とコンタクトパッド１５とから
なる所定の金属配線パターンを形成することができる。Specifically, first, on the main surface of the semiconductor chip 12 on the semiconductor wafer 18, for example, titanium (about 0.2 μm thick) is formed by vacuum evaporation, sputtering, CVD, or electroless plating. Ti) film and copper (Cu) formed thereon with a thickness of about 0.5 [μm]
A thin metal layer made of a film is formed. Then, a negative photosensitive resist is applied on the formed thin-film metal layer, a portion other than a desired pattern portion of the finished product is cured, and a reaction portion is removed to form a plating resist film. Here, a negative photosensitive resist is used when forming the plating resist film, but it goes without saying that a positive photosensitive resist may be used. Then, by electroplating, for example, C
A thick metal layer made of a u film is selectively formed with a thickness of, for example, about 20 [μm]. After the formation of the thick metal layer, the plating resist film is melted and removed. An etching solution capable of melting the thin film metal layer and the thick film metal layer, for example, a copper film solution for a Cu film and an EDTA solution for a Ti film is entirely etched to obtain a thick metal layer. The thinner metal layer, which is thinner than the previous one, is removed first. By this step, a predetermined metal wiring pattern including the electrode pads 11, the wiring layers 14, and the contact pads 15 can be formed on the main surface of the semiconductor chip 12.
【００５１】なお、薄膜金属層や厚膜金属層を構成する
材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、
Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属
層と厚膜金属層とをそれぞれ異なる金属材料により構成
しておき、最終的なエッチング工程では薄膜金属層のみ
を選択的にエッチングするエッチャントを用いてもよ
い。Although Cu was used as a material for forming the thin film metal layer and the thick film metal layer, Cr, W,
Ti / Cu, Ni or the like may be used. Alternatively, the thin-film metal layer and the thick-film metal layer may be made of different metal materials, and an etchant that selectively etches only the thin-film metal layer may be used in a final etching step.
【００５２】次に図２（ｄ）に示すように、半導体ウェ
ハー１８の各半導体チップ１２の主面上であって、形成
した配線層１４のコンタクトパッド１５の部分および各
半導体チップ１２間のダイシングスクライブライン１９
の部分を除いて各配線層１４、各電極パッド１１を絶縁
性樹脂層１６で被覆する。特にここでは、ダイシングス
クライブライン１９とともに少なくともダイシングスク
ライブライン１９の端から半導体チップ１２側に５［μ
ｍ］〜３５［μｍ］の好ましくは１０［μｍ］のスペー
スの部分を除いて絶縁性樹脂層１６で被覆する。Next, as shown in FIG. 2D, dicing between the contact pads 15 of the formed wiring layer 14 and the semiconductor chips 12 on the main surface of each semiconductor chip 12 of the semiconductor wafer 18. Scribe line 19
Each of the wiring layers 14 and each of the electrode pads 11 are covered with the insulating resin layer 16 except for the portion of the above. In particular, here, the dicing scribe line 19 and at least 5 μm from the end of the dicing scribe line 19 to the semiconductor chip 12 side.
m] to 35 [μm], preferably 10 [μm] except for a space portion.
【００５３】具体的には、絶縁層１３の上に感光性ソル
ダーレジスト（絶縁性樹脂）を塗布した後に、フォトリ
ソグラフィー技術を使用して、コンタクトパッド１５の
部分、および半導体ウェハー１８の各半導体チップ１２
間のダイシングスクライブライン１９が露出するように
してソルダーレジスト膜（絶縁性樹脂層）を形成する。
このソルダーレジスト膜によって、コンタクトパッド１
５以外の部分である電極パッド１１と配線層１４とが、
実装時の溶融した半田から保護される。Specifically, after a photosensitive solder resist (insulating resin) is applied on the insulating layer 13, the contact pads 15 and each semiconductor chip on the semiconductor wafer 18 are formed by using photolithography technology. 12
A solder resist film (insulating resin layer) is formed so that the dicing scribe line 19 therebetween is exposed.
With this solder resist film, the contact pad 1
The electrode pad 11 and the wiring layer 14, which are portions other than 5, are
Protected from molten solder during mounting.
【００５４】次に図３（ａ）に示すように、コンタクト
パッド１５上に導電性材料により突起電極１７を形成す
る。Next, as shown in FIG. 3A, a bump electrode 17 is formed on the contact pad 15 using a conductive material.
【００５５】具体的には、半田、半田めっきされた銅、
ニッケル等からなる金属ボールをコンタクトパッド１５
の上に載置して、金属ボールとコンタクトパッド１５と
を溶融接合して突起電極１７を形成する。Specifically, solder, copper plated with solder,
Metal balls made of nickel or the like are
And the metal balls and the contact pads 15 are melt-bonded to form the protruding electrodes 17.
【００５６】次に図３（ｂ）に示すように、半導体ウェ
ハー１８の各半導体チップ１２間のダイシングスクライ
ブライン１９に対して、回転ブレード２０による切断で
個々の半導体チップ１２単位に分割する。Next, as shown in FIG. 3B, the dicing scribe lines 19 between the semiconductor chips 12 on the semiconductor wafer 18 are divided into individual semiconductor chip 12 units by cutting with a rotating blade 20.
【００５７】ここで半導体ウェハー１８のダイシングス
クライブライン１９上には絶縁性樹脂層１６が存在して
おらず、個片化の際のブレード切断では、絶縁性樹脂層
１６に対しては切断時の衝撃、外圧が印加されず、半導
体ウェハー１８と絶縁性樹脂層１６との間に剥離が発生
するのを防止できるものである。また、半導体ウェハー
１８に対して、ダイシングスクライブライン１９の部分
を除いて絶縁性樹脂層１６で被覆する際、ダイシングス
クライブライン１９とともに少なくともダイシングスク
ライブライン１９の端から半導体チップ１２側に５［μ
ｍ］〜３５［μｍ］の好ましくは１０［μｍ］のスペー
スの部分を除いて絶縁性樹脂層１６で被覆しているた
め、切断時の衝撃、外圧が伝搬されず、半導体ウェハー
１８と絶縁性樹脂層１６との間に剥離が発生するのを防
止して切断することができる。もちろん絶縁性樹脂層１
６に対するクラックの発生も防止して個片化できるもの
である。ここで本実施形態では、スクライブラインの幅
が８０［μｍ］に対して、ブレード幅が５０［μｍ］の
ブレードを用い、スクライブライン幅（８０［μｍ］）
の部分は絶縁性樹脂層１６で被覆していないため、切断
後の半導体チップ端の露出幅は２５［μｍ］となる。Here, the insulating resin layer 16 does not exist on the dicing scribe line 19 of the semiconductor wafer 18. No impact or external pressure is applied, and peeling between the semiconductor wafer 18 and the insulating resin layer 16 can be prevented. When the semiconductor wafer 18 is covered with the insulating resin layer 16 except for the dicing scribe line 19, at least 5 μm from the end of the dicing scribe line 19 to the semiconductor chip 12 side together with the dicing scribe line 19.
m] to 35 [μm], preferably 10 μm, except for the insulating resin layer 16, so that impact and external pressure during cutting are not propagated and the semiconductor wafer 18 is insulated. Cutting can be performed while preventing separation from occurring with the resin layer 16. Of course, insulating resin layer 1
6 can also be prevented from cracking and can be singulated. Here, in the present embodiment, a blade having a blade width of 50 [μm] is used for a scribe line width of 80 [μm], and the scribe line width (80 [μm]) is used.
Is not covered with the insulating resin layer 16, the exposed width of the semiconductor chip end after cutting is 25 [μm].
【００５８】そして図３（ｃ）に示すように、半導体チ
ップ１２の周縁部１２ａは絶縁性樹脂層１６が被覆され
ず、半導体チップ１２の主面端部が露出している半導体
装置を得ることができる。Then, as shown in FIG. 3C, a semiconductor device in which the peripheral edge 12a of the semiconductor chip 12 is not covered with the insulating resin layer 16 and the end of the main surface of the semiconductor chip 12 is exposed is obtained. Can be.
【００５９】以上、本実施形態の半導体装置の製造方法
は、半導体ウェハーのダイシングスクライブライン上に
は絶縁性樹脂を形成しておらず、個片化の際のブレード
切断では、絶縁性樹脂に対しては切断時の衝撃、外圧が
印加されず、半導体ウェハーと絶縁性樹脂との間に剥離
が発生するのを防止できるものである。また、半導体ウ
ェハーに対して、ダイシングスクライブラインの部分を
除いて絶縁性樹脂で被覆する際、ダイシングスクライブ
ラインとともに少なくともダイシングスクライブライン
端から半導体チップ側に５［μｍ］〜３５［μｍ］のス
ペースの部分を除いて絶縁性樹脂で被覆しているため、
切断時の衝撃、外圧が伝搬されず、半導体ウェハーと絶
縁性樹脂との間に剥離が発生するのを防止して切断する
ことができる。もちろん絶縁性樹脂に対するクラックの
発生も防止して個片化できる。As described above, in the method of manufacturing a semiconductor device according to the present embodiment, the insulating resin is not formed on the dicing scribe line of the semiconductor wafer. In this case, no impact or external pressure is applied at the time of cutting, and peeling between the semiconductor wafer and the insulating resin can be prevented. Further, when the semiconductor wafer is covered with the insulating resin except for the dicing scribe lines, at least 5 [μm] to 35 [μm] of the space from the dicing scribe line end to the semiconductor chip side together with the dicing scribe lines. Since it is covered with insulating resin except for the part,
The impact and external pressure at the time of cutting are not propagated, and the cutting can be performed while preventing separation from occurring between the semiconductor wafer and the insulating resin. Of course, cracking of the insulating resin can also be prevented, and individualization can be performed.
【００６０】次に本発明の半導体装置の別の実施形態に
ついて説明する。Next, another embodiment of the semiconductor device of the present invention will be described.
【００６１】本実施形態の半導体装置は、図４の断面図
に示すように、基本構成は図１に示した構成と同様であ
るが、半導体チップ１２の周縁部１２ａの絶縁性樹脂層
１６の端部は斜辺１６ａを有し、絶縁性樹脂層１６と半
導体チップ１２との間の剥離抵抗が増大し、絶縁性樹脂
層１６と半導体チップ１２との間の剥離を防止し、基板
実装時の加熱環境において剥離の発生を抑制して信頼性
を高めることができる。絶縁性樹脂層１６の端部への斜
辺１６ａの形成は、絶縁性樹脂層１６を半導体ウェハー
に形成する際のフォトリソグラフィー技術によって形成
するが、他に低衝撃の物理的な加工方法で形成してもよ
い。The semiconductor device of this embodiment has the same basic structure as that shown in FIG. 1 as shown in the cross-sectional view of FIG. The end portion has a hypotenuse 16a, the peeling resistance between the insulating resin layer 16 and the semiconductor chip 12 increases, the peeling between the insulating resin layer 16 and the semiconductor chip 12 is prevented, and the The reliability can be improved by suppressing the occurrence of peeling in a heating environment. The oblique side 16a at the end of the insulating resin layer 16 is formed by photolithography when the insulating resin layer 16 is formed on a semiconductor wafer, but is also formed by a low impact physical processing method. You may.
【００６２】次に本発明の半導体装置の他の実施形態に
ついて説明する。Next, another embodiment of the semiconductor device of the present invention will be described.
【００６３】図５は本実施形態の半導体装置を示す図で
ある。FIG. 5 is a view showing a semiconductor device of the present embodiment.
【００６４】図５に示すように、本実施形態の半導体装
置としては、その主面、例えば表面上に複数の電極パッ
ド１１を有した半導体チップ１２と、各電極パッド１１
を除く半導体チップ１２の主面上を被覆した絶縁性樹脂
層１６と、電極パッド１１に接続した突起電極１７とよ
りなる半導体装置であって、半導体チップ１２の周縁部
１２ａは絶縁性樹脂層１６が被覆されず、半導体チップ
１２の主面が露出している半導体装置である。そして具
体的には、図１に示した半導体装置とは異なり、半導体
チップ１２の電極パッド１１が再配線されず、電極パッ
ド１１上に直接、突起電極１７が設けられているもので
あり、本実施形態の半導体装置においても、半導体チッ
プ１２の周縁部１２ａは絶縁性樹脂層１６が被覆され
ず、半導体チップ１２の主面の一部、すなわち、半導体
ウェハーダイシング時のスクライブライン端が露出し、
絶縁性樹脂層１６と半導体チップ１２との間の剥離を防
止し、基板実装時の加熱環境において剥離の発生を抑制
して信頼性を高めることができる。さらに絶縁性樹脂層
１６から露出した半導体チップ１２の周縁部１２ａの幅
は、５［μｍ］〜５０［μｍ］の好ましくは２５［μ
ｍ］であるため、一定数の距離を有し、半導体装置の端
面衝撃による構成材料間の剥離を防止できるものであ
る。また図４に示した構造と同様に、絶縁性樹脂層１６
の端部は斜辺１６ａを有しているものである。As shown in FIG. 5, a semiconductor device according to the present embodiment includes a semiconductor chip 12 having a plurality of electrode pads 11 on its main surface, for example, a surface, and each of the electrode pads 11.
Is a semiconductor device comprising an insulating resin layer 16 covering the main surface of the semiconductor chip 12 except for the above, and a protruding electrode 17 connected to the electrode pad 11, wherein the periphery 12 a of the semiconductor chip 12 is Is a semiconductor device in which the main surface of the semiconductor chip 12 is not covered. Specifically, unlike the semiconductor device shown in FIG. 1, the electrode pads 11 of the semiconductor chip 12 are not re-wired, and the protruding electrodes 17 are provided directly on the electrode pads 11. Also in the semiconductor device of the embodiment, the peripheral portion 12a of the semiconductor chip 12 is not covered with the insulating resin layer 16, and a part of the main surface of the semiconductor chip 12, that is, a scribe line end at the time of semiconductor wafer dicing is exposed,
Separation between the insulating resin layer 16 and the semiconductor chip 12 can be prevented, and the reliability can be improved by suppressing the occurrence of separation in a heating environment when mounting the substrate. Further, the width of the peripheral portion 12a of the semiconductor chip 12 exposed from the insulating resin layer 16 is 5 [μm] to 50 [μm], preferably 25 [μm].
m], it has a certain number of distances, and can prevent separation between constituent materials due to end face impact of the semiconductor device. Further, similarly to the structure shown in FIG.
Has an oblique side 16a.
【００６５】図３に示した半導体装置の製造方法につい
て、その主要工程としては、主面上に複数の電極パッド
が形成された半導体チップがその面内に複数個形成され
た半導体ウェハーを用意する工程と、用意した半導体ウ
ェハーの各半導体チップの主面上であって、各電極パッ
ドの部分および各半導体チップ間のダイシングスクライ
ブラインの部分を除く領域を絶縁性樹脂で被覆する工程
と、各電極パッドに接続させて半導体ウェハーの各半導
体チップ上に導電性材料により突起電極を形成する工程
と、半導体ウェハーの各半導体チップ間のダイシングス
クライブラインに対して、ブレード切断によって個々の
半導体チップ単位に分割して半導体装置を得る工程とよ
りなるものであり、図２，図３に示した半導体装置の製
造方法を一部変更する方法である。As a main step of the method of manufacturing the semiconductor device shown in FIG. 3, as a main step, a semiconductor wafer having a plurality of semiconductor chips having a plurality of electrode pads formed on a main surface formed therein is prepared. A step of covering an area on the main surface of each semiconductor chip of the prepared semiconductor wafer, excluding a part of each electrode pad and a part of a dicing scribe line between each semiconductor chip, with an insulating resin; Steps of forming protruding electrodes with conductive material on each semiconductor chip of the semiconductor wafer by connecting to pads, and dicing scribe lines between each semiconductor chip of the semiconductor wafer are divided into individual semiconductor chip units by blade cutting And a step of obtaining a semiconductor device by partially modifying the method of manufacturing the semiconductor device shown in FIGS. It is that way.
【００６６】以上、本実施形態の半導体装置およびその
製造方法では、半導体ウェハーのダイシングスクライブ
ライン上には絶縁性樹脂を形成しておらず、個片化の際
のブレード切断では、絶縁性樹脂に対しては切断時の衝
撃、外圧が印加されず、半導体ウェハーと絶縁性樹脂と
の間に剥離が発生するのを防止できるものである。ま
た、半導体ウェハーに対して、ダイシングスクライブラ
インの部分を除いて絶縁性樹脂で被覆する際、ダイシン
グスクライブラインとともに少なくともダイシングスク
ライブライン端から半導体チップ側に５［μｍ］〜３５
［μｍ］のスペースの部分を除いて絶縁性樹脂で被覆し
ているため、切断時の衝撃、外圧が伝搬されず、半導体
ウェハーと絶縁性樹脂との間に剥離が発生するのを防止
して切断することができる。したがって、半導体装置と
しては、半導体チップと絶縁性樹脂との間に剥離がな
く、また基板実装した際でも、半導体チップの周縁部は
絶縁性樹脂が被覆されず、半導体チップの主面の一部が
露出し、絶縁性樹脂の端部は斜辺を有しているので、剥
離抵抗が増大し、絶縁性樹脂と半導体チップとの間の剥
離を防止し、基板実装時の加熱環境において剥離の発生
を抑制して信頼性を高めることができる。As described above, in the semiconductor device and the method of manufacturing the same according to the present embodiment, the insulating resin is not formed on the dicing scribe line of the semiconductor wafer. On the other hand, no impact or external pressure is applied at the time of cutting, and peeling between the semiconductor wafer and the insulating resin can be prevented. When the semiconductor wafer is covered with an insulating resin except for the dicing scribe line, at least 5 [μm] to 35 [μm] to the semiconductor chip side from the dicing scribe line end together with the dicing scribe line.
Since the resin is covered with the insulating resin except for the space of [μm], the impact at the time of cutting and the external pressure are not propagated, and the separation between the semiconductor wafer and the insulating resin is prevented. Can be cut. Therefore, as a semiconductor device, there is no separation between the semiconductor chip and the insulating resin, and even when the semiconductor chip is mounted on a substrate, the periphery of the semiconductor chip is not covered with the insulating resin, and a part of the main surface of the semiconductor chip is not covered. Is exposed and the end of the insulating resin has a hypotenuse, which increases the peel resistance, prevents peeling between the insulating resin and the semiconductor chip, and causes peeling in a heating environment when mounting the substrate. And the reliability can be improved.
【００６７】[0067]
【発明の効果】本発明の半導体装置は、半導体チップの
周縁部は絶縁性樹脂が被覆されず、半導体チップの主面
の一部が露出し、絶縁性樹脂の端部は斜辺を有している
ので、剥離抵抗が増大し、絶縁性樹脂と半導体チップと
の間の剥離を防止し、基板実装時の加熱環境において剥
離の発生を抑制して信頼性を高めることができる。さら
に絶縁性樹脂から露出した半導体チップの周縁部の幅
は、一定数の距離を有し、半導体装置の端面衝撃による
２者の剥離を防止できるものである。According to the semiconductor device of the present invention, the periphery of the semiconductor chip is not covered with the insulating resin, a part of the main surface of the semiconductor chip is exposed, and the end of the insulating resin has a hypotenuse. Therefore, the peeling resistance is increased, the peeling between the insulating resin and the semiconductor chip is prevented, and the occurrence of the peeling in the heating environment at the time of mounting the substrate can be suppressed to enhance the reliability. Further, the width of the peripheral portion of the semiconductor chip exposed from the insulating resin has a certain number of distances, and it is possible to prevent separation between the two by an end face impact of the semiconductor device.
【００６８】また本発明の半導体装置の製造方法では、
半導体ウェハーのダイシングスクライブライン上には絶
縁性樹脂を形成しておらず、個片化の際のブレード切断
では、絶縁性樹脂に対しては切断時の衝撃、外圧が印加
されず、半導体ウェハーと絶縁性樹脂との間に剥離が発
生するのを防止できるものである。In the method of manufacturing a semiconductor device according to the present invention,
No insulating resin is formed on the dicing scribe line of the semiconductor wafer, and when cutting the blade at the time of singulation, no impact or external pressure is applied to the insulating resin at the time of cutting and the semiconductor resin and the semiconductor wafer are cut. It can prevent peeling from occurring between the insulating resin and the insulating resin.
【図１】本発明の一実施形態の半導体装置を示す図FIG. 1 is a diagram showing a semiconductor device according to an embodiment of the present invention;
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図FIG. 2 is a sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention;
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図FIG. 3 is a sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention;
【図４】本発明の一実施形態の半導体装置を示す図FIG. 4 is a diagram showing a semiconductor device according to one embodiment of the present invention;
【図５】本発明の一実施形態の半導体装置を示す図FIG. 5 is a diagram showing a semiconductor device according to one embodiment of the present invention;
【図６】従来の半導体装置を示す図FIG. 6 illustrates a conventional semiconductor device.
【図７】従来の半導体装置の製造方法を示す断面図FIG. 7 is a sectional view showing a conventional method for manufacturing a semiconductor device.
【図８】従来の半導体装置の製造方法を示す断面図FIG. 8 is a sectional view showing a conventional method for manufacturing a semiconductor device.
１ 電極パッド ２ 半導体チップ ３ 絶縁層 ４ 配線層 ５ コンタクトパッド ６ 絶縁性樹脂層 ７ 突起電極 ８ 半導体ウェハー ９ ダイシングスクライブライン １０ 回転ブレード １１ 電極パッド １２ 半導体チップ １２ａ 周縁部 １３ 絶縁層 １４ 配線層 １５ コンタクトパッド １６ 絶縁性樹脂層 １６ａ 斜辺 １７ 突起電極 １８ 半導体ウェハー １９ ダイシングスクライブライン ２０ 回転ブレード DESCRIPTION OF SYMBOLS 1 Electrode pad 2 Semiconductor chip 3 Insulating layer 4 Wiring layer 5 Contact pad 6 Insulating resin layer 7 Projecting electrode 8 Semiconductor wafer 9 Dicing scribe line 10 Rotating blade 11 Electrode pad 12 Semiconductor chip 12a Peripheral part 13 Insulating layer 14 Wiring layer 15 Contact Pad 16 Insulating resin layer 16a Oblique side 17 Projecting electrode 18 Semiconductor wafer 19 Dicing scribe line 20 Rotating blade
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH11 HH17 HH18 HH19 MM04 PP06 PP15 PP27 PP28 PP33 QQ08 RR21 RR22 RR27 SS22 VV07 WW01 XX12 5F061 AA01 CA12 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F033 HH07 HH11 HH17 HH18 HH19 MM04 PP06 PP15 PP27 PP28 PP33 QQ08 RR21 RR22 RR27 SS22 VV07 WW01 XX12 5F061 AA01 CA12
Claims (10)
半導体チップと、 前記電極パッドを除く前記半導体チップの主面上を被覆
した絶縁性樹脂と、 前記電極パッドに接続した突起電極とよりなる半導体装
置であって、 前記半導体チップの周縁部は前記絶縁性樹脂が被覆され
ず、前記半導体チップの主面が露出していることを特徴
とする半導体装置。A semiconductor chip having a plurality of electrode pads on a main surface thereof; an insulating resin covering a main surface of the semiconductor chip excluding the electrode pads; and a protruding electrode connected to the electrode pad. A semiconductor device comprising a semiconductor chip, wherein a peripheral portion of the semiconductor chip is not covered with the insulating resin, and a main surface of the semiconductor chip is exposed.
半導体チップと、 前記複数の電極パッドを除く半導体チップの主面上に形
成された絶縁層と、 前記半導体チップの主面内であって、前記絶縁層上に前
記複数の電極パッドと接続した配線層により再配線接続
で配置された複数のコンタクトパッドと、 前記複数のコンタクトパッドを除く半導体チップの主面
上に形成された絶縁性樹脂と、 前記複数のコンタクトパッド上に各々設けられた突起電
極とよりなる半導体装置であって、 前記半導体チップの周縁部は前記絶縁性樹脂が被覆され
ず、前記半導体チップの主面が露出していることを特徴
とする半導体装置。2. A semiconductor chip having a plurality of electrode pads on a main surface thereof; an insulating layer formed on a main surface of the semiconductor chip excluding the plurality of electrode pads; A plurality of contact pads arranged on the insulating layer by rewiring by a wiring layer connected to the plurality of electrode pads; and an insulating layer formed on a main surface of the semiconductor chip excluding the plurality of contact pads. A semiconductor device, comprising: a conductive resin; and projecting electrodes provided on the plurality of contact pads, respectively, wherein a peripheral portion of the semiconductor chip is not covered with the insulating resin, and a main surface of the semiconductor chip is exposed. A semiconductor device.
周縁部は、半導体ウェハーダイシング時のスクライブラ
イン端が露出していることを特徴とする請求項１または
請求項２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein a scribe line end at the time of dicing the semiconductor wafer is exposed at a peripheral portion of the semiconductor chip exposed from the insulating resin.
辺部に配置されていることを特徴とする請求項２に記載
の半導体装置。4. The semiconductor device according to claim 2, wherein the electrode pads are arranged in a peripheral portion on a main surface of the semiconductor chip.
部は斜辺を有していることを特徴とする請求項１または
請求項２に記載の半導体装置。5. The semiconductor device according to claim 1, wherein an end portion of the insulating resin at a peripheral portion of the semiconductor chip has an oblique side.
周縁部の幅は、５［μｍ］〜５０［μｍ］であることを
特徴とする請求項１または請求項２に記載の半導体装
置。6. The semiconductor device according to claim 1, wherein the width of the peripheral portion of the semiconductor chip exposed from the insulating resin is 5 [μm] to 50 [μm].
半導体チップがその面内に複数個形成された半導体ウェ
ハーを用意する工程と、 前記半導体ウェハーの各半導体チップの主面上であっ
て、前記電極パッドの部分および各半導体チップ間のダ
イシングスクライブラインの部分を除く領域を絶縁性樹
脂で被覆する工程と、 前記電極パッドに接続させて前記半導体ウェハーの各半
導体チップ上に導電性材料により突起電極を形成する工
程と、 前記半導体ウェハーの各半導体チップ間のダイシングス
クライブラインに対して、ブレード切断によって個々の
半導体チップ単位に分割して半導体装置を得る工程とよ
りなることを特徴とする半導体装置の製造方法。7. A step of preparing a semiconductor wafer in which a plurality of semiconductor chips having a plurality of electrode pads formed on a main surface are formed on the main surface, and a step of preparing a semiconductor wafer on the main surface of each semiconductor chip of the semiconductor wafer. Covering a region excluding a portion of the electrode pad and a portion of a dicing scribe line between the semiconductor chips with an insulating resin; and connecting a conductive material on each semiconductor chip of the semiconductor wafer by connecting to the electrode pad. Forming a protruding electrode, and dividing a dicing scribe line between each semiconductor chip of the semiconductor wafer into individual semiconductor chip units by blade cutting to obtain a semiconductor device. A method for manufacturing a semiconductor device.
半導体チップがその面内に複数個形成された半導体ウェ
ハーを用意する工程と、 前記半導体ウェハーの各半導体チップの主面上であっ
て、前記複数の電極パッドを除く主面領域に絶縁層を形
成する工程と、 前記半導体ウェハーの各半導体チップに対して、一端を
前記電極パッドと接続させ、他端を前記絶縁層上に延在
させてコンタクトパッドを２次元配置で構成する配線層
を形成する工程と、 前記半導体ウェハーの各半導体チップの主面上であっ
て、前記配線層のコンタクトパッドの部分および各半導
体チップ間のダイシングスクライブラインの部分を除い
て前記配線層、前記電極パッドを絶縁性樹脂で被覆する
工程と、 前記コンタクトパッド上に導電性材料により突起電極を
形成する工程と、 前記半導体ウェハーの各半導体チップ間のダイシングス
クライブラインに対して、ブレード切断によって個々の
半導体チップ単位に分割して半導体装置を得る工程とよ
りなることを特徴とする半導体装置の製造方法。8. A step of preparing a semiconductor wafer in which a plurality of semiconductor chips having a plurality of electrode pads formed on a main surface are formed on the main surface, and a step of preparing a semiconductor wafer on the main surface of each semiconductor chip of the semiconductor wafer. Forming an insulating layer in a main surface region excluding the plurality of electrode pads; connecting one end to the electrode pad for each semiconductor chip of the semiconductor wafer and extending the other end onto the insulating layer. Forming a wiring layer that forms contact pads in a two-dimensional arrangement by locating the contact pads; and dicing between the contact pads of the wiring layer and the respective semiconductor chips on the main surface of each semiconductor chip of the semiconductor wafer. Covering the wiring layer and the electrode pads with an insulating resin except for a scribe line portion; and forming a protruding electrode on the contact pads with a conductive material. Process and for dicing the scribe lines between the semiconductor chips of the semiconductor wafer, a method of manufacturing a semiconductor device according to claim more becomes possible and to obtain a semiconductor device is divided into individual semiconductor chip unit by the blade cutting.
として半田ボール電極を搭載する工程であることを特徴
とする請求項７または請求項８に記載の半導体装置の製
造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein the step of forming the protruding electrode includes a step of mounting a solder ball electrode as the protruding electrode.
スクライブラインの部分を除いて絶縁性樹脂で被覆する
工程では、ダイシングスクライブラインとともに少なく
ともダイシングスクライブライン端から半導体チップ側
に５［μｍ］〜３５［μｍ］のスペースの部分を除いて
絶縁性樹脂で被覆することを特徴とする請求項７または
請求項８に記載の半導体装置の製造方法。10. In the step of coating a semiconductor wafer with an insulating resin except for a dicing scribe line portion, at least 5 [μm] to 35 [μm] from a dicing scribe line end to a semiconductor chip side together with the dicing scribe line. 9. The method of manufacturing a semiconductor device according to claim 7, wherein the semiconductor device is covered with an insulating resin except for a space portion of [1].
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|---|---|---|---|---|
| EP2065928A2 (en) * | 2007-11-20 | 2009-06-03 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP1544913A3 (en) * | 2003-12-17 | 2011-11-09 | Seiko Epson Corporation | Semiconductor device and method of manufacturing thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150713A (en) * | 1998-11-17 | 2000-05-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture, and manufacture of electronic part using the same |
| JP2002093946A (en) * | 2000-09-19 | 2002-03-29 | Hitachi Ltd | Semiconductor device and mounting structure of semiconductor device |
| JP2003031724A (en) * | 2000-12-25 | 2003-01-31 | Hitachi Ltd | Semiconductor module |
-
2001
- 2001-04-27 JP JP2001131451A patent/JP5070661B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150713A (en) * | 1998-11-17 | 2000-05-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture, and manufacture of electronic part using the same |
| JP2002093946A (en) * | 2000-09-19 | 2002-03-29 | Hitachi Ltd | Semiconductor device and mounting structure of semiconductor device |
| JP2003031724A (en) * | 2000-12-25 | 2003-01-31 | Hitachi Ltd | Semiconductor module |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1544913A3 (en) * | 2003-12-17 | 2011-11-09 | Seiko Epson Corporation | Semiconductor device and method of manufacturing thereof |
| US8482121B2 (en) | 2003-12-17 | 2013-07-09 | Seiko Epson Corporation | Semiconductor device, method of manufacturing thereof, circuit board and electronic apparatus |
| US8847406B2 (en) | 2003-12-17 | 2014-09-30 | Seiko Epson Corporation | Semiconductor device, method of manufacturing thereof, circuit board and electronic apparatus |
| EP2863424A1 (en) * | 2003-12-17 | 2015-04-22 | Seiko Epson Corporation | Semiconductor device |
| US9105534B2 (en) | 2003-12-17 | 2015-08-11 | Seiko Epson Corporation | Semiconductor device, method of manufacturing thereof, circuit board and electronic apparatus |
| US9589886B2 (en) | 2003-12-17 | 2017-03-07 | Seiko Epson Corporation | Semiconductor device, method of manufacturing thereof, circuit board and electronic apparatus |
| EP2065928A2 (en) * | 2007-11-20 | 2009-06-03 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP2065928A3 (en) * | 2007-11-20 | 2011-01-26 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7906833B2 (en) | 2007-11-20 | 2011-03-15 | Shinko Electric Industries Co., Ltd. | Semiconductor device and manufacturing method thereof |
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