JP2002328665A - 表示駆動回路、半導体集積回路、表示パネル及び表示駆動方法 - Google Patents

表示駆動回路、半導体集積回路、表示パネル及び表示駆動方法

Info

Publication number
JP2002328665A
JP2002328665A JP2002025698A JP2002025698A JP2002328665A JP 2002328665 A JP2002328665 A JP 2002328665A JP 2002025698 A JP2002025698 A JP 2002025698A JP 2002025698 A JP2002025698 A JP 2002025698A JP 2002328665 A JP2002328665 A JP 2002328665A
Authority
JP
Japan
Prior art keywords
gradation
data
display
frame
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002025698A
Other languages
English (en)
Other versions
JP3525926B2 (ja
Inventor
Takeshi Yoneyama
剛 米山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002025698A priority Critical patent/JP3525926B2/ja
Priority to US10/062,422 priority patent/US20020135604A1/en
Publication of JP2002328665A publication Critical patent/JP2002328665A/ja
Application granted granted Critical
Publication of JP3525926B2 publication Critical patent/JP3525926B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3607—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals for displaying colours or for displaying grey scales with a specific pixel layout, e.g. using sub-pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2025—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having all the same time duration

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Processing Of Color Television Signals (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

(57)【要約】 【課題】 ＬＣＤ等を駆動して複数の階調でカラー表示
を行う際に、表示可能な色調の種類を拡大し、表示され
る色の選択の自由度を増すことのできる表示駆動回路、
半導体集積回路、表示パネル及び表示駆動方法を提供す
る。 【解決手段】 画像表示用のデータを順次記憶するＲＡ
Ｍ３と、複数の階調パターン選択回路４、５であって、
各々が、ＲＡＭに記憶されているデータに基いて複数の
階調パターンの中から１つの階調パターンを選択する、
複数の階調パターン選択回路と、複数のフレーム選択回
路６、７であって、一連の画像フレームについて、複数
の階調パターン選択回路において選択された階調パター
ンを順次出力させる複数のフレーム選択回路とを具備す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、表示駆動回路、半
導体集積回路、表示パネル及び表示駆動方法に関する。
【０００２】
【従来の技術】従来のカラーＬＣＤ用ドライバＩＣ（半
導体集積回路。広義には、表示駆動回路。）において
は、ＭＰＵから出力される赤色（Ｒ）３ビット、緑色
（Ｇ）３ビット、青色（Ｂ）２ビットの計８ビットの画
像データに基いて、カラーＬＣＤを駆動していた。この
様子を図１７に示す。
【０００３】図１７において、ＭＰＵから入力される１
画素分の画像データＤ７〜Ｄ０の内、Ｄ７〜Ｄ５の３ビ
ットが赤色の８階調を表しており、Ｄ４〜Ｄ２の３ビッ
トが緑色の８階調を表しており、Ｄ１〜Ｄ０の２ビット
が青色の４階調を表している。このような画像データ
を、ドライバＩＣに内蔵されているＲＯＭに順次入力し
てＦＲＣ（フレームレートコントロール）変調を行うこ
とにより、８×８×４＝２５６色のカラー表示を行って
いた。
【０００４】このような従来のカラー表示方法において
は、表示可能な色調は、ＭＰＵからドライバＩＣに入力
される画像データのビット数で決まってしまう。現在の
一般的なカラーＬＣＤ用ドライバＩＣにおいては、入力
される画像データのビット数は８ビットであるから、表
示可能な色調も２５６色に限定されていた。
【０００５】しかしながら、２５６色の色調では、同系
色の微妙な変化を表現することができない。一方、近年
においては、カラー表示における色調の多様化が求めら
れている。
【０００６】ところで、特開昭６３−３１８８６３号公
報には、カラー画像情報を複数の色分解像に分解して複
数の色信号に変換する手段と、これら複数の色信号から
歪補正されたデジタル色信号を得る手段と、このデジタ
ル色信号をさらに複数ビットで構成された複数の色信号
に分離する色分離手段とを有し、この色分離手段とし
て、出力すべき色信号が相違する複数個の色分離手段が
用意され、これらの色分離手段が交換可能に構成されて
いるカラー画像処理装置が掲載されている。例えば、
黒、赤、緑、青の４色を用いて色表示を行う機種におい
て、３つの色信号に分離してカラー画像を記録できるよ
うにしておけば、３色を用いて色表示を行う機種への展
開が容易となる。しかしながら、このカラー画像処理装
置は、表示可能な色調の数を増加させることを目的とし
たものではない。
【０００７】また、特開平１０−３２７３３０号公報に
は、複数の記録ドット位置に対応する単位階調処理領域
の各々のドット位置に対応付けた互いに異なる複数のし
きい値を有するしきい値テーブルを利用して入力色信号
を記録色信号に変換する階調処理手段を備え、記録色信
号に従って各々のドット位置に記録処理を行うカラー記
録装置が掲載されている。このカラー記録装置は、互い
にしきい値の配列パターンが異なる複数種類のしきい値
テーブルと、その中から実際に使用するしきい値テーブ
ルを選択する手段と、互いに内容の異なる複数種類の信
号補正処理機能と、しきい値テーブルの種類に対応する
信号補正処理の内容を記憶する記憶手段とを有し、選択
されたしきい値テーブルに対応する信号補正処理内容に
基づいて信号補正処理を行う信号補正手段を備えてい
る。これは、各色の重なり具合いやその他の要因によっ
て記録信号のレベルと実際の記録内容との間に差が生じ
るため、処理内容を固定した補正処理では十分な補正を
行うことが困難だからである。このカラー記録装置は、
オペレータがしきい値テーブルを切り換えても、再現さ
れる色が変化しないようにするものであり、表示可能な
色調の数を増加させることを目的としたものではない。
【０００８】一方、日本国特許出願公開（特開）昭６０
−２４３７３５号公報には、色信号を色変換テーブルに
よって印刷用データに変換し、この印刷用データに基づ
いてカラー印刷を行うカラープリンタにおいて、複数の
書換え可能なテーブルを設け、これらのテーブルの記憶
内容を任意に設定すると共に、これらのテーブルの内の
１つを選択して使用するようにしたカラープリンタが掲
載されている。しかしながら、このカラープリンタによ
れば、利用者が複数のテーブルの内の１つを選択して印
刷の色調を設定する必要が有り、利用者がテーブルを変
更しない限り、表示可能な色調の数を増加させることは
できない。
【０００９】
【発明が解決しようとする課題】本発明は、以上のよう
な技術的課題に鑑みてなされたものであり、その目的と
するところは、ＬＣＤ等を駆動して複数の階調でカラー
表示を行う際に、表示可能な色調の種類を拡大し、表示
される色の選択の自由度を増すことのできる表示駆動回
路、半導体集積回路、これを用いた表示パネル及び表示
駆動方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、連続的に入力される画像表示用のデータを
順次記憶するＲＡＭと、各々が、前記ＲＡＭに記憶され
ているデータに基づいて複数の階調パターンの中から１
つの階調パターンを選択する複数の階調パターン選択回
路と、前記複数の階調パターン選択回路に対応して設け
られ、一連の画像フレームについて、前記複数の階調パ
ターン選択回路において選択された階調パターンを順次
出力させる複数のフレーム選択回路とを含む表示駆動回
路に関係する。
【００１１】また本発明に係る表示駆動回路は、各色の
階調をＮ（Ｎは２以上の整数）ビットで表すデータを入
力し、設定されたコマンドに基いて、各色の階調をＭ
（Ｍは整数で、Ｍ＞Ｎ）ビットで表すデータに変換して
前記ＲＡＭに供給する画像データ変換回路をさらに含む
ことができる。
【００１２】また本発明に係る表示駆動回路は、前記複
数の階調パターン選択回路の各々が、前記ＲＡＭに記憶
されているデータに基いて階調パターン選択信号を出力
する選択ＲＯＭと、前記階調パターン選択信号に従って
複数の階調パターンの中から１つの階調パターンを選択
すると共に、対応するフレーム選択回路から出力される
制御信号に従って前記階調パターンを用いてＦＲＣ（フ
レームレートコントロール）変調を行うＦＲＣＲＯＭと
を含むことができる。
【００１３】また本発明に係る表示駆動回路は、前記複
数のフレーム選択回路の各々が、複数の部分に分割され
てそれぞれの階調パターン選択回路の両側に配置（レイ
アウト）されていてもよい。
【００１４】すなわち、複数の部分に分割された複数の
フレーム選択回路の各々の回路及び配線を含む回路パタ
ーンが、階調パターン選択回路の両側に配置されていて
もよい。
【００１５】以上の様に構成した本発明によれば、複数
のフレーム選択回路に記憶されている階調パターンを画
像データに応じて切り換えて出力することにより、表示
可能な色調の種類を拡大し、表示される色の選択の自由
度を増すことができる。
【００１６】また本発明は、連続的に入力される画像表
示用のデータを順次記憶するＲＡＭと、互いに異なるフ
レーム周期の複数の階調パターンを記憶し、前記ＲＡＭ
に記憶されたデータを用いて複数の階調パターンの中か
ら１つの階調パターンを選択する複数のＦＲＣＲＯＭ
と、前記複数のＦＲＣＲＯＭにより選択された階調パタ
ーンそれぞれを、フレームごとに順次出力させる複数の
フレーム選択回路とを含み、表示部を駆動するための駆
動信号が、前記複数のＦＲＣＲＯＭから出力された階調
パターンに基づいて出力される表示駆動回路に関係す
る。
【００１７】ここで、複数のＦＲＣＲＯＭが第１〜第ｋ
（ｋは２以上の整数）のＦＲＣＲＯＭからなるものとす
ると、第１のＦＲＣＲＯＭは、第１のフレーム周期の複
数の階調パターンを記憶する。また、第２のＦＲＣＲＯ
Ｍは、第１、第３〜第ｋのフレーム周期と異なる第２の
フレーム周期の複数の階調パターンを記憶する。同様に
して、第ｋのＦＲＣＲＯＭは、第１〜第（ｋ−１）のフ
レーム周期と異なる第ｋのフレーム周期の複数の階調パ
ターンを記憶する。
【００１８】本発明によれば、複数種類のフレーム周期
の複数の階調パターンの中から、１つの階調パターンを
選択して表示部を駆動するようにしたので、少ないビッ
ト数の画像データであってもより木目細かい階調表示を
行うことができる。
【００１９】また本発明に係る表示駆動回路は、各色の
階調をＮ（Ｎは２以上の整数）ビットで表すデータを入
力し、任意に設定可能な各色Ｍ（Ｍは整数で、Ｍ＞Ｎ）
ビットで表すデータに変換して前記ＲＡＭに供給する画
像データ変換回路を含み、前記複数のフレーム選択回路
の各々は、前記Ｍビットの階調に基づいて選択された階
調パターンを、フレームごとに順次出力させることがで
きる。
【００２０】本発明によれば、画像データのビット数が
少ない場合であっても、表示可能な色調の種類を拡大
し、更に階調特性に応じた階調表現を実現することがで
きる。
【００２１】また本発明に係る半導体集積回路は、上記
いずれか記載の表示駆動回路と、選択された階調パター
ンに基いて生成された駆動信号を出力する端子とを含む
ことができる。
【００２２】本発明によれば、少ないビット数の画像デ
ータであってもより木目細かい階調表示を行うことがで
きるＩＣを提供することができる。
【００２３】また本発明に係る表示パネルは、互いに交
差する複数のコモン電極と複数のセグメント電極とによ
り特定される画素と、前記セグメント電極を駆動する上
記いずれか記載の表示駆動回路とを含むことができる。
【００２４】本発明によれば、少ないビット数の画像デ
ータであってもより木目細かい階調表示を行うことがで
きる表示パネルを提供することができる。この場合、コ
モン電極を駆動する走査ドライバを、表示パネルの外部
に設けてもよいし、該表示パネルが形成される基板上に
設けてもよい。
【００２５】また本発明に係る表示駆動方法は、少なく
とも２種類のフレーム周期の複数の階調パターンの中か
ら、画像表示用のデータに基いて１つの階調パターンを
選択してフレームごとに出力し、該階調パターンに基い
て、表示部を駆動するための駆動信号を出力する表示駆
動方法に関係する。
【００２６】本発明によれば、複数種類のフレーム周期
の複数の階調パターンの中から、１つの階調パターンを
選択して表示部を駆動するようにしたので、少ないビッ
ト数の画像データであってもより木目細かい階調表示を
行うことができる。
【００２７】また本発明に係る表示駆動方法は、Ｎ（Ｎ
は２以上の整数）ビットの階調に対応して、任意に設定
可能なＭ（Ｍは整数で、Ｍ＞Ｎ）ビットの階調に変換
し、少なくとも２種類のフレーム周期の複数の階調パタ
ーンの中から、前記Ｍビットの階調に基づいて１つの階
調パターンを選択してフレームごとに出力することがで
きる。
【００２８】本発明によれば、画像データのビット数が
少ない場合であっても、表示可能な色調の種類を拡大
し、更に階調特性に応じた階調表現を実現することがで
きる。
【００２９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。なお、以下に説
明する実施の形態は、特許請求の範囲に記載された本発
明の内容を不当に限定するものではない。また以下で説
明される構成の全てが本発明の必須構成要件であるとは
限らない。
【００３０】図１に、本発明の一実施形態に係る半導体
集積回路の構成を示す。ここでは、本実施形態に係る表
示駆動回路を、半導体集積回路としてのカラーＬＣＤ用
ドライバＩＣに適用した場合について説明する。
【００３１】図１に示すように、ドライバＩＣ（半導体
集積回路）２０には、ＭＰＵ１０から、各画素の画像情
報を表す８ビットの画像データＤ７〜Ｄ０が順次入力さ
れる。また、ドライバＩＣ２０には、書込み制御信号や
読出し制御信号を含む各種の制御信号が入力される。ド
ライバＩＣ２０は、これらの画像データや制御信号に基
づいて、Ｒ駆動信号とＧ駆動信号とＢ駆動信号の複数の
組を生成し、ＬＣＤパネル（広義には、表示パネル）３
０の複数のセグメント電極にそれぞれ出力する。
【００３２】図２に、ＬＣＤパネルの概略構成を示す。
ＬＣＤパネル３０は、セグメント方向において複数の領
域１１、１２、・・・を有し、コモン方向においても複
数の領域、２１、２２、・・・を有している。ここで、
セグメント方向の１つの領域とコモン方向の１つの領域
を特定することにより、１つの画素が特定される。一例
としては、ＬＣＤパネル３０が、セグメント方向におい
て１６０個の領域を有し、コモン方向において１２０個
の領域を有する。この場合には、ＬＣＤパネル３０は、
１６０×１２０の画素を有することになる。
【００３３】さらに、セグメント方向の各領域は、ＲＧ
Ｂの各色を表示するための３つの領域（ドット）１１
Ｒ、１１Ｇ、１１Ｂに細分されており、これらの領域に
電圧を印加するための３系統の素子には、それぞれ端子
３１Ｒ、３１Ｇ、３１Ｂが接続されている。
【００３４】再び図１を参照すると、ドライバＩＣ２０
は、ＭＰＵ１０と接続を行うためのＭＰＵインターフェ
ース１と、ＬＣＤパネル３０と接続を行うためのＬＣＤ
インターフェース８とを含んでいる。ＬＣＤインターフ
ェース８から出力された駆動信号は、端子を介してＬＣ
Ｄパネル３０のセグメント電極に出力される。これによ
り、ＬＣＤパネル３０の各セグメント電極におけるＲＧ
Ｂの各領域が駆動される。
【００３５】ドライバＩＣ２０は、少なくとも２種類の
フレーム周期の複数の階調パターンを記憶する。そし
て、これら複数の階調パターンの中からＭＰＵインター
フェース１を介して入力された画像データに基いて選択
された１つの階調パターンを、フレームごとに順次出力
させる。これにより、ドライバＩＣ２０は、ＦＲＣ（フ
レームレートコントロール）変調による階調表示を行う
ことができる。
【００３６】ドライバＩＣ２０において、ＭＰＵインタ
ーフェース１から出力される画像データは画像データ変
換回路２に供給され、ＭＰＵインターフェース１から出
力される制御信号は表示制御回路９に供給される。画像
データ変換回路２は、ＭＰＵ１０から供給されるコマン
ドに従って、入力された画像データを、それよりもビッ
ト数の多いデータに変換する。例えば、画像データ変換
回路２は、入力される赤色（Ｒ）３ビット、緑色（Ｇ）
３ビット、青色（Ｂ）２ビットの計８ビットの画像デー
タを、各色について４又は５ビットの赤色階調データ、
緑色階調データ、青色階調データに変換する。
【００３７】画像データを各色について４ビットの階調
データに変換する場合には、（２4）3＝４０９６種類の
色調の設定が可能であり、その中から画像データに従っ
て２５６種類又は４０９６種類の色調を表示することが
できる。さらに、画像データを各色について５ビットの
データに変換する場合には、（２5）3＝約３万２千種類
の色調の設定が可能であり、その中から画像データに従
って２５６種類又は４０９６種類又は約３万２千種類の
色調を表示することができる。なお、画像データ変換回
路２には、８ビット以外のビット数を有する画像データ
を入力するようにしてもかまわないし、画像データ変換
回路２を用いずに、各色について４ビット又は５ビット
以上を含む画像データを、直接ドライバＩＣ２０に入力
するようにしても良い。
【００３８】以下では、各色４ビットで階調表現される
画像データを取り込んで、各色５ビットの階調データに
変換する場合について説明する。
【００３９】まず、ＭＰＵインターフェース１について
説明する。ＭＰＵインターフェース１は、ＭＰＵ１０に
より８ビット単位で書き込まれた各色４ビットの画像デ
ータを、２４ビット（２画素）単位でＲＡＭ３に書き込
むことができる。
【００４０】図３に、ＭＰＵインターフェース１の構成
の一例を示す。
【００４１】ＭＰＵインターフェース１は、ラッチ回路
ＬＡＴ−Ａ〜ＬＡＴ−Ｃと、ラッチ回路ＬＡＴ−Ａ´〜
ＬＡＴ−Ｃ´とを含む。ラッチ回路ＬＡＴ−Ａ〜ＬＡＴ
−Ｃは、ＭＰＵ１０から入力された８ビットの画像デー
タＤ７〜Ｄ０をラッチする。ラッチ回路ＬＡＴ−Ａ´〜
ＬＡＴ−Ｃ´は、ラッチ回路ＬＡＴ−Ａ〜ＬＡＴ−Ｃで
ラッチされたデータをさらにラッチする。
【００４２】ラッチ回路ＬＡＴ−Ａは、書込み制御信号
ＷＲ１に基いて、８ビットの画像データＤ７〜Ｄ０をラ
ッチする。ラッチ回路ＬＡＴ−Ｂは、書込み制御信号Ｗ
Ｒ２に基いて、８ビットの画像データＤ７〜Ｄ０をラッ
チする。ラッチ回路ＬＡＴ−Ｃは、書込み制御信号ＷＲ
３に基いて、８ビットの画像データＤ７〜Ｄ０をラッチ
する。ラッチ回路ＬＡＴ−Ａ〜ＬＡＴ−Ｃでラッチされ
たデータは、内部バスＩＢＵＳ１〜３に出力される。
【００４３】ラッチ回路ＬＡＴ−Ａ´〜ＬＡＴ−Ｃ´
は、書込み制御信号ＷＲ３を遅延させた書込み遅延制御
信号に基いて、内部バスＩＢＵＳ１〜３のデータをラッ
チし、それぞれ出力バスＯＵＴＢＵＳ１〜３に出力す
る。
【００４４】一般に、各色４ビットで階調表現を行う画
像データについて、８ビット単位で書き込みが行われる
と、２回の書き込み動作で１画素分の階調データが書き
込まれることになる。したがって、後続する２画素目の
階調データの書き込みを行う場合には、さらに２回の書
き込みが必要となってしまう。
【００４５】そこで、ドライバＩＣ２０は、図３に示す
ようにラッチ回路ＬＡＴ−Ａ〜ＬＡＴ−Ｃを設け、図４
（Ａ）に示すように３回の書込み動作で２画素分の階調
データをラッチする。そして、３回目の書込み動作に同
期して２画素分の階調データをラッチ回路ＬＡＴ−Ａ´
〜ＬＡＴ−Ｃ´でラッチし、後段の画像データ変換回路
２に供給する。
【００４６】このため、図４（Ｂ）に示すように、ＭＰ
Ｕ１０からの書込み制御信号ＭＰＵＷＲがアクティブに
なるごとに、書込み制御信号ＷＲ１〜ＷＲ３を順にアク
ティブにして、画像データＤ７〜Ｄ０を各ラッチ回路に
取り込む。ラッチ回路ＬＡＴ−Ａ´〜ＬＡＴ−Ｃ´は、
セットアップ時間及びホールド時間を確保するために書
込み制御信号ＷＲ３遅延させた書込み遅延制御信号によ
り、（書込み制御信号ＷＲ３に同期させて）内部バスＩ
ＢＵＳ１〜３のデータをラッチする。そして、出力バス
ＯＵＴＢＵＳ１〜３にデータが出力されている期間に、
画像データ変換回路２でビット数を変換し、ＲＡＭ３へ
書き込むようにしている。
【００４７】これにより、ＭＰＵ１０による画像データ
の書込み動作の回数を低減させることができ、連続して
入力される画像データを効率的に取り込むことができ
る。
【００４８】このようなＭＰＵインターフェース１によ
り効率的に取り込まれた各色４ビットの画像データは、
画像データ変換回路２に入力される。画像データ変換回
路２は、各色４（Ｎ＝４）ビットの画像データを、任意
に設定可能な例えば５（Ｍ＝５）ビットの階調データに
変換する。
【００４９】図５に、画像データ変換回路２において生
成される変換テーブルの一例を示す。
【００５０】ここでは、各色４ビットの画像データを各
色５ビットの階調データを変換する場合について説明す
るが、変換後の階調データのビット数に限定されるもの
ではない。
【００５１】このような変換テーブルは、複数のラッチ
回路を含む。これらラッチ回路に対しては、例えばＭＰ
Ｕ１０からのコマンドＰｘ（ｘ＝１〜４８）により、４
ビットの画像データに対して変換すべき５ビットの階調
データを設定することができるようになっている。例え
ば、４ビットの画像データＲ（０，０，０，０）につい
て、変換すべき５ビットの階調データを設定する場合、
ＭＰＵ１０からコマンドＰ１を発行する。コマンドＰ１
を受けた画像データ変換回路２は、データＤ４〜Ｄ０上
の変換後の５ビットの階調データＰ１４〜Ｐ１０を記憶
する。その後、４ビットの画像データとしてＲ（０，
０，０，０）が入力されたとき、画像データ変換回路２
は、５ビットの階調データＰ１４〜Ｐ１０を出力するこ
とになる。
【００５２】図６に、画像データ変換回路２の構成の一
例を示す。
【００５３】ここでは、赤色（Ｒ）の画像データを変換
する部分についてのみ示す。
【００５４】画像データ変換回路２は、５ビットのラッ
チ回路ＬＡＴ１〜ＬＡＴ４８と、セレクタ回路ＳＥＬ０
〜ＳＥＬ４とを含む。
【００５５】ラッチ回路ＬＡＴ１〜ＬＡＴ４８は、変換
テーブル設定用データＤ４〜Ｄ０が入力される。ラッチ
回路ＬＡＴ１は、ＭＰＵ１０からコマンドＰ１が入力さ
れたときにアクティブになるイネーブル信号ＥＮ−Ｐ１
に基いて、変換テーブル設定用データＤ４〜Ｄ０をラッ
チする。ラッチ回路ＬＡＴ２は、ＭＰＵ１０からコマン
ドＰ２が入力されたときにアクティブになるイネーブル
信号ＥＮ−Ｐ２に基いて、変換テーブル設定用データＤ
４〜Ｄ０をラッチする。ラッチ回路ＬＡＴ３〜４８につ
いても、同様にＭＰＵ１０からコマンドＰ３〜Ｐ４８が
入力されたときにアクティブになるイネーブル信号ＥＮ
−Ｐ３〜ＥＮ−Ｐ４８に基いて、変換テーブル設定用デ
ータＤ４〜Ｄ０をラッチする。
【００５６】ラッチ回路ＬＡＴ１〜ＬＡＴ４８は、ラッ
チした５ビットの変換テーブルデータＲ４1〜Ｒ０1、Ｒ
４2〜Ｒ０2、・・・、Ｒ４48〜Ｒ０48を出力する。
【００５７】セレクタ回路ＳＥＬ０は、ラッチ回路ＬＡ
Ｔ１〜ＬＡＴ４８それぞれから出力された変換テーブル
データＲ０1〜Ｒ０48の中から、ＭＰＵインターフェー
ス１から出力された変換前の４ビットの画像データＤ３
〜Ｄ０に基いて、選択ビットＲＯ０を選択出力する。
【００５８】セレクタ回路ＳＥＬ１は、ラッチ回路ＬＡ
Ｔ１〜ＬＡＴ４８それぞれから出力された変換テーブル
データＲ１1〜Ｒ１48の中から、ＭＰＵインターフェー
ス１から出力された変換前の４ビットの画像データＤ３
〜Ｄ０に基いて、選択ビットＲＯ１を選択出力する。
【００５９】セレクタ回路ＳＥＬ２は、ラッチ回路ＬＡ
Ｔ１〜ＬＡＴ４８それぞれから出力された変換テーブル
データＲ２1〜Ｒ２48の中から、ＭＰＵインターフェー
ス１から出力された変換前の４ビットの画像データＤ３
〜Ｄ０に基いて、選択ビットＲＯ２を選択出力する。
【００６０】セレクタ回路ＳＥＬ３は、ラッチ回路ＬＡ
Ｔ１〜ＬＡＴ４８それぞれから出力された変換テーブル
データＲ３1〜Ｒ３48の中から、ＭＰＵインターフェー
ス１から出力された変換前の４ビットの画像データＤ３
〜Ｄ０に基いて、選択ビットＲＯ３を選択出力する。
【００６１】セレクタ回路ＳＥＬ４は、ラッチ回路ＬＡ
Ｔ１〜ＬＡＴ４８それぞれから出力された変換テーブル
データＲ４1〜Ｒ４48の中から、ＭＰＵインターフェー
ス１から出力された変換前の４ビットの画像データＤ３
〜Ｄ０に基いて、選択ビットＲＯ４を選択出力する。
【００６２】例えばセレクタ回路ＳＥＬ０〜ＳＥＬ４
は、４ビットの画像データＤ３〜Ｄ０が（０，０，０，
０）のとき、コマンドＰ１に基いてラッチ回路ＬＡＴ１
に設定されて出力されたＲ４1〜Ｒ０1を、それぞれ選択
ビットＲＯ０〜ＲＯ４として選択出力する。
【００６３】以上のような構成により、画像データ変換
回路２は、変換前の４ビットの画像データＤ４〜Ｄ０か
ら、選択ビットＲＯ４〜ＲＯ０を５ビットの階調データ
として出力することができる。
【００６４】このような画像データ変換回路２から連続
的に出力される階調データは、ＲＡＭ３に順次記憶され
る。ＲＡＭ３には、階調パターン選択ＲＯＭ４Ａ〜４Ｄ
が接続されている。階調パターン選択ＲＯＭ４Ａ〜４Ｄ
の各々は、ＲＡＭ３から供給される各色の階調データ
（以下においては５ビットとする）に基いて、ＦＲＣＲ
ＯＭ５Ａ〜５Ｄに記憶されている複数の階調パターンの
中から１つの階調パターンを選択するための階調パター
ン選択信号を出力する。
【００６５】ここで、階調パターンは、階調に応じた階
調表現を行うために、所与のフレーム周期でオン又はオ
フを指定するパターンをいう。ＦＲＣＲＯＭ５Ａ〜５Ｄ
は、互いに異なるフレーム周期の各階調に応じた複数の
階調パターンを記憶する。
【００６６】図７に、図１に示すＦＲＣＲＯＭ５Ａ〜５
Ｄに記憶されている階調パターンの例を示す。ＦＲＣＲ
ＯＭ５Ａには、階調パターンＡ−１からＡ−８までの８
つの階調パターンが記憶されており、この内の１つが階
調データに基いて選択される。同様に、ＦＲＣＲＯＭ５
Ｂには、階調パターンＢ−１からＢ−９までの９つの階
調パターンが記憶され、ＦＲＣＲＯＭ５Ｃには階調パタ
ーンＣ−１からＣ−７までの７つの階調パターンが記憶
され、ＦＲＣＲＯＭ５Ｄには、階調パターンＤ−１から
Ｄ−８までの８つの階調パターンが記憶されている。こ
れらの階調パターンは、１回の出力ごとにパターンをず
らすことが望ましい。例えば、１セグメント出力ごと
に、図７の横に１段ずつずらしたＲＯＭデータを作成す
る。なお、階調パターンの開始アドレスは、１フレーム
期間中は全て同じアドレスとする。
【００６７】ＦＲＣＲＯＭ５Ａ〜５Ｄに記憶されている
合計３２種類の階調パターンを用いることにより、図８
に示すような３２階調でＲＧＢの各色を表現することが
できる。図９に、これらの階調の連続性を示す。図９に
示すように、本実施形態によれば、従来の８階調表示よ
りも木目細かい階調表示が可能となる。
【００６８】これは、例えば、画像データ変換回路２に
おいて、ＭＰＵ１０から入力される各色４ビットの画像
データを、図８及び図９に示すような各階調に対応した
各色５ビットの画像データに変換させるような変換テー
ブルを設定することで、容易に実現することができる。
【００６９】さらに、図１に示すように、ＦＲＣＲＯＭ
５Ａ〜５Ｄには、フレーム選択回路６Ａ〜６Ｄ及び７Ａ
〜７Ｄがそれぞれ接続されている。フレーム選択回路６
Ａ〜６Ｄ及び７Ａ〜７Ｄは、表示制御回路９の制御の
下、一連の画像フレームについて、ＦＲＣＲＯＭ５Ａ〜
５Ｄにおいて選択された階調パターンを順次出力させる
ことにより、ＦＲＣ（フレームレートコントロール）変
調を行う。
【００７０】図１０に、ドライバＩＣ２０において、Ｒ
ＡＭ３、階調パターン選択ＲＯＭ４Ａ〜４Ｄ、ＦＲＣＲ
ＯＭ５Ａ〜５Ｄ、フレーム選択回路６Ａ〜６Ｄ、７Ａ〜
７Ｄ及び表示制御回路９の接続関係を模式的に示す。
【００７１】表示制御回路９は、アドレス信号ＡＤ３12
〜ＡＤ０12を、フレーム選択回路６Ａ、７Ａに出力す
る。アドレス信号ＡＤ３12〜ＡＤ０12は、図１１に示す
ように、フレーム期間を経過するたびに更新されるフレ
ーム番号を示し、１２フレーム周期で繰り返すようにな
っている。
【００７２】また表示制御回路９は、アドレス信号ＡＤ
３11〜ＡＤ０11を、フレーム選択回路６Ｂ、７Ｂに出力
する。アドレス信号ＡＤ３11〜ＡＤ０11は、図１１に示
すように、フレーム期間を経過するたびに更新されるフ
レーム番号を示し、１１フレーム周期で繰り返すように
なっている。
【００７３】また表示制御回路９は、アドレス信号ＡＤ
３10〜ＡＤ０10を、フレーム選択回路６Ｃ、７Ｃに出力
する。アドレス信号ＡＤ３10〜ＡＤ０10は、図１１に示
すように、フレーム期間を経過するたびに更新されるフ
レーム番号を示し、１０フレーム周期で繰り返すように
なっている。
【００７４】さらに表示制御回路９は、アドレス信号Ａ
Ｄ３7〜ＡＤ０7を、フレーム選択回路６Ｄ、７Ｄに出力
する。アドレス信号ＡＤ３7〜ＡＤ０7は、図１１に示す
ように、フレーム期間を経過するたびに更新されるフレ
ーム番号を示し、７フレーム周期で繰り返すようになっ
ている。
【００７５】ＲＡＭ３は、画像データ変換回路２により
変換された５ビットの階調データＲ４〜Ｒ０を、階調パ
ターン選択ＲＯＭ４Ａ〜４Ｄに出力する。
【００７６】階調パターン選択ＲＯＭ４Ａ〜４Ｄは、図
８に示すように、５ビットの階調データに基く階調に応
じて、ＦＲＣＲＯＭ５Ａ〜５Ｄに記憶されている複数の
階調パターンの中から１つの階調パターンを選択するた
めの階調パターン選択信号を出力する。
【００７７】図１２に、ＦＲＣＲＯＭ、フレーム選択回
路及び表示制御回路の接続関係を模式的に示す。
【００７８】ＦＲＣＲＯＭ５Ａは、階調パターン選択Ｒ
ＯＭ４Ａから出力された階調パターン選択信号により選
択された階調パターンの中から、フレーム選択回路６Ａ
又は７Ａにより指定されたフレーム番号に応じて、表示
オン又は表示オフを示す階調パターンをデコード出力す
る。
【００７９】ＦＲＣＲＯＭ５Ｂは、階調パターン選択Ｒ
ＯＭ４Ｂから出力された階調パターン選択信号により選
択された階調パターンの中から、フレーム選択回路６Ｂ
又は７Ｂにより指定されたフレーム番号に応じて、表示
オン又は表示オフを示す階調パターンをデコード出力す
る。
【００８０】ＦＲＣＲＯＭ５Ｃは、階調パターン選択Ｒ
ＯＭ４Ｃから出力された階調パターン選択信号により選
択された階調パターンの中から、フレーム選択回路６Ｃ
又は７Ｃにより指定されたフレーム番号に応じて、表示
オン又は表示オフを示す階調パターンをデコード出力す
る。
【００８１】ＦＲＣＲＯＭ５Ｄは、階調パターン選択Ｒ
ＯＭ４Ｄから出力された階調パターン選択信号により選
択された階調パターンの中から、フレーム選択回路６Ｄ
又は７Ｄにより指定されたフレーム番号に応じて、表示
オン又は表示オフを示す階調パターンをデコード出力す
る。
【００８２】ＦＲＣＲＯＭ５Ａ〜５Ｄに入力され、各フ
レームをそれぞれ特定するための制御信号Ｇ１１〜Ｇ０
（制御信号Ｇ１５〜Ｇ１２は未使用）のうち、制御信号
Ｇ１１〜Ｇ８、Ｇ３〜Ｇ０はフレーム選択回路６Ａ〜６
Ｄにおいて生成される。また制御信号Ｇ１５〜Ｇ１２、
Ｇ７〜Ｇ４はフレーム選択回路７Ａ〜７Ｄにおいて生成
される。
【００８３】このように、各々のＦＲＣＲＯＭに対応す
るフレーム選択回路を２つの部分に分けたのは、フレー
ム選択回路にはトランスファーゲートやＮＡＮＤ回路等
を構成する高速で面積の大きいトランジスタが複数含ま
れているので、これらのトランジスタを一ヵ所に集める
とその部分の面積が増大してしまい、レイアウトが困難
になるからである。
【００８４】特にＦＲＣＲＯＭに制御信号を出力するフ
レーム選択回路に比べて該ＦＲＣＲＯＭの素子数が少な
い場合、フレーム選択回路のレイアウト（配置）形状
が、ドライバＩＣ２０の短辺方向に大きくなってレイア
ウト効率が低下してしまう。したがって、フレーム選択
回路を分割することにより、ドライバＩＣ２０の長辺方
向に長くなっても、その短辺方向の長さを小さくするこ
とができるので、レイアウト効率を向上させることがで
きる。
【００８５】次に、フレーム選択回路、階調パターン選
択回路及びＦＲＣＲＯＭについて説明する。
【００８６】フレーム選択回路６Ａは、図１３に示すよ
うに、表示制御回路９からのアドレス信号ＡＤ３12〜Ａ
Ｄ０12から、制御信号Ｇ１１〜Ｇ８、Ｇ３〜Ｇ０を生成
する。制御信号Ｇ１１〜Ｇ８、Ｇ３〜Ｇ０は、ＦＲＣＲ
ＯＭ５Ａに対して出力される。フレーム選択回路６Ａ
は、例えばアドレス信号ＡＤ３12〜ＡＤ０12がフレーム
１を表しているとき（ＡＤ３12〜ＡＤ０12＝「０００
０」）は、制御信号Ｇ０がアクティブ（論理レベル
「Ｌ」）で、制御信号Ｇ１１〜Ｇ８、Ｇ３〜Ｇ１がイン
アクティブ（論理レベル「Ｈ」）となるようにデコード
を行う。またフレーム選択回路６Ａは、例えばアドレス
信号ＡＤ３12〜ＡＤ０12がフレーム１２を表していると
き（ＡＤ３12〜ＡＤ０12＝「１０１１」）は、制御信号
Ｇ１１がアクティブ（論理レベル「Ｌ」）で、制御信号
Ｇ１０〜Ｇ８、Ｇ３〜Ｇ０がインアクティブ（論理レベ
ル「Ｈ」）となるようにデコードを行う。
【００８７】ここでは、フレーム選択回路６Ａについて
説明するが、フレーム選択回路６Ｂ〜６Ｄ、７Ａ〜７Ｄ
についても同様に構成することができるため、説明を省
略する。
【００８８】階調パターン選択ＲＯＭ４Ａ〜４Ｄの各々
と、それに対応するＦＲＣＲＯＭ５Ａ〜５Ｄの各々と
を、１つのＲＯＭとして構成しても良い。
【００８９】図１４に、階調パターン選択ＲＯＭ４Ａ〜
４Ｄの各々と、それに対応するＦＲＣＲＯＭ５Ａ〜５Ｄ
の各々とを、１つのＲＯＭとして構成した構成例を示
す。
【００９０】このような構成のＲＯＭは、複数のコモン
電極を同時選択するマルチライン駆動法（Multi Line S
election：ＭＬＳ）により複数ライン分の階調パターン
を出力する場合、当該複数のコモン電極に対応する複数
のセグメント電極のうち奇数ライン用及び偶数ライン用
として共用化するため、２つ１組で設けられる。例えば
階調パターン選択ＲＯＭ４Ａと、これに対応するＦＲＣ
ＲＯＭ５Ａとが１つのＲＯＭとして構成された場合、図
１４に示した構成のＲＯＭを２つ含むように構成され
る。
【００９１】図１４に示す複数のトランジスタの内の所
定のものは、ソースとドレインとの間がアルミ配線でシ
ョートされており、これによってデータを変換するため
に用いるアルゴリズムを記憶している。
【００９２】下側のトランジスタ群は、ＲＡＭ３から供
給される５ビットの階調データに基いて階調パターンを
選択するための階調パターン選択ＲＯＭ（デコーダ）を
構成し、５ビットの階調データに応じて上側のトランジ
スタ群に対して（広義の）階調パターン選択信号を供給
する。上側のトランジスタ群は、図７に示す階調パター
ンＤ−１、Ｄ−２、Ｄ−３、・・・を表している。例え
ば、階調データ（Ｍ４〜Ｍ０＝「０００１１」が入力さ
れた場合には、最も左側のトランジスタ列によって表さ
れる階調パターンＤ−１が選択される。このとき、最も
左側のトランジスタ列のうち、制御信号Ｇ０がゲートに
接続されるトランジスタのソースに印加される（広義
の）階調パターン選択信号が、接地電位（プリチャージ
電位）となる。
【００９３】上側のトランジスタ群のゲートには、制御
信号Ｇ０〜Ｇ１１が印加される。階調パターンＤ−１を
表す最も左側のトランジスタ列において、１番目の制御
信号Ｇ０に対応するトランジスタと７番目の制御信号Ｇ
６に対応するトランジスタにおいて、ソースとドレイン
との間がショートされている。制御信号Ｇ０〜Ｇ１１の
内の１つを順次論理レベル「Ｌ」にして他を論理ベル
「Ｈ」にすることにより、図７に示す階調パターンＤ−
１の最上列に示されているドットが順次出力される。同
様にして、他の階調パターンＡ〜Ｃに対応するトランジ
スタ群を含むＲＯＭを設けることにより、図８及び図９
に示す３２階調を表現することができる。
【００９４】図１において、図１４のような構成のＲＯ
Ｍから出力された奇数ライン及び偶数ラインの出力は、
ＬＣＤインターフェース８に入力される。
【００９５】図１５に、ＬＣＤインターフェース８の構
成の一例を示す。
【００９６】ここでは、４ライン同時選択のＭＬＳによ
り駆動される１セグメント出力当たりの構成を示してい
る。
【００９７】ＬＣＤインターフェース（広義には、駆動
信号出力回路）８は、ラッチ回路１００Ａ〜１００Ｄ、
ＭＬＳデコーダ１１０、ラッチ回路１２０Ａ〜１２０
Ｅ、ドライバロジック１３０、レベルシフタ（ＬＳ）１
４０Ａ〜１４０Ｅ、セグメント電極駆動回路１５０を含
む。
【００９８】ラッチ回路１００Ａは、ＦＲＣＲＯＭ５Ａ
〜５Ｄからの奇数ラインのうち、ＭＬＳにより同時選択
される４ラインのコモン電極に対応した第１ライン（１
ライン目）の出力がラッチされる。ラッチ回路１００Ｃ
は、ＦＲＣＲＯＭ５Ａ〜５Ｄからの奇数ラインのうち、
ＭＬＳにより同時選択される４ラインのコモン電極に対
応した第３ライン（３ライン目）の出力がラッチされ
る。ラッチ回路１００Ｂは、ＦＲＣＲＯＭ５Ａ〜５Ｄか
らの偶数ラインのうち、ＭＬＳにより同時選択される４
ラインのコモン電極に対応した第２ライン（２ライン
目）の出力がラッチされる。ラッチ回路１００Ｄは、Ｆ
ＲＣＲＯＭ５Ａ〜５Ｄからの奇数ラインのうち、ＭＬＳ
により同時選択される４ラインのコモン電極に対応した
第４ライン（４ライン目）の出力がラッチされる。
【００９９】ＭＬＳデコーダ１１０は、同時選択される
コモン電極４ライン分の走査パターンにより規定される
直交関数を用いて、セグメント電極４ライン分（上述の
第１〜第４ライン）の表示パターンに対し、予めＭＬＳ
演算を行い、その演算結果を、フィールド単位でデコー
ド出力する。このデコード出力は、セグメント電極に供
給する電圧を選択する選択信号として出力される。この
選択信号は、４ライン同時選択の場合、５値の電圧（Ｖ
３、Ｖ２、ＶＣ、ＭＶ２、ＭＶ３）のいずれか１つを選
択する。
【０１００】ＭＬＳデコーダ１１０から出力されたデコ
ード出力は、ラッチ回路１２０Ａ〜１２０Ｅでラッチさ
れた後、ドライバロジック１３０に入力される。
【０１０１】ドライバロジック１３０では、極性反転タ
イミング等にしたがって、選択信号の論理演算が行われ
る。ドライバロジック１３０の出力は、レベルシフト回
路１４０Ａ〜１４０Ｅにより電圧レベルが変換された
後、セグメント電極駆動回路１５０に入力される。セグ
メント電極駆動回路１５０は、レベルシフト回路１４０
Ａ〜１４０Ｅに基づいて、電圧Ｖ３、Ｖ２、ＶＣ、ＭＶ
２、ＭＶ３のいずれかの電圧を、セグメント出力端子を
介し、ＬＣＤパネル３０のセグメント電極に出力する。
【０１０２】以上のような構成により、ドライバＩＣ２
０は、ＭＰＵ１０からの各色４ビットの画像データを変
換した各色５ビットの階調データに基いて、互いに異な
るフレーム周期の複数の階調パターンの中から１つの階
調パターンを選択し、例えばＭＬＳにより、セグメント
電極にＬＣＤパネル（広義には、表示パネル）３０を駆
動するための駆動信号を出力することができる。
【０１０３】このようなドライバＩＣ２０は、互いに交
差する複数のコモン電極と複数のセグメント電極とによ
り特定される画素を含むＬＣＤパネル３０が実装される
基板上に設けることができる。またＬＣＤパネル３０の
コモン電極を駆動する走査ドライバＩＣも、当該基板上
に設けるようにしてもよい。
【０１０４】また図１６に示すように、互いに交差する
複数のコモン電極と複数のセグメント電極とにより特定
される画素を含む表示パネル２００がガラス基板上に形
成されている場合に、該ガラス基板上に、ドライバＩＣ
２０と同様の機能を有する本実施形態における表示駆動
回路２１０をＩＣ化することなく直接形成するようにし
てもよい。この際、表示パネル２００のコモン電極を、
表示パネル２００の外部から走査ドライバＩＣで駆動す
るように構成してもよいし、表示パネル２００のコモン
電極を駆動する走査ドライバ２２０を、直接該ガラス基
板上に形成するようにしてもよい。
【０１０５】なお本発明は、上記実施形態で説明したも
のに限らず、種々の変形実施が可能である。
【０１０６】
【発明の効果】以上述べた様に、本実施形態によれば、
ＬＣＤ等を駆動して複数の階調でカラー表示を行う際
に、表示可能な色調の種類を拡大し、表示される色の選
択の自由度を増すことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の構
成を示すブロック図である。
【図２】図１に示すＬＣＤパネルの概略構成を示す図で
ある。
【図３】ＭＰＵインターフェースの構成の一例を示すブ
ロック図である。
【図４】図４（Ａ）は、ＭＰＵインターフェースの動作
を説明するための説明図である。図４（Ｂ）は、ＭＰＵ
インターフェースの動作タイミングの一例を示すタイミ
ングチャートである。
【図５】画像データ変換回路における変換テーブルの一
例を示す説明図である。
【図６】画像データ変換回路の構成の一例を示すブロッ
ク図である。
【図７】ＦＲＣＲＯＭに記憶されている階調パターンの
例を示す図である。
【図８】ＦＲＣＲＯＭに記憶されている３２種類の階調
パターンを用いることにより表現できる３２階調を示す
図である。
【図９】図８に示す３２階調の連続性を示す図である。
【図１０】本実施形態におけるドライバＩＣの構成要部
の接続関係を模式的に示すブロック図である。
【図１１】表示制御回路から出力されるアドレス信号を
説明するための説明図である。
【図１２】ＦＲＣＲＯＭ、フレーム選択回路及び表示制
御回路の接続関係を模式的に示すブロック図である。
【図１３】フレーム選択回路の構成の一例を示す回路図
である。
【図１４】階調パターン選択ＲＯＭとＦＲＣＲＯＭとを
１つのＲＯＭとした構成を示す回路図である。
【図１５】ＬＣＤインターフェースの構成の一例を示す
ブロック図である。
【図１６】表示パネルの構成の一例を示す構成図であ
る。
【図１７】従来のカラー表示方法におけるデータ処理を
示す図である。
【符号の説明】 １ ＭＰＵインターフェース ２ データ変換回路 ３ ＲＡＭ ４Ａ〜４Ｄ 階調パターン選択ＲＯＭ ５Ａ〜５Ｄ ＦＲＣＲＯＭ ６Ａ〜６Ｄ、７Ａ〜７Ｄ フレーム選択回路 ８ ＬＣＤインターフェース １０ ＭＰＵ １１、１２、・・・ セグメント方向に分割された領域 １１Ｒ、１１Ｇ、１１Ｂ ＲＧＢの各色を表示するため
の領域 ２１、２２、・・・ コモン方向に分割された領域 ２０ ドライバＩＣ ３０ ＬＣＤパネル ３１Ｒ、３１Ｇ、３１Ｂ 端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６５０ Ｇ０９Ｇ 3/20 ６５０Ｍ Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ 9/64 9/64 Ａ Ｆターム(参考） 5C006 AA01 AA14 AA22 AF03 AF04 AF13 AF44 AF45 AF46 AF51 AF53 AF61 AF71 AF85 BB11 BC16 BF02 BF04 BF08 BF24 FA56 5C058 AA06 BA01 BA07 BB11 BB14 5C066 AA11 CA05 EA05 EB02 GA01 HA03 KE09 KE17 5C080 AA10 BB05 CC03 DD04 DD22 EE30 JJ02 JJ03 JJ04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 連続的に入力される画像表示用のデータ
    を順次記憶するＲＡＭと、 各々が、前記ＲＡＭに記憶されているデータに基づいて
    複数の階調パターンの中から１つの階調パターンを選択
    する複数の階調パターン選択回路と、 前記複数の階調パターン選択回路に対応して設けられ、
    一連の画像フレームについて、前記複数の階調パターン
    選択回路において選択された階調パターンを順次出力さ
    せる複数のフレーム選択回路と、 を含むことを特徴とする表示駆動回路。
  2. 【請求項２】 請求項１において、 各色の階調をＮ（Ｎは２以上の整数）ビットで表すデー
    タを入力し、設定されたコマンドに基いて、各色の階調
    をＭ（Ｍは整数で、Ｍ＞Ｎ）ビットで表すデータに変換
    して前記ＲＡＭに供給する画像データ変換回路をさらに
    含むことを特徴とする表示駆動回路。
  3. 【請求項３】 請求項１又は２において、 前記複数の階調パターン選択回路の各々が、 前記ＲＡＭに記憶されているデータに基いて階調パター
    ン選択信号を出力する選択ＲＯＭと、 前記階調パターン選択信号に従って複数の階調パターン
    の中から１つの階調パターンを選択すると共に、対応す
    るフレーム選択回路から出力される制御信号に従って前
    記階調パターンを用いてＦＲＣ（フレームレートコント
    ロール）変調を行うＦＲＣＲＯＭと、 を含むことを特徴とする表示駆動回路。
  4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記複数のフレーム選択回路の各々が、複数の部分に分
    割されてそれぞれの階調パターン選択回路の両側に配置
    されていることを特徴とする表示駆動回路。
  5. 【請求項５】 連続的に入力される画像表示用のデータ
    を順次記憶するＲＡＭと、 互いに異なるフレーム周期の複数の階調パターンを記憶
    し、前記ＲＡＭに記憶されたデータを用いて複数の階調
    パターンの中から１つの階調パターンを選択する複数の
    ＦＲＣＲＯＭと、 前記複数のＦＲＣＲＯＭにより選択された階調パターン
    それぞれを、フレームごとに順次出力させる複数のフレ
    ーム選択回路と、 を含み、 表示部を駆動するための駆動信号が、 前記複数のＦＲＣＲＯＭから出力された階調パターンに
    基づいて出力されることを特徴とする表示駆動回路。
  6. 【請求項６】 請求項５において、 各色の階調をＮ（Ｎは２以上の整数）ビットで表すデー
    タを入力し、任意に設定可能な各色Ｍ（Ｍは整数で、Ｍ
    ＞Ｎ）ビットで表すデータに変換して前記ＲＡＭに供給
    する画像データ変換回路を含み、 前記複数のフレーム選択回路の各々は、 前記Ｍビットの階調に基づいて選択された階調パターン
    を、フレームごとに順次出力させることを特徴とする表
    示駆動回路。
  7. 【請求項７】 請求項１乃至６のいずれか記載の表示駆
    動回路と、 選択された階調パターンに基いて生成された駆動信号を
    出力する端子と、 を含むことを特徴とする半導体集積回路。
  8. 【請求項８】 互いに交差する複数のコモン電極と複数
    のセグメント電極とにより特定される画素と、 前記セグメント電極を駆動する請求項１乃至６のいずれ
    か記載の表示駆動回路と、 を含むことを特徴とする表示パネル。
  9. 【請求項９】 少なくとも２種類のフレーム周期の複数
    の階調パターンの中から、画像表示用のデータに基いて
    １つの階調パターンを選択してフレームごとに出力し、 該階調パターンに基いて、表示部を駆動するための駆動
    信号を出力することを特徴とする表示駆動方法。
  10. 【請求項１０】 請求項９において、 Ｎ（Ｎは２以上の整数）ビットの階調に対応して、任意
    に設定可能なＭ（Ｍは整数で、Ｍ＞Ｎ）ビットの階調に
    変換し、 少なくとも２種類のフレーム周期の複数の階調パターン
    の中から、前記Ｍビットの階調に基づいて１つの階調パ
    ターンを選択してフレームごとに出力することを特徴と
    する表示駆動方法。
JP2002025698A 2001-02-07 2002-02-01 表示駆動回路、半導体集積回路、表示パネル及び表示駆動方法 Expired - Fee Related JP3525926B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002025698A JP3525926B2 (ja) 2001-02-07 2002-02-01 表示駆動回路、半導体集積回路、表示パネル及び表示駆動方法
US10/062,422 US20020135604A1 (en) 2001-02-07 2002-02-05 Display drive circuit, semiconductor integrated circuit, display panel, and display drive method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2001030893 2001-02-07
JP2001-30893 2001-02-07
JP2002025698A JP3525926B2 (ja) 2001-02-07 2002-02-01 表示駆動回路、半導体集積回路、表示パネル及び表示駆動方法

Publications (2)

Publication Number Publication Date
JP2002328665A true JP2002328665A (ja) 2002-11-15
JP3525926B2 JP3525926B2 (ja) 2004-05-10

Family

ID=26609053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002025698A Expired - Fee Related JP3525926B2 (ja) 2001-02-07 2002-02-01 表示駆動回路、半導体集積回路、表示パネル及び表示駆動方法

Country Status (2)

Country Link
US (1) US20020135604A1 (ja)
JP (1) JP3525926B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154490B2 (en) 2003-02-26 2006-12-26 Seiko Epson Corporation Display driver, electro-optical device, and electronic appliance
JP2008122635A (ja) * 2006-11-13 2008-05-29 Mitsubishi Electric Corp 表示方法及びこの方法を用いた表示装置
US8791965B2 (en) 2009-08-24 2014-07-29 Seiko Epson Corporation Conversion circuit, display drive circuit, electro-optical device and electronic equipment

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8493298B2 (en) * 2003-11-01 2013-07-23 Silicon Quest Kabushiki-Kaisha Video display system
JP4093196B2 (ja) * 2004-03-23 2008-06-04 セイコーエプソン株式会社 表示ドライバ及び電子機器
JP4148170B2 (ja) * 2004-03-23 2008-09-10 セイコーエプソン株式会社 表示ドライバ及び電子機器
US20060066549A1 (en) * 2004-09-24 2006-03-30 Sony Corporation Flat display apparatus and driving method for flat display apparatus
KR101179215B1 (ko) 2006-04-17 2012-09-04 삼성전자주식회사 구동장치 및 이를 갖는 표시장치
CN101385067B (zh) * 2006-12-28 2012-11-14 罗姆股份有限公司 显示控制装置和使用了它的电子设备
KR101903748B1 (ko) 2011-10-07 2018-10-04 삼성디스플레이 주식회사 표시 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185602A (en) * 1989-04-10 1993-02-09 Cirrus Logic, Inc. Method and apparatus for producing perception of high quality grayscale shading on digitally commanded displays
US5953002A (en) * 1994-08-23 1999-09-14 Asahi Glass Company Ltd. Driving method for a liquid crystal display device
US6353435B2 (en) * 1997-04-15 2002-03-05 Hitachi, Ltd Liquid crystal display control apparatus and liquid crystal display apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154490B2 (en) 2003-02-26 2006-12-26 Seiko Epson Corporation Display driver, electro-optical device, and electronic appliance
JP2008122635A (ja) * 2006-11-13 2008-05-29 Mitsubishi Electric Corp 表示方法及びこの方法を用いた表示装置
US8791965B2 (en) 2009-08-24 2014-07-29 Seiko Epson Corporation Conversion circuit, display drive circuit, electro-optical device and electronic equipment

Also Published As

Publication number Publication date
US20020135604A1 (en) 2002-09-26
JP3525926B2 (ja) 2004-05-10

Similar Documents

Publication Publication Date Title
US7369124B2 (en) Display device and method for driving the same
JP3718607B2 (ja) 液晶表示装置及び映像信号線駆動装置
US6323871B1 (en) Display device and its driving method
US8031154B2 (en) Display device
JP5046226B2 (ja) 画像表示装置
JP5410848B2 (ja) 表示装置
US6075507A (en) Active-matrix display system with less signal line drive circuits
US20010015714A1 (en) Active matrix display and image forming system
US20040212632A1 (en) Driving circuit for color image display and display device provided with the same
JP2003308048A (ja) 液晶表示装置
KR100496370B1 (ko) 액정 구동 장치
JP3525926B2 (ja) 表示駆動回路、半導体集積回路、表示パネル及び表示駆動方法
US6028588A (en) Multicolor display control method for liquid crystal display
JP2007114514A (ja) 表示装置
KR100235591B1 (ko) 다계조 처리장치
JP3503463B2 (ja) セグメントドライバ
US10621937B2 (en) Liquid crystal display device and method of driving the same
JP2001337657A (ja) 液晶表示装置
JP3943605B2 (ja) 多階調表示装置
WO2018061917A1 (ja) 表示装置
US6850251B1 (en) Control circuit and control method for display device
JP2005309304A (ja) データ線駆動回路、電気光学装置および電子機器
JPH1195251A (ja) 液晶表示装置
JPH06161391A (ja) 液晶駆動回路
JP2002258809A (ja) 半導体集積回路及び画像表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20031222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040209

R150 Certificate of patent or registration of utility model

Ref document number: 3525926

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080227

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090227

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090227

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100227

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees