JP2002319862A

JP2002319862A - Ａ／ｄオフセット補正回路

Info

Publication number: JP2002319862A
Application number: JP2001121306A
Authority: JP
Inventors: Shinya Kamata; 信哉鎌田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-04-19
Filing date: 2001-04-19
Publication date: 2002-10-31

Abstract

(57)【要約】【課題】Ａ／Ｄ変換器のオフセット量が不均一である
場合でも、入力されるアナログ信号に対するダイナミッ
クレンジを劣化させることなく、Ａ／Ｄ変換精度を改善
する。【解決手段】オフセット検出期間中、基準電圧選択回
路１０１は、Ａ／Ｄ変換器１０３の内部基準電圧として
外部基準電圧ｖ１近傍の複数の電圧を選択的に出力する
とともに、セレクタ１０２は、Ａ／Ｄ変換器１０３の入
力として外部基準電圧ｖ１を出力する。また、オフセッ
ト検出期間中、オフセット検出回路１０４は、Ａ／Ｄ変
換器１０３の出力に基づいて、基準電圧選択回路１０１
から選択的に出力された複数の電圧のうちオフセットが
最小となる電圧を検出する。一方、オフセット検出期間
外は、基準電圧選択回路１０１は、オフセット検出期間
中に検出された電圧を、Ａ／Ｄ変換器１０３の内部基準
電圧として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ変換器のオ
フセット補正回路に関し、特に、オフセット検出回路や
基準電圧選択回路を内蔵したＡ／Ｄ変換器のオフセット
補正の技術に属する。

【０００２】

【従来の技術】通常、半導体集積回路上でＡ／Ｄ変換器
を形成するとき、入力部のレベル比較器などの回路素子
のばらつきや温度特性などにより、オフセット電圧を生
ずる。従来、オフセット電圧によるＡ／Ｄ変換特性の劣
化を防止するために、Ａ／Ｄ変換後のデジタル信号処理
回路により構成されるオフセット補正回路や、入力され
るアナログ信号を適正電圧に調整するクランプ回路によ
り構成されるオフセット補正回路が用いられている。以
下、図４を参照しながら、従来のオフセット補正回路に
ついて説明する。

【０００３】図４は、従来のＡ／Ｄ変換後のデジタル信
号処理回路および入力されるアナログ信号を適正電圧に
調整するクランプ回路により構成されるＡ／Ｄオフセッ
ト補正回路の構成を示すブロック図である。図４に示す
従来のＡ／Ｄオフセット補正回路は、Ａ／Ｄ変換器４０
２のオフセットを補正する回路であるが、クランプ回路
４０１、オフセット検出回路４０３、クランプ電圧発生
回路４０４、演算回路４０５、出力ラッチ回路４０６を
備えるものである。

【０００４】クランプ回路４０１は、入力端子ＶＩＮか
ら入力したアナログ信号４０ａに対して、入力端子ＣＰ
から入力したクランプパルス４０ｂと同期させて、ま
た、クランプ電圧発生回路４０４からクランプ電圧Ｖｃ
ｐを入力し、アナログ信号４０ｃをＡ／Ｄ変換器４０２
に出力する。

【０００５】Ａ／Ｄ変換器４０２は、クランプ回路４０
１から入力したアナログ信号４０ｃを、入力端子Ｖｒｅ
ｆ１および入力端子Ｖｒｅｆ２からそれぞれ印加される
外部基準電圧ｖ１およびｖ２（ｖ２＞ｖ１）によって設
定されるダイナミックレンジにおいて、デジタルコード
化し、デジタル信号４０ｄを出力する。

【０００６】オフセット検出回路４０３は、Ａ／Ｄ変換
器４０２から出力されるデジタル信号４０ｄをもとに、
オフセット値４０ｅを検出する。

【０００７】クランプ電圧発生回路４０４は、オフセッ
ト検出回路４０３において検出されたオフセット値４０
ｅをもとに、適正クランプ電圧Ｖｃｐを発生する。

【０００８】演算回路４０５は、オフセット検出回路４
０３において検出されたオフセット値４０ｅをもとに、
デジタル信号４０ｄを所定値に補正処理する。

【０００９】出力ラッチ回路４０６は、演算回路４０５
において所定値に補正処理されたデジタル信号を出力端
子ＤＯＵＴに出力する。

【００１０】以上のように構成された従来のＡ／Ｄオフ
セット補正回路の動作について、図４を参照しながら説
明する。

【００１１】まず、入力端子ＶＩＮから、電圧ｖ１〜ｖ
２の範囲内の周期的なアナログ信号４０ａをクランプ回
路４０１に入力する。それとともに、入力端子ＣＰか
ら、クランプパルス４０ｂをクランプ回路４０１に入力
する。そして、クランプ回路４０１では、まず、クラン
プパルス４０ｂの基準レベルをアナログ信号４０ａに同
期させる。そして、クランプ電圧発生回路４０４から入
力された標準クランプ電圧値であるＤＣ電圧Ｖｃｐによ
り、アナログ信号４０ｃとしてＡ／Ｄ変換器４０２に出
力される。Ａ／Ｄ変換器４０２では、アナログ信号４０
ｃがデジタル信号４０ｄに変換される。デジタル信号４
０ｄは、オフセット検出回路４０３に入力され、基準レ
ベルのオフセット値４０ｅを検出する。このオフセット
値４０ｅをもとに、演算回路４０５では、デジタル信号
４０ｄの全領域に対して補正処理を行なう。また、オフ
セット値４０ｅを入力したクランプ電圧発生回路４０４
は、基準レベルのオフセット値が最小となるようにＤＣ
電圧Ｖｃｐを出力し、次周期のクランプ回路４０１を最
適化する。

【００１２】このように、一連の補正処理が行なわれた
後、出力ラッチ回路４０６では、補正処理後のデジタル
信号がラッチされ、出力端子ＤＯＵＴに出力し、Ａ／Ｄ
オフセット補正が完了する。なお、上記従来の構成で
は、Ａ／Ｄ変換後のデジタル信号処理回路および入力さ
れるアナログ信号を適正電圧に調整するクランプ回路の
両方を備えたＡ／Ｄオフセット補正回路で説明したが、
一方だけで構成されるＡ／Ｄオフセット補正回路でも上
記したＡ／Ｄオフセット補正は実現できる。

【００１３】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＡ／Ｄオフセット補正回路は、Ａ／Ｄ変換後の
デジタル信号処理回路を備える場合も、入力されるアナ
ログ信号を適正電圧に調整するクランプ回路を備える場
合も、Ａ／Ｄ変換器のオフセット量が入力されるアナロ
グ信号の電圧に依存して不均一になると、Ａ／Ｄ変換器
の外部基準電圧により設定されるダイナミックレンジが
確保されないという問題がある。

【００１４】そこで、かかる問題に鑑み、本発明は、Ａ
／Ｄ変換器のオフセット量が不均一である場合でも、入
力されるアナログ信号に対するダイナミックレンジを劣
化させることなく、Ａ／Ｄ変換精度を改善できるＡ／Ｄ
オフセット補正回路を提供することを課題とする。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係るＡ／Ｄオフセット補正回路
は、Ａ／Ｄ変換器のオフセットを補正する回路であっ
て、Ａ／Ｄ変換の外部基準電圧を入力とし、オフセット
検出期間中、前記Ａ／Ｄ変換器の内部基準電圧として、
前記外部基準電圧の近傍の複数の電圧を選択的に出力す
る基準電圧選択回路と、アナログ信号および前記外部基
準電圧を入力とし、前記Ａ／Ｄ変換器の入力として、オ
フセット検出期間中は前記外部基準電圧を出力する一
方、オフセット検出期間外は前記アナログ信号を出力す
るセレクタと、オフセット検出期間中、前記Ａ／Ｄ変換
器の出力に基づいて、前記基準電圧選択回路から選択的
に出力された複数の電圧のうちオフセットが最小となる
電圧を検出するオフセット検出回路とを備え、前記基準
電圧選択回路は、オフセット検出期間中に前記オフセッ
ト検出回路によって検出された電圧を、オフセット検出
期間外において、前記Ａ／Ｄ変換器の内部基準電圧とし
て出力するものである。

【００１６】これによると、オフセット検出期間中は、
Ａ／Ｄ変換器の内部基準電圧として、Ａ／Ｄ変換の外部
基準電圧の近傍の複数の電圧を選択的に出力するととも
に、Ａ／Ｄ変換器の入力として外部基準電圧を出力す
る。そして、Ａ／Ｄ変換器の出力に基づいて、選択的に
出力された複数の電圧のうちオフセットが最小となる電
圧を検出する。オフセット検出期間外は、検出された電
圧を内部基準電圧として出力する。このため、Ａ／Ｄ変
換器のオフセット量が不均一である場合でも、アナログ
信号に対するダイナミックレンジを劣化させることな
く、Ａ／Ｄ変換精度を改善できる。

【００１７】また、上記課題を解決するために、本発明
の請求項２に係るＡ／Ｄオフセット補正回路は、請求項
１記載のＡ／Ｄオフセット補正回路において、前記基準
電圧選択回路は、Ａ／Ｄ変換の入力ダイナミックレンジ
における下限電圧を設定するものである。

【００１８】また、上記課題を解決するために、本発明
の請求項３に係るＡ／Ｄオフセット補正回路は、請求項
１記載のＡ／Ｄオフセット補正回路において、前記基準
電圧選択回路は、Ａ／Ｄ変換の入力ダイナミックレンジ
における上限電圧を設定するものである。

【００１９】また、上記課題を解決するために、本発明
の請求項４に係るＡ／Ｄオフセット補正回路は、Ａ／Ｄ
変換器のオフセットを補正する回路であって、Ａ／Ｄ変
換の第１の外部基準電圧を入力とし、第１のオフセット
検出期間中、前記Ａ／Ｄ変換器の第１の内部基準電圧と
して、前記第１の外部基準電圧の近傍の複数の電圧を選
択的に出力する第１の基準電圧選択回路と、Ａ／Ｄ変換
の第２の外部基準電圧を入力とし、第２のオフセット検
出期間中、前記Ａ／Ｄ変換器の第２の内部基準電圧とし
て、前記第２の外部基準電圧の近傍の複数の電圧を選択
的に出力する第２の基準電圧選択回路と、アナログ信号
並びに前記第１および第２の外部基準電圧を入力とし、
前記Ａ／Ｄ変換器の入力として、第１のオフセット検出
期間中は前記第１の外部基準電圧を出力し、第２のオフ
セット検出期間中は前記第２の外部基準電圧を出力する
一方、オフセット検出期間外は前記アナログ信号を出力
するセレクタと、第１および第２のオフセット検出期間
中、前記Ａ／Ｄ変換器の出力に基づいて、前記第１およ
び第２の基準電圧選択回路から選択的に出力された複数
の電圧のうちオフセットが最小となる電圧を、それぞれ
検出するオフセット検出回路とを備え、前記第１の基準
電圧選択回路は、第１のオフセット検出期間中に前記オ
フセット検出回路によって検出された電圧を、オフセッ
ト検出期間外において、前記Ａ／Ｄ変換器の第１の内部
基準電圧として出力するものであり、前記第２の基準電
圧選択回路は、第２のオフセット検出期間中に前記オフ
セット検出回路によって検出された電圧を、オフセット
検出期間外において、前記Ａ／Ｄ変換器の第２の内部基
準電圧として出力するものである。

【００２０】また、上記課題を解決するために、本発明
の請求項５に係るＡ／Ｄオフセット補正回路は、請求項
４記載のＡ／Ｄオフセット補正回路において、前記第１
の基準電圧選択回路は、Ａ／Ｄ変換器の入力ダイナミッ
クレンジにおける下限電圧を設定するものであり、前記
第２の基準電圧選択回路は、Ａ／Ｄ変換器の入力ダイナ
ミックレンジにおける上限電圧を設定するものである。

【００２１】

【発明の実施の形態】以下、本発明の各実施形態につい
て、図面を参照しながら説明する。

【００２２】（第１の実施形態）本発明の第１の実施形
態については、図１および図２を参照しながら説明す
る。図１は、本発明の第１の実施形態に係るＡ／Ｄオ
フセット補正回路の構成を示すブロック図である。ま
た、図２は、本実施形態に係るＡ／Ｄオフセット補正回
路の状態を表わす図であり、同図中、（ａ）はタイムチ
ャート、（ｂ）はＡ／Ｄオフセット補正前のＡ／Ｄ変換
特性図、および（ｃ）はＡ／Ｄオフセット補正後のＡ／
Ｄ変換特性図である。

【００２３】図１のＡ／Ｄオフセット補正回路は、Ａ／
Ｄ変換器１０３のオフセットを補正する回路であるが、
基準電圧選択回路１０１と、セレクタ１０２と、オフセ
ット検出回路１０４と、制御回路１０５と、出力ラッチ
回路１０６とを備えるものである。

【００２４】基準電圧選択回路１０１は、入力端子Ｖｒ
ｅｆ１から印加される外部基準電圧ｖ１を標準出力電圧
値とし、さらに標準出力電圧値ｖ１近傍の複数の電圧を
選択してｖ１０として出力する。

【００２５】セレクタ１０２は、入力端子ＶＩＮから印
加されるアナログ信号１０ａと外部基準電圧ｖ１とのい
ずれかを選択し、アナログ信号１０ｂとしてＡ／Ｄ変換
器１０３に出力する。

【００２６】Ａ／Ｄ変換器１０３は、セレクタ１０２か
ら入力したアナログ信号１０ｂを、基準電圧選択回路１
０１から出力した内部基準電圧ｖ１０と、入力端子Ｖｒ
ｅｆ２から印加された外部基準電圧ｖ２とによって設定
されるダイナミックレンジにおいて、デジタルコード化
し、デジタル信号１０ｄを出力する。

【００２７】オフセット検出回路１０４は、Ａ／Ｄ変換
器１０３から出力されたデジタル信号１０ｄをもとにオ
フセット値１０ｅを検出する。

【００２８】制御回路１０５は、入力端子ＣＮＴからオ
フセット検出期間設定信号１０ｆを入力するとともに、
オフセット検出回路１０４の検出結果であるオフセット
値１０ｅを入力する。そして、オフセット検出期間設定
信号１０ｆおよびオフセット値１０ｅに応じて、基準電
圧選択回路１０１、セレクタ１０２およびオフセット検
出回路１０４を制御する。

【００２９】以下、以上のように構成されたＡ／Ｄオフ
セット補正回路の動作について、図１および図２を参照
しながら説明する。

【００３０】まず、入力端子ＶＩＮから入力されるアナ
ログ信号１０ａに対して、Ａ／Ｄ変換器の入力ダイナミ
ックレンジを設定する外部基準電圧として、入力端子Ｖ
ｒｅｆ１および入力端子Ｖｒｅｆ２には、それぞれ電圧
ｖ１および電圧ｖ２が印加されている。

【００３１】ここで、図２（ａ）に示すように、一定の
期間において電圧ｖ１であり、振幅がｖ１〜ｖ２（ｖ２
＞ｖ１）である、周期的なアナログ信号１０ａが入力さ
れるものとする。また、この一定の期間をオフセット検
出期間に設定するため、入力端子ＣＮＴからオフセット
検出期間設定信号１０ｆを制御回路１０５に入力する。
そして、オフセット検出期間設定信号１０ｆがＨレベル
の期間をオフセット検出期間とする。なお、本実施形態
では、入力されるアナログ信号が電圧ｖ１である一定の
期間をオフセット検出期間に設定するが、電圧ｖ１以外
の他の電圧である期間をオフセット検出期間に設定して
も、以下で述べる実施形態は、同様に実施可能である。

【００３２】また、図２（ｂ）に示すように、Ａ／Ｄ変
換器１０３は、本来、理想ダイナミックレンジΔＤを実
現するＡ／Ｄ変換特性を有する。すなわち、入力される
アナログ信号１０ａが電圧ｖ１を越えると、デジタルコ
ード出力はＡＬＬ−０から変化し、さらにアナログ信号
１０ａが電圧ｖ２を越えると、デジタルコード出力はＡ
ＬＬ−１に変化する。しかしながら、図２（ｂ）に示す
ように、Ａ／Ｄ変換器１０３は、現実にはＡ／Ｄオフセ
ット特性の影響を受け、実効ダイナミックレンジがΔＤ
１となるＡ／Ｄ変換特性を有する。すなわち、入力され
るアナログ信号１０ａが電圧ｗ（ｎ）を越えると、デジ
タルコード出力はＡＬＬ−０から変化し、さらにアナロ
グ信号１０ａが電圧ｖ２１を越えると、デジタルコード
出力はＡＬＬ−１に変化する。

【００３３】オフセット検出期間中は、入力端子ＣＮＴ
から出力されたオフセット検出期間設定信号１０ｆが入
力されて、制御回路１０５は、制御信号１０ｈ、１０
ｉ、および１０ｇを、それぞれセレクタ１０２、基準電
圧選択回路１０１、およびオフセット検出回路１０４に
出力する。そして、制御信号１０ｈが入力されたセレク
タ１０２は、アナログ信号１０ａから電圧ｖ１に切り替
えてアナログ信号１０ｃとして出力するとともに、制御
信号１０ｉが入力された基準電圧選択回路１０１は、内
部基準電圧ｖ１０として外部基準電圧ｖ１近傍の複数の
電圧ｒ（０）、ｒ（１）・・・ｒ（ｎ）、・・・ｒ
（Ｎ）を選択的に変化させて出力する。このとき、Ａ／
Ｄ変換器１０３は、セレクタ１０２から出力される外部
基準電圧ｖ１であるアナログ信号１０ｂを、ｒ（０）〜
ｖ２、ｒ（１）〜ｖ２・・・ｒ（Ｎ）〜ｖ２と変化する
ダイナミックレンジに対応してＡ／Ｄ変換する。ここ
で、電圧ｒ（０）〜ｒ（Ｎ）の範囲は、外部基準電圧ｖ
１をＡ／Ｄ変換した場合に、理想デジタルコードが出力
されることを予想できる範囲内（図２（ｂ）のΔｒ）で
変化させる。また、制御信号１０ｇが入力されたオフセ
ット検出回路１０４は、Ａ／Ｄ変換の結果出力されたデ
ジタル信号１０ｄをもとに、基準電圧選択回路１０１か
ら選択的に出力された複数の電圧のうち、外部基準電圧
ｖ１をＡ／Ｄ変換するとデジタルコード出力がＡＬＬ−
０から変化する電圧ｒ（ｎ）を検出し、オフセット値１
０ｅとして制御回路１０５に出力する。この電圧ｒ
（ｎ）が、オフセットが最小となる電圧である。以上の
ように、オフセット検出期間中における一連のオフセッ
ト検出処理は完了する。

【００３４】さらに、オフセット検出期間外は、基準電
圧選択回路１０１は、制御回路１０５からの制御信号１
０ｉを入力して、検出した電圧ｒ（ｎ）を内部基準電圧
として出力する。この場合、Ａ／Ｄ変換を行なうと、Ａ
／Ｄ変換器１０３は、図２（ｃ）に示すＡ／Ｄ変換特性
を有する。すなわち、アナログ信号１０ａがｖ１を越え
ると、Ａ／Ｄ変換器１０３のデジタルコード出力がＡＬ
Ｌ−０から変化する特性に補正される。このため、アナ
ログ信号１０ａに対する実効ダイナミックレンジΔＤ１
は、電圧範囲ｗ（ｎ）〜ｖ２１から電圧範囲ｖ１〜ｖ２
１に改善される。このようにオフセット補正されたＡ／
Ｄ変換器１０３から出力されるデジタル信号１０ｄは、
出力ラッチ回路１０６でラッチされ出力端子ＤＯＵＴに
出力される。

【００３５】以上のように本実施形態によると、入力さ
れるアナログ信号の電圧がｖ１である期間をオフセット
検出期間とし、オフセット期間中は、基準電圧選択回路
からＡ／Ｄ変換器の内部基準電圧として、Ａ／Ｄ変換の
外部基準電圧ｖ１近傍の複数の電圧を電圧ｒ（０）〜ｒ
（Ｎ）の範囲で選択的に出力する。それとともに、セレ
クタからＡ／Ｄ変換器の入力として外部基準電圧ｖ１を
出力する。そして、オフセット検出回路は、Ａ／Ｄ変換
器の出力に基づいて、外部基準電圧ｖ１をＡ／Ｄ変換し
た場合に、デジタルコード出力がＡＬＬ−０から変化す
る電圧ｒ（ｎ）を検出する。このように、一連のオフセ
ット検出処理を行なった後、検出された電圧ｒ（ｎ）を
内部基準電圧に設定する。このため、入力されるアナロ
グ信号に対するダイナミックレンジの下限電圧が補正さ
れ、オフセット量が不均一である場合でも、ダイナミッ
クレンジを劣化させることなく、Ａ／Ｄ変換精度を改善
できる。それゆえ、外部基準電圧をオフセット特性に対
応して調整する必要がなくなり、また、周期的に制御す
ることで、常に最適で正確なオフセット補正を実現でき
る。

【００３６】（第２の実施形態）本発明の第２の実施形
態に係るＡ／Ｄオフセット補正回路については、図３を
参照しながら説明する。

【００３７】図３は、本発明の第２の実施形態に係るＡ
／Ｄオフセット補正回路の構成を示すブロック図であ
る。図３では、図１と共通の構成要素には図１と同一の
符号を付しており、ここではその詳細な説明は省略す
る。図１と相違するのは、図３に示したＡ／Ｄオフセッ
ト補正回路は、基準電圧選択回路２０１をさらに備えた
ことである。

【００３８】上記第１の実施形態では、入力端子Ｖｒｅ
ｆ１に印加される外部基準電圧ｖ１に対してオフセット
補正をする場合について説明した。本発明の第２の実施
形態では、さらに、入力端子Ｖｒｅｆ２に印加される外
部基準電圧ｖ２に対してオフセット補正をする場合につ
いて説明する。

【００３９】本実施形態において、第２の基準電圧選択
回路としての基準電圧選択回路２０１は、第１の基準電
圧選択回路としての基準電圧選択回路１０１と同様に、
入力端子Ｖｒｅｆ２から印加される第２の外部基準電圧
としての外部基準電圧ｖ２を標準出力電圧値とし、さら
に標準出力電圧値ｖ２近傍の複数の電圧を選択してｖ２
０として出力する。また、基準電圧選択回路２０１をさ
らに備えたことに伴い、セレクタ１０２は、入力端子Ｖ
ＩＮから印加されるアナログ信号１０ａ、第１の外部基
準電圧としての外部基準電圧ｖ１、および外部基準電圧
ｖ２とのいずれかを選択し、アナログ信号１０ｂとして
出力する。さらに、制御回路１０５は、入力端子ＣＮＴ
からオフセット検出期間設定信号１０ｆを入力するとと
もに、オフセット検出回路１０４の検出結果であるオフ
セット値１０ｅを入力する。そして、オフセット検出期
間設定信号１０ｆおよびオフセット値１０ｅに応じて、
基準電圧選択回路１０１、２０１、セレクタ１０２、お
よびオフセット検出回路１０４を制御する。

【００４０】以下、以上のように構成されたＡ／Ｄオフ
セット補正回路の動作について、図３を参照しながら説
明する。

【００４１】ここでは、第１の実施形態で設定したオフ
セット検出期間を２つの期間に分け、例えば前半の期間
を第１のオフセット検出期間とし、また、後半の期間を
第２のオフセット検出期間として設定する。

【００４２】第１のオフセット検出期間中は、上記第１
の実施形態における説明と同様に（ここでは、その詳細
な説明は省略する）、オフセット検出回路１０４は、基
準電圧選択回路１０１から選択的に出力された複数の電
圧の中から、外部基準電圧ｖ１をＡ／Ｄ変換したときの
デジタルコード出力がＡＬＬ−０から変化する電圧を検
出する。

【００４３】また、第２のオフセット検出期間中は、上
記第１の実施形態における説明と同様に、基準電圧選択
回路２０１からＡ／Ｄ変換器１０３の内部基準電圧とし
て、Ａ／Ｄ変換の外部基準電圧ｖ２近傍の複数の電圧を
選択的に出力する。それとともに、セレクタ１０２から
Ａ／Ｄ変換器１０３の入力として外部基準電圧ｖ２を出
力する。そして、オフセット検出回路１０４は、Ａ／Ｄ
変換器１０３の出力に基づいて、基準電圧選択回路２０
１から選択的に出力された複数の電圧の中から、外部基
準電圧ｖ２をＡ／Ｄ変換したときのデジタルコード出力
がＡＬＬ−１に変化する電圧を検出する。検出した電圧
が、オフセットが最小となる電圧である。

【００４４】このように、一連のオフセット検出処理を
行なった後、第１および第２のオフセット検出期間外
は、基準電圧選択回路１０１は、第１の内部基準電圧ｖ
１０として、第１のオフセット検出期間中にオフセット
検出回路１０４により検出された電圧を設定するととも
に、基準電圧選択回路２０１は、第２の内部基準電圧ｖ
２０として、第２のオフセット検出期間中にオフセット
検出回路１０４により検出された電圧を設定する。その
結果、アナログ信号１０ａに対するダイナミックレンジ
の下限電圧（Ｖｒｅｆ１）および上限電圧（Ｖｒｅｆ
２）を補正することができる。

【００４５】以上のように、本実施形態によると、入力
されるアナログ信号に対するダイナミックレンジの下限
電圧に加えて、ダイナミックレンジの上限電圧について
も補正がなされ、オフセット量が不均一である場合で
も、ダイナミックレンジを劣化させることなく、Ａ／Ｄ
変換精度をさらに改善できる。それゆえ、外部基準電圧
をオフセット特性に対応して調整する必要がなくなり、
また、周期的に制御することで、常に最適で正確なオフ
セット補正を実現できる。

【００４６】なお、上述した第１および第２の実施形態
では、外部基準電圧ｖ１〜ｖ２で設定されるダイナミッ
クレンジの下限電圧および上限電圧のオフセット補正を
する場合の構成および動作について説明したが、外部基
準電圧ｖ１〜ｖ２間の任意の外部基準電圧に対し、Ａ／
Ｄオフセット補正を行なう場合であっても、本発明に係
るＡ／Ｄオフセット補正回路は、同様に実施可能であ
る。

【００４７】

【発明の効果】上述したように、本発明によると、オフ
セット検出期間中は、基準電圧選択回路からＡ／Ｄ変換
の外部基準電圧の近傍の複数の電圧を選択的に出力する
とともに、セレクタから外部基準電圧を出力する。そし
て、オフセット検出回路は、Ａ／Ｄ変換器の出力に基づ
いて、外部基準電圧をＡ／Ｄ変換すると、選択的に出力
された複数の電圧のうちオフセットが最小となる電圧を
検出する。このように、一連のオフセット検出処理を行
なった後、基準電圧選択回路は、検出された電圧を内部
基準電圧に設定する。このため、入力されるアナログ信
号に対するダイナミックレンジが補正されるので、オフ
セット量が不均一である場合でも、ダイナミックレンジ
を劣化させることなく、Ａ／Ｄ変換精度が改善される。
それゆえ、外部基準電圧をオフセット特性に対応して調
整する必要がなくなり、また、周期的に制御すること
で、常に最適で正確なオフセット補正を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＡ／Ｄオフセッ
ト補正回路の構成を示すブロック図である。

【図２】本発明の第１の実施形態に係るＡ／Ｄオフセッ
ト補正回路の状態を表わす図である。

【図３】本発明の第２の実施形態に係るＡ／Ｄオフセッ
ト補正回路の構成を示すブロック図である。

【図４】従来のＡ／Ｄオフセット補正回路の構成を示す
ブロック図である。

【符号の説明】

１０１基準電圧選択回路（第１の基準電圧選択回
路）１０２セレクタ１０３Ａ／Ｄ変換器１０４オフセット検出回路１０５制御回路１０６出力ラッチ回路２０１基準電圧選択回路（第２の基準電圧選択回
路）ｖ１外部基準電圧（第１の外部基準電圧）ｖ１０内部基準電圧（第１の内部基準電圧）ｖ２第２の外部基準電圧ｖ２０第２の内部基準電圧

Claims

【特許請求の範囲】

【請求項１】Ａ／Ｄ変換器のオフセットを補正する回
路であって、Ａ／Ｄ変換の外部基準電圧を入力とし、オフセット検出
期間中、前記Ａ／Ｄ変換器の内部基準電圧として、前記
外部基準電圧の近傍の複数の電圧を選択的に出力する基
準電圧選択回路と、アナログ信号および前記外部基準電圧を入力とし、前記
Ａ／Ｄ変換器の入力として、オフセット検出期間中は前
記外部基準電圧を出力する一方、オフセット検出期間外
は前記アナログ信号を出力するセレクタと、オフセット検出期間中、前記Ａ／Ｄ変換器の出力に基づ
いて、前記基準電圧選択回路から選択的に出力された複
数の電圧のうちオフセットが最小となる電圧を検出する
オフセット検出回路とを備え、前記基準電圧選択回路は、オフセット検出期間中に前記
オフセット検出回路によって検出された電圧を、オフセ
ット検出期間外において、前記Ａ／Ｄ変換器の内部基準
電圧として出力するものであることを特徴とするＡ／Ｄ
オフセット補正回路。
【請求項２】請求項１記載のＡ／Ｄオフセット補正回
路において、前記基準電圧選択回路は、Ａ／Ｄ変換の入力ダイナミッ
クレンジにおける下限電圧を設定するものであることを
特徴とするＡ／Ｄオフセット補正回路。
【請求項３】請求項１記載のＡ／Ｄオフセット補正回
路において、前記基準電圧選択回路は、Ａ／Ｄ変換の入力ダイナミッ
クレンジにおける上限電圧を設定するものであることを
特徴とするＡ／Ｄオフセット補正回路。
【請求項４】Ａ／Ｄ変換器のオフセットを補正する回
路であって、Ａ／Ｄ変換の第１の外部基準電圧を入力とし、第１のオ
フセット検出期間中、前記Ａ／Ｄ変換器の第１の内部基
準電圧として、前記第１の外部基準電圧の近傍の複数の
電圧を選択的に出力する第１の基準電圧選択回路と、Ａ／Ｄ変換の第２の外部基準電圧を入力とし、第２のオ
フセット検出期間中、前記Ａ／Ｄ変換器の第２の内部基
準電圧として、前記第２の外部基準電圧の近傍の複数の
電圧を選択的に出力する第２の基準電圧選択回路と、アナログ信号並びに前記第１および第２の外部基準電圧
を入力とし、前記Ａ／Ｄ変換器の入力として、第１のオ
フセット検出期間中は前記第１の外部基準電圧を出力
し、第２のオフセット検出期間中は前記第２の外部基準
電圧を出力する一方、オフセット検出期間外は前記アナ
ログ信号を出力するセレクタと、第１および第２のオフセット検出期間中、前記Ａ／Ｄ変
換器の出力に基づいて、前記第１および第２の基準電圧
選択回路から選択的に出力された複数の電圧のうちオフ
セットが最小となる電圧を、それぞれ検出するオフセッ
ト検出回路とを備え、前記第１の基準電圧選択回路は、第１のオフセット検出
期間中に前記オフセット検出回路によって検出された電
圧を、オフセット検出期間外において、前記Ａ／Ｄ変換
器の第１の内部基準電圧として出力するものであり、前記第２の基準電圧選択回路は、第２のオフセット検出
期間中に前記オフセット検出回路によって検出された電
圧を、オフセット検出期間外において、前記Ａ／Ｄ変換
器の第２の内部基準電圧として出力するものであること
を特徴とするＡ／Ｄオフセット補正回路。
【請求項５】請求項４記載のＡ／Ｄオフセット補正回
路において、前記第１の基準電圧選択回路は、Ａ／Ｄ変換器の入力ダ
イナミックレンジにおける下限電圧を設定するものであ
り、前記第２の基準電圧選択回路は、Ａ／Ｄ変換器の入力ダ
イナミックレンジにおける上限電圧を設定するものであ
ることを特徴とするＡ／Ｄオフセット補正回路。