JP2002319248A - アンスクランブル回路 - Google Patents
アンスクランブル回路Info
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- JP2002319248A JP2002319248A JP2001125747A JP2001125747A JP2002319248A JP 2002319248 A JP2002319248 A JP 2002319248A JP 2001125747 A JP2001125747 A JP 2001125747A JP 2001125747 A JP2001125747 A JP 2001125747A JP 2002319248 A JP2002319248 A JP 2002319248A
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【課題】 アンスクランブル演算処理において、処理を
高速に行い、回路規模の増大を防ぐことを目的とする。 【解決手段】 デコーダ回路５を用いて、一つ前のスク
ランブル演算を行うためのデータから次にスクランブル
演算を行うためのデータを複数ビット一括して生成する
ことにより、クロックが１個入力される毎に複数ビット
でのスクランブル演算を行うことが可能となり、全ての
データセクタのメインデータをアンスクランブル演算行
う時間が短縮でき、回路規模の増大も防いだ回路構成で
実現できる。
高速に行い、回路規模の増大を防ぐことを目的とする。 【解決手段】 デコーダ回路５を用いて、一つ前のスク
ランブル演算を行うためのデータから次にスクランブル
演算を行うためのデータを複数ビット一括して生成する
ことにより、クロックが１個入力される毎に複数ビット
でのスクランブル演算を行うことが可能となり、全ての
データセクタのメインデータをアンスクランブル演算行
う時間が短縮でき、回路規模の増大も防いだ回路構成で
実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、光ディスクのサー
ボ系の安定性を向上させるために、スクランブル処理さ
れたパラレルデータに対してアンスクランブル処理を行
うアンスクランブル回路に関するものである。
ボ系の安定性を向上させるために、スクランブル処理さ
れたパラレルデータに対してアンスクランブル処理を行
うアンスクランブル回路に関するものである。
【０００２】
【従来の技術】本発明を適用するのに好適な記録再生装
置として、ＤＶＤ装置およびＣＤ−ＲＯＭ装置がある。
置として、ＤＶＤ装置およびＣＤ−ＲＯＭ装置がある。
【０００３】従来のＤＶＤ装置およびＣＤ−ＲＯＭ装置
における信号変換手段の一つであるメインデータのアン
スクランブル処理を行うアンスクランブル回路につい
て、図７、図８、図９および図１０を参照して説明す
る。
における信号変換手段の一つであるメインデータのアン
スクランブル処理を行うアンスクランブル回路につい
て、図７、図８、図９および図１０を参照して説明す
る。
【０００４】図７はＤＶＤ装置およびＣＤ−ＲＯＭ装置
におけるアンスクランブル回路の構成を示すブロック図
である。図７において、１３はシリアル入力データ、１
４はシリアルスクランブル演算回路、１５はシリアル出
力データである。１６はシフトレジスタ回路、１７はシ
リアルデコーダ回路、１８はクロック入力、６は初期値
生成回路、３０は上記の各構成要素からなるスクランブ
ル係数発生回路である。
におけるアンスクランブル回路の構成を示すブロック図
である。図７において、１３はシリアル入力データ、１
４はシリアルスクランブル演算回路、１５はシリアル出
力データである。１６はシフトレジスタ回路、１７はシ
リアルデコーダ回路、１８はクロック入力、６は初期値
生成回路、３０は上記の各構成要素からなるスクランブ
ル係数発生回路である。
【０００５】ＤＶＤ装置およびＣＤ−ＲＯＭ装置におい
ては、信号変換手段としてデータセクタを記録セクタ
に、さらに物理セクタに信号を加工していく工程がある
が、そのデータセクタから記録セクタに加工する前に、
データセクタの中の２０４８バイトのメインデータに対
してアンスクランブル処理を行う必要がある。
ては、信号変換手段としてデータセクタを記録セクタ
に、さらに物理セクタに信号を加工していく工程がある
が、そのデータセクタから記録セクタに加工する前に、
データセクタの中の２０４８バイトのメインデータに対
してアンスクランブル処理を行う必要がある。
【０００６】まず、初期値生成回路６にて初期値データ
をシフトレジスタ回路１６に対して設定する。つぎに、
規格によって定められた２ビットの出力値をシリアルデ
コーダ回路１７に入力することにより、初期値以降のス
クランブル係数データがシフトレジスタ回路１６の特定
のビットに入力され、クロック入力１８がシフトレジス
タ回路１６に入力される毎にシフトレジスタ回路１６の
特定のビットからスクランブル係数データが出力され
る。これがスクランブル係数発生回路３０から出力され
るシリアルスクランブル係数データである。
をシフトレジスタ回路１６に対して設定する。つぎに、
規格によって定められた２ビットの出力値をシリアルデ
コーダ回路１７に入力することにより、初期値以降のス
クランブル係数データがシフトレジスタ回路１６の特定
のビットに入力され、クロック入力１８がシフトレジス
タ回路１６に入力される毎にシフトレジスタ回路１６の
特定のビットからスクランブル係数データが出力され
る。これがスクランブル係数発生回路３０から出力され
るシリアルスクランブル係数データである。
【０００７】さらに、このスクランブル係数発生回路３
０の出力であるシリアルスクランブル係数データとシリ
アル入力データ１３との演算が、クロック入力１８が入
力される毎にシリアルスクランル演算回路１４にて行わ
れ、アンスクランブル処理が行われたデータがシリアル
出力データ１５として生成される。
０の出力であるシリアルスクランブル係数データとシリ
アル入力データ１３との演算が、クロック入力１８が入
力される毎にシリアルスクランル演算回路１４にて行わ
れ、アンスクランブル処理が行われたデータがシリアル
出力データ１５として生成される。
【０００８】図８および図９はＤＶＤ装置およびＣＤ−
ＲＯＭ装置におけるスクランブル処理の規格を具体的に
表す模式図である。図８はＤＶＤ装置における規格を表
し、図９はＣＤ−ＲＯＭ装置における規格を表す。構成
要素の番号については図７と同一である。
ＲＯＭ装置におけるスクランブル処理の規格を具体的に
表す模式図である。図８はＤＶＤ装置における規格を表
し、図９はＣＤ−ＲＯＭ装置における規格を表す。構成
要素の番号については図７と同一である。
【０００９】図８および図９において、シリアルスクラ
ンブル演算回路１４は、排他的論理和回路（ＥＸ−Ｏ
Ｒ）で構成され、シリアルデコーダ回路１７も排他的論
理和（ＥＸ−ＯＲ）で構成されている。また、シフトレ
ジスタ回路１６は１５段のＤフリップフロップ（ｄ０〜
ｄ１４）で構成されている。なお、図８のＤＶＤ装置の
場合は、シリアル入力データ１３はＭＳＢファーストで
あり、図９のＣＤ−ＲＯＭ装置の場合は、シリアル入力
データ１３はＬＳＢファーストである。
ンブル演算回路１４は、排他的論理和回路（ＥＸ−Ｏ
Ｒ）で構成され、シリアルデコーダ回路１７も排他的論
理和（ＥＸ−ＯＲ）で構成されている。また、シフトレ
ジスタ回路１６は１５段のＤフリップフロップ（ｄ０〜
ｄ１４）で構成されている。なお、図８のＤＶＤ装置の
場合は、シリアル入力データ１３はＭＳＢファーストで
あり、図９のＣＤ−ＲＯＭ装置の場合は、シリアル入力
データ１３はＬＳＢファーストである。
【００１０】図８においては、初期値生成回路６にて外
部より設定された値に初期値データが設定された後、シ
フトレジスタ回路１６の１１ビット目と１５ビット目と
の排他的論理和（ＥＸ−ＯＲ）をとった値が次のスクラ
ンブル係数として１ビット目に入力される。そして、ク
ロック入力１８がシフトレジスタ回路１６に入力される
毎に、シフトレジスタ回路１６の８ビット目からスクラ
ンブル係数データが出力される。さらに、このスクラン
ブル係数データとシリアル入力データ１３について、Ｍ
ＳＢファーストとして順に排他的論理和（ＥＸ−ＯＲ）
がとられた結果、アンスクランブル処理が行われたシリ
アル出力データ１５が生成され、このシリアル出力デー
タ１５はＤＶＤ装置の規格を満たしている。
部より設定された値に初期値データが設定された後、シ
フトレジスタ回路１６の１１ビット目と１５ビット目と
の排他的論理和（ＥＸ−ＯＲ）をとった値が次のスクラ
ンブル係数として１ビット目に入力される。そして、ク
ロック入力１８がシフトレジスタ回路１６に入力される
毎に、シフトレジスタ回路１６の８ビット目からスクラ
ンブル係数データが出力される。さらに、このスクラン
ブル係数データとシリアル入力データ１３について、Ｍ
ＳＢファーストとして順に排他的論理和（ＥＸ−ＯＲ）
がとられた結果、アンスクランブル処理が行われたシリ
アル出力データ１５が生成され、このシリアル出力デー
タ１５はＤＶＤ装置の規格を満たしている。
【００１１】一方、図９においては、初期値生成回路６
にて特定の初期値データが設定された後、シフトレジス
タ回路１６の１ビット目と２ビット目の排他的論理和
（ＥＸ−ＯＲ）をとった値が次のスクランブル係数とし
て１５ビット目に入力される。そして、クロック入力１
８がシフトレジスタ回路１６に入力される毎に、シフト
レジスタ回路１６の１ビット目からスクランブル係数デ
ータが出力される。さらに、このスクランブル係数デー
タとシリアル入力データ１３について、ＬＳＢファース
トとして順に排他的論理和（ＥＸ−ＯＲ）がとられた結
果、アンスクランブル処理が行われたシリアル出力デー
タ１５が生成される。このシリアル出力データ１５はＣ
Ｄ−ＲＯＭ規格を満たしている。
にて特定の初期値データが設定された後、シフトレジス
タ回路１６の１ビット目と２ビット目の排他的論理和
（ＥＸ−ＯＲ）をとった値が次のスクランブル係数とし
て１５ビット目に入力される。そして、クロック入力１
８がシフトレジスタ回路１６に入力される毎に、シフト
レジスタ回路１６の１ビット目からスクランブル係数デ
ータが出力される。さらに、このスクランブル係数デー
タとシリアル入力データ１３について、ＬＳＢファース
トとして順に排他的論理和（ＥＸ−ＯＲ）がとられた結
果、アンスクランブル処理が行われたシリアル出力デー
タ１５が生成される。このシリアル出力データ１５はＣ
Ｄ−ＲＯＭ規格を満たしている。
【００１２】図１０は、上記図８のＤＶＤ装置と図９の
ＣＤ−ＲＯＭ装置のスクランブル回路の規格をゲートＲ
ＯＭ化した場合の構成を示すブロック図である。図１０
において、１はパラレル入力データ、２はパラレルスク
ランブル演算回路、３はパラレル出力データ、４はレジ
スタ回路、６は初期値生成回路、７はセレクタ回路、８
はクロック入力、９は初期値プリセット制御信号、１９
はゲートＲＯＭ、４０は上記の構成要素からなるスクラ
ンブル係数発生回路である。
ＣＤ−ＲＯＭ装置のスクランブル回路の規格をゲートＲ
ＯＭ化した場合の構成を示すブロック図である。図１０
において、１はパラレル入力データ、２はパラレルスク
ランブル演算回路、３はパラレル出力データ、４はレジ
スタ回路、６は初期値生成回路、７はセレクタ回路、８
はクロック入力、９は初期値プリセット制御信号、１９
はゲートＲＯＭ、４０は上記の構成要素からなるスクラ
ンブル係数発生回路である。
【００１３】まず、初期値生成回路６にて外部から設定
された値によりパラレルの初期値データを生成する。こ
のとき、セレクタ回路７を初期値プリセット制御信号９
にて、初期値生成回路６のパラレル出力がレジスタ回路
４に入力されるように制御する。ここで、クロック入力
８が１個入力されると、レジスタ回路４に初期値生成回
路６の初期値データがラッチされる。
された値によりパラレルの初期値データを生成する。こ
のとき、セレクタ回路７を初期値プリセット制御信号９
にて、初期値生成回路６のパラレル出力がレジスタ回路
４に入力されるように制御する。ここで、クロック入力
８が１個入力されると、レジスタ回路４に初期値生成回
路６の初期値データがラッチされる。
【００１４】つぎに、セレクタ回路７をゲートＲＯＭ１
９のパラレルの出力データがレジスタ回路４に入力され
るように制御する。この状態でクロック入力８がさらに
１個入力されると、レジスタ回路４にゲートＲＯＭ１９
の出力であるパラレルスクランブル係数データがラッチ
される。このとき、レジスタ回路４に前にラッチされて
いたパラレルスクランブル係数データはスクランブル係
数発生回路４０の出力として、クロック入力８が１個入
力される毎にパラレルスクランブル演算回路２へ送ら
れ、パラレル入力データ１とともに複数ビットが一括さ
れた状態で演算が行われ、アンスクランブル処理が行わ
れたデータがパラレル出力データ３として生成される。
９のパラレルの出力データがレジスタ回路４に入力され
るように制御する。この状態でクロック入力８がさらに
１個入力されると、レジスタ回路４にゲートＲＯＭ１９
の出力であるパラレルスクランブル係数データがラッチ
される。このとき、レジスタ回路４に前にラッチされて
いたパラレルスクランブル係数データはスクランブル係
数発生回路４０の出力として、クロック入力８が１個入
力される毎にパラレルスクランブル演算回路２へ送ら
れ、パラレル入力データ１とともに複数ビットが一括さ
れた状態で演算が行われ、アンスクランブル処理が行わ
れたデータがパラレル出力データ３として生成される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記図
７のような構造では、シフトレジスタ回路１６にクロッ
ク入力１８が供給される毎に１ビットずつしかアンスク
ランブル演算を行うことができない。そのために、全て
のデータセクタのメインデータをアンスクランブル演算
するのに時間がかかるという課題を有していた。
７のような構造では、シフトレジスタ回路１６にクロッ
ク入力１８が供給される毎に１ビットずつしかアンスク
ランブル演算を行うことができない。そのために、全て
のデータセクタのメインデータをアンスクランブル演算
するのに時間がかかるという課題を有していた。
【００１６】一方、上記図１０のようにＤＶＤ装置およ
びＣＤ−ＲＯＭ装置のスクランブル演算データの規格を
ゲートＲＯＭ化すると、パラレル処理が可能となり高速
にはなるが、回路規模が増大してしまうという課題を有
していた。
びＣＤ−ＲＯＭ装置のスクランブル演算データの規格を
ゲートＲＯＭ化すると、パラレル処理が可能となり高速
にはなるが、回路規模が増大してしまうという課題を有
していた。
【００１７】したがって、本発明の目的は、上記課題を
解決し、高速にアンスクランブル演算を行い、かつ、回
路規模の増大を防ぐことができるアンスクランブル回路
を提供することである。
解決し、高速にアンスクランブル演算を行い、かつ、回
路規模の増大を防ぐことができるアンスクランブル回路
を提供することである。
【００１８】
【課題を解決するための手段】本発明の請求項１記載の
アンスクランブル回路は、外部より設定された値に応じ
てパラレル初期値データを生成する初期値生成回路と、
初期値生成回路から出力されるパラレル初期値データを
一方の入力とし、初期値プリセット制御信号に応じて一
方の入力と他方の入力とを選択的に出力するセレクタ回
路と、クロック入力に応じてセレクタ回路の出力をラッ
チしてパラレルスクランブル係数データとして出力する
レジスタ回路と、レジスタ回路から出力されるパラレル
スクランブル係数データを次のパラレルスクランブル係
数データに相当するパラレルデータに変換し、このパラ
レルデータをセレクタ回路へ他方の入力として供給する
デコーダ回路とからなるスクランブル係数発生回路と、
外部より入力されるパラレル入力データとデコーダ回路
より出力されるパラレルスクランブル係数データとのス
クランブル演算を行うパラレルスクランブル演算回路と
を備えている。そして、パラレル入力データに対してク
ロック入力が１回入力される毎にアンスクランブル処理
を行うようにしている。
アンスクランブル回路は、外部より設定された値に応じ
てパラレル初期値データを生成する初期値生成回路と、
初期値生成回路から出力されるパラレル初期値データを
一方の入力とし、初期値プリセット制御信号に応じて一
方の入力と他方の入力とを選択的に出力するセレクタ回
路と、クロック入力に応じてセレクタ回路の出力をラッ
チしてパラレルスクランブル係数データとして出力する
レジスタ回路と、レジスタ回路から出力されるパラレル
スクランブル係数データを次のパラレルスクランブル係
数データに相当するパラレルデータに変換し、このパラ
レルデータをセレクタ回路へ他方の入力として供給する
デコーダ回路とからなるスクランブル係数発生回路と、
外部より入力されるパラレル入力データとデコーダ回路
より出力されるパラレルスクランブル係数データとのス
クランブル演算を行うパラレルスクランブル演算回路と
を備えている。そして、パラレル入力データに対してク
ロック入力が１回入力される毎にアンスクランブル処理
を行うようにしている。
【００１９】この構成によれば、レジスタ回路から出力
されるパラレルスクランブル係数データをデコーダ回路
にて次のパラレルスクランブル係数データに相当するパ
ラレルデータに変換し、このパラレルデータをレジスタ
回路で保持させる構成であるため、複数のビットに対し
て同時にアンスクランブル演算を行うことができ、した
がって全てのデータセクタのメインデータのアンスクラ
ンブル演算を高速に行うことができる。しかも、ゲート
ＲＯＭではなく単なるデコーダ回路を用いて演算を行う
だけであるため、回路規模の増大を防ぐことができる。
されるパラレルスクランブル係数データをデコーダ回路
にて次のパラレルスクランブル係数データに相当するパ
ラレルデータに変換し、このパラレルデータをレジスタ
回路で保持させる構成であるため、複数のビットに対し
て同時にアンスクランブル演算を行うことができ、した
がって全てのデータセクタのメインデータのアンスクラ
ンブル演算を高速に行うことができる。しかも、ゲート
ＲＯＭではなく単なるデコーダ回路を用いて演算を行う
だけであるため、回路規模の増大を防ぐことができる。
【００２０】本発明の請求項２記載のアンスクランブル
回路は、特定の値に固定されたパラレル初期値データを
出力する状態と入力されたパラレルデータをそのまま出
力する状態とを初期値プリセット制御信号に応じて選択
する初期値プリセット回路と、クロック入力に応じて初
期値プリセット回路の出力をラッチしてパラレルスクラ
ンブル係数データとして出力するレジスタ回路と、レジ
スタ回路から出力されるパラレルスクランブル係数デー
タを次のパラレルスクランブル係数データに相当するパ
ラレルデータに変換し、このパラレルデータを初期値プ
リセット回路を通してレジスタ回路へ供給するデコーダ
回路とからなるスクランブル係数発生回路と、外部より
入力されるパラレル入力データとデコーダ回路より出力
されるパラレルスクランブル係数データとのスクランブ
ル演算を行うパラレルスクランブル演算回路とを備えて
いる。そして、パラレル入力データに対してクロック入
力が１回入力される毎にアンスクランブル処理を行うよ
うにしている。
回路は、特定の値に固定されたパラレル初期値データを
出力する状態と入力されたパラレルデータをそのまま出
力する状態とを初期値プリセット制御信号に応じて選択
する初期値プリセット回路と、クロック入力に応じて初
期値プリセット回路の出力をラッチしてパラレルスクラ
ンブル係数データとして出力するレジスタ回路と、レジ
スタ回路から出力されるパラレルスクランブル係数デー
タを次のパラレルスクランブル係数データに相当するパ
ラレルデータに変換し、このパラレルデータを初期値プ
リセット回路を通してレジスタ回路へ供給するデコーダ
回路とからなるスクランブル係数発生回路と、外部より
入力されるパラレル入力データとデコーダ回路より出力
されるパラレルスクランブル係数データとのスクランブ
ル演算を行うパラレルスクランブル演算回路とを備えて
いる。そして、パラレル入力データに対してクロック入
力が１回入力される毎にアンスクランブル処理を行うよ
うにしている。
【００２１】この構成によれば、レジスタ回路から出力
されるパラレルスクランブル係数データをデコーダ回路
にて次のパラレルスクランブル係数データに相当するパ
ラレルデータに変換し、このパラレルデータをレジスタ
回路で保持させる構成であるため、複数のビットに対し
て同時にアンスクランブル演算を行うことができ、した
がって全てのデータセクタのメインデータのアンスクラ
ンブル演算を高速に行うことができる。しかも、ゲート
ＲＯＭではなく単なるデコーダ回路を用いて演算を行う
だけであるため、回路規模の増大を防ぐことができる。
されるパラレルスクランブル係数データをデコーダ回路
にて次のパラレルスクランブル係数データに相当するパ
ラレルデータに変換し、このパラレルデータをレジスタ
回路で保持させる構成であるため、複数のビットに対し
て同時にアンスクランブル演算を行うことができ、した
がって全てのデータセクタのメインデータのアンスクラ
ンブル演算を高速に行うことができる。しかも、ゲート
ＲＯＭではなく単なるデコーダ回路を用いて演算を行う
だけであるため、回路規模の増大を防ぐことができる。
【００２２】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図１、図３および図４を用いて説明する。
について図１、図３および図４を用いて説明する。
【００２３】図１はＤＶＤ装置におけるアンスクランブ
ル回路の構成を示すブロック図である。図１において、
１はパラレル入力データ、２はパラレルスクランブル演
算回路、３はパラレル出力データ、４はレジスタ回路、
５はデコーダ回路、６は初期値生成回路、７はセレクタ
回路、８はクロック入力、９は初期値プリセット制御信
号、１０は上記の構成要素から成るスクランブル係数発
生回路である。
ル回路の構成を示すブロック図である。図１において、
１はパラレル入力データ、２はパラレルスクランブル演
算回路、３はパラレル出力データ、４はレジスタ回路、
５はデコーダ回路、６は初期値生成回路、７はセレクタ
回路、８はクロック入力、９は初期値プリセット制御信
号、１０は上記の構成要素から成るスクランブル係数発
生回路である。
【００２４】上記のパラレルスクランブル回路２は、１
６ビット（多ビット）の排他的論理和回路で構成され
る。以下の実施の形態でも同様である。
６ビット（多ビット）の排他的論理和回路で構成され
る。以下の実施の形態でも同様である。
【００２５】まず、初期値生成回路６にて外部から設定
された値によりパラレル初期値データを生成する。この
ときに、セレクタ回路７を初期値プリセット制御信号９
にて、初期値生成回路６の出力がレジスタ回路４に入力
されるように制御する。ここで、クロック入力８が１個
入力されると、レジスタ回路４に初期値生成回路６のパ
ラレル初期値データがラッチされる。
された値によりパラレル初期値データを生成する。この
ときに、セレクタ回路７を初期値プリセット制御信号９
にて、初期値生成回路６の出力がレジスタ回路４に入力
されるように制御する。ここで、クロック入力８が１個
入力されると、レジスタ回路４に初期値生成回路６のパ
ラレル初期値データがラッチされる。
【００２６】さらに、クロック入力８がレジスタ回路４
に入力されることによりレジスタ回路４からパラレルス
クランブル係数データが複数ビット出力としてデコーダ
回路５に入力される。このデコーダ回路５にて、ＤＶＤ
規格のスクランブル係数のパラレル初期値と次のパラレ
ルスクランブル係数値の関係式に基づいて複数ビットの
パラレルスクランブル係数データを発生させる。以降も
この関係式に基づき一つ前のパラレルスクランブル係数
データを使用して次のパラレルスクランブル係数データ
を発生させていく。
に入力されることによりレジスタ回路４からパラレルス
クランブル係数データが複数ビット出力としてデコーダ
回路５に入力される。このデコーダ回路５にて、ＤＶＤ
規格のスクランブル係数のパラレル初期値と次のパラレ
ルスクランブル係数値の関係式に基づいて複数ビットの
パラレルスクランブル係数データを発生させる。以降も
この関係式に基づき一つ前のパラレルスクランブル係数
データを使用して次のパラレルスクランブル係数データ
を発生させていく。
【００２７】つぎに、セレクタ回路７を初期値プリセッ
ト制御信号９にて、デコーダ回路５の出力がレジスタ回
路４に入力されるように制御した状態にてクロック入力
８が１個入力されると、レジスタ回路４にデコーダ回路
５の出力であるパラレルスクランブル係数データがラッ
チされる。
ト制御信号９にて、デコーダ回路５の出力がレジスタ回
路４に入力されるように制御した状態にてクロック入力
８が１個入力されると、レジスタ回路４にデコーダ回路
５の出力であるパラレルスクランブル係数データがラッ
チされる。
【００２８】このときに、レジスタ回路４に前にラッチ
されていたパラレルスクランブル係数データは、スクラ
ンブル係数発生回路１０の出力として、クロック入力８
が１個入力される毎にパラレルスクランブル演算回路２
に加えられる。そして、パラレルスクランブル演算回路
２で、パラレル入力データ１とともに複数ビットが一括
されて演算が行われ、アンスクランブル処理が行われた
データがパラレル出力データ３として生成される。
されていたパラレルスクランブル係数データは、スクラ
ンブル係数発生回路１０の出力として、クロック入力８
が１個入力される毎にパラレルスクランブル演算回路２
に加えられる。そして、パラレルスクランブル演算回路
２で、パラレル入力データ１とともに複数ビットが一括
されて演算が行われ、アンスクランブル処理が行われた
データがパラレル出力データ３として生成される。
【００２９】図３はＤＶＤ規格における１６ビットのス
クランブル係数値の初期値と次データの関係式を示す説
明図である。同図において、最初のｄ０からｄ１５まで
に入力される１６ビットのデータは、ｒ０からｒ１４ま
での規格にて定められた値である。また、ｄ３１からｄ
１６までに出力される１６ビットのデータは、ｄ０から
ｄ１５までに入力される１６ビットのデータからデコー
ダ回路５の演算によって生成されるデータである。
クランブル係数値の初期値と次データの関係式を示す説
明図である。同図において、最初のｄ０からｄ１５まで
に入力される１６ビットのデータは、ｒ０からｒ１４ま
での規格にて定められた値である。また、ｄ３１からｄ
１６までに出力される１６ビットのデータは、ｄ０から
ｄ１５までに入力される１６ビットのデータからデコー
ダ回路５の演算によって生成されるデータである。
【００３０】まず、最初の１６ビットは１ビット目に１
１ビット目と１５ビット目より求められたスクランブル
係数値が入力され、８ビット目からスクランブル係数値
が出力されていくので、ｄ７＝ｒ１４＋ｒ１０、ｄ６＝
ｒ１３＋ｒ９、・・、ｄ８＝ｒ０と示される。ただし、
＋記号は排他的論理和を示す。以降も同様である。
１ビット目と１５ビット目より求められたスクランブル
係数値が入力され、８ビット目からスクランブル係数値
が出力されていくので、ｄ７＝ｒ１４＋ｒ１０、ｄ６＝
ｒ１３＋ｒ９、・・、ｄ８＝ｒ０と示される。ただし、
＋記号は排他的論理和を示す。以降も同様である。
【００３１】さらに、次の１６ビットがｄ３１＝ｒ６＋
ｒ２＝ｄ１４＋ｄ１０、ｄ３０＝ｒ５＋ｒ１＝Ｄ１３＋
ｄ９、・・、ｄ１６＝ｒ６＋ｒ２＋ｒ２＋ｒ１３＋ｒ９
＝ｄ１４＋ｄ１０＋ｄ１０＋ｄ６＝ｄ１４＋ｄ６とな
り、全てのデータが前の１６ビットのデータで表現でき
る。この関係式を実現するように、図１のデコーダ回路
５を構成する。
ｒ２＝ｄ１４＋ｄ１０、ｄ３０＝ｒ５＋ｒ１＝Ｄ１３＋
ｄ９、・・、ｄ１６＝ｒ６＋ｒ２＋ｒ２＋ｒ１３＋ｒ９
＝ｄ１４＋ｄ１０＋ｄ１０＋ｄ６＝ｄ１４＋ｄ６とな
り、全てのデータが前の１６ビットのデータで表現でき
る。この関係式を実現するように、図１のデコーダ回路
５を構成する。
【００３２】図４はＤＶＤ用１６ビットスクランブル係
数発生回路１０の具体的な構成を示す回路図である。図
４において、１２は初期値データ、その他の構成要素の
番号は図１と同一である。
数発生回路１０の具体的な構成を示す回路図である。図
４において、１２は初期値データ、その他の構成要素の
番号は図１と同一である。
【００３３】まず、初期値生成回路６にて外部から設定
された値により初期値データ１２を発生させる。このと
きに、初期値プリセット制御信号９にて、初期値生成回
路６の出力である初期値データ１２がレジスタ回路４に
入力されるようにセレクタ回路７を制御する。ここで、
クロック入力８が１個入力されると、レジスタ回路４に
初期値生成回路６の出力、すなわち、初期値データ１２
がラッチされる。
された値により初期値データ１２を発生させる。このと
きに、初期値プリセット制御信号９にて、初期値生成回
路６の出力である初期値データ１２がレジスタ回路４に
入力されるようにセレクタ回路７を制御する。ここで、
クロック入力８が１個入力されると、レジスタ回路４に
初期値生成回路６の出力、すなわち、初期値データ１２
がラッチされる。
【００３４】さらに、クロック入力８がレジスタ回路４
に入力されることによりレジスタ回路４から初期値デー
タ１２が出力され、デコーダ回路５に入力される。この
デコーダ回路５にてＤＶＤ規格のスクランブル係数の初
期値と次の係数値の関係式に基づいた複数ビットのスク
ランブル係数データを発生させる。
に入力されることによりレジスタ回路４から初期値デー
タ１２が出力され、デコーダ回路５に入力される。この
デコーダ回路５にてＤＶＤ規格のスクランブル係数の初
期値と次の係数値の関係式に基づいた複数ビットのスク
ランブル係数データを発生させる。
【００３５】このように、以降もこの関係式に基づき一
つ前のデータを使用してデータ変換のための演算を行う
ことにより、回路規模の増大化を防ぐ構成が可能にな
り、次のデータを発生することができる。
つ前のデータを使用してデータ変換のための演算を行う
ことにより、回路規模の増大化を防ぐ構成が可能にな
り、次のデータを発生することができる。
【００３６】つぎに、セレクタ回路７を初期値プリセッ
ト制御信号９にて、デコーダ回路５の出力がレジスタ回
路４に入力されるように制御し、この状態にてクロック
入力８が１個入力されると、レジスタ回路４にデコーダ
回路５の出力であるスクランブル係数データがラッチさ
れる。
ト制御信号９にて、デコーダ回路５の出力がレジスタ回
路４に入力されるように制御し、この状態にてクロック
入力８が１個入力されると、レジスタ回路４にデコーダ
回路５の出力であるスクランブル係数データがラッチさ
れる。
【００３７】このときにレジスタ回路４に前にラッチさ
れていたパラレルスクランブル係数データはスクランブ
ル係数発生回路１０の出力として、クロック入力８が１
個入力される毎にパラレルスクランブル演算回路２に入
力される。そして、パラレルスクランブル演算回路２に
おいて、パラレル入力データ１とともに複数ビットが一
括されて演算が行われ、アンスクランブル処理が行われ
たデータがパラレル出力データ３として生成される。
れていたパラレルスクランブル係数データはスクランブ
ル係数発生回路１０の出力として、クロック入力８が１
個入力される毎にパラレルスクランブル演算回路２に入
力される。そして、パラレルスクランブル演算回路２に
おいて、パラレル入力データ１とともに複数ビットが一
括されて演算が行われ、アンスクランブル処理が行われ
たデータがパラレル出力データ３として生成される。
【００３８】上記のように、ＤＶＤ規格の場合は、外部
から設定された値をもとに初期値データの設定を行うよ
うに、規格にて定められているために、初期値生成回路
６とデコーダ回路５との出力を初期値プリセット制御信
号９にて選択可能なセレクタ回路７を用いた構成を採用
することで、ＤＶＤ規格を満たすのに十分なスクランブ
ル係数データを発生できる回路が作成できる。
から設定された値をもとに初期値データの設定を行うよ
うに、規格にて定められているために、初期値生成回路
６とデコーダ回路５との出力を初期値プリセット制御信
号９にて選択可能なセレクタ回路７を用いた構成を採用
することで、ＤＶＤ規格を満たすのに十分なスクランブ
ル係数データを発生できる回路が作成できる。
【００３９】以上のように、この実施の形態のアンスク
ランブル回路によれば、レジスタ回路４から出力される
パラレルスクランブル係数データをデコーダ回路５にて
次のパラレルスクランブル係数データに相当するパラレ
ルデータに変換し、このパラレルデータをレジスタ回路
４で保持させる構成であるため、複数のビットに対して
同時にアンスクランブル演算を行うことができ、したが
って全てのデータセクタのメインデータのアンスクラン
ブル演算を高速に行うことができる。しかも、ゲートＲ
ＯＭではなく単なるデコーダ回路４を用いて演算を行う
だけであるため、回路規模の増大を防ぐことができる。
ランブル回路によれば、レジスタ回路４から出力される
パラレルスクランブル係数データをデコーダ回路５にて
次のパラレルスクランブル係数データに相当するパラレ
ルデータに変換し、このパラレルデータをレジスタ回路
４で保持させる構成であるため、複数のビットに対して
同時にアンスクランブル演算を行うことができ、したが
って全てのデータセクタのメインデータのアンスクラン
ブル演算を高速に行うことができる。しかも、ゲートＲ
ＯＭではなく単なるデコーダ回路４を用いて演算を行う
だけであるため、回路規模の増大を防ぐことができる。
【００４０】つぎに、本発明の第２の実施の形態につい
て図２、図５および図６を用いて説明する。
て図２、図５および図６を用いて説明する。
【００４１】図２はＣＤ−ＲＯＭ装置におけるアンスク
ランブル回路の構成を示すブロック図である。図２にお
いて、１はパラレル入力データ、２はパラレルスクラン
ブル演算回路、３はパラレル出力データ、４はレジスタ
回路、５はデコーダ回路、１１は初期値プリセット回
路、８はクロック入力、９は初期値プリセット制御信
号、２０は上記の構成要素から成るスクランブル係数発
生回路である。
ランブル回路の構成を示すブロック図である。図２にお
いて、１はパラレル入力データ、２はパラレルスクラン
ブル演算回路、３はパラレル出力データ、４はレジスタ
回路、５はデコーダ回路、１１は初期値プリセット回
路、８はクロック入力、９は初期値プリセット制御信
号、２０は上記の構成要素から成るスクランブル係数発
生回路である。
【００４２】まず、初期値プリセット回路１１を用い
て、特定の初期値データを発生させる。このときに、初
期値プリセット制御信号９にて初期値プリセット回路１
１を制御し、その出力をレジスタ回路４に入力する。こ
れによって、クロック入力８の入力時に、レジスタ回路
４にパラレル初期値データがラッチされる。
て、特定の初期値データを発生させる。このときに、初
期値プリセット制御信号９にて初期値プリセット回路１
１を制御し、その出力をレジスタ回路４に入力する。こ
れによって、クロック入力８の入力時に、レジスタ回路
４にパラレル初期値データがラッチされる。
【００４３】つぎに、クロック入力８がレジスタ回路４
に入力されることによりレジスタ回路から上記のパラレ
ル初期データが複数ビット出力としてデコーダ回路５に
入力される。このデコーダ回路５にてＣＤ−ＲＯＭ規格
のスクランブル係数の初期値と次の係数値の関係式に基
づいた複数ビットのデータを発生させる。以降もこの関
係式に基づき一つ前のデータを使用して次のデータを発
生させていく。
に入力されることによりレジスタ回路から上記のパラレ
ル初期データが複数ビット出力としてデコーダ回路５に
入力される。このデコーダ回路５にてＣＤ−ＲＯＭ規格
のスクランブル係数の初期値と次の係数値の関係式に基
づいた複数ビットのデータを発生させる。以降もこの関
係式に基づき一つ前のデータを使用して次のデータを発
生させていく。
【００４４】さらに、クロック入力８が１個入力される
と、デコーダ回路５の出力が初期値プリセット回路１１
を通過するように初期値プリセット制御信号９にて初期
値プリセット回路１１を制御し、その出力がレジスタ回
路４に入力され、パラレルスクランブル係数データがラ
ッチされる。
と、デコーダ回路５の出力が初期値プリセット回路１１
を通過するように初期値プリセット制御信号９にて初期
値プリセット回路１１を制御し、その出力がレジスタ回
路４に入力され、パラレルスクランブル係数データがラ
ッチされる。
【００４５】このときに、レジスタ回路４に前にラッチ
されていたパラレルスクランブル係数データはスクラン
ブル係数発生回路２０の出力としてパラレルスクランブ
ル演算回路２に加えられる。そして、パラレルスクラン
ブル演算回路２において、パラレル入力データ１ととも
に複数ビットが一括されて演算が行われ、アンスクラン
ブル処理が行われたデータがパラレル出力データ３とし
て生成される。
されていたパラレルスクランブル係数データはスクラン
ブル係数発生回路２０の出力としてパラレルスクランブ
ル演算回路２に加えられる。そして、パラレルスクラン
ブル演算回路２において、パラレル入力データ１ととも
に複数ビットが一括されて演算が行われ、アンスクラン
ブル処理が行われたデータがパラレル出力データ３とし
て生成される。
【００４６】図５はＣＤ−ＲＯＭ規格における１６ビッ
トのスクランブル係数値の初期値と次データの関係式を
示す説明図である。
トのスクランブル係数値の初期値と次データの関係式を
示す説明図である。
【００４７】最初の１６ビットのデータは、ｄ０からｄ
１４までが規格で定められた特定の初期値にて設定され
る。また、ｄ１６からｄ３１までに出力される１６ビッ
トのデータは、ｄ０からｄ１５までに入力される１６ビ
ットのデータからデコーダ回路５で演算によって生成さ
れるデータである。
１４までが規格で定められた特定の初期値にて設定され
る。また、ｄ１６からｄ３１までに出力される１６ビッ
トのデータは、ｄ０からｄ１５までに入力される１６ビ
ットのデータからデコーダ回路５で演算によって生成さ
れるデータである。
【００４８】最初の１６ビットは１５ビット目に１ビッ
ト目と２ビット目より求められたスクランブル係数値が
入力され、１ビット目からスクランブル係数値が出力さ
れていくので、ｄ０＝ｄ０、ｄ１＝ｄ１、・・、ｄ１５
＝ｄ０＋ｄ１と示される。ただし、＋記号は排他的論理
和を示す。以降も同様である。
ト目と２ビット目より求められたスクランブル係数値が
入力され、１ビット目からスクランブル係数値が出力さ
れていくので、ｄ０＝ｄ０、ｄ１＝ｄ１、・・、ｄ１５
＝ｄ０＋ｄ１と示される。ただし、＋記号は排他的論理
和を示す。以降も同様である。
【００４９】さらに、次の１６ビットがｄ１６＝ｄ１＋
ｄ２、ｄ１７＝ｄ２＋ｄ３、・・、ｄ３１＝ｄ１５＋ｄ
１７＝ｄ１＋ｄ２＋ｄ２＋ｄ３＝Ｄ１＋ｄ３となり、全
てのデータが前の１６ビットのデータで表現できる。こ
の関係式を実現するように、図２のデコーダ回路５を構
成する。
ｄ２、ｄ１７＝ｄ２＋ｄ３、・・、ｄ３１＝ｄ１５＋ｄ
１７＝ｄ１＋ｄ２＋ｄ２＋ｄ３＝Ｄ１＋ｄ３となり、全
てのデータが前の１６ビットのデータで表現できる。こ
の関係式を実現するように、図２のデコーダ回路５を構
成する。
【００５０】図６はＣＤ−ＲＯＭ用１６ビットスクラン
ブル係数発生回路の具体的な構成を示す回路図である。
図６において、１２は初期値データ、その他の構成要素
の番号は図２と同一である。
ブル係数発生回路の具体的な構成を示す回路図である。
図６において、１２は初期値データ、その他の構成要素
の番号は図２と同一である。
【００５１】まず、初期値プリセット制御信号９にてパ
ラレルの初期値データ１２が初期値プリセット回路１１
から出力されるように制御する。つぎに、クロック入力
８がレジスタ回路４に入力されると、レジスタ回路４に
初期値プリセット回路１１の出力であるパラレルの初期
値データ１２がラッチされる。さらに、クロック入力８
がレジスタ回路４に入力されることによりレジスタ回路
４から初期値データ１２が出力され、デコーダ回路５に
入力される。このデコーダ回路５にてＣＤ−ＲＯＭ規格
のスクランブル係数の初期値と次の係数値の関係式に基
づいて複数ビットのパラレルスクランブル係数データを
発生させる。このように、以降もこの関係式に基づき一
つ前のデータを使用することにより、回路規模の増大化
を防ぐ構成が可能になり、次のデータを発生することが
できる。
ラレルの初期値データ１２が初期値プリセット回路１１
から出力されるように制御する。つぎに、クロック入力
８がレジスタ回路４に入力されると、レジスタ回路４に
初期値プリセット回路１１の出力であるパラレルの初期
値データ１２がラッチされる。さらに、クロック入力８
がレジスタ回路４に入力されることによりレジスタ回路
４から初期値データ１２が出力され、デコーダ回路５に
入力される。このデコーダ回路５にてＣＤ−ＲＯＭ規格
のスクランブル係数の初期値と次の係数値の関係式に基
づいて複数ビットのパラレルスクランブル係数データを
発生させる。このように、以降もこの関係式に基づき一
つ前のデータを使用することにより、回路規模の増大化
を防ぐ構成が可能になり、次のデータを発生することが
できる。
【００５２】つぎに、初期値プリセット制御信号９にて
デコーダ回路５の出力がそのまま初期値プリセット回路
１１を通過し、レジスタ回路５に入力されるように制御
する。この状態にて、クロック入力８が１個入力される
と、レジスタ回路４にデコーダ回路５の出力であるパラ
レルスクランブル係数データがラッチされる。このとき
に、レジスタ回路４に前にラッチされていたパラレルス
クランブル係数データはスクランブル係数発生回路９の
出力として、クロック入力８が１個入力される毎にパラ
レルスクランブル回路２に入力される。そして、パラレ
ルスクランブル回路２において、パラレル入力データ１
とともに複数ビットが一括されて演算が行われ、アンス
クランブル処理が行われたデータがパラレル出力データ
３として生成される。
デコーダ回路５の出力がそのまま初期値プリセット回路
１１を通過し、レジスタ回路５に入力されるように制御
する。この状態にて、クロック入力８が１個入力される
と、レジスタ回路４にデコーダ回路５の出力であるパラ
レルスクランブル係数データがラッチされる。このとき
に、レジスタ回路４に前にラッチされていたパラレルス
クランブル係数データはスクランブル係数発生回路９の
出力として、クロック入力８が１個入力される毎にパラ
レルスクランブル回路２に入力される。そして、パラレ
ルスクランブル回路２において、パラレル入力データ１
とともに複数ビットが一括されて演算が行われ、アンス
クランブル処理が行われたデータがパラレル出力データ
３として生成される。
【００５３】上記のように、ＣＤ−ＲＯＭ規格の場合
は、初期値データの設定を常に特定の値に固定するよう
に、規格にて定められていることを利用し、初期値プリ
セット制御信号９にてデコーダ回路５の出力を初期値プ
リセット回路１１が単に通過するように制御可能な構成
にすることで、本発明の第１の実施の形態よりもさらに
回路規模を縮小が可能とした回路構成となり、ＣＤ−Ｒ
ＯＭ規格を満たすのに十分なスクランブル係数を発生で
きる回路が実現できる。
は、初期値データの設定を常に特定の値に固定するよう
に、規格にて定められていることを利用し、初期値プリ
セット制御信号９にてデコーダ回路５の出力を初期値プ
リセット回路１１が単に通過するように制御可能な構成
にすることで、本発明の第１の実施の形態よりもさらに
回路規模を縮小が可能とした回路構成となり、ＣＤ−Ｒ
ＯＭ規格を満たすのに十分なスクランブル係数を発生で
きる回路が実現できる。
【００５４】
【発明の効果】以上のように本発明のアンスクランブル
回路を用いれば、一つ前のスクランブル演算を行うため
のパラレルスクランブル係数データから次にスクランブ
ル演算するためのパラレルスクランブル係数データを複
数ビット一括して生成することにより、クロック入力が
１個入力される毎に複数ビットでのスクランブル演算を
行うことが可能となり、全てのデータセクタのメインデ
ータをアンスクランブル演算行う時間を短縮でき、かつ
回路規模の増大化を防ぐことができるという有利な効果
が得られる。
回路を用いれば、一つ前のスクランブル演算を行うため
のパラレルスクランブル係数データから次にスクランブ
ル演算するためのパラレルスクランブル係数データを複
数ビット一括して生成することにより、クロック入力が
１個入力される毎に複数ビットでのスクランブル演算を
行うことが可能となり、全てのデータセクタのメインデ
ータをアンスクランブル演算行う時間を短縮でき、かつ
回路規模の増大化を防ぐことができるという有利な効果
が得られる。
【図１】本発明の第１の実施の形態におけるアンスクラ
ンブル回路の構成を示すブロック図である。
ンブル回路の構成を示すブロック図である。
【図２】本発明の第２の実施の形態におけるアンスクラ
ンブル回路の構成を示すブロック図である。
ンブル回路の構成を示すブロック図である。
【図３】ＤＶＤ規格における１６ビットスクランブル係
数値の初期値と次データの関係式を示す説明図である。
数値の初期値と次データの関係式を示す説明図である。
【図４】ＤＶＤ用１６ビットスクランブル係数発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図５】ＣＤ−ＲＯＭ規格における１６ビットスクラン
ブル係数値の初期値と次データの関係式を示す説明図で
ある。
ブル係数値の初期値と次データの関係式を示す説明図で
ある。
【図６】ＣＤ−ＲＯＭ用１６ビットスクランブル係数発
生回路の構成を示す回路図である。
生回路の構成を示す回路図である。
【図７】従来のアンスクランブル回路の構成を示すブロ
ック図である。
ック図である。
【図８】ＤＶＤ装置のスクランブル回路の規格を示す模
式図である。
式図である。
【図９】ＣＤ−ＲＯＭ装置のスクランブル回路の規格を
示す模式図である。
示す模式図である。
【図１０】ＤＶＤ装置とＣＤ−ＲＯＭ装置のスクランブ
ル回路の規格をゲートＲＯＭ化した場合の構成を示すブ
ロック図である。
ル回路の規格をゲートＲＯＭ化した場合の構成を示すブ
ロック図である。
１ パラレル入力データ ２ パラレルスクランブル演算回路 ３ パラレル出力データ ４ レジスタ回路 ５ デコーダ回路 ６ 初期値生成回路 ７ セレクタ回路 ８ クロック入力 ９ 初期値プリセット制御信号 １０ スクランブル係数発生回路 １１ 初期値プリセット回路 １２ 初期値データ １３ シリアル入力データ １４ シリアルスクランブル演算回路 １５ シリアル出力データ １６ シフトレジスタ回路 １７ シリアルデコーダ回路 １８ クロック入力 １９ ゲートＲＯＭ ２０，３０，４０ スクランブル係数発生回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C053 FA24 GB40 KA17 KA21 KA22 5D044 AB01 BC03 CC06 GL18 GL24 GL25 GM03 GM07
Claims (2)
- 【請求項１】 外部より設定された値に応じてパラレル
初期値データを生成する初期値生成回路と、前記初期値
生成回路から出力されるパラレル初期値データを一方の
入力とし、初期値プリセット制御信号に応じて一方の入
力と他方の入力とを選択的に出力するセレクタ回路と、
クロック入力に応じて前記セレクタ回路の出力をラッチ
してパラレルスクランブル係数データとして出力するレ
ジスタ回路と、前記レジスタ回路から出力されるパラレ
ルスクランブル係数データを次のパラレルスクランブル
係数データに相当するパラレルデータに変換し、このパ
ラレルデータを前記セレクタ回路へ他方の入力として供
給するデコーダ回路とからなるスクランブル係数発生回
路と、 外部より入力されるパラレル入力データと前記デコーダ
回路より出力されるパラレルスクランブル係数データと
のスクランブル演算を行うパラレルスクランブル演算回
路とを備え、 前記パラレル入力データに対して前記クロック入力が１
回入力される毎にアンスクランブル処理を行うようにし
たことを特徴とするアンスクランブル回路。 - 【請求項２】 特定の値に固定されたパラレル初期値デ
ータを出力する状態と入力されたパラレルデータをその
まま出力する状態とを初期値プリセット制御信号に応じ
て選択する初期値プリセット回路と、クロック入力に応
じて前記初期値プリセット回路の出力をラッチしてパラ
レルスクランブル係数データとして出力するレジスタ回
路と、前記レジスタ回路から出力されるパラレルスクラ
ンブル係数データを次のパラレルスクランブル係数デー
タに相当するパラレルデータに変換し、このパラレルデ
ータを前記初期値プリセット回路を通して前記レジスタ
回路へ供給するデコーダ回路とからなるスクランブル係
数発生回路と、 外部より入力されるパラレル入力データと前記デコーダ
回路より出力されるパラレルスクランブル係数データと
のスクランブル演算を行うパラレルスクランブル演算回
路とを備え、 前記パラレル入力データに対して前記クロック入力が１
回入力される毎にアンスクランブル処理を行うようにし
たことを特徴とするアンスクランブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125747A JP2002319248A (ja) | 2001-04-24 | 2001-04-24 | アンスクランブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125747A JP2002319248A (ja) | 2001-04-24 | 2001-04-24 | アンスクランブル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319248A true JP2002319248A (ja) | 2002-10-31 |
Family
ID=18974910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125747A Pending JP2002319248A (ja) | 2001-04-24 | 2001-04-24 | アンスクランブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319248A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7406654B2 (en) | 2002-12-25 | 2008-07-29 | Ricoh Company, Ltd. | Coding circuit for recording data on DVD disk |
| US9077006B2 (en) | 2013-03-15 | 2015-07-07 | Exxonmobil Research And Engineering Company | Integrated power generation and carbon capture using fuel cells |
| US9077008B2 (en) | 2013-03-15 | 2015-07-07 | Exxonmobil Research And Engineering Company | Integrated power generation and chemical production using fuel cells |
| US9556753B2 (en) | 2013-09-30 | 2017-01-31 | Exxonmobil Research And Engineering Company | Power generation and CO2 capture with turbines in series |
| US9755258B2 (en) | 2013-09-30 | 2017-09-05 | Exxonmobil Research And Engineering Company | Integrated power generation and chemical production using solid oxide fuel cells |
| US9819042B2 (en) | 2013-09-30 | 2017-11-14 | Exxonmobil Research And Engineering Company | Fuel cell integration within a heat recovery steam generator |
-
2001
- 2001-04-24 JP JP2001125747A patent/JP2002319248A/ja active Pending
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7406654B2 (en) | 2002-12-25 | 2008-07-29 | Ricoh Company, Ltd. | Coding circuit for recording data on DVD disk |
| US8171373B2 (en) | 2002-12-25 | 2012-05-01 | Ricoh Company, Ltd. | Coding circuit for recording data on DVD disk |
| US9419295B2 (en) | 2013-03-15 | 2016-08-16 | Exxonmobil Research And Engineering Company | Integrated power generation and chemical production using fuel cells at a reduced electrical efficiency |
| US10676799B2 (en) | 2013-03-15 | 2020-06-09 | Exxonmobil Research And Engineering Company | Integrated electrical power and chemical production using fuel cells |
| US9077006B2 (en) | 2013-03-15 | 2015-07-07 | Exxonmobil Research And Engineering Company | Integrated power generation and carbon capture using fuel cells |
| US9077007B2 (en) | 2013-03-15 | 2015-07-07 | Exxonmobil Research And Engineering Company | Integrated power generation and chemical production using fuel cells |
| US9178234B2 (en) | 2013-03-15 | 2015-11-03 | Exxonmobil Research And Engineering Company | Integrated power generation using molten carbonate fuel cells |
| US9257711B2 (en) | 2013-03-15 | 2016-02-09 | Exxonmobil Research And Engineering Company | Integrated carbon capture and chemical production using fuel cells |
| US9263755B2 (en) | 2013-03-15 | 2016-02-16 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells in iron and steel processing |
| US9343764B2 (en) | 2013-03-15 | 2016-05-17 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells in methanol synthesis |
| US9343763B2 (en) | 2013-03-15 | 2016-05-17 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells for synthesis of nitrogen compounds |
| US9553321B2 (en) | 2013-03-15 | 2017-01-24 | Exxonmobile Research And Engineering Company | Integrated power generation and carbon capture using fuel cells |
| US9077005B2 (en) | 2013-03-15 | 2015-07-07 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells in Fischer-Tropsch synthesis |
| US9077008B2 (en) | 2013-03-15 | 2015-07-07 | Exxonmobil Research And Engineering Company | Integrated power generation and chemical production using fuel cells |
| US9362580B2 (en) | 2013-03-15 | 2016-06-07 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells in a refinery setting |
| US9647284B2 (en) | 2013-03-15 | 2017-05-09 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells in Fischer-Tropsch synthesis |
| US9735440B2 (en) | 2013-03-15 | 2017-08-15 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells in fischer-tropsch synthesis |
| US10093997B2 (en) | 2013-03-15 | 2018-10-09 | Exxonmobil Research And Engineering Company | Integration of molten carbonate fuel cells in iron and steel processing |
| US9786939B2 (en) | 2013-03-15 | 2017-10-10 | Exxonmobil Research And Engineering Company | Integrated power generation and chemical production using fuel cells |
| US9941534B2 (en) | 2013-03-15 | 2018-04-10 | Exxonmobil Research And Engineering Company | Integrated power generation and carbon capture using fuel cells |
| US9923219B2 (en) | 2013-03-15 | 2018-03-20 | Exxonmobile Research And Engineering Company | Integrated operation of molten carbonate fuel cells |
| US9819042B2 (en) | 2013-09-30 | 2017-11-14 | Exxonmobil Research And Engineering Company | Fuel cell integration within a heat recovery steam generator |
| US9755258B2 (en) | 2013-09-30 | 2017-09-05 | Exxonmobil Research And Engineering Company | Integrated power generation and chemical production using solid oxide fuel cells |
| US10283802B2 (en) | 2013-09-30 | 2019-05-07 | Exxonmobil Research And Engineering Company | Fuel cell integration within a heat recovery steam generator |
| US9556753B2 (en) | 2013-09-30 | 2017-01-31 | Exxonmobil Research And Engineering Company | Power generation and CO2 capture with turbines in series |
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