JP2002318266A - 回路装置 - Google Patents

回路装置

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JP2002318266A
JP2002318266A JP2002013924A JP2002013924A JP2002318266A JP 2002318266 A JP2002318266 A JP 2002318266A JP 2002013924 A JP2002013924 A JP 2002013924A JP 2002013924 A JP2002013924 A JP 2002013924A JP 2002318266 A JP2002318266 A JP 2002318266A
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JP2002013924A
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Holger Thiel
ホルガー、ティール
Michael Liebig
ミカエル、リービヒ
Wolfgang Tobergte
ボルフガング、ドベルクト
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation

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  • Computer Networks & Wireless Communication (AREA)
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Abstract

(57)【要約】 【課題】 多数の集積回路が同時に試験できると同時に
低コスト構造の回路装置の提供を可能にする。 【解決手段】 外部変調信号および外部クロック信号か
ら、第１の変調信号、第１の変調信号に対して時間的に
シフトされる第２の変調信号、対称的な第１のクロック
信号、および第１のクロック信号に対して反転した対称
的な第２のクロック信号、を発生する少なくとも制御段
１０と、第１の変調信号によって振幅変調される第１の
電源電圧および第１の基準電位に接続される第１のドラ
イバ段４０と、第２の変調信号によって振幅変調される
第２の電源電圧および第２の基準電位に接続される第２
のドライバ段５０と、を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特にＣＭＯＳ回路
を試験するための好ましくはコンタクトレスの集積回路
の第１の端子および第２の端子を制御する回路装置に関
するものである。
【０００２】
【従来の技術】今日使用される多数の集積回路では、集
積回路へのエネルギーの伝達と同様に集積回路からおよ
び集積回路へのデータの伝送は、例えば、マイクロ波、
光波、容量性結合あるいは誘導性結合によって無接触方
法で行われる。後者の場合、集積回路は、第１の端子お
よび第２の端子を介して集積回路に接続される少なくと
もコイルを介して制御できる。
【０００３】これに関して、特に半導体材料あるいは絶
縁材料のキャリア基板のウェハ上に配置されてもよい集
積回路を製造後、第１および第２の端子を介して接触に
よってこの集積回路を制御することが、すなわち、例え
ば集積回路に試行および試験動作を受けさせる目的でコ
イルインタフェースを介して第１および第２の端子を別
個に制御することが必要である。この目的のために、集
積回路は、コイルインタフェースを介してＡＣ電圧によ
って作動され、データの双方向交換が同時に行われる。
【０００４】集積回路が従来のように試験される場合、
２つのテスタ出力および１つの変調出力を有する試験装
置が通例、備えられている。この２つのテスタ出力は、
内部的に関連テスタ出力に先立つ抵抗器を介して集積回
路の第１および第２の端子に接続される逆相のキャリア
クロックを発生する。変調出力の電圧がテスタ出力の電
圧よりも高い場合、テスタ出力と変調出力との間に配置
されたダイオードは遮断され、キャリア振幅は２つのテ
スタ出力の電圧に等しい。変調出力の電圧を減少させる
ことによって、２つのテスタ出力はロードされ、キャリ
ア振幅は減少される。変調インデックスは変調出力の電
圧を介して調整できる。
【０００５】同時複数試験の場合、この従来の試験装置
の変調は、個別集積回路毎のために別個に組み立てられ
るべきである。換言すると、これは、従来の試験装置の
２つのテスタ出力および変調出力に対応する３つのチャ
ネルが集積回路を変調するのに必要であることを意味す
る。他の試験ピンチャネルがさらに各集積回路に対して
必要されるので、例えば、６４のチャネルは、最大数１
６の集積回路を並列試験に委ねることができる。
【０００６】ＡＳＫ復調（ＡＳＫ＝振幅偏移）のための
回路装置は、ＥＰ特許出願公開明細書第０９４９７８６
号から公知である。この文献は、特に、変調周波数に対
して低周波数を有する干渉を抑圧し、キャリア周波数を
抑圧し、ローレベルとハイレベル間の振幅の変化の際に
パルスを発生するバンドパスフィルタよりなるチップカ
ード、ならびに復調電圧が閾値スイッチにパルスを印加
し、２つの状態間でこのスイッチを切り換えることによ
って発生される閾値スイッチと同様にローとハイレベル
との間の振幅を変えることによって（ＡＳＫ）変調され
る電圧を復調する回路装置を記載している。
【０００７】
【発明が解決しようとする課題】前述された従来の回路
装置は、回路装置が精巧になり、複雑になるように補償
電流がテスタ出力に生じる点で同じである。さらに、前
述された従来の回路装置は、比較的大きい数の回路装置
のチャネルが各集積回路に対して必要であるためだけ
で、限られた範囲までの同時多重試験に適している。
【０００８】本発明の目的は、多数の集積回路が同時に
試験できると同時に低コスト構造を使用する冒頭パラグ
ラフに記載されている種類の回路装置を提供することに
ある。さらに、本発明は、集積回路に割り当てられた簡
単な書き込み／読み出し装置のための回路装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】この目的は、請求項１に
規定された特有な特徴によって達成される。本発明の有
利な実施形態および他の改良は従属請求項に規定され
る。
【００１０】本発明の教示によれば、この回路装置は、
少なくとも１つの制御段と、少なくとも第１のドライバ
段と第１のドライバ段に相補的である少なくとも第２の
ドライバ段とを備えている。第１のドライバ段および第
２のドライバ段は、第１のドライバ段が集積回路の第１
の端子に接続され、第２のドライバ段が集積回路の第２
の端子に接続されるかあるいは逆に接続される集積回路
の第１の端子および第２の端子を介して対称的な電源を
備えるブリッジ段としてある程度まで作動する。振幅変
調は、２つのドライバ段の電源電圧が本発明の教示に従
って異なる瞬間にスイッチされる２つのドライバ段間の
それぞれの電源電圧のスイッチングによって行われる。
この目的のために、２つのドライバ段は、２つの等しい
長いクロック位相［ａ］および［ｂ］がドライバ段の出
力に発生されるように互いに対して反転される対称のク
ロック信号が印加される。クロック位相［ａ］では、電
源電圧は関連ドライバ段の出力に接続され、クロック位
相［ｂ］では、基準電位は関連ドライバ段の出力に接続
される。
【００１１】前述された２つのドライバ段間での電源電
圧のスイッチングは、電源電圧が関連ドライバ段の出力
に接続されないクロック位相［ｂ］で本発明の教示に従
って行われる。２つのドライバ段は相互に反転されるク
ロックで作動するので、関連するスイッチングの瞬間は
２つの段に対して異なる。
【００１２】本発明に関して、回路装置が、比較的簡単
な構造であるが、例えば集積ＡＳＫ変調（ＡＳＫ＝振幅
偏移）によるデータ伝送のために、集積回路を試験する
ためあるいは集積回路に割り当てられた書き込み／読み
出し装置のために実現されることを当業者は理解する。
【００１３】ＥＰ特許出願公開明細書第０９４９７８６
号に開示された従来の回路装置とは違い、可調整パルス
レートおよび可調整パルス幅を有する可変変調度は、標
準試験装置によっても集積回路の全受信／送信パラメー
タの応答の可能性をもたらす。特にこのような標準試験
装置を使用する場合、従来の回路装置と比べて約５０％
だけ試験期間の減少は、この場合の回路装置がブリッジ
回路あるいはブリッジ段としての機能を果たす本発明に
よる回路装置によって可能である。
【００１４】本発明は、好ましくは、コンタクトレス集
積回路、特に、前述された種類の少なくとも回路装置に
よって制御され、特に試験されるＣＭＯＳ回路にも関す
るものである。本発明のこれらの態様および他の態様
は、後述される実施形態から明らかであり、この実施形
態に関して説明される。
【００１５】
【発明の実施の形態】回路装置１００には、無接点集積
回路、すなわちＣＭＯＳ回路（ＣＭＯＳ＝相補形金属酸
化膜半導体）の第１の端子および第２の端子（明瞭にす
るために図１および図２に示されていない）を制御する
ために設けられている。
【００１６】この目的のために、回路装置１００は、例
えば公知のテスト装置から発生する外部変調信号Ｍ０お
よび試験装置からまた発生する外部クロック信号Ｃ
０を、第１の変調信号Ｍ１、外部クロック信号Ｃ０のク
ロック期間のおよそ半分だけ第１の変調信号Ｍ１に対し
て時間的にシフトされる第２の変調信号Ｍ２、第１のク
ロック信号Ｃ１、第１のクロック信号Ｃ１に対して反転
される第２のクロック信号Ｃ２に変換する機能を有する
制御段１０を含む。
【００１７】この目的のために、制御段１０は、外部変
調信号Ｍ０のために設けらた変調信号入力１２ならびに
外部クロック信号Ｃ０のために設けられたクロック信号
入力１４を有する。第１のロジックゲート回路２２、す
なわち排他的論理和回路の入力２２ａは、このクロック
信号入力１４に接続され、他の入力２２ｂは第１の１ビ
ット信号（状態「１」）を印加されるので、第１のロジ
ックゲート回路２２の出力２２ｏは第１のクロック信号
Ｃ１を供給する。
【００１８】第１のロジックゲート回路２２に並列に、
第２のロジックゲート回路３２、すなわち排他的論理和
回路の入力３２ａもクロック信号入力１４に接続される
が、他の入力３２ｂは、第１の１ビット信号に対して反
転される第２の１ビット信号（状態「０」）を印加され
るので、第２のロジックゲート３２の出力３２ｏは、第
１のクロックＣ１に対して反転される第２のクロック信
号Ｃ２を供給する。
【００１９】さらに、制御段１０は、第１のロジックゲ
ート回路２２の出力２２ｏに接続される第１の遅延装置
２４を含み、第１のクロック信号Ｃ１を第１の時間間隔
△ｔ １だけ遅延させる（図１参照）。第１のＤ形（遅
延）フリップフロップ装置２６は、この第１の遅延装置
２４に接続され、そのクロック入力２６ｃは、第１の遅
延装置２４の出力２４ｏに接続され、Ｄ入力２６ｍは変
調信号入力１２に接続されている。このように、第１の
Ｄ形（遅延）フリップフロップ装置２６のＱ出力２６ｏ
は、第１の変調信号Ｍ１を供給するが、Ｑ出力２６ｏは
Ｄ入力２６ｍの信号に続く。
【００２０】それに並列に、制御段１０は、第２のロジ
ックゲート回路３２の出力３２ｏに接続される第２の遅
延装置３４を含み、第２のクロック信号Ｃ２を第２の時
間間隔△ｔ２だけ遅延させる（図１を参照）。第１の時
間間隔△ｔ１および第２の時間間隔△ｔ２は、ほぼ等し
い時間の長さを有するが、第１の遅延装置２４に発生さ
れた第１の時間遅延△ｔ１および第２の遅延装置３４
（図２を参照）に発生された第２の時間遅延△ｔ２は、
とりわけゲート遅延で増大できる。
【００２１】この第２の遅延装置３４は、そのクロック
入力３６ｃが第２の遅延装置３４の出力３４ｏに接続さ
れ、そのＤ入力３６ｍが変調信号入力１２に接続される
第２のＤ形（遅延）フリップフロップ装置３６に接続さ
れる。このように、第２のＤ形（遅延）フリップフロッ
プ装置３６のＱ出力３６ｏは、Ｑ出力３６ｏがＤ入力３
６ｍの信号に続く第２の変調信号Ｍ２を供給する。第２
の変調信号Ｍ２は、第１のクロック信号Ｃ１および第２
のクロック信号Ｃ２が相互に反転されるために、第１の
変調信号Ｍ１に対して外部クロック信号Ｃ０の半分のク
ロック期間だけ時間的にシフトされる。
【００２２】さらに図１から明らかなように、回路装置
１００は、第１の変調信号Ｍ１によって振幅変調された
第１の電源電圧Ｕｄｄ，１（図２を参照）および第１の
基準電位Ｕｓｓ，１（＝アース電位）に接続され、集積
回路の第１の端子に印加できる第１のドライバ段４０の
出力電圧Ｕ０，１が振幅変調された第１の電源電圧Ｕ
ｄｄ，１の値および第１のクロック信号Ｃ１のクロック
による第１の基準電位Ｕ ｓｓ，１（図２参照）の値を時
間的にとるように第１のクロック信号Ｃ１を印加できる
第１のドライバ段４０を含む。
【００２３】この目的のために、第１のドライバ段４０
は、第１のクロック信号Ｃ１のために設けられ、振幅変
調された第１の電源電圧Ｕｄｄ，１への変調電圧Ｕ＿ｕ
ｎｍｏｄあるいはＵ＿ｍｏｄのスイッチングを制御する
クロック信号入力４２ｃと、第１の変調信号Ｍ１のため
に設けられた変調信号入力４２ｍと（図１および図２参
照）、例えば、トランジスタとして形成された第１の電
子スイッチ４４と、例えばトランジスタとしても形成さ
れ、第１のスイッチ４４の後ろに配置された第２の電子
スイッチ４６と、出力電圧Ｕ０，１を含む第１の出力信
号のために設けられた出力４８（図２を参照）とを有す
る。
【００２４】一般に、スイッチ４４および４６の１つ
が、第１のドライバ段４０の出力４８が振幅変調された
第１の電源電圧Ｕｄｄ，１（変調電圧Ｕ＿ｕｎｍｏｄ／
Ｕ＿ｍｏｄ、図１および図２参照）および第１の基準電
位Ｕｓｓ，１（図２参照）に交互に接続されるように導
通する毎に第１のドライバ段４０の機能は、この点で第
１のクロック信号Ｃ１のクロックによって制御されると
いう事実に基づいている。制御段１０の第１の遅延装置
２４で発生された第１の時間遅延△ｔ１は、変調電圧Ｕ
＿ｕｎｍｏｄから変調電圧Ｕ＿ｍｏｄへの第１の電源電
圧Ｕｄｄ，１のスイッチングが第１のドライバ段４０の
第２のスイッチ４６が導通している場合常に行われるよ
うに調整されるべきである。
【００２５】その出力電圧が集積回路の第１の端子に印
加できる第１のドライバ段４０の出力電圧Ｕ０，１が振
幅変調された第１の電源電圧Ｕｄｄ，１の値を時間的に
とり、第１のクロック信号Ｃ１のクロックによる第１の
基準電位Ｕｓｓ，１の値（図２参照）を時間的にとるた
めに、第１のスイッチ４４の制御手段４４２および第２
のスイッチ４６の制御手段４６２は第１のドライバ段４
０のクロック信号４２ｃに接続される。第１のスイッチ
４４の電源電圧側の接点４４４が振幅変調された第１の
電源電圧Ｕｄｄ，１に接続されるのに対して、第２のス
イッチ４６の基準電位側の接点４６４は第１の基準電位
Ｕｓｓ，１に接続される。第１のスイッチ４４の出力電
圧側の接点４４６および第２のスイッチ４６の出力電圧
側の接点４６６は、一緒に接続されて第１のドライバ段
４０の出力４８に接続される。
【００２６】図１から明らかなように、回路装置１００
は、第１のドライバ段４０に対して相補的であり、第２
の変調信号Ｍ２によって振幅変調される第２の電源電圧
Ｕｄ ｄ、２（図２）及び第２の基準電位Ｕｓｓ、２（＝
アース電位）へ接続される第２のドライバ段５０を備
え、第２のドライバ段５０は、集積回路の第２の端子へ
印加され得る第２のドライバ段５０の出力電圧Ｕ０、２
が一時的に振幅変調第２電源の値及び第２のクロック信
号Ｃ２に従って第２の基準電位Ｕｓｓ、２（図２参照）
を一時的に取るように第２のクロック信号Ｃ２が印加さ
れ得る。
【００２７】この目的のために、第２のドライバ段５０
は、第２のクロック信号Ｃ２のために設けられ、振幅変
調された第２の電源電圧Ｕｄｄ，２への変調電圧Ｕ＿ｕ
ｎｍｏｄあるいはＵ＿ｍｏｄのスイッチングを制御する
クロック信号入力５２ｃと、第２の変調信号Ｍ２のため
に設けられた変調信号入力５２ｍと（図１および図２参
照）、例えば、トランジスタとして形成された第１の電
子スイッチ５４と、例えばトランジスタとしても形成さ
れ、第１のスイッチ５４の後ろに配置された第２の電子
スイッチ５６と、出力電圧Ｕ０，２を含む第２の出力信
号のために設けられた出力５８（図２参照）とを有す
る。
【００２８】一般に、スイッチ５４および５６の１つ
が、第２のドライバ段５０の出力５８が振幅変調された
第２の電源電圧Ｕｄｄ，２（変調電圧Ｕ＿ｕｎｍｏｄ／
Ｕ＿ｍｏｄ、図１および図２参照）および第２の基準電
位Ｕｓｓ，２（図２参照）に交互に接続されるように導
通する毎に第２のドライバ段５０の機能は、この点で第
１のクロック信号Ｃ１に対して反転された第２のクロッ
ク信号Ｃ２のクロックによって制御されるという事実に
基づいている。制御段１０の第２の遅延装置３４で発生
された第２の時間遅延△ｔ２は、変調電圧Ｕ＿ｕｎｍｏ
ｄから変調電圧Ｕ＿ｍｏｄへの第２の電源電圧Ｕ
ｄｄ，２のスイッチングが第２のドライバ段５０の第２
のスイッチ５６が導通している場合常に行われるように
調整されるべきである。
【００２９】その出力電圧が集積回路の第２の端子に印
加できる第２のドライバ段５０の出力電圧Ｕ０，２が振
幅変調された第２の電源電圧Ｕｄｄ，２の値を時間的に
とり、第２のクロック信号Ｃ２のクロックによる第２の
基準電位Ｕｓｓ，２の値（図２参照）を時間的にとるた
めに、第１のスイッチ５４の制御手段５４２および第２
のスイッチ５６の制御手段５６２は第２のドライバ段５
０のクロック信号５２ｃに接続される。第１のスイッチ
５４の電源電圧側の接点５４４が振幅変調された第２の
電源電圧Ｕｄｄ，２に接続されるのに対して、第２のス
イッチ５６の基準電位側の接点５６４は第２の基準電位
Ｕｓｓ，２に接続される。第１のスイッチ５４の出力電
圧側の接点５４６および第２のスイッチ５６の出力電圧
側の接点５６６は、一緒に接続されて第２のドライバ段
５０の出力５８に接続される。
【００３０】図１および図２に示された回路装置１００
の実施形態に関しては、本発明は、第１の時間間隔△ｔ
１および第２の時間間隔△ｔ２がほぼ等しい時間の長さ
を有するよう、２つのドライバ段４０および５０の電源
電圧Ｕｄｄ，１およびＵｄｄ ，２が異なる瞬間にスイッ
チされる２つのドライバ段４０および５０の関連電源電
圧Ｕｄｄ，１およびＵｄｄ，２のスイッチングによって
振幅変調が行われるという重要な意義を有する。この目
的のために、２つのドライバ段４０および５０は、相互
に反転されるが対称的なクロック信号Ｃ１およびＣ２を
印加されるので、２つの同じ長さのクロック位相［ａ］
および［ｂ］（図２参照）がドライバ段４０および５０
の出力４８および５８のそれぞれに発生される。
【００３１】クロック位相［ａ］（図２を参照）では、
関連の第１のスイッチ４４、５４は導通し、関連の第２
のスイッチ４６、５６は遮断されるので、電源電圧Ｕ
ｄｄ， １およびＵｄｄ，２がドライバ段４０および５０
の関連出力４８および５８のそれぞれに接続される。ク
ロック位相［ｂ］（図２参照）では、関連の第１のスイ
ッチ４４、５４は遮断され、関連の第２のスイッチ４
６、５６は導通しているので、基準電位Ｕｓｓ，１およ
びＵｓｓ，２は、ドライバ段４０および５０の関連出力
４８、５８のそれぞれに接続される。
【００３２】図２から分かるように、第１の遅延装置２
４で発生した第１の時間遅延△ｔ１および第２の遅延装
置３４で発生した第２の時間遅延△ｔ２は、第１の変調
信号Ｍ１および第２の変調信号Ｍ２が２つのドライバ段
４０および５０の関連電源電圧Ｕｄｄ，１およびＵ
ｄｄ，２をクロック位相［ｂ］で確実な方法で切り換え
るように選択されるべきであり（図２参照）、そのクロ
ック位相では、関連の電源電圧Ｕｄｄ，１およびＵ
ｄｄ，２は、ドライバ段４０および５０の関連出力４８
および５８のそれぞれに接続されない。２つのドライバ
段４０および５０は相互に反転されたクロック信号Ｃ１
およびＣ２で作動するので、２つのドライバ段４０およ
び５０のためのスイッチングの関連瞬間はこの場合異な
る（図２参照）。
【図面の簡単な説明】
【図１】本発明による回路装置の実施形態の概略を示す
回路図。
【図２】第１のドライバ段の出力の電圧変動と第２のド
ライバ段の出力の電圧変動とを示すタイミングチャー
ト。
【符号の説明】
１００ 回路装置 １０ 制御段 ４０ 第１のドライバ段 ５０ 第２のドライバ段 １２ 変調信号入力 １４ クロック信号入力 ２２ 第１のロジックゲート回路 ３２ 第２のロジックゲート回路 ２４ 第１の遅延装置 ３４ 第２の遅延装置 ２６ 第１のＤ形フリップフロップ装置 ３６ 第２のＤ形フリップフロップ装置 ４０ 第１のドライバ段 ４４ 第１の電子スイッチ ４６ 第２の電子スイッチ ４８ 出力 ５０ 第２のドライバ段 ５４ 第１の電子スイッチ ５６ 第２の電子スイッチ ５８ 出力
フロントページの続き (72)発明者 ホルガー、ティール ドイツ連邦共和国ハンブルク、オールブル ト、２ (72)発明者 ミカエル、リービヒ ドイツ連邦共和国ミルトシュテット、ベシ ュテライヘ、32 (72)発明者 ボルフガング、ドベルクト ドイツ連邦共和国ハルシュテンベック、ジ ーベントゥネルベーク、55 Ｆターム(参考） 2G132 AA00 AA01 AB01 AE08 AL25

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】コンタクトレス集積回路の第１の端子およ
    び第２の端子を制御する回路装置であって、前記回路装
    置が、 外部変調信号および外部クロック信号から、 第１の変調信号と、 前記第１の変調信号に対して時間的にシフトされる第２
    の変調信号と、 対称的な第１のクロック信号と、 前記第１のクロック信号に対して反転される対称的な第
    ２のクロック信号と、 を発生する少なくとも制御段と、 前記第１の変調信号によって振幅変調される第１の電源
    電圧および第１の基準電位に接続され、前記集積回路の
    前記第１の端子に印加できる第１のドライバ段の出力電
    圧が、振幅変調された第１の電源電圧の値を時間的にと
    り、前記第１のクロック信号のクロックにより前記第１
    の基準電位の値を時間的にとるように、第１のクロック
    信号が印加されうる少なくとも第１のドライバ段と、 前記第２の変調信号によって振幅変調される第２の電源
    電圧および第２の基準電位に接続され、前記集積回路の
    前記第２の端子に印加できる第２のドライバ段の出力電
    圧が、振幅変調された第２の電源電圧の値を時間的にと
    り、前記第２のクロック信号のクロックにより前記第２
    の基準電位の値を時間的にとるように、第２のクロック
    信号が印加されうる少なくとも第２のドライバ段と、 を備えていることを特徴とする回路装置。
  2. 【請求項２】前記制御段が、 前記外部変調信号のために設けられた変調信号入力と、 前記外部変調信号（Ｃ０）のために設けられたクロック
    信号入力と、 前記クロック信号入力に接続され、前記第１のクロック
    信号をその出力から供給する第１のロジックゲート回路
    と、 前記第１のロジックゲート回路に並列に配置され、前記
    クロック信号入力に接続され、前記第１のクロック信号
    に対して反転される第２のクロック信号をその出力から
    供給する第２のロジックゲート回路と、 前記第１のクロック信号を第１の時間間隔だけ遅延さ
    せ、前記第１のロジックゲート回路の出力に接続された
    第１の遅延装置と、 前記第２のクロック信号を第２の時間間隔だけ遅延さ
    せ、かつ前記第２のロジックゲート回路の出力に接続さ
    れた第２の遅延装置と、 そのクロック入力が前記第１の遅延装置の出力に接続さ
    れ、そのＤ入力が前記変調信号入力に接続され、そのＱ
    出力が前記第１の変調信号を供給する第１のＤ形フリッ
    プフロップ装置と、 そのクロック入力が前記第２の遅延装置の出力に接続さ
    れ、そのＤ入力が前記変調信号入力に接続され、そのＱ
    出力が前記第１の変調信号に対して時間的にシフトされ
    る前記第２の変調信号を供給する第２のＤ形フリップフ
    ロップ装置と、 を備えていることを特徴とする請求項１記載の回路装
    置。
  3. 【請求項３】前記第１の遅延装置で発生された前記第１
    の時間遅延および前記第２の遅延装置で発生された前記
    第２の時間遅延がほぼ等しい時間の長さを有することを
    特徴とする請求項２記載の回路装置。
  4. 【請求項４】前記第１の遅延装置で発生された前記第１
    の時間遅延および／または前記第２の遅延装置で発生さ
    れた前記第２の時間遅延が、各々ゲート遅延時間で増加
    することができることを特徴とする請求項２または３記
    載の回路装置。
  5. 【請求項５】前記第２の変調信号が、前記外部クロック
    信号のおよそ半分のクロック期間だけ前記第１の変調信
    号に対して時間的にシフトされることを特徴とする請求
    項１乃至４のいずれかに記載の回路装置。
  6. 【請求項６】前記第１のドライバ段が、 前記第１のクロック信号のために設けられたクロック信
    号入力と、 前記第１の変調信号のために設けられ、前記振幅を変調
    された第１の電源電圧への各変調電圧のスイッチングを
    制御する変調信号入力と、 第１の電子スイッチと、 前記第１の電子スイッチの後に配置された第２の電子ス
    イッチと、 前記出力電圧を含む前記第１の出力信号のために設けら
    れた出力とを含み、 前記第１のスイッチの制御手段および前記第２のスイッ
    チの制御手段が各々前記クロック信号入力に接続され、
    前記第１のスイッチの電源電圧側の接点が前記振幅変調
    された第１の電源電圧に接続され、前記第２のスイッチ
    の基準電位側の接点が前記第１の基準電位に接続され、
    かつ前記第１のスイッチの出力電圧側の接点および前記
    第２のスイッチの出力電圧側の接点が一緒に接続され、
    前記出力に接続され、 かつ前記第２のドライバ段が、 前記第２のクロック信号のために設けられたクロック信
    号入力と、 前記第２の変調信号のために設けられ、前記振幅を変調
    された第２の電源電圧への各変調電圧のスイッチングを
    制御する変調信号入力と、 第１の電子スイッチと、 前記第１の電子スイッチの後に配置された第２の電子ス
    イッチと、 前記出力電圧を含む前記第２の出力信号のために設けら
    れた出力とを含み、 前記第１のスイッチの制御手段および前記第２のスイッ
    チの制御手段が各々前記クロック信号入力に接続され、
    前記第１のスイッチの電源電圧側の接点が前記振幅変調
    された第２の電源電圧に接続され、前記第２のスイッチ
    の基準電位側の接点が前記第２の基準電位に接続され、
    かつ前記第１のスイッチの出力電圧側の接点および前記
    第２のスイッチの出力電圧側の接点が一緒に接続され、
    前記出力に接続されることを特徴とする請求項１乃至５
    のいずれかに記載の回路装置。
  7. 【請求項７】関連する第１の電子スイッチおよび／また
    は関連する第２のスイッチがトランジスタとして形成さ
    れることを特徴とする請求項６記載の回路装置。
  8. 【請求項８】前記第１のドライバ段および前記第２のド
    ライバ段が、互いに相補的であることを特徴とする請求
    項１乃至７のいずれかに記載の回路装置。
  9. 【請求項９】前記第１の電源電圧および前記第２の電源
    電圧が異なる値を有することを特徴とする請求項１乃至
    ８のいずれかに記載の回路装置。
  10. 【請求項１０】前記第１の基準電位および前記第２の基
    準電位が少なくともほぼ同様に大きいことを特徴とする
    請求項１乃至９のいずれかに記載の回路装置。
  11. 【請求項１１】前記第１の基準電位および／または第２
    の基準電位がアース電位または接地電位であることを特
    徴とする請求項１乃至１０のいずれかに記載の回路装
    置。
  12. 【請求項１２】請求項１乃至１１のいずれかに記載の少
    なくとも回路装置によって制御され、かつ試験されるコ
    ンタクトレス集積回路。
  13. 【請求項１３】前記集積回路が、半導体材料あるいは絶
    縁体材料のキャリア基板のウェハ上に配置されることを
    特徴とする請求項１２記載の集積回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006034827B3 (de) * 2006-07-27 2007-12-27 Infineon Technologies Ag Adaptive Flankenentzerrung von ASK-modulierten Signalen
DE102006034826B3 (de) * 2006-07-27 2008-01-31 Infineon Technologies Ag Flankenevaluation von ASK-modulierten Signalen
US9564948B2 (en) * 2011-11-18 2017-02-07 Nxp B.V. 3-level bridge driver with single supply and low common mode EMI emission

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235273A (en) * 1991-07-12 1993-08-10 Schlumberger Technologies, Inc. Apparatus for setting pin driver/sensor reference voltage level
DE19634486C2 (de) * 1996-08-26 1999-11-18 Siemens Ag Schaltungsanordnung zum Erzeugen einer amplitudenmodulierten Schwingung
JP3874145B2 (ja) * 1998-06-10 2007-01-31 ソニー株式会社 変調回路、送信装置及び送信回路
EP0949786A1 (de) 1998-11-05 1999-10-13 Siemens Aktiengesellschaft Schaltungsanordnung zur ASK-Demodulation für eine kontaktlose Chipkarte
US6282682B1 (en) * 1999-02-05 2001-08-28 Teradyne, Inc. Automatic test equipment using sigma delta modulation to create reference levels
FR2791493B1 (fr) * 1999-03-25 2001-06-08 Inside Technologies Circuit d'emission/reception de donnees par couplage inductif
JP4291494B2 (ja) * 2000-04-04 2009-07-08 株式会社アドバンテスト Ｉｃ試験装置のタイミング校正装置
JP2002031668A (ja) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp 半導体集積回路の検査方法および装置、並びに半導体集積回路
US6628112B2 (en) * 2001-06-28 2003-09-30 Conexant Systems, Inc. System and method for detecting phase offset in a phase-locked loop

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