JP2002311051A - メンブレン・プローブ・ブロック - Google Patents

Abstract

(57)【要約】 【課題】 従来技術によるプローブ・ブロックは複数の
ピンから成り、電気的に接続された時に満足する導電率
が得られない。各ピンのニードルヘッドがテストパッド
に良く結合するように傾斜がつけてありテスト時にこの
傾斜がテストパッドを損傷し、バックエンドプロセスに
障害を与える。また、従来技術によるプローブ・ブロッ
クは補修のためのコストも高い。 【解決手段】 メンブレン・プローブ・ブロックを記載
する。メンブレン・プローブ・ブロックは複数のテスト
パッドを有する回路サブアッセンブリと、フレキシブル
なプリント回路ユニット５０２を有する回路を含む。上
記ブロックは更に、懸架ユニット３００を含む。ドライ
バ集積回路ユニット２００は回路サブアッセンブリに電
気的に接続され、フレキシブルなプリント回路ユニット
５０２はドライバ集積回路ユニット２００に電気的に接
続される。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】１．発明の属する技術分野 本発明は広くはテストアッセンブリ、より詳細には例え
ばＬＣＤアレー／ＬＣＤセルに適用するメンブレン・プ
ローブ・ブロックに関する。しかし、本発明は液晶ディ
スプレイ（ＬＣＤ）の分野に限定されるものではない。
対照的に、本発明はデバイスのテストを必要とするいか
なる分野にも適用される。

【０００２】２．発明の背景 図１を参照するが、そこには従来のピン・アッセンブリ
が描かれている。ピン・アッセンブリにはベース１４に
直接固定した複数のニードル１２が含まれる。従来のピ
ン１２は図２に拡大されて概要が提示されている。事実
上、ピン１２は実質的にスライスされていて、それ故、
それぞれ極めてわずかな厚さになる。各ピン１２はその
側面に関しては部分的に取り去られて、隣接ピン相互間
のキャパシタンス効果を軽減している。上記のピンを並
べて配列すると図１に記載するピン・アッセンブリが本
質的に形成される。その上、このようなピン・アッセン
ブリ１２を有するプローブ・ブロックはしばしば、液晶
ディスプレイ（ＬＣＤ）パネルに適用される。

【０００３】しかし、ピン・アッセンブリ１２を有する
プローブ・ブロックは時に故障することがあり、補修す
ることが必要になる。故障は、ピン１２が密集している
ためにピン１２相互間に固着した例えば粒状物に起因す
る。その上、頻繁に使用された後では、ピン１２の形状
が変化し、それ故、ＬＣＤパネルに全部のピンが同時に
接続できないことがあり得よう。このように形状が変化
したピンは“形状修正”することが必要になる。 更
に、従来のプローブ・ブロックを補修するには、プロー
ブ・ブロック全体（ベースを含む）を製造メーカーに送
り返さなければならない。補修のコストは高い。従っ
て、このようなプローブ・ブロックを維持管理し、洗浄
することは容易ではない。

【０００４】要約すると、以下が従来技術と、その不利
な点である： １．ファイルされている通常のテストでは、従来のプロ
ーブ・ブロックは複数のピンから成る。 ２．ピンを介し電気的に接続される従来のプローブ・ブ
ロックには十分満足する導電率が得られない。 ３．補修するにはベースを含む従来のプローブ・ブロッ
ク全体をメーカーに送り返さなければならず、それ故、
維持管理には高いコストがかかり、不便な方式で行われ
る。 ４．従来のプローブ・ブロックの製造に採用される機械
加工技術には精度上の限界がある。それ故、機械加工技
術においては、ピン相互間の間隔が僅かなプローブ・ブ
ロックの製造は容易ではない。実状は軽く、薄く、短
く、小さいという産業界の傾向に応じるものではない。 ５．図２を参照するが、従来のプローブ・ブロックでは
ピンのニードルヘッドはテストパッドによく結合できる
よう十分傾斜がとられている。テストを実行するとき、
水平分力と垂直分力を有する下向きの力がニードルヘッ
ドからテストパッドに対して発生する。水平分力の作用
でテストパッドの広い区域が擦られ、テストパッドに深
刻な損傷が生じる。この損傷で繰返しテストの回数が減
少し、テストパッドのパッド接合能力をも劣化させる。
接合能力の劣化したテストパッドはバックエンドプロセ
スにプロセス障害を容易に発生させる。

【０００５】前文に述べた理由から、上記の問題を解決
することのできるプローブ・ブロックを得る必要があ
る。

【０００６】

【発明の概要】本発明は背景の項で述べた必要性を満た
すメンブレン・プローブ・ブロックに関する。メンブレ
ン・プローブ・ブロックは複数のテストパッドと、テス
トパッドに複数のテスト信号を供給する手段と、テスト
パッドとテスト信号を供給する手段とを懸架する手段を
備える。

【０００７】本発明の好適な実施例にあって、テストパ
ッドはそれぞれバッファ層又はバッファパッドの下部に
配されるバンプ及びトレースピンである。さらに、懸架
する手段はスプリング、および／あるいは、ねじを含む
が、同時に、懸架する手段には底部から最上部にわたり
第一懸架デバイスと、第二懸架デバイスと、第三懸架デ
バイスとが含まれる。第三懸架デバイスには、好ましく
はテストパッドとテスト信号を供給する手段との上にあ
るカバーが含まれる。加えて、メンブレン・プローブ・
ブロックには、テストパッドとテスト信号を供給する手
段とを電気的に接続する手段、および／あるいは、テス
ト信号を供給する手段を電気的に接続するフレキシブル
なプリント回路アッセンブリが更に含まれる。

【０００８】プローブ・ブロックはメンブレンで構成可
能であり、それによって一層優れた導電率が得られる。
さらに、プローブ・ブロックのメンブレンは消耗材とし
て機能する可能性があり、したがって、テスト現場で直
接交換可能である。更に、メンブレンは集積回路（Ｉ
Ｃ）製造での半導体製作に類似するプロセスで製造され
る。即ち、本発明ではバンプ相互間に極めて微細なピッ
チを有するプローブ・ブロックの製造にフォトリソグラ
フィ技術とエッチング技術を採用する。微細なピッチは
肉眼では一層確認できない可能性があり、軽く、薄く、
短く、小さいという傾向に応じられる。

【０００９】更に、バンプ及びトレースピンはテストパ
ッドに垂直に、かつ下方向に作用し、そのような方式で
繰り返し行われるテストはテストパッドにとってさほど
有害ではない。この方式はテストパッドに良好な接合能
力を維持し、それ故、バックエンドプロセスにとって有
益である。

【００１０】

【好適な実施例の詳細な説明】ここで図３を参照する
が、本発明の好適な実施例によるメンブレン・プローブ
・ブロックの概要が図示されている。メンブレン・プロ
ーブ・ブロックは本質的には、一方が高密度接続ユニッ
ト（ＨＤＩユニット）６００であり、他方が懸架ユニッ
ト３００である二つの部分に分割してよい。

【００１１】図４を参照するが、本発明の好適な実施例
によるメンブレン・プローブ・ブロックの概要を示す分
解図である。図３と図４を参照すると、懸架ユニット３
００は以下のデバイスを有する。

【００１２】（１）支持部材でもある懸架ステージ３５
０はドライバ集積回路（ドライバＩＣ）２００と第二Ｈ
ＤＩデバイス１００を懸架するために設けられる。懸架
ステージ３５０は更に第一懸架デバイス３１０と、第二
懸架デバイス３２０と、第三懸架デバイス３３０とを備
える。加えて、懸架ステージ３５０はリニヤガイド３２
２とスプリング３０２を含む。テスト実行時に、バンプ
及びトレースピン１０２がテスト対象物のテスト・トレ
ースに確実に密接するようにするため、スプリング３０
２がテストパッドに下向きの力を作用させるよう設けら
れる。このテストがおこなわれる時、テスト対象物のテ
ストパッド上にバンプ及びトレースピン１０２をバイア
スなしに正確に心合わせするためリニヤガイド３２２が
用意される。即ち、リニヤガイド３２２は下方押しつけ
移動時にバンプ及びトレースピン１０２を偏らせずに直
線状に移動させ続け、それによってバンプ及びトレース
ピン１０２がテスト対象物のテスト・トレース上に心合
わせされる。

【００１３】図７には本発明の好適な実施例によるメン
ブレン・プローブ・ブロックの概要を示す横断面図が記
載されている。図７と図３を参照するが、懸架ステージ
３５０には懸架ステージ３５０を調整してその偏りをｘ
−ｙ面内で調節するねじ３０４が含まれる。ねじ３０４
は第二ＨＤＩのバンプ及びトレースピン１０２がテスト
対象物のトレースから偏向するとき懸架ステージ３５０
を微調整するものである。

【００１４】さらに、懸架ステージ３５０には第二懸架
デバイス３２０と第三懸架デバイス３３０相互間の間隔
を調整する移動ねじ３０４が含まれる。間隔調整によっ
てテスト対象物の障害に起因する過大移動量を吸収す
る。過大移動量の吸収を調節するため、ストッパ３５３
が第三懸架デバイス３３０の前側底部に配される。吸収
調節によって第二ＨＤＩデバイス１００のバンプ及びト
レースピン１０２並びにテスト対象物の破損を防止す
る。

【００１５】（２）交換自在のモジュール構造でもある
高密度接続カバー（ＨＤＩカバー）３６０は第二ＨＤＩ
デバイス１００、および／あるいは、ドライバＩＣ２０
０上に配される。ＨＤＩカバー３６０には更に、底部に
あるガイドピン３１２に整合するガイド穴３６２も含ま
れる。ガイド穴３６２とガイドピン３１２は懸架ステー
ジ３５０の位置決めに使用される。懸架ステージ３５０
の位置決めにガイド穴３６２とガイドピン３１２を使用
することは単なる例に過ぎない。懸架ステージ３５０の
このような位置決めには他の方法を適用してもよい。

【００１６】図３を参照するが、ＨＤＩユニット６００
には以下のデバイスが含まれる。

【００１７】（１）インタフェースボードでもある第一
高密度接続デバイス（第一ＨＤＩデバイス）、これは第
二ＨＤＩデバイス１００とドライバＩＣ２００を電気的
に接続するためのものである。

【００１８】（２）第二高密度接続デバイス（第二ＨＤ
Ｉデバイス）１００。第二ＨＤＩデバイス１００の前部
には水平面に実質的に下向きで且つ垂直なバンプ及びト
レースピンといった複数のテストデバイスがある。加え
て、第二ＨＤＩデバイスにはバンプ及びトレースピン１
０２にそれぞれ対応するバッファ層又はバッファ パッ
ド１０４（図６Ｂ）がある。バッファ層又はバッファパ
ッド１０４は、トレースが滑らかでない場合でもバンプ
及びトレースピン１０２をテスト対象物のトレースに十
分に接触させておく。

【００１９】（３）テープキャリヤ・パッケージ（ＴＣ
Ｐ）でもあるドライバ集積回路（ドライバＩＣ）２００
は第二ＨＤＩデバイスにテスト信号を供給するものであ
る。好ましくは、ドライバＩＣは第一ＨＤＩデバイス４
００を介し第二ＨＤＩデバイス１００に電気的に接続す
る。上述の懸架ユニット３００は例えばドライバＩＣ２
００と第二ＨＤＩデバイス１００上に配される。

【００２０】（４）ドライバＩＣ２００に電気的に接続
するフレキシブルなプリント回路ユニット（ＦＰＣユニ
ット）はフレキシブルなプリント回路（ＦＰＣ）５０２
に分割される。

【００２１】ＨＤＩデバイス１００、４００の設計、そ
れら相互間の設計及び、これらとドライバＩＣ２００相
互間の接続の設計には交換自在のＨＤＩユニットを達成
しようとする共同の目的がある。ＨＤＩユニット６００
が交換自在のＨＤＩユニットである場合、それは各種懸
架ユニットに整合可能である。テスト対象物が変更され
たときにＨＤＩユニット６００を取り替えさえすれば良
く、本発明はピンの数又はピッチが異なるテストへの適
用に適している。

【００２２】図５Ａと図５Ｂは本発明の好適な実施例に
よる第一ＨＤＩデバイスを製造するプロセスの流れの概
要を示す横断面図である。図５Ａを参照するが、ガラス
基板４０５が用意される。その後、金属層がスパッタ形
成され、次いでフォトレジスト層が塗布される。露光／
現像プロセスが実行された後、ラインパターン４１４が
形成される。電気メッキプロセスにより金属ライン４０
８を成長させる。フォトレジスト層を剥ぎ取った後、第
一ＨＤＩデバイスは図５Ｂに記載されるように完成す
る。

【００２３】図６Ａと図６Ｂは本発明の好適な実施例に
よる第二ＨＤＩデバイスを製造するプロセスの流れの概
要を示す横断面図である。第二ＨＤＩデバイスのプロセ
スの流れは、第二ＨＤＩデバイス１００がバンプ及びト
レースピン１０２及びバッファ層又はバッファパッド１
０４を有する点で、少なくとも第一ＨＤＩデバイスとは
異なる。

【００２４】図６Ａを参照すると、ガラス基板１０５が
用意されている。ガラス基板１０５洗浄後に、塗布、キ
ュアリング及びフォトリソグラフィ技術によってガラス
基板１０５上にバッファ層又はバッファパッド１０４が
形成される。

【００２５】その後、金属導電層がスパッタ形成され
る。次いで、フォトリソグラフィプロセスによって、ポ
リイミド（ＰＩ）層が塗布されパターン形成されてフォ
トレジストパターン１１４ａが形成される。その次に金
属ライン１０８が基板１０５上に電気メッキされる。

【００２６】金属ライン１０８が形成された後、フォト
リソグラフィ技術によってバンプ・パターンが確立され
る。次いで、電気メッキプロセスが行われ、バンプ及び
トレースピン１０２が形成される。最後に、フォトレジ
ストパターン１１４ｂが剥ぎ取られる。キュアリングプ
ロセスが行われた後、第二ＨＤＩデバイス１００は完成
する。図６Ｂは第二ＨＤＩデバイス１００の概要を示す
別の横断面図である。

【００２７】図７を参照するが、第二ＨＤＩデバイスの
バンプ及びトレースピンが下方に押されてテスト対象物
のテストパッドに接触する。この方式では、バンプ及び
トレースピンがテストパッドを水平に擦るとは考えられ
ず、それ故、テストパッド上の損傷は軽減される。

【００２８】図２を参照するが、従来の水平方向の擦り
から生じる損傷の概要が示されている。従来ピン１２の
ニードルヘッドには傾斜構造１７がある。構造１７はピ
ン１２とテストパッド相互間の良好な接触のため傾斜さ
せている。しかしながら、傾斜した構造のため、テスト
が行われるとき下向きの力は垂直分力１９と水平分力１
８に分割される可能性がある。水平分力が原因でテスト
パッドはテストのプロセスで損傷を受ける。水平方向の
擦りでテストパッドには容易に損傷が生じるため、繰返
しテストの回数が減少される。しかし、本発明にあって
は、バンプ及びトレースピンをテストパッドに垂直、か
つ下向きに作用させる。即ち、テストパッドは損傷を生
じることなくこのような方式で繰り返しテスト可能であ
る。更に、テストパッドはより優れた接合能力を有する
であろうし、したがって、バックエンドプロセスに好ま
しくない影響を生じることはないであろう。

【００２９】図６Ｂを参照するが、第二ＨＤＩデバイス
１００の概要を示す横断面図が図示されている。バッフ
ァ層又はバッファパッド１０４には本質的にミクロ緩衝
効果がある。当業者がミクロ緩衝効果を理解できるよう
にするため、本発明を以下のように従来のピンと比較す
る。

【００３０】図２を参照するが、従来のピン１２の概要
を示す拡大図が図示されている。従来のピンはニードル
ヘッドに弾性をもたせるための傾斜構造１７を有する。
しかしながら、傾斜構造１７は好ましくない擦る力を発
生させることになろう。この問題を解決するため、出願
人は従来の弾性的な機構に代えるため、図６Ｂに図示さ
れたバッファ層又はバッファパッドでもある新規の弾性
的機構を設計している。

【００３１】更に、本発明により製造されるバンプとト
レースピン１０２（図６Ａ）とは厳密には高さが同一に
ならないであろうことに注目されたい。他方、テスト対
象物のトレースは往々にして滑らかでないことがある。
しかしながら、上記の要因から生じる高さの誤差は本発
明のバッファ層又はバッファパッド１０４により補正可
能である。即ち、テスト対象物のトレース、あるいはバ
ンプ及びトレースピン１０２が滑らかでない場合でも、
本発明のバッファ層又はバッファパッド１０４を介する
ことによってバンプ及びトレースピン１０２はなんらテ
ストに支障なく使用できよう。このようにして、各バン
プ及びトレースピン１０２とそれに対応するテスト対象
物のテストパッド間は良好な接触になるであろう。

【００３２】各バンプ及びトレースピン１０２と各テス
トパッドとの間の接触は滑らかな接触であるばかりでな
く、良好な接触でもあることが注目される。実際問題と
して、バンプ及びトレースピン１０２を介しての下向き
の力のほかに、テストパッドがバンプ及びトレースピン
１０２に緊密に接触することを確実にする、テスト対象
物からの上向きの力がしばしば存在する。テスト対象物
からの上向きの力を吸収するため、第二懸架デバイス３
２０と第三懸架デバイス３３０間に配されたスプリング
３０２（クッション）は図４に示すように懸架ユニット
３００の内部に収まる設計である。微細な移動量は吸収
可能なので、第二、第三懸架デバイス３２０、３３０間
で吸収用のスプリング３０２により大きな犠牲空間を提
供する。

【００３３】当業者が本発明の利点を理解できるように
するため、従来技術と本発明を以下のように比較する。

【００３４】１．ファイルされている通常のテストで
は、従来のプローブ・ブロックは複数のピンから成る。
しかし、本発明では、プローブ・ブロックをメンブレン
で構成することが可能である。

【００３５】２．ピンを介して電気的に導通される従来
のプローブ・ブロックでは、十分満足される導電率は得
られない。しかし、本発明にあってプローブ・ブロック
はメンブレンで構成されるため、より望ましい導電率を
有する。

【００３６】３．補修するにはベースを含む従来のプロ
ーブ・ブロック全体をメーカーに送り返さなければなら
ず、それ故、維持管理には高いコストがかかり、不便な
方式で行われる。本発明においては、プローブ・ブロッ
クのメンブレンは消耗材として機能する可能性があり、
したがって、テスト現場で直接交換可能である。

【００３７】４．従来のプローブ・ブロックはピン相互
間のピッチがより大きく、従って、軽く、薄く、短く、
小さいという業界の傾向に応じられない。しかしなが
ら、本発明では、メンブレンは集積回路（ＩＣ）製造で
の半導体製作に類似するプロセスで製造される。即ち、
本発明ではバンプ相互間に極めて微細なピッチを有する
プローブ・ブロックの製造にフォトリソグラフィ技術と
エッチング技術を採用する。微細なピッチは肉眼では一
層確認できない可能性があり、軽く、薄く、短く、小さ
いという傾向に応じられる。

【００３８】加えて、望ましいバンプの形成に本発明で
はフォトリソグラフィとエッチングというような先進技
術が適用される。その適用で従来の機械加工技術の限界
を克服しており、それ故、極めて微細なピッチが達成さ
れる。

【００３９】更に、技術製品のピッチが軽く、薄く、短
く、小さくという方向に移行する技術の傾向に合わせ次
第に低減されてゆくであろうことに注目する。その上
に、ライン幅はウエーハプロセス技術により０．１３ミ
クロンにまで低減される。本発明の一つの特徴は少ない
経費でプローブ・ブロックを製造することであるが、こ
の低経費で製造されたプローブ・ブロックは、微細なピ
ッチを有するラインに対する精度条件を満たしている。

【００４０】５．従来のプローブ・ブロックはＬＣＤパ
ネル（テスト対象物）のテストパッドに損傷をかなり発
生させる。従って、そのようなプローブ・ブロックでテ
ストパッドを繰り返しテストすることは適切ではない。
他方、損傷が生じたテストパッドは接合能力が低下して
おり、従って、バックエンドプロセスに好ましからざる
影響をもたらす。しかし、本発明では、バンプ及びトレ
ースピンはテストパッドに垂直、かつ下向きに作用させ
る。このような方式で繰り返し行われるテストはテスト
パッドにとってさほど有害ではない。

【００４１】加えて、本発明はＬＣＤのような製品に対
するプロセステストに大幅に適用できる。ＬＣＤは薄膜
トランジスタ（ＴＦＴ）、スーパ・ツイスト・ネマチッ
ク（ＳＴＮ）及び電気的にテストする必要のある微細ラ
インを有する他の製品を含む。

【００４２】更に、本発明はピンの数又はピッチの異な
るものに対して変更可能であり、即ちピッチの制限はな
い。異なるピン数に対応させるため、懸架ステージのス
プリングを交換して異なる弾性を達成する。本発明のモ
ジュール設計はピンの数及びピッチが異なる場合の条件
に対応し、ＨＤＩユニットの交換が行われた場合にのみ
ピッチが同一でピン数が異なる場合の条件に対応する。

【００４３】更にその上、本発明の構造は複雑ではな
く、消耗部品の交換が容易なモジュール設計である。本
発明が低コストである訳はここにある。そのコストには
初期段階での投資コスト、維持管理コスト、バックアッ
プデバイスの準備金コスト、製造／保守管理コスト、待
ち時間コスト及び待機コストが含まれる。

【００４４】エネルギー節約の条件に適合させる上で、
技術製品が軽く、薄く、短く、小さいことは当世代にあ
って非常に重要であると評価される。例えば、このよう
な条件にも適合する液晶ディスプレイ（ＬＣＤ）はコン
ピュータ、テレビジョン、セルラ電話機等に用いられ
る。そのような製品の品質を保証するには、多くの製造
段階において製造プロセス内のインラインテストを行う
必要がある。従って、本発明のＨＤＩユニットは多くの
種類の懸架ユニットに適している。その上、本発明のプ
ローブ・ブロックは維持管理が容易で、それ故、維持管
理に要する時間とコストが軽減される。

【００４５】本発明についてはその好適な実施例に関し
詳細に図解し解説してきたが、本発明の真の精神と範囲
を逸脱することなく、形態及び細部における様々な変更
が可能であることは当業者であれば理解されよう。

【図面の簡単な説明】

【図１】従来のピンアッセンブリの概要を示す。

【図２】従来のテストピンの概要を示す横断面図であ
る。

【図３】本発明の好適な実施例によるメンブレン・プロ
ーブ・ブロックの概要を示す横断面図である。

【図４】本発明の好適な実施例によるメンブレン・プロ
ーブ・ブロックの概要を示す分解図である。

【図５Ａ】本発明の好適な実施例による第一ＨＤＩデバ
イスを製造するプロセスの流れの概要を示す横断面図で
ある。

【図５Ｂ】本発明の好適な実施例による第一ＨＤＩデバ
イスを製造するプロセスの流れの概要を示す横断面図で
ある。

【図６Ａ】本発明の好適な実施例による第二ＨＤＩデバ
イスを製造するプロセスの流れの概要を示す横断面図で
ある。

【図６Ｂ】本発明の好適な実施例による第二ＨＤＩデバ
イスを製造するプロセスの流れの概要を示す横断面図で
ある。

【図７】第二ＨＤＩデバイスのバンプ及びトレースピン
が下方に押されてテスト対象物のテストパッドに接触す
る概要を示す横断面図である。

【符号の説明】

１２：ピン、１４：ベース、１６：開口部、１７：傾斜
する構造、１８：水平分力、１９：垂直分力、１００：
第二ＨＤＩデバイス、１０２：バンプ及びトレースピ
ン、１０４：バッファ層又はバッファパッド、１０５：
ガラス基板、１０８：金属ライン、１１４ａ：フォトレ
ジスト・パターン、１１４ｂ：フォトレジスト・パター
ン、２００：ドライバＩＣ、３００：懸架ユニット、３
０２：スプリング、３０４：ねじ、３１０：第一懸架ユ
ニット、３１２：ガイドピン、３２０：第二懸架デバイ
ス、３２２：リニヤガイド、３３０：第三懸架デバイ
ス、３４０：保護カバー、３４２：カバーねじ、３５
０：懸架ステージ、３５３：ストッパ、３６０：ＨＤＩ
カバー、３６２：ガイド穴、４００：第一ＨＤＩデバイ
ス、４０５：ガラス基板、４０８：金属ライン、４１
４：フォトレジスト・パターン、５０２：フレキシブル
なプリント回路、５００：ＦＰＣユニット、６００：Ｈ
ＤＩユニット。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 郭 建玄 台湾新竹縣竹東鎮中興路二段384巷12號 (72)発明者 謝 登存 台湾高雄市前鎮區瑞隆路529號 (72)発明者 陳 隆欣 台湾新竹縣新埔鎮和平街286號 (72)発明者 ▲范▼ 偉▲芳▼ 台湾新竹縣築北市中▲華▼路1448巷46號１ 樓 (72)発明者 王 銘賢 台湾台北市大安區基隆路三段20−２號３樓 (72)発明者 林 幸忠 台湾新竹市中正路350巷１弄４號 (72)発明者 劉 文元 台湾新竹市光復路一段683巷１弄５號 Ｆターム(参考） 2G003 AG03 AG20 AH05 AH06 AH07 2G011 AA04 AA15 AB01 AD01 AE03 AF00 2G132 AA11 AF02 AL03 4M106 AA01 BA01 DD03

Claims (17)

【特許請求の範囲】
1. 【請求項１】 プローブ・ブロックであって：複数のテ
   ストデバイスと；前記テストデバイスに複数のテスト信
   号を供給する手段と；前記テストデバイスと、前記テス
   ト信号を供給する前記手段とを懸架する手段と、を含
   む、プローブ・ブロック。
2. 【請求項２】 前記テストデバイスが複数のバンプ及び
   トレースピンを含む、請求項１に記載のプローブ・ブロ
   ック。
3. 【請求項３】 更に、バンプ及びトレースピンのそれぞ
   れ下部にバッファ層を含む、請求項２に記載のプローブ
   ・ブロック。
4. 【請求項４】 前記懸架手段がスプリングを含む、請求
   項１に記載のプローブ・ブロック。
5. 【請求項５】 前記懸架手段がねじを含む、請求項１に
   記載のプローブ・ブロック。
6. 【請求項６】 前記懸架手段が底部から最上部にわたっ
   て、第一懸架デバイスと、第二懸架デバイスと、第三懸
   架デバイスとを含む、請求項４に記載のプローブ・ブロ
   ック。
7. 【請求項７】 前記スプリングが前記第二、第三懸架デ
   バイス間に配される、請求項６に記載のプローブ・ブロ
   ック。
8. 【請求項８】 更に、前記テストデバイスと前記テスト
   信号を供給する手段とを電気的に接続する手段を含む、
   請求項１に記載のプローブ・ブロック。
9. 【請求項９】 更に、前記テスト信号を供給する手段を
   電気的に接続するフレキシブルなプリント回路アッセン
   ブリを含む、請求項１に記載のプローブ・ブロック。
10. 【請求項１０】 テストアッセンブリであって：複数の
    テストデバイスを有する回路サブアッセンブリと；前記
    回路サブアッセンブリを電気的に接続するフレキシブル
    なプリント回路ユニットと；前記回路ユニットと前記フ
    レキシブルなプリント回路ユニット間の懸架ユニット
    と、を含む、テストアッセンブリ。
11. 【請求項１１】 前記テストデバイスが複数のバンプ及
    びトレースピンを含む、請求項１０に記載のテストアッ
    センブリ。
12. 【請求項１２】 前記回路サブアッセンブリが前記バン
    プ及びトレースピンのそれぞれ下部にバッファ層を含
    む、請求項１１に記載のテストアッセンブリ。
13. 【請求項１３】 前記懸架ユニットがスプリングを含
    む、請求項１０に記載のテストアッセンブリ。
14. 【請求項１４】 前記懸架ユニットがねじを有する、請
    求項１０に記載のテストアッセンブリ。
15. 【請求項１５】 前記回路サブアッセンブリは：基板を
    供給するステップと；前記基板上にポリマ膜を塗布する
    ステップと；前記基板上にバッファ層を塗布するステッ
    プと；前記基板と前記バッファ層上に複数の金属ライン
    を形成するステップと；前記テストデバイスの役割をす
    る複数の金属バンプを前記金属ライン上に形成するステ
    ップと、によって製造される、請求項１０に記載のテス
    トアッセンブリ。
16. 【請求項１６】 前記テストデバイスと前記テスト信号
    を供給する手段とを電気的に接続する前記手段は：基板
    を供給するステップと；金属層が被覆されるようにフォ
    トレジストパターンを形成するステップと；前記金属層
    の非被覆部分上に金属ラインを成長させるステップと、
    によって作り出される、請求項８に記載のテストアッセ
    ンブリ。
17. 【請求項１７】 前記回路サブアッセンブリは：基板を
    供給するステップと；フォトリソグラフィ技術によって
    ポリマ膜にパターン形成して前記基板上にバッファ層を
    形成するステップと；前記基板をキュアリングするステ
    ップと；前記基板と前記バッファ層上に金属層をスパッ
    タ形成するステップと；フォトリソグラフィ技術によっ
    て前記金属層にパターン形成して前記基板上に導電パタ
    ーンを形成するステップと；前記導電パターン上に複数
    の金属パターンを電気メッキするステップと；前記金属
    パターンをパターン形成してバンプ又はトレースしたパ
    ターンを形成するステップと：前記バンプパターン上に
    金属バンプを形成するステップと、によって製造され
    る、請求項１０に記載のテストアッセンブリ。