JP2002305417A

JP2002305417A - 増幅回路

Info

Publication number: JP2002305417A
Application number: JP2001106846A
Authority: JP
Inventors: Giichi Mori; 森　　義一; Yoshitaka Ikeuchi; 良隆池内; Motoki Sakai; 基樹酒井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-04-05
Filing date: 2001-04-05
Publication date: 2002-10-18

Abstract

(57)【要約】【課題】１Ｖ程度の低電圧動作が可能で、半導体にお
ける占有面積の大きな増大を伴うことなく、周波数帯域
特性が良好で、次段回路との縦続接続が容易で、低消費
電流特性に優れ、利得の可変が容易な増幅器を実現す
る。【解決手段】入力信号ＶＩＮを増幅するＮＰＮ型トラ
ンジスタＱ１，Ｑ２からなる差動トランジスタ対と、Ｎ
ＰＮ型トランジスタＱ１，Ｑ２の共通エミッタに接続さ
れる電流源Ｉ１と、ＮＰＮ型トランジスタＱ１，Ｑ２の
コレクタに接続されする電流源Ｉ２，Ｉ２と、ＮＰＮ型
トランジスタＱ１，Ｑ２のコレクタに一端がそれぞれ接
続され他端が電圧源を構成するエミッタフォロワ回路に
接続されるＰＮＰ型トランジスタＱ３，Ｑ４とを設け
る。ＮＰＮ型トランジスタＱ１，Ｑ２とＰＮＰ型トラン
ジスタＱ３，Ｑ４とは、同一電流で同一コンダクタンス
値と近似する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅回路に関し、
特に通信機器の低電圧受信回路に用いられる、低電圧で
動作可能な増幅回路に関するものである。

【０００２】

【従来の技術】近年、通信機能をもつ携帯機器の市場が
拡大する中で、低電圧動作の通信用半導体への需要が更
に高まっている。

【０００３】以下、従来の低電圧半導体に用いられる増
幅回路について説明する。

【０００４】図７は、従来の増幅回路の構成を示す回路
図であり、一般的な抵抗負荷の差動増幅回路を示してい
る。図７において、ＶＩＮは入力信号である。Ｑ１，Ｑ
２はＮＰＮ型トランジスタでエミッタが共通接続されて
おり、差動トランジスタ対を構成している。ＩＮ１，Ｉ
Ｎ２は増幅回路の各入力端子であり、差動トランジスタ
対を構成するＮＰＮ型トランジスタＱ１，Ｑ２の各ベー
スに接続されている。Ｉ１は差動トランジスタ対を構成
するＮＰＮ型トランジスタＱ１，Ｑ２の共通エミッタと
グラウンドとの間に接続された電流源で、抵抗にも置き
換えられる。

【０００５】ＲＬ１，ＲＬ１は差動トランジスタ対の出
力として機能するＮＰＮ型トランジスタＱ１，Ｑ２の各
コレクタと電源ＶＣＣとの間にそれぞれ接続されたイン
ピーダンス負荷としての抵抗である。ＯＵＴ１，ＯＵＴ
２は増幅回路の出力端子であり、ＮＰＮ型トランジスタ
Ｑ１，Ｑ２の各コレクタに接続されている。Ｖｏｕｔは
差動出力電圧を示す。

【０００６】差動出力電圧Ｖｏｕｔは、直流阻止コンデ
ンサＣ１，Ｃ２を介して、次段増幅器Ｘ等の回路へ入力
される。Ｑ２０，Ｑ２１は次段増幅器Ｘを構成するＮＰ
Ｎ型トランジスタである。

【０００７】以上のように構成された増幅回路につい
て、以下その動作を説明する。入力信号ＶＩＮは、ＮＰ
Ｎ型トランジスタＱ１，Ｑ２よりなる差動トランジスタ
対により増幅されたコレクタ電流として出力され、抵抗
ＲＬ１，ＲＬ２で出力電圧に変換される。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
従来例の構成では、携帯機器等で少ない消費電流で動作
させようとした場合に、所望の利得を得るためには、抵
抗ＲＬ１，ＲＬ２の負荷インピーダンス値を大きくする
必要があるために、半導体集積回路で実現する場合に、
回路素子面積の増大を伴う。

【０００９】また、チップ上の抵抗ＲＬ１，ＲＬ２の面
積が大きくなると、それに比例して半導体基板との間に
生じる寄生容量が大きくなるために、寄生容量がＬＰＦ
（低域通過フィルタ）として働き、周波数帯域特性が高
域で劣化してしまう。

【００１０】さらに、抵抗ＲＬ１，ＲＬ２の負荷インピ
ーダンスを大きくした場合、利得の増大と同時に、差動
出力電圧Ｖｏｕｔの直流電位の降下を伴うために、次段
増幅器Ｘ等の次段回路に接続する場合には、次段回路の
動作点に直流電位を合わせるために、直流的に電位シフ
トを行うか、直流阻止コンデンサＣ１，Ｃ２を介して接
続する必要がある。

【００１１】また、差動トランジスタ対に流す電流を変
化させた場合、差動出力電圧Ｖｏｕｔの直流変動を伴う
ために、可変利得増幅回路の構成が困難であるという課
題を有していた。

【００１２】本発明は、上記従来の課題を解決するもの
で、小面積で、寄生素子による周波数特性の劣化がほと
んどなく、かつ利得の可変が容易な低電圧動作の増幅回
路を提供することを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１に記載の増幅回路は、エミッタが
共通接続された第１および第２のトランジスタからな
り、差動信号が第１および第２のトランジスタのベース
にそれぞれ入力される差動トランジスタ対と、第１およ
び第２のトランジスタの共通エミッタに接続された第１
の電流源と、第１および第２のトランジスタのコレクタ
にそれぞれ接続された第２および第３の電流源と、第１
および第２のトランジスタのコレクタに負荷として一端
がそれぞれ接続されて第２および第３の電流源の電流と
第１の電流源の電流源の電流との差電流が流れる第１お
よび第２の非線型能動素子と、第１および第２の非線型
能動素子の他端に共通に接続されて第１および第２の非
線型能動素子の動作点を決める電圧源とを備えている。

【００１４】この構成によれば、負荷が抵抗ではなく非
線型能動素子であるので、半導体集積回路で実現する場
合、抵抗の場合に比べて回路素子の占有面積が少なくて
済む。また、非線型能動素子の占有面積が少ないことか
ら、非線型能動素子と回路基板の間に生じる寄生容量も
小さく、寄生容量による周波数特性の劣化もほとんどな
くすことができる。また、差動出力電圧の直流電位（非
線型能動素子の動作点）は電圧源によって、次段回路の
動作点に合わせて設定することができ、直流電位シフト
回路や直流阻止コンデンサを不要にすることができる。
また、増幅回路の利得が負荷電流と差動トランジスタ対
に流れる電流との相対関係で決まるため、利得増加のた
めの消費電流の増加も少なくて済み、また、第１の電流
源または第２および第３の電流源の電流を可変にするこ
とで容易に可変利得増幅回路を実現することができる。

【００１５】請求項２に記載の増幅回路は、請求項１に
記載の増幅回路において、第１および第２のトランジス
タが第１および第２のＮＰＮ型トランジスタである。

【００１６】この構成によれば、請求項１に記載の増幅
回路と同様の作用を有する。

【００１７】請求項３に記載の増幅回路は、請求項２に
記載の増幅回路において、第１および第２の非線型能動
素子がアノードを一端としカソードを他端とした第１お
よび第２のダイオードであることを特徴とする。

【００１８】この構成によれば、請求項１に記載の増幅
回路と同様の作用を有する。

【００１９】請求項４に記載の増幅回路は、請求項２に
記載の増幅回路において、第１および第２の非線型能動
素子がエミッタを一端としベースを他端としコレクタを
直接またはインピーダンスをもたせて接地した第１およ
び第２のＰＮＰ型トランジスタであることを特徴とす
る。

【００２０】この構成によれば、請求項１に記載の増幅
回路と同様の作用を有する。

【００２１】請求項５に記載の増幅回路は、請求項２に
記載の増幅回路において、第１および第２の非線型能動
素子がエミッタを一端としベースを他端としコレクタを
直接またはインピーダンスをもたせて接地した第１およ
び第２のＰＮＰ型トランジスタであり、電圧源の出力部
が第３のＮＰＮ型トランジスタで構成されるエミッタフ
ォロワ回路で構成されていることを特徴とする。

【００２２】この構成によれば、請求項１に記載の増幅
回路と同様の作用を有する他、第１および第２のＰＮＰ
型トランジスタのベース−エミッタ間電圧の温度変動を
第３のＮＰＮ型トランジスタのベース−エミッタ間電圧
の温度変動で補償することができ、温度特性を安定させ
ることができる。

【００２３】請求項６に記載の増幅回路は、請求項４ま
たは５に記載の増幅回路において、第１の電流源から差
動トランジスタ対に流れる電流を変化させる可変電流源
を付加したことを特徴とする。

【００２４】この構成によれば、請求項１記載の増幅回
路と同様の作用を有する他、可変電流源の電流を変化さ
せることにより、利得を変化させることができる。

【００２５】請求項７に記載の増幅回路は、請求項４ま
たは５に記載の増幅回路において、第１の電流源が電流
値が可変の可変電流源であることを特徴とする。

【００２６】この構成によれば、請求項１記載の増幅回
路と同様の作用を有する他、第１の電流源の電流を変化
させることにより、利得を変化させることができる。

【００２７】請求項８に記載の増幅回路は、請求項４ま
たは５に記載の増幅回路において、第２および第３の電
流源から第１および第２のトランジスタにそれぞれ流れ
る電流を変化させる第１および第２の可変電流源を付加
したことを特徴とする。

【００２８】この構成によれば、請求項１記載の増幅回
路と同様の作用を有する他、第１および第２の可変電流
源の電流を変化させることにより、利得を変化させるこ
とができる。

【００２９】請求項９に記載の増幅回路は、請求項４ま
たは５に記載の増幅回路において、第２および第３の電
流源が電流値が可変の可変電流源であることを特徴とす
る。

【００３０】この構成によれば、請求項１記載の増幅回
路と同様の作用を有する他、第２および第３の電流源の
電流を変化させることにより、利得を変化させることが
できる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００３２】図１は第１の実施の形態における増幅回路
の構成を示す回路図である。図１において、ＶＩＮは入
力信号である。Ｑ１，Ｑ２はＮＰＮ型トランジスタでエ
ミッタが共通接続されており、差動トランジスタ対を構
成している。ＩＮ１，ＩＮ２は増幅回路の各入力端子で
あり、差動トランジスタ対を構成するＮＰＮ型トランジ
スタＱ１，Ｑ２の各ベースに接続されている。Ｉ１は差
動トランジスタ対を構成するＮＰＮ型トランジスタＱ
１，Ｑ２の共通エミッタとグラウンドとの間に接続され
た電流源で、抵抗にも置き換えられる。Ｉ２，Ｉ２は差
動トランジスタ対を構成するＮＰＮ型トランジスタＱ
１，Ｑ２の出力端子として動作する各コレクタと電源Ｖ
ＣＣとの間に各々接続される２つの同一電流値の電流源
である。

【００３３】Ｚ１，Ｚ２は非線型能動素子で、一端がＮ
ＰＮ型トランジスタＱ１，Ｑ２のコレクタ、他端が共通
接続されて電圧源Ｖｒ１に接続されている。ＯＵＴ１，
ＯＵＴ２は、増幅回路の出力端子であり、ＮＰＮ型トラ
ンジスタＱ１，Ｑ２の各コレクタに接続されている。Ｖ
ｏｕｔは差動出力電圧を示す。差動出力電圧Ｖｏｕｔは
直接次段の回路（図示せず）に接続される。

【００３４】以上のように構成された増幅回路につい
て、以下その動作を説明する。まず、入力信号ＶＩＮ
は、入力端子ＩＮ１，ＩＮ２から差動トランジスタ対を
構成するＮＰＮ型トランジスタＱ１，Ｑ２の各ベースに
入力される。

【００３５】差動トランジスタ対を構成するＮＰＮ型ト
ランジスタＱ１，Ｑ２の共通エミッタには、電流源Ｉ１
（Ｉ１は同時に電流値も表すこととする）が接続され、
差動トランジスタ対の出力端子として動作するＮＰＮ型
トランジスタＱ１，Ｑ２の各コレクタには２つの電流源
Ｉ２，Ｉ２（Ｉ２は同時に電流値も表すこととする）が
それぞれ接続されており、負荷である非線型能動素子Ｚ
１，Ｚ２には、平均的にはＩ２−（Ｉ１／２）で表される差電流が負荷電流として流れる。電圧源Ｖｒ
１の電圧は、負荷である非線型能動素子Ｚ１，Ｚ２での
電圧降下を考慮して、出力端子ＯＵＴ１，ＯＵＴ２に適
切な動作点を与えるための直流電圧に設定する。このよ
うな構成において、増幅回路の利得は、負荷電流（Ｉ２
−（Ｉ１／２）と、差動トランジスタ対に流れる電流
（Ｉ１／２）の相対関係で決まり、およそ（Ｉ１／２）／（Ｉ２−（Ｉ１／２））で表すことができる。

【００３６】ここで、簡単のために、差動トランジスタ
対を構成するＮＰＮ型トランジスタＱ１，Ｑ２と、負荷
を構成する非線型能動素子Ｚ１，Ｚ２とは、同一電流の
時に、同一のコンダクタンス値となると近似している。
なお、現実には、ＮＰＮ型トランジスタとＰＮＰ型トラ
ンジスタ（非線型能動素子）とが用いられるため、全く
同一になることはなく、誤差電流も含めて利得が決定す
るため、同一コンダクタンスとは限らない。

【００３７】このように、本実施の形態による増幅回路
は、１Ｖ程度の低電圧で動作可能な構成であり、負荷と
して非線型能動素子Ｚ１，Ｚ２を用いるために半導体集
積回路で実現する場合に回路素子面積の占有面積は抵抗
負荷の場合と比べて僅かで済む。負荷である非線型能動
素子Ｚ１，Ｚ２の占有面積が小さいということは同時
に、半導体基板との間に生じる寄生容量も小さいという
ことであり、そのために、寄生容量による周波数帯域特
性劣化も少ない。

【００３８】ここで、負荷として非線型能動素子Ｚ１，
Ｚ２を用いるために半導体集積回路で実現する場合に回
路素子面積の占有面積は抵抗負荷の場合と比べて僅かで
済む理由について説明する。抵抗負荷の場合、利得は、
“抵抗負荷値”と“差動トランジスタのエミッタ抵抗ｒ
ｅ（＝ＶＴ／ＩＥ）”に比例するため、トランジスタの
ｈｆｅの安定な電流ＩＥが決まると、それによって決ま
るエミッタ抵抗ｒｅに対して所要の利得分の値の抵抗負
荷値が必要になる。ＶＴは熱起電力であり、ＩＥはエミ
ッタ電流である。

【００３９】集積回路上の負荷抵抗は、所要抵抗＝（抵
抗長／抵抗幅）×シート抵抗のため、利得大のために
は、抵抗長が長くなり、面積大となる。本発明の負荷抵
抗値Ｚ１，Ｚ２は非線型素子のｒｅ＝ＶＴ／ＩＥで決ま
るため、非線型素子のＩＥを減らすだけで、Ｚ１，Ｚ２
値を大きくでき、面積増大の必要はない。非線型素子の
トランジスタあるいはダイオードなど、能動素子は小形
で実現可能である。

【００４０】また、差動出力電圧Ｖｏｕｔの直流電位は
次段回路の動作点に合わせて電圧源Ｖｒ１で決めること
ができるため、次段回路との接続のための直流電位シフ
ト回路や直流阻止コンデンサは不要である。

【００４１】また、増幅回路の利得は、先に述べたよう
に、負荷電流（Ｉ２−（Ｉ１／２））と、差動対に流れ
る電流（Ｉ１／２）の相対関係で決まるため、利得増加
のための消費電流の増加も少なくて済み、また電流源Ｉ
１あるいは電流源Ｉ２を可変にすることで容易に可変利
得増幅回路を実現することができるという優れた効果が
得られる。

【００４２】ここで、利得増加のための消費電流の増加
が少なくて済む理由について説明する。すなわち、利得
は、Ｉ２−（Ｉ１／２）とＩ１／２の比で決まるため、
電流Ｉ１およびＩ２を同時に小さい値にでき、低消費電
流が実現できる。一方、抵抗負荷の場合は、“利得∝抵
抗負荷／差動トランジスタのエミッタ抵抗ｒｅ”のた
め、差動トランジスタのエミッタ抵抗ｒｅ（＝ＶＴ／Ｉ
Ｅ）を小さくする場合に、エミッタ電流ＩＥを大きくす
る必要があり、消費電流が増加する。

【００４３】以上のように、本実施の形態によれば、差
動信号をベースに入力するＮＰＮ型トランジスタＱ１，
Ｑ２からなる差動トランジスタ対と、差動トランジスタ
対を構成するＮＰＮ型トランジスタＱ１，Ｑ２の共通エ
ミッタに接続される電流源Ｉ１と、差動トランジスタ対
の出力端子として動作するＮＰＮ型トランジスタＱ１，
Ｑ２の各コレクタに各々接続される２つの電流源Ｉ２，
Ｉ２とを設け、さらに一端がＮＰＮ型トランジスタＱ
１，Ｑ２の各コレクタに接続され、他端が電圧源Ｖｒ１
に共通に接続される非線型能動素子Ｚ１，Ｚ２を設け、
ＮＰＮ型トランジスタＱ１，Ｑ２と非線型能動素子Ｚ
１，Ｚ２の同一電流時のコンダクタンスを同一値とする
構成により、１Ｖ程度の低電圧動作が可能で、半導体に
おける占有面積の大きな増大を伴うことなく、周波数帯
域特性が良好で、次段回路との縦続接続が容易で、低消
費電流特性に優れ、利得の可変が容易な増幅回路を実現
することができる。

【００４４】以下、本発明の第２の実施の形態について
図面を参照しながら説明する。図２は第２の実施の形態
における増幅回路の構成を示す回路図である。以下の各
実施の形態は、第１の実施の形態における非線型能動素
子Ｚ１，Ｚ２の構成を具体化したものを示す。

【００４５】図２においては、図１における非線型能動
素子Ｚ１，Ｚ２に代えて、半導体能動素子であるダイオ
−ドＤ１，Ｄ２を用いている。その他は、図１と同一で
あるため説明は省略する。

【００４６】以上のように構成された増幅回路におい
て、ダイオードＤ１，Ｄ２が負荷であり、差動トランジ
スタ対を構成するＮＰＮ型トランジスタＱ１，Ｑ２と、
ダイオードＤ１，Ｄ２とが同一電流の時に、同一のコン
ダクタンス値となると近似した場合、増幅回路の利得は
第１の実施の形態で説明したように、（Ｉ１／２）／
（Ｉ２−（Ｉ１／２））で表すことができる。

【００４７】以上のように、本実施の形態により、１Ｖ
程度の低電圧動作が可能で、半導体における占有面積の
大きな増大を伴うことなく、周波数帯域特性が良好で、
次段回路との縦続接続が容易で、低消費電流特性に優
れ、利得の可変が容易な増幅回路を実現することができ
る。

【００４８】以下、本発明の第３の実施の形態について
図面を参照しながら説明する。図３は第３の実施の形態
における増幅回路の構成を示す回路図である。

【００４９】図３においては、図１における非線型能動
素子Ｚ１，Ｚ２に代えて、半導体能動素子であるＰＮＰ
型トランジスタＱ３，Ｑ４を用いている。このように、
ＰＮＰ型トランジスタＱ３，Ｑ４を使用する構成では、
エミッタをＮＰＮ型トランジスタＱ１，Ｑ２の各コレク
タに接続し、ベースを電圧源Ｖｒ２に共通に接続してい
る。ＰＮＰ型トランジスタＱ３，Ｑ４のコレクタは、直
接接地するか、あるいはインピーダンスを持たせて接地
している。その他は、図１と同一であるため説明は省略
する。なお、直接接地する場合でもインピーダンスを持
たせて接地する場合でも動作に差異はない。

【００５０】以上のように構成された増幅回路におい
て、ＰＮＰ型トランジスタＱ３，Ｑ４が負荷であり、先
の実施の形態と同様に、差動トランジスタ対を構成する
ＮＰＮ型トランジスタＱ１，Ｑ２と、負荷であるＰＮＰ
型トランジスタＱ３，Ｑ４とが同一電流の時に、同一の
コンダクタンス値となると近似した場合、増幅回路の利
得は（Ｉ１／２）／（Ｉ２−（Ｉ１／２））で表すこと
ができる。

【００５１】非線型素子としてＰＮＰトランジスタを使
用する場合、動作点を安定化させるためには、ベース電
流の供給のみで足りるため、ダイオードの場合に比べて
動作点安定化のための回路電流が少なくて済む。

【００５２】以上のように、本実施の形態により、１Ｖ
程度の低電圧動作が可能で、半導体における占有面積の
大きな増大を伴うことなく、周波数帯域特性が良好で、
次段回路との縦続接続が容易で、低消費電流特性に優
れ、利得の可変が容易な増幅回路を実現することができ
る。

【００５３】以下、本発明の第４の実施の形態について
図面を参照しながら説明する。図４は第４の実施の形態
における増幅回路の構成を示す回路図である。この実施
の形態は第３の実施の形態における電圧源Ｖｒ２を具体
化し、また、電流源Ｉ１から差動トランジスタ対に流れ
る電流を変化させる構成を付加したものを示す。

【００５４】図４においては、図３における電圧源Ｖｒ
２の一つの実施の形態として、電源電圧ＶＣＣを抵抗Ｒ
２，Ｒ３で分圧した電圧をＮＰＮ型トランジスタＱ５と
抵抗Ｒ１からなるエミッタフォロアで出力し、ＰＮＰ型
トランジスタＱ３，Ｑ４のベースに与える構成としてい
る。

【００５５】この構成の場合、負荷であるＰＮＰ型トラ
ンジスタＱ３，Ｑ４のベース−エミッタ間電圧の温度変
動をＮＰＮ型トランジスタＱ５のベース−エミッタ間電
圧の温度変動で補償する方向に作用させることができ、
温度変動に対する安定性を高めることができる。

【００５６】また、可変電流源ＩＧ１を差動トランジス
タ対を構成するＮＰＮ型トランジスタＱ１，Ｑ２の共通
エミッタにつながる電流源Ｉ１に接続している。

【００５７】このように構成することで、増幅回路の利
得は近似的に、（（Ｉ１−ＩＧ１）／２）／（Ｉ２−（Ｉ１−ＩＧ１）
／２））で表すことができる。

【００５８】可変電流源ＩＧ１の電流可変による差動出
力電圧Ｖｏｕｔの直流電位の変動は抵抗負荷の場合に比
べて小さくすることができ、可変利得増幅回路を容易に
実現できる。

【００５９】ここで、可変電流源ＩＧ１を用いると抵抗
負荷の場合に比べてＶｏｕｔの直流電位の変動を小さく
できる理由について説明する。抵抗負荷の場合、利得∝
負荷抵抗Ｒ／差動トランジスタのエミッタ抵抗ｒｅ（＝
ＶＴ／ＩＥ）であり、その利得を可変するため、エミッ
タ電流ＩＥをΔＩＥ可変すると、Ｖｏｕｔ電位は、Ｒ×
ΔＩＥ変化する。実施の形態のように非線型負荷の場
合、直流電位変動は、抵抗負荷のように、ΔＩＥに線形
に比例するのではなく、ＶＢＥ（ベース・エミッタ間電
圧）圧縮されるため、Ｖｏｕｔの変動は小さくなる。

【００６０】以下、本発明の第５の実施の形態について
図面を参照しながら説明する。図５は第５の実施の形態
における増幅回路の構成を示す回路図である。

【００６１】図５においては、図４におけるＮＰＮ型ト
ランジスタＱ１，Ｑ２の共通エミッタにつながる可変電
流源ＩＧ１の代りに、差動トランジスタ対の出力端子と
して動作するＮＰＮ型トランジスタＱ１，Ｑ２の各コレ
クタに各々接続される第２および第３の電流源Ｉ２，Ｉ
２に接続される可変電流源ＩＧ２ａ，ＩＧ２ｂを用いて
いる。

【００６２】このように構成することで、増幅回路の利
得は近似的に、（Ｉ１／２）／（（Ｉ２＋ＩＧ２ａ）−Ｉ１／２）で表すことができる。ここで、ＩＧ２ａ＝ＩＧ２ｂであ
る。

【００６３】第４の実施の形態と同様に、可変電流源Ｉ
Ｇ２ａ，ＩＧ２ｂ（＝ＩＧ２ａ）の電流の可変による差
動出力電圧Ｖｏｕｔの直流電位の変動は抵抗負荷の場合
に比べて小さくすることができ、可変利得増幅回路を容
易に実現できる。

【００６４】ここで、可変電流源ＩＧ２ａ，ＩＧ２ｂを
用いると抵抗負荷の場合に比べてＶｏｕｔの直流電位の
変動を小さくできる理由は、先に説明したとおり、ＶＢ
Ｅ圧縮されるからである。

【００６５】以下、本発明の第６の実施の形態について
図面を参照しながら説明する。図６は第６の実施の形態
における増幅回路の構成を示す回路図である。この実施
の形態は、第５の実施の形態の構成を具体化したもので
ある。

【００６６】図６においては、ＩＡは電流源で、ＰＮＰ
型トランジスタＱ６，Ｑ８，Ｑ９のカレントミラー回路
で第５の実施の形態における差動トランジスタ対を構成
するＮＰＮトランジスタＱ１，Ｑ２へ供給するコレクタ
電流Ｉ２（＝ＩＡ）を生成している。つまり２つの電流
源Ｉ２，Ｉ２を構成している。

【００６７】また、差動トランジスタ対を構成するＮＰ
Ｎ型トランジスタＱ１，Ｑ２の共通エミッタ電流を、Ｐ
ＮＰ型トランジスタＱ６，Ｑ７，Ｑ１０，およびＮＰＮ
型トランジスタＱ１１，Ｑ１２で生成している。この場
合、ＰＮＰ型トランジスタＱ６，Ｑ７はカレントミラー
回路を構成しており、ＰＮＰ型トランジスタＱ７を流れ
る電流は、ＰＮＰ型トランジスタＱ６を流れる電流の２
倍に設定されている。ＮＰＮ型トランジスタＱ１０には
ＰＮＰ型トランジスタＱ７と同じ値の電流が流れる。Ｎ
ＰＮ型トランジスタＱ１０に流れる電流２・ＩＡは、可
変電流源ＩＧ３とＮＰＮ型トランジスタＱ１１に分流し
て流れる。ＮＰＮ型トランジスタＱ１１，Ｑ１２はカレ
ントミラー回路を構成しており、ＮＰＮ型トランジスタ
Ｑ１２に流れる電流はＮＰＮ型トランジスタＱ１１に流
れる電流の例えば０．９倍の電流Ｉ１（＝０．９・（２
・ＩＡ−ＩＧ３））が流れるように設定されている。

【００６８】ここで、ＰＮＰ型トランジスタＱ７および
ＮＰＮ型トランジスタＱ１１，Ｑ１２のトランジスタサ
イズおよび、カレントミラー抵抗Ｒ４，Ｒ５の抵抗値を
所定値に設定することにより、ＮＰＮ型トランジスタＱ
１，Ｑ２のコレクタ電流Ｉ２と共通エミッタ電流Ｉ１と
の間に差電流を生じさせ、差電流と共通エミッタ電流の
相対関係により増幅回路の利得を決めることができる。

【００６９】上記において、抵抗Ｒ５の抵抗値を大きく
すると、ＮＰＮ型トランジスタＱ１２の電流が減少す
る。ＮＰＮ型トランジスタＱ１１，Ｑ１２のトランジス
タサイズ比（飽和電流ＩＳの比）と併せて、抵抗Ｒ４，
Ｒ５の値を変えることで、トランジスタＱ１２に流れる
電流を調整できる。

【００７０】可変電流源ＩＧ３は、ＮＰＮ型トランジス
タＱ１０，Ｑ１１のコレクタと接続することで、差動ト
ランジスタ対の共通エミッタ電流Ｉ１を可変させ、利得
を変化させることができる。電圧源Ｖｒ３は、ＰＮＰ型
トランジスタＱ１０にバイアス電圧を与える。

【００７１】以上のように、本実施の形態により、１Ｖ
程度の低電圧動作が可能で、半導体における占有面積の
大きな増大を伴うことなく、周波数帯域特性が良好で、
次段回路との縦続接続が容易で、低消費電流特性に優
れ、利得の可変が容易な増幅回路を実現することができ
る。

【００７２】なお、上記の実施の形態では、差動トラン
ジスタ対がＮＰＮ型トランジスタで構成されたものを示
したが、ＰＮＰ型トランジスタで構成されたものも実施
の形態としてあげることができる。この場合、非線型能
動素子であるトランジスタの導電型は、ＮＰＮ型に変更
され、エミッタフォロワを構成するトランジスタはＰＮ
Ｐ型に変更される。

【００７３】また、上記した実施の形態では、差動トラ
ンジスタ対を構成する２つのＮＰＮ型トランジスタのエ
ミッタ同士を直接接続していたが、両ＮＰＮ型トランジ
スタのエミッタ間に抵抗またはコンデンサを挿入接続す
ることで、ゲイン調整を行うことが可能である。差動ト
ランジスタ対としてＰＮＰ型トランジスタを用いた場合
も同様である。

【００７４】今回は、バイポーラトランジスタで構成す
る実施の形態を説明したが、ＣＭＯＳ等で構成しても同
様の特徴を得ることができる。この場合、基本的には、
バイポーラトランジスタのＮＰＮ型トランジスタをＮチ
ャネルＭＯＳＦＥＴに置き換え、ＰＮＰ型トランジスタ
をＰチャネルＭＯＳＦＥＴに置き換えることで、実現可
能である。

【００７５】

【発明の効果】以上のように本発明によれば、差動信号
をベースに入力する第１および第２のトランジスタから
なる差動トランジスタ対と、差動トランジスタ対を構成
する第１および第２のトランジスタの共通エミッタに接
続される第１の電流源と、差動トランジスタ対の出力端
子として動作する第１および第２のトランジスタの各コ
レクタに各々接続される第２および第３の電流源とを設
け、さらに一端が第１および第２のトランジスタの各コ
レクタに接続され、他端が電圧源に共通に接続される第
１および第２の非線型能動素子を設け、第１および第２
のトランジスタと第１および第２の非線型能動素子の同
一電流時のコンダクタンスを同一値とする構成により、
１Ｖ程度の低電圧動作が可能で、半導体における占有面
積の大きな増大を伴うことなく、周波数帯域特性が良好
で、次段回路との縦続接続が容易で、低消費電流特性に
優れ、利得の可変が容易な増幅回路を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における増幅回路を
示す構成を示す回路図である。

【図２】本発明の第２の実施の形態における増幅回路を
示す構成を示す回路図である。

【図３】本発明の第３の実施の形態における増幅回路を
示す構成を示す回路図である。

【図４】本発明の第４の実施の形態における増幅回路を
示す構成を示す回路図である。

【図５】本発明の第５の実施の形態における増幅回路を
示す構成を示す回路図である。

【図６】本発明の第６の実施の形態における増幅回路を
示す構成を示す回路図である。

【図７】従来の実施の形態における増幅回路を示す構成
を示す回路図である。

【符号の説明】

ＶＩＮ入力信号ＩＮ１、ＩＮ２入力端子Ｑ１，Ｑ２，Ｑ５，Ｑ１１，Ｑ１２ＮＰＮ型トラン
ジスタＱ３，Ｑ４，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０ＰＮ
Ｐ型トランジスタＩ１電流源Ｉ２電流源ＩＡ電流源ＩＧ１，ＩＧ２ａ，ＩＧ２ｂ，ＩＧ３可変電流源Ｚ１，Ｚ２非線型能動素子ＲＬ１，ＲＬ１抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５抵抗ＯＵＴ１，ＯＵＴ２出力端子Ｖｏｕｔ差動出力電圧Ｖｒ１，Ｖｒ２電圧源Ｃ１，Ｃ２直流阻止コンデンサＶＣＣ電源電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者酒井基樹大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5J066 AA01 AA12 CA36 CA37 CA61 CA92 FA04 HA01 HA02 HA04 HA08 HA19 HA25 HA29 KA05 KA07 KA09 MA01 MA08 MA21 ND01 ND12 ND22 ND23 PD02 SA13

Claims

【特許請求の範囲】

【請求項１】エミッタが共通接続された第１および第
２のトランジスタからなり、差動信号が前記第１および
第２のトランジスタのベースにそれぞれ入力される差動
トランジスタ対と、前記第１および第２のトランジスタ
の共通エミッタに接続された第１の電流源と、前記第１
および第２のトランジスタのコレクタにそれぞれ接続さ
れた第２および第３の電流源と、前記第１および第２の
トランジスタのコレクタに負荷として一端がそれぞれ接
続されて前記第２および第３の電流源の電流と前記第１
の電流源の電流源の電流との差電流が流れる第１および
第２の非線型能動素子と、前記第１および第２の非線型
能動素子の他端に共通に接続されて前記第１および第２
の非線型能動素子の動作点を決める電圧源とを備えた増
幅回路。
【請求項２】第１および第２のトランジスタが第１お
よび第２のＮＰＮ型トランジスタである請求項１に記載
の増幅回路。
【請求項３】第１および第２の非線型能動素子がアノ
ードを一端としカソードを他端とした第１および第２の
ダイオードであることを特徴とする請求項２に記載の増
幅回路。
【請求項４】第１および第２の非線型能動素子がエミ
ッタを一端としベースを他端としコレクタを直接または
インピーダンスを持たせて接地した第１および第２のＰ
ＮＰ型トランジスタであることを特徴とする請求項２に
記載の増幅回路。
【請求項５】第１および第２の非線型能動素子がエミ
ッタを一端としベースを他端としコレクタを直接または
インピーダンスをもたせて接地した第１および第２のＰ
ＮＰ型トランジスタであり、電圧源の出力部が第３のＮ
ＰＮ型トランジスタで構成されるエミッタフォロワ回路
で構成されていることを特徴とする請求項２に記載の増
幅回路。
【請求項６】第１の電流源から差動トランジスタ対に
流れる電流を変化させる可変電流源を付加したことを特
徴とする請求項４または５に記載の増幅回路。
【請求項７】第１の電流源が電流値が可変の可変電流
源であることを特徴とする請求項４または５に記載の増
幅回路。
【請求項８】第２および第３の電流源から前記第１お
よび第２のトランジスタにそれぞれ流れる電流を変化さ
せる第１および第２の可変電流源を付加したことを特徴
とする請求項４または５に記載の増幅回路。
【請求項９】第２および第３の電流源が電流値が可変
の可変電流源であることを特徴とする請求項４または５
に記載の増幅回路。