JP2002305262A - Package for packaging semiconductor device - Google Patents

Package for packaging semiconductor device

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JP2002305262A
JP2002305262A JP2001109676A JP2001109676A JP2002305262A JP 2002305262 A JP2002305262 A JP 2002305262A JP 2001109676 A JP2001109676 A JP 2001109676A JP 2001109676 A JP2001109676 A JP 2001109676A JP 2002305262 A JP2002305262 A JP 2002305262A
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JP
Japan
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semiconductor element
frame
wiring board
package
semiconductor
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JP2001109676A
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Kiyomitsu Onodera
清光 小野寺
Masami Tokumitsu
雅美 徳光
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

PROBLEM TO BE SOLVED: To provide a package for packaging a semiconductor device, that matches the impedance between a semiconductor device and a wiring board, reduces signal loss at the connection point between the semiconductor device and wiring board, and at the same, time can be packaged finely and accurately. SOLUTION: The package for packaging a semiconductor device has a frame 1, that has an opening 11 at the upper section, a hollow section 12, and a glass coaxial bead 5 on the sidewall, a wiring board 3 that is accommodated in the frame 1, is made of a semiconductor, and is mechanically and electrically connected to the glass coaxial bead 5, the semiconductor device 2 that is accommodated in the frame 1, and a cap 4 that covers the opening 11. In the package for packaging a semiconductor device, an electrode terminal, provided on the lower surface of the semiconductor device 2, is connected to an electrode terminal provided on the upper surface of the wiring board 3 by bump bonding.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体素子実装用
パッケージに関する。
The present invention relates to a package for mounting a semiconductor element.

【0002】[0002]

【従来の技術】図5は半導体素子実装用パッケージの従
来例の構造を示す断面図である。
2. Description of the Related Art FIG. 5 is a sectional view showing the structure of a conventional example of a package for mounting a semiconductor element.

【0003】1はフレーム、11はフレーム1の上部の
開口部、12はフレーム1の中空部、13はフレーム1
の貫通孔、2は半導体素子、21は半導体素子2上の配
線、3は配線基板、31は配線基板3上の平面導波路配
線、32は配線基板3の中央に設けたキャビティ
(穴)、4はシールキャップ、5は高周波ガラス同軸ビ
ーズ、51はガラス同軸ビーズ5の中心導体、52はガ
ラス同軸ビーズ5の誘電体、10はボンディングワイヤ
である。
[0003] 1 is a frame, 11 is an opening at the top of the frame 1, 12 is a hollow portion of the frame 1, 13 is a frame 1
2, a semiconductor element, 21 is a wiring on the semiconductor element 2, 3 is a wiring board, 31 is a planar waveguide wiring on the wiring board 3, 32 is a cavity (hole) provided in the center of the wiring board 3, 4 is a seal cap, 5 is a high-frequency glass coaxial bead, 51 is a center conductor of the glass coaxial bead 5, 52 is a dielectric of the glass coaxial bead 5, and 10 is a bonding wire.

【0004】この従来技術による半導体素子実装用パッ
ケージでは、フレーム1として金属筐体を用いている。
また、この金属フレーム1の側壁には、高周波同軸コネ
クタの構成部品である同軸端子、すなわち、ガラス同軸
ビーズ5が設けられている。半導体素子2の実装後に、
シールキャップ4をシーム溶接、ろう付け、あるいは接
着等の手段によってフレーム1の上面に接続することで
気密性を確保する。フレーム1内部には、半導体素子2
を搭載するためのキャビティ32を中央に設けた配線基
板3が配置され、配線基板3上には、マイクロストリッ
プ、グランデッドコプレーナ等の平面導波路配線31が
配置されている。配線基板3上の平面導波路配線31
と、同軸ビーズ5の中心導体51とは、はんだ、あるい
は銀ペースト等によって、電気的・機械的に接続されて
いる。
[0004] In this conventional semiconductor device mounting package, a metal housing is used as the frame 1.
On the side wall of the metal frame 1, a coaxial terminal which is a component of the high-frequency coaxial connector, that is, a glass coaxial bead 5 is provided. After mounting the semiconductor element 2,
Airtightness is ensured by connecting the seal cap 4 to the upper surface of the frame 1 by means such as seam welding, brazing, or bonding. Inside the frame 1, a semiconductor element 2
A wiring substrate 3 provided with a cavity 32 for mounting the center is disposed, and a planar waveguide wiring 31 such as a microstrip or a grounded coplanar is disposed on the wiring substrate 3. Planar waveguide wiring 31 on wiring substrate 3
And the central conductor 51 of the coaxial bead 5 are electrically and mechanically connected by solder, silver paste, or the like.

【0005】[0005]

【発明が解決しようとする課題】この半導体素子実装用
パッケージでは、半導体素子2上の配線21と、配線基
板3上の平面導波路配線31との接続には、ボンディン
グワイヤ10またはボンディングリボンが用いられてい
た。このため、これらのボンディングワイヤ10または
ボンディングリボンのボンディング部において、インピ
ーダンス不整合が生じ、ボンディング部での信号の反射
損失および挿入損失が大きかった。したがって、準ミリ
波帯以上の高周波半導体素子を実装するためには、この
信号の反射損失や挿入損失を極力抑えるために、半導体
素子2と配線基板3との段差を数十μm以内に抑えた
り、ボンディングワイヤ10またはボンディングリボン
の長さを数百μmに抑えるなどの多大な労力が必要であ
った。
In this package for mounting a semiconductor element, a bonding wire 10 or a bonding ribbon is used to connect the wiring 21 on the semiconductor element 2 and the planar waveguide wiring 31 on the wiring board 3. Had been. For this reason, impedance mismatch occurs at the bonding portion of the bonding wire 10 or the bonding ribbon, and the reflection loss and the insertion loss of the signal at the bonding portion are large. Therefore, in order to mount a high-frequency semiconductor element of a quasi-millimeter-wave band or higher, the level difference between the semiconductor element 2 and the wiring board 3 must be reduced to within several tens of μm in order to minimize reflection loss and insertion loss of this signal. A great deal of labor was required, such as reducing the length of the bonding wire 10 or the bonding ribbon to several hundred μm.

【0006】このように従来技術においては、半導体素
子2上の配線21と配線基板3上の平面導波路配線31
との接続に、ボンディングワイヤ10またはボンディン
グリボンが用いられていたために、信号の反射損失や挿
入損失が通常大きく、使用周波数帯が準ミリ波帯以下に
限られ、それ以上の高周波性能を有する半導体素子2を
実装した場合には、ボンディングワイヤ10またはボン
ディングリボンのボンディング部のインピーダンス不整
合のために、十分にその性能が引き出せないという課題
があった。
As described above, in the prior art, the wiring 21 on the semiconductor element 2 and the planar waveguide wiring 31 on the wiring board 3 are used.
Since the bonding wire 10 or the bonding ribbon is used for connection with the semiconductor, the reflection loss and insertion loss of the signal are usually large, and the frequency band used is limited to a quasi-millimeter wave band or less, and a semiconductor having a higher frequency performance than that. When the element 2 is mounted, there is a problem that its performance cannot be sufficiently brought out due to impedance mismatch of the bonding portion of the bonding wire 10 or the bonding ribbon.

【0007】また、配線基板3が、プリント配線を設け
たセラミックまたはガラスセラミックで作製されている
ため、準ミリ波、ミリ波以上の高周波帯で要求される微
細構造への実装、高い位置決め精度の実装が困難であっ
た。
Further, since the wiring board 3 is made of ceramic or glass ceramic provided with printed wiring, it can be mounted on a fine structure required in a high frequency band of quasi-millimeter wave or millimeter wave or higher, and high positioning accuracy can be obtained. Implementation was difficult.

【0008】本発明の目的は、上記課題を解決し、半導
体素子と配線基板間のインピーダンス整合を図り、両者
の接続点での信号損失を低減させると共に、微細・高精
度実装が可能な半導体素子実装用パッケージを提供する
ことにある。
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems, achieve impedance matching between a semiconductor element and a wiring board, reduce a signal loss at a connection point between the two, and realize a fine and highly accurate semiconductor element. To provide a package for mounting.

【0009】[0009]

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体素子実装用パッケージは、上部に開
口部を有し、中空部を有し、側壁に少なくとも1個の同
軸端子を有するフレームと、前記フレームの内部に収納
し、半導体からなり、前記同軸端子と機械的・電気的に
接続した配線基板と、前記フレームの内部に収納した半
導体素子と、前記開口部を覆うキャップとを備え、前記
半導体素子の下面に設けた電極端子と、前記配線基板の
上面に設けた電極端子とをバンプボンディングにより接
続したことを特徴とする。
In order to solve the above problems, a package for mounting a semiconductor device according to the present invention has an opening at an upper portion, a hollow portion, and at least one coaxial terminal on a side wall. A frame having, a wiring board housed inside the frame, made of semiconductor, mechanically and electrically connected to the coaxial terminal, a semiconductor element housed inside the frame, and a cap covering the opening. Wherein the electrode terminals provided on the lower surface of the semiconductor element and the electrode terminals provided on the upper surface of the wiring board are connected by bump bonding.

【0010】本発明では、配線基板が半導体からなり、
この配線基板上に形成されたマイクロストリップ、グラ
ンデッドコプレーナ等の平面導波路配線と、パッケージ
フレームに設けられた同軸端子の中心導体とを、はん
だ、あるいは銀ペースト等によって電気的に接続し、ま
た、半導体素子と配線基板とを直接バンプボンディング
により電気的に接続するので、パッケージ内部ではイン
ピーダンス不整合が十分に抑えられ、両者の接続点での
信号損失が低減されている。
In the present invention, the wiring board is made of a semiconductor,
A planar waveguide wiring such as a microstrip or grounded coplanar formed on the wiring board and a center conductor of a coaxial terminal provided on the package frame are electrically connected by solder, silver paste, or the like; Since the semiconductor element and the wiring board are electrically connected directly by bump bonding, impedance mismatch is sufficiently suppressed inside the package, and signal loss at a connection point between the two is reduced.

【0011】また、配線基板に半導体基板を用いること
により、高精度な半導体プロセスを用いて作製できると
共に、高精度な実装が可能となり、準ミリ波帯・ミリ波
帯およびそれ以上の高周波特性を有する半導体素子を実
装した場合でも、十分にその性能を引き出すことができ
る。さらに、半導体素子と半導体からなる配線基板間の
線膨張係数差に起因する応力を低減できるので、両者の
接続部の信頼性が向上し、超高周波素子への対応を可能
とする高精度な半導体素子実装用パッケージを実現でき
る。
In addition, by using a semiconductor substrate for the wiring substrate, the semiconductor substrate can be manufactured using a high-precision semiconductor process, and can be mounted with high accuracy. Even when a semiconductor element having the same is mounted, its performance can be sufficiently brought out. Further, since the stress caused by the difference in linear expansion coefficient between the semiconductor element and the wiring board made of the semiconductor can be reduced, the reliability of the connection portion between the two is improved, and a high-precision semiconductor capable of coping with an ultra-high frequency element is provided. An element mounting package can be realized.

【0012】また、前記配線基板が砒化ガリウムからな
り、前記フレームがコバールからなることを特徴とす
る。このように、配線基板とフレームの材料として、線
膨張係数の近い材料を選ぶことにより、パッケージ内部
に生じる熱応力を緩和することができる。
Further, the wiring board is made of gallium arsenide, and the frame is made of Kovar. As described above, by selecting a material having a close linear expansion coefficient as the material of the wiring board and the frame, the thermal stress generated inside the package can be reduced.

【0013】また、前記配線基板の下面と前記フレーム
の内面との間に、弾性を有する緩衝層を挿入したことを
特徴とする。このような緩衝層を挿入することにより、
パッケージ内部に生じる熱応力をさらに緩和することが
できる。
Further, an elastic buffer layer is inserted between the lower surface of the wiring board and the inner surface of the frame. By inserting such a buffer layer,
Thermal stress generated inside the package can be further reduced.

【0014】また、前記フレームの側壁に設けた貫通孔
を貫通して前記同軸端子を設け、前記貫通孔と前記同軸
端子との間に、弾性を有する緩衝層を設けたことを特徴
とする。このように、同軸端子取付け用貫通孔に弾性を
有する緩衝層を挿入することにより、同軸端子の中心導
体と配線基板との機械的・電気的接続部に加わる応力を
緩和することができる。
Further, the coaxial terminal is provided so as to pass through a through hole provided in a side wall of the frame, and an elastic buffer layer is provided between the through hole and the coaxial terminal. As described above, by inserting the elastic buffer layer into the through hole for attaching the coaxial terminal, the stress applied to the mechanical / electrical connection between the central conductor of the coaxial terminal and the wiring board can be reduced.

【0015】また、前記キャップの内面と前記半導体素
子の上面との間に、放熱部材を設け、前記放熱部材と前
記半導体素子との間、もしくは前記キャップの内面と前
記放熱部材との間に、弾性を有する緩衝層を挿入したこ
とを特徴とする。このような放熱部材と緩衝層を挿入す
ることにより、パッケージ内部に生じる熱応力をさらに
緩和すると共に、半導体素子からの放熱を効率化するこ
とができる。
Further, a heat radiating member is provided between the inner surface of the cap and the upper surface of the semiconductor element, and between the heat radiating member and the semiconductor element, or between the inner surface of the cap and the heat radiating member. It is characterized in that an elastic buffer layer is inserted. By inserting such a heat radiating member and a buffer layer, it is possible to further reduce the thermal stress generated inside the package and to make the heat radiation from the semiconductor element more efficient.

【0016】[0016]

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
Embodiments of the present invention will be described below in detail with reference to the drawings. In the drawings described below, those having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.

【0017】実施の形態1 図1は本発明の実施の形態1の半導体素子実装用パッケ
ージの構造を示す断面図である。
Embodiment 1 FIG. 1 is a sectional view showing the structure of a package for mounting a semiconductor element according to Embodiment 1 of the present invention.

【0018】1はフレーム、11はフレーム1の上部の
開口部、12はフレーム1の中空部、13はフレーム1
の貫通孔、2は半導体素子、21は半導体素子2の下面
に形成した配線、3は半導体からなる配線基板、31は
配線基板3の上面に形成した平面導波路配線、4はシー
ルキャップ、5は高周波ガラス同軸ビーズ、51はガラ
ス同軸ビーズ5の中心導体、52はガラス同軸ビーズ5
の誘電体、23はボンディングバンプである。
1 is a frame, 11 is an opening at the top of the frame 1, 12 is a hollow portion of the frame 1, and 13 is a frame 1
2, a semiconductor element; 21, a wiring formed on the lower surface of the semiconductor element 2; 3, a wiring substrate made of a semiconductor; 31, a planar waveguide wiring formed on the upper surface of the wiring substrate 3; Is a high-frequency glass coaxial bead, 51 is a center conductor of the glass coaxial bead 5, and 52 is a glass coaxial bead 5.
And 23 are bonding bumps.

【0019】フレーム1は、例えば、銅、銅タングステ
ン、アルミニウム、ステンレス鋼、コバール、チタン、
モリブデン、インバーなどの金属筐体からなる。この金
属フレーム1の側壁には、高周波同軸コネクタの構成部
品である同軸端子、すなわち、ガラス同軸ビーズ5が設
けられている。フレーム1の内部には、配線基板3が配
置されている。配線基板3は、例えばシリコン、砒化ガ
リウム、窒化ガリウム、リン化インジウム、炭化珪素な
どの半導体からなる。また、配線基板3の上面には、
銅、金、タングステン、またはこれらの合金などの薄膜
を用いて、マイクロストリップ、グランデッドコプレー
ナ等の平面導波路配線31が形成されている。この配線
基板3上の平面導波路配線31と、フレーム1の側壁に
配置された同軸ビーズ5の中心導体51とは、はんだ、
銀ペースト、溶接、ろう付け、あるいは接着等の手段に
よって機械的・電気的に接続されている。
The frame 1 is made of, for example, copper, copper tungsten, aluminum, stainless steel, Kovar, titanium,
It is made of a metal housing such as molybdenum and invar. A coaxial terminal which is a component of the high-frequency coaxial connector, that is, a glass coaxial bead 5 is provided on a side wall of the metal frame 1. A wiring board 3 is arranged inside the frame 1. The wiring substrate 3 is made of a semiconductor such as silicon, gallium arsenide, gallium nitride, indium phosphide, and silicon carbide. Also, on the upper surface of the wiring board 3,
A planar waveguide wiring 31 such as a microstrip or a grounded coplanar is formed using a thin film of copper, gold, tungsten, or an alloy thereof. The planar waveguide wiring 31 on the wiring board 3 and the center conductor 51 of the coaxial bead 5 arranged on the side wall of the frame 1 are connected by solder,
They are mechanically and electrically connected by means such as silver paste, welding, brazing, or bonding.

【0020】配線基板3の上面と、半導体素子2の下面
には、相互にバンプボンディングすうための電極端子
(図示省略)が形成され、各電極端子はバンプボンディ
ングにより、すなわち、バンプ23により電気的に接続
されている。
Electrode terminals (not shown) for bump bonding are formed on the upper surface of the wiring board 3 and the lower surface of the semiconductor element 2. Each electrode terminal is electrically connected by bump bonding, that is, by a bump 23. It is connected to the.

【0021】また、この半導体素子実装パッケージで
は、シールキャップ4をシーム溶接、ろう付け、あるい
は接着等の手段によってフレーム1の上面に機械的に接
続することで気密性を確保する。
In this semiconductor element mounting package, airtightness is ensured by mechanically connecting the seal cap 4 to the upper surface of the frame 1 by means such as seam welding, brazing, or bonding.

【0022】このように、本実施の形態1の半導体素子
実装用パッケージは、上部に開口部11を有し、中空部
12を有し、側壁に少なくとも1個の同軸端子、すなわ
ち、ガラス同軸ビーズ5を有するフレーム1と、フレー
ム1の内部に収納し、半導体からなり、ガラス同軸ビー
ズ5と機械的・電気的に接続した配線基板3と、フレー
ム1の内部に収納した半導体素子2と、開口部11を覆
うキャップ4とを備え、半導体素子2の下面に設けた電
極端子(図示省略)と、配線基板3の上面に設けた電極
端子(図示省略)とをバンプボンディングにより(すな
わち、バンプ23により)接続したものである。
As described above, the package for mounting a semiconductor element according to the first embodiment has the opening 11 at the upper part, the hollow part 12, and at least one coaxial terminal on the side wall, that is, the glass coaxial bead. Frame 1, a wiring board 3 housed inside the frame 1 and made of a semiconductor and mechanically and electrically connected to the glass coaxial bead 5, a semiconductor element 2 housed inside the frame 1, and an opening. A cap 4 covering the portion 11 is provided, and an electrode terminal (not shown) provided on the lower surface of the semiconductor element 2 and an electrode terminal (not shown) provided on the upper surface of the wiring board 3 are formed by bump bonding (that is, the bump 23). Connection).

【0023】本実施の形態1では、配線基板3が半導体
からなり、この配線基板3上に形成されたマイクロスト
リップ、グランデッドコプレーナ等の平面導波路配線3
1と、フレーム1に設けられたガラス同軸ビーズ5の中
心導体51とを、はんだ、あるいは銀ペースト等によっ
て接続し、また、半導体素子2と配線基板3とを直接バ
ンプボンディングにより接続するので、パッケージ内部
ではガラス同軸ビーズ5の中心導体51が大きなインピ
ーダンス不整合を介することなく、半導体素子2に接続
され、両者の接続点での信号損失が低減され、ミリ波帯
び以上の高周波半導体素子の性能を十分に引き出すこと
が可能となる。
In the first embodiment, the wiring board 3 is made of a semiconductor, and the planar waveguide wiring 3 such as a microstrip or a grounded coplanar formed on the wiring board 3 is used.
1 and the center conductor 51 of the glass coaxial bead 5 provided on the frame 1 are connected by solder or silver paste, and the semiconductor element 2 is directly connected to the wiring board 3 by bump bonding. Inside, the center conductor 51 of the glass coaxial bead 5 is connected to the semiconductor element 2 without a large impedance mismatch, the signal loss at the connection point between the two is reduced, and the performance of the high-frequency semiconductor element over the millimeter wave band is improved. It is possible to draw out enough.

【0024】また、配線基板3に半導体からなるので、
高精度な半導体プロセスを用いて作製できると共に、高
精度な実装が可能となり、準ミリ波帯・ミリ波帯および
それ以上の高周波特性を有する半導体素子を実装した場
合でも、十分にその性能を引き出すことができる。さら
に、半導体素子2と半導体からなる配線基板3間の線膨
張係数差に起因する応力を低減できるので、両者の接続
部の信頼性が向上し、超高周波素子への対応を可能とす
る高精度な半導体素子実装用パッケージを実現できる。
さらに、配線基板3の材料として、半導体素子2と同一
の半導体を使用すれば、半導体素子2と半導体からなる
配線基板3間の線膨張係数差に起因する応力を排除する
ことができる。したがって、配線基板3とフレーム1の
材料として、線膨張係数の近い材料を選ぶことにより
(例えば、配線基板3が砒化ガリウムからなり、フレー
ム1がコバールからなる)、パッケージ内部に生じる熱
応力を緩和することができる。その結果、半導体パッケ
ージの長寿命化が可能である。
Since the wiring board 3 is made of a semiconductor,
It can be manufactured using a high-precision semiconductor process, and can be mounted with high precision.Even if a semiconductor element with a quasi-millimeter-wave band, a millimeter-wave band and higher-frequency characteristics is mounted, its performance can be fully exploited. be able to. Further, since the stress caused by the difference in linear expansion coefficient between the semiconductor element 2 and the wiring substrate 3 made of a semiconductor can be reduced, the reliability of the connection between them can be improved, and a high-precision element capable of coping with an ultra-high frequency element can be realized. A semiconductor device mounting package can be realized.
Furthermore, if the same semiconductor as the semiconductor element 2 is used as the material of the wiring board 3, it is possible to eliminate stress caused by a difference in linear expansion coefficient between the semiconductor element 2 and the wiring board 3 made of the semiconductor. Therefore, by selecting a material having a similar linear expansion coefficient as the material of the wiring board 3 and the frame 1 (for example, the wiring board 3 is made of gallium arsenide and the frame 1 is made of Kovar), the thermal stress generated inside the package is reduced. can do. As a result, the life of the semiconductor package can be extended.

【0025】実施の形態2 図2は本発明の実施の形態2の半導体素子実装用パッケ
ージの構造を示す断面図である。
Embodiment 2 FIG. 2 is a sectional view showing the structure of a semiconductor device mounting package according to Embodiment 2 of the present invention.

【0026】8は弾性を有する緩衝層である。Reference numeral 8 denotes a buffer layer having elasticity.

【0027】本実施の形態2では、実施の形態1の構造
に加えて、配線基板3の下面とフレーム1の内面との間
に、厚さ10〜500μmのゴム状フィルム、樹脂、ペ
ースト材等からなる弾性を有する緩衝層8を挿入したも
のである。
In the second embodiment, in addition to the structure of the first embodiment, a rubber-like film, resin, paste material, etc. having a thickness of 10 to 500 μm is provided between the lower surface of the wiring board 3 and the inner surface of the frame 1. An elastic buffer layer 8 made of

【0028】本実施の形態2では、このような緩衝層8
を挿入することにより、パッケージ内部に生じる熱応力
をさらに緩和することができる。
In the second embodiment, such a buffer layer 8
, The thermal stress generated inside the package can be further reduced.

【0029】実施の形態3 図3(a)は本発明の実施の形態3の半導体素子実装用
パッケージの構造を示す断面図、(b)は(a)のA部
を矢印B方向から見た拡大詳細側面図、(c)、(d)
はそれぞれ他の構成を示す(b)と同様の図である。
Third Embodiment FIG. 3A is a cross-sectional view showing a structure of a semiconductor device mounting package according to a third embodiment of the present invention, and FIG. 3B is a view of part A of FIG. Enlarged detailed side view, (c), (d)
Is a view similar to (b) showing another configuration.

【0030】53は弾性を有する導電性緩衝層、54は
金属導体である。
Reference numeral 53 denotes a conductive buffer layer having elasticity, and reference numeral 54 denotes a metal conductor.

【0031】本実施の形態3では、実施の形態1の構造
に加えて、フレーム1の側壁のガラス同軸ビーズ5取付
け用の貫通孔13と、ガラス同軸ビーズ5との間の同軸
上に、例えば導電性シリコンゴムなどのような弾性を有
する導電性緩衝層53を設けたものである。金属導体5
4は、例えば、銅、銅タングステン、アルミニウム、ス
テンレス鋼、コバール、チタン、モリブデン、インバー
などの金属からなる。
In the third embodiment, in addition to the structure of the first embodiment, for example, the through-hole 13 for mounting the glass coaxial bead 5 on the side wall of the frame 1 and the glass coaxial bead 5 are coaxially arranged. This is provided with a conductive buffer layer 53 having elasticity such as conductive silicon rubber. Metal conductor 5
4 is made of a metal such as copper, copper tungsten, aluminum, stainless steel, Kovar, titanium, molybdenum, and invar.

【0032】例えば、図3(a)〜(d)のような構成
がある。図3(a)、(b)は、中心導体51と誘電体
52からなる高周波ガラス同軸ビーズ5の周りに、金属
導体54、弾性を有する導電性緩衝層53を配し、貫通
孔13に機械的に接続した構成、(c)はガラス同軸ビ
ーズ5の周りに、金属導体54、弾性を有する導電性緩
衝層53、金属導体54を配し、貫通孔13に機械的に
接続した構成、(d)はガラス同軸ビーズ5の周りに、
弾性を有する導電性緩衝層53、金属導体54を配し、
貫通孔13に機械的に接続した構成である。
For example, there is a configuration as shown in FIGS. 3A and 3B, a metal conductor 54 and a conductive buffer layer 53 having elasticity are arranged around a high-frequency glass coaxial bead 5 composed of a central conductor 51 and a dielectric 52, and a mechanical hole is formed in the through-hole 13. (C) is a configuration in which a metal conductor 54, a conductive buffer layer 53 having elasticity, and a metal conductor 54 are arranged around the glass coaxial bead 5 and mechanically connected to the through-hole 13; d) around the glass coaxial bead 5,
An electrically conductive buffer layer 53 having elasticity and a metal conductor 54 are arranged,
The configuration is such that it is mechanically connected to the through hole 13.

【0033】なお、緩衝層53を導電性としたのは、ガ
ラス同軸ビーズ5の誘電体52の厚さを変えないため、
つまり、ガラス同軸ビーズ5の構成を変えないためであ
る。
The reason why the buffer layer 53 is made conductive is that the thickness of the dielectric 52 of the glass coaxial bead 5 is not changed.
That is, the configuration of the glass coaxial beads 5 is not changed.

【0034】本実施の形態3では、貫通孔13に弾性を
有する緩衝層53を挿入することにより、ガラス同軸ビ
ーズ5の中心導体51と配線基板3との機械的・電気的
接続部に加わる応力を緩和することができる。
In the third embodiment, the stress applied to the mechanical / electrical connection between the central conductor 51 of the glass coaxial bead 5 and the wiring board 3 by inserting the elastic buffer layer 53 into the through hole 13. Can be alleviated.

【0035】実施の形態4 図4は本発明の実施の形態4の半導体素子実装用パッケ
ージの構造を示す断面図である。
Fourth Embodiment FIG. 4 is a sectional view showing the structure of a semiconductor device mounting package according to a fourth embodiment of the present invention.

【0036】9は放熱部材(リッド)、10は弾性を有
する緩衝層である。
Reference numeral 9 denotes a heat radiating member (lid), and reference numeral 10 denotes a buffer layer having elasticity.

【0037】本実施の形態4では、実施の形態1の構造
に加えて、キャップ4の内面と半導体素子2の上面との
間に、放熱部材9を設け、放熱部材9と半導体素子2と
の間に、弾性を有する緩衝層10を挿入したものであ
る。
In the fourth embodiment, in addition to the structure of the first embodiment, a heat radiating member 9 is provided between the inner surface of the cap 4 and the upper surface of the semiconductor element 2, and the heat radiating member 9 and the semiconductor element 2 are connected. An elastic buffer layer 10 is inserted between them.

【0038】放熱部材9は、例えば、銅、銅タングステ
ン、アルミニウム、ステンレス鋼、コバール、チタン、
モリブデン、インバーなどの金属板、またはアルミナ、
窒化アルミニウムなどのセラミックからなる。また、弾
性を有する緩衝層10は、厚さ10〜500μmのゴム
状フィルム、樹脂、ペースト材等からなる。この場合、
キャップ4の内面と放熱部材9とを接着等の手段によっ
て機械的に接続してもよい。また、放熱部材9と緩衝層
10とを接着等の手段によって機械的に接続してもよ
い。
The heat radiation member 9 is made of, for example, copper, copper tungsten, aluminum, stainless steel, Kovar, titanium,
Molybdenum, metal plate such as invar, or alumina,
It is made of ceramic such as aluminum nitride. The elastic buffer layer 10 is made of a rubber-like film, resin, paste, or the like having a thickness of 10 to 500 μm. in this case,
The inner surface of the cap 4 and the heat dissipating member 9 may be mechanically connected by means such as bonding. Further, the heat dissipating member 9 and the buffer layer 10 may be mechanically connected by means such as adhesion.

【0039】なお、弾性を有する緩衝層10を放熱部材
9と半導体素子2との間に挿入しないで、キャップ4の
内面と放熱部材9との間に配置してもよい。この場合、
放熱部材9と半導体素子2とを接着等の手段によって機
械的に接続してもよい。また、キャップ4の内面と緩衝
層10とを接着等の手段によって機械的に接続してもよ
い。
The elastic buffer layer 10 may be disposed between the inner surface of the cap 4 and the heat radiating member 9 without being inserted between the heat radiating member 9 and the semiconductor element 2. in this case,
The heat radiating member 9 and the semiconductor element 2 may be mechanically connected by means such as bonding. Further, the inner surface of the cap 4 and the buffer layer 10 may be mechanically connected by means such as adhesion.

【0040】本実施の形態4では、このような放熱部材
9と緩衝層10を挿入することにより、パッケージ内部
に生じる熱応力をさらに緩和すると共に、半導体素子2
からの放熱を効率化することができる。
In the fourth embodiment, by inserting such a heat radiating member 9 and a buffer layer 10, the thermal stress generated inside the package can be further reduced and the semiconductor element 2
The efficiency of heat radiation from the device can be improved.

【0041】以上本発明を実施の形態に基づいて具体的
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and it is needless to say that various changes can be made without departing from the gist of the present invention. It is.

【0042】[0042]

【発明の効果】以上説明したように、本発明によれば、
配線基板として半導体を用い、半導体素子と配線基板と
の接続にバンプボンディングを用いることで、準ミリ波
帯・ミリ波帯およびそれ以上の高周波帯にも対応可能で
あり、また、配線基板を半導体素子と同一の半導体プロ
セスで作製することが可能なので、高精度な実装が可能
であり、超高周波半導体素子の特性を十分に引き出すこ
とが可能である。また、配線基板に半導体素子と同一材
料の半導体を用いることにより、半導体素子と配線基板
間の線膨張係数差に起因する応力をなくすことができ、
半導体パッケージの長寿命化が可能である。
As described above, according to the present invention,
By using a semiconductor as the wiring board and using bump bonding to connect the semiconductor element and the wiring board, it is possible to support the quasi-millimeter wave band, the millimeter wave band and higher frequency bands, Since it can be manufactured in the same semiconductor process as the element, high-precision mounting is possible, and the characteristics of the ultrahigh-frequency semiconductor element can be sufficiently brought out. Further, by using a semiconductor of the same material as the semiconductor element for the wiring board, it is possible to eliminate stress caused by a difference in linear expansion coefficient between the semiconductor element and the wiring board,
The life of the semiconductor package can be extended.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態1の半導体素子実装用パッ
ケージの構造を示す断面図である。
FIG. 1 is a cross-sectional view illustrating a structure of a semiconductor element mounting package according to a first embodiment of the present invention.

【図2】本発明の実施の形態2の半導体素子実装用パッ
ケージの構造を示す断面図である。
FIG. 2 is a cross-sectional view illustrating a structure of a package for mounting a semiconductor element according to a second embodiment of the present invention;

【図3】(a)は本発明の実施の形態3の半導体素子実
装用パッケージの構造を示す断面図、(b)は(a)の
A部を矢印B方向から見た拡大詳細側面図、(c)、
(d)はそれぞれ他の構成を示す(b)と同様の拡大詳
細側面図である。
FIG. 3A is a cross-sectional view showing a structure of a semiconductor element mounting package according to a third embodiment of the present invention, FIG. 3B is an enlarged detailed side view of part A of FIG. (C),
(D) is an enlarged detailed side view similar to (b) showing another configuration.

【図4】本発明の実施の形態4の半導体素子実装用パッ
ケージの構造を示す断面図である。
FIG. 4 is a sectional view showing a structure of a package for mounting a semiconductor element according to a fourth embodiment of the present invention;

【図5】従来の半導体素子実装用パッケージの構造を示
す断面図である。
FIG. 5 is a sectional view showing a structure of a conventional package for mounting a semiconductor element.

【符号の説明】[Explanation of symbols]

1…フレーム、2…半導体素子、3…配線基板、4…シ
ールキャップ、5…ガラス同軸ビーズ、8、10…緩衝
層、9…放熱部材、11…フレームの開口部、12…フ
レームの中空部、13…フレームの貫通孔、21…半導
体素子の配線、23…バンプ、31…配線基板上の平面
導波路配線、51…ガラス同軸ビーズの中心導体、52
…ガラス同軸ビーズの誘電体、53…弾性を有する導電
性緩衝層、54…金属導体。
DESCRIPTION OF SYMBOLS 1 ... Frame, 2 ... Semiconductor element, 3 ... Wiring board, 4 ... Seal cap, 5 ... Glass coaxial bead, 8, 10 ... Buffer layer, 9 ... Heat dissipation member, 11 ... Opening of frame, 12 ... Hollow part of frame Reference numeral 13 denotes a through hole of a frame, 21 denotes wiring of a semiconductor element, 23 denotes a bump, 31 denotes a planar waveguide wiring on a wiring board, 51 denotes a central conductor of a glass coaxial bead, and 52
... A dielectric of glass coaxial beads, 53. A conductive buffer layer having elasticity, 54.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】上部に開口部を有し、中空部を有し、側壁
に少なくとも1個の同軸端子を有するフレームと、 前記フレームの内部に収納し、半導体からなり、前記同
軸端子と機械的・電気的に接続した配線基板と、 前記フレームの内部に収納した半導体素子と、 前記開口部を覆うキャップとを備え、 前記半導体素子の下面に設けた電極端子と、前記配線基
板の上面に設けた電極端子とをバンプボンディングによ
り接続したことを特徴とする半導体素子実装用パッケー
ジ。
1. A frame having an opening at an upper portion, a hollow portion, and at least one coaxial terminal on a side wall; and a semiconductor housed in the frame and made of a semiconductor. An electrically connected wiring board, a semiconductor element housed inside the frame, and a cap covering the opening; an electrode terminal provided on a lower surface of the semiconductor element; and an electrode terminal provided on an upper surface of the wiring board. A package for mounting a semiconductor element, wherein the electrode terminals are connected by bump bonding.
【請求項2】前記配線基板が砒化ガリウムからなり、前
記フレームがコバールからなることを特徴とする請求項
1記載の半導体素子実装用パッケージ。
2. The package according to claim 1, wherein said wiring board is made of gallium arsenide, and said frame is made of Kovar.
【請求項3】前記配線基板の下面と前記フレームの内面
との間に、弾性を有する緩衝層を挿入したことを特徴と
する請求項1記載の半導体素子実装用パッケージ。
3. The package for mounting a semiconductor device according to claim 1, wherein an elastic buffer layer is inserted between a lower surface of said wiring board and an inner surface of said frame.
【請求項4】前記フレームの側壁に設けた貫通孔を貫通
して前記同軸端子を設け、 前記貫通孔と前記同軸端子との間に、弾性を有する緩衝
層を設けたことを特徴とする請求項1記載の半導体素子
実装用パッケージ。
4. The coaxial terminal is provided through a through hole provided in a side wall of the frame, and an elastic buffer layer is provided between the through hole and the coaxial terminal. Item 2. The package for mounting a semiconductor element according to Item 1.
【請求項5】前記キャップの内面と前記半導体素子の上
面との間に、放熱部材を設け、 前記放熱部材と前記半導体素子との間、もしくは前記キ
ャップの内面と前記放熱部材との間に、弾性を有する緩
衝層を挿入したことを特徴とする請求項1記載の半導体
素子実装用パッケージ。
5. A heat radiation member is provided between the inner surface of the cap and the upper surface of the semiconductor element, and between the heat radiation member and the semiconductor element, or between the inner surface of the cap and the heat radiation member. 2. The package for mounting a semiconductor element according to claim 1, wherein an elastic buffer layer is inserted.
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* Cited by examiner, † Cited by third party
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JP2010141075A (en) * 2008-12-11 2010-06-24 Nippon Telegr & Teleph Corp <Ntt> Tool for ic package
JP2011003589A (en) * 2009-06-16 2011-01-06 Kyocera Corp Package for housing electronic component, and electronic device
CN102368480A (en) * 2011-10-09 2012-03-07 常熟市华海电子有限公司 High temperature resistance chip packaging structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141075A (en) * 2008-12-11 2010-06-24 Nippon Telegr & Teleph Corp <Ntt> Tool for ic package
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