JP2002297561A

JP2002297561A - マイクロコンピュータ

Info

Publication number: JP2002297561A
Application number: JP2001097807A
Authority: JP
Inventors: Naoki Yada; 直樹矢田; Eiichi Ishikawa; 栄一石川
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2002-10-11
Anticipated expiration: 2021-03-30
Also published as: US20020144052A1; US7277979B2; US6832285B2; US20050091446A1; US7805562B2; TWI251744B; KR20020077048A; JP4162863B2; US20080005454A1

Abstract

(57)【要約】【課題】実装ボートにシリアルインターフェースを作
成しなくても、ユーザ専用通信プロトコルで、オンボー
ド書込みでき、暴走しても、ユーザ専用通信プロトコル
コードが破壊されないマイクロコンピュータを提供す
る。【解決手段】マイクロコンピュータのオンチップ不揮
発性メモリ（１３）には、ユーザの制御プログラム等を
書きこむユーザマット（Ｍｍａｔ）以外に、ユーザブー
トマット（Ｕｍａｔ）を用意する。このユーザブートマ
ットは、ユーザ専用の通信プロトコルを書きこむマット
とされ、該マットからプログラムを実行するユーザブー
トモードも用意する。このユーザブートモードでは、ユ
ーザブートマットは消去及び書き込み不可能にされる。
ユーザブートマットとユーザマットを分けた事により、
ユーザマットに専用通信プロトコルを書かなくても、消
去及び書き込み用にユーザ任意の書きこみインターフェ
ースが実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に消去及び
書き込み可能な不揮発性メモリとＣＰＵ（中央処理装
置）を有するマイクロコンピュータ、特に前記不揮発性
メモリに対する消去及び書き込み動作の許可と禁止に関
し、例えばフラッシュメモリを有するワンチップのマイ
クロコンピュータに適用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリなどの電気的に消去及
び書き込み可能な不揮発性メモリはメモリセルにプログ
ラムされる閾値電圧の相違に応じて情報を記憶する。フ
ラッシュメモリにおいてその閾値電圧の相違は、フロー
ティングゲートが保有する電子又は正孔の量の相違によ
って実現される。例えば熱平衡状態の閾値電圧に対して
相対的に高い閾値電圧状態を書き込み状態、相対的に低
い閾値電圧状態を消去状態と称する（逆の定義も可能で
ある）。このとき、特に制限されないが、メモリセルを
消去状態にする消去及びメモリセルを書き込み状態にす
る書き込みの各動作では、高電圧パルスの印加と、それ
による閾値電圧状態のベリファイとを繰返し行う。マイ
クロコンピュータのオンチップフラッシュッメモリに消
去及び書込みを可能にする動作モードとして、ライタモ
ード及びブートモードを有するものが有る。ライタモー
ドとは、例えば、マイクロコンピュータを見掛け上、フ
ラッシュメモリチップと等価とし、ＥＰＲＯＭライタの
ような書込み装置に接続して、消去及び書込みを可能に
する動作モードである。ブートモードは、例えば、マイ
クロコンピュータがシステムに実装された状態で調歩同
期若しくは非同期のシリアルインタフェース（ＵＡＲ
Ｔ）を介して実装システムとの通信を確立させて消去及
び書込みを可能にする動作モードである。システム実装
前にオンチップフラッシュメモリにプログラムやデータ
を初期的に書き込む場合にはライタモードを利用でき
る。一方、システム実装後に、プログラムのバージョン
アップやデータのチューニングのためにオンチップフラ
ッシュッメモリの記憶情報を書き換える場合にはブート
モードを利用できる。

【０００３】従来、ブートモードにはベーシックなイン
タフェース方式としてシリアルインタフェースを利用す
るようになっているから、ブートモードを用いてオンボ
ード書換えを行う場合、マイクロコンピュータの実装シ
ステムボードには調歩同期のようなシリアルインタフェ
ース回路を搭載することが行われていた。

【０００４】

【発明が解決しようとする課題】しかしながら、調歩同
期のようなシリアルインタフェース回路を本来必要とし
ないシステムもある。例えば、ＣＤ−ＲＯＭ（Compact
Disk-Read Only Memory）、ＣＤ−ＲＷ（Compact Disk-
rewritable）、ＤＶＤ−ＲＯＭ（Digital Video Disk-
Read Only Memory）、ＤＶＤ−ＲＡＭ（Digital Video
Disk-Random Access Memory）などのディスクドライブ
システムではＡＴＡＰＩ（AT AttachmentPacket Interf
ace）やＳＣＳＩ（Small Computer System Interface）
などのインタフェースが必然的に存在する。エンジンや
トランスミッションなどの自動車関係の制御システムで
はＨＣＡＮと称されるようなエリアネットワークインタ
フェースが存在する。このように各ユーザのシステムボ
ードにＡＴＡＰＩ，ＳＣＳＩ又はＨＣＡＮなどのインタ
フェースが存在しても、ブートモードでオンボード書換
えを行うためだけに調歩同期のようなシリアルインター
フェースをさらに存在させる必要があるとすれば、これ
はユーザのシステムボードにとってオーバーヘッドの問
題を生ずることになる。

【０００５】これを回避するには、自由に利用すること
が許容されたフラッシュメモリ上の記憶領域（即ちユー
ザメモリ領域）でプログラムを実行可能なユーザプログ
ラムモードでオンボード書き込みを実施可能にすればよ
い。即ち、予め、例えばライターモードでユーザメモリ
領域にＡＴＡＰＩ等のユーザシステムボード専用の通信
プロトコル処理プログラムを書き込む。これを実施した
後に、マイクロコンピュータをユーザのシステムボート
に実装し、そのユーザ専用の通信プロトコル処理プログ
ラムをＣＰＵで実行すれば、ユーザのシステムボード上
にシリアルインターフェースを持たなくても、ユーザメ
モリ領域に対するプログラムバージョンアップやチュー
ニングデータ書換えなどを実施することができる。

【０００６】しかしながら、ユーザの制御プログラムや
チューニングデータなどが書き込まれるユーザ領域に専
用通信プロトコル処理プログラムも一緒に書き込む場合
には、ユーザが制御プログラムを作成する時に、その専
用通信プロトコルのプログラムが誤って消去され難いよ
うにする制御を実現しなければならず、ユーザがプログ
ラムを作成するのに大きな負担になることが懸念され
る。また、システムボード上に実装した後にユーザプロ
グラムモードでＣＰＵが暴走したとき、ユーザプログラ
ムモードで実行可能にされる前記通信プロトコルの処理
プログラムが誤って消えてしまえば、消去及び書込みの
ためにユーザシステムボードとは２度とインタフェース
を確立することができない。実装基板からマイクロコン
ピュータチップを取り外して、ライタモードを用いない
限り、再書き込みを実施する事ができなくなる問題が本
発明者によって明らかにされた。尚、本明細書において
ユーザとはマイクロコンピュータ等の半導体デバイスの
利用者を広義に意味する。したがって、半導体デバイス
の製造メーカが其の半導体デバイスを何らかの意味で使
用すれば、其の限りにおいて当該製造メーカはユーザで
もある。

【０００７】本発明の目的は、消去されるとシステム上
致命的な打撃を受けることになる実装ボードとの間の通
信プロトコルのようなプログラム情報が不揮発性メモリ
から消失し難い構成のマイクロコンピュータを提供する
ことにある。

【０００８】本発明の別の目的は、マイクロコンピュー
タの実装基板がサポートする個別的な通信プロトコルに
対してもインタフェースの確立を保証することができる
マイクロコンピュータを提供することにある。

【０００９】ＣＰＵの暴走によってもオンチップ不揮発
性メモリの記憶情報消失を極力抑制することが可能なマ
イクロコンピュータを提供することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】〔１〕本願において開示
される発明のうち代表的なものの概要を簡単に説明すれ
ば下記の通りである。

【００１２】すなわち、マイクロコンピュータのオンチ
ップ不揮発性メモリには、ユーザ（マイクロコンピュー
タの使用者）の制御プログラム等を書きこむ第３領域
（ユーザマット）以外に、第２領域（ユーザブートマッ
ト）を用意する。このユーザブートマットは、例えばユ
ーザ専用の通信プロトコルを書きこむ記憶領域（マッ
ト）として使用し、そのマットからプログラムを実行す
るユーザブートモードも専用モードとして用意する。こ
のユーザブートモードでは、ユーザブートマットは消去
及び書き込み不可能にされる。

【００１３】上記による作用効果は以下の通りである。
（１）ユーザ専用の通信プロトコルを格納可能なユーザ
ブートマットを用意したので、マイクロコンピュータが
備える任意のインタフェースを流用することができる。
（２）不揮発性メモリの消去及び書き込みにユーザ任意
のインターフェースを採用する事が可能となったことに
より、ユーザ実装ボードに必ずシリアルインターフェー
スを用意しなくてもよくなる。（３）ユーザブートマッ
トとユーザマットを分けた事により、ユーザマットに専
用通信プロトコル処理プログラムを書かなくても、消去
及び書き込み用にユーザ任意の書きこみインターフェー
スが実現できるから、ユーザマットに格納して使用する
制御プログラムの作成が容易になる。要するに、ユーザ
プログラムモードで使用する通信制御プログラムの消去
防止などについて特別な考慮を払わなくてもよい。
（４）ユーザブートマットから立ち上がるユーザブート
モードでは、ハードウェア的にユーザブートマットを消
去及び書きこみ不可にするので、暴走等でユーザブート
マットの記憶情報が破壊される事はなく、デバック時に
ＣＰＵが暴走しても、外部インターフェースを制御する
プログラムの破壊には至らないので、実装したマイクロ
コンピュータチップを取り外さなくても、オンボードで
ユーザマットの書換えを自由に行うことができる。

【００１４】〔２〕本発明の更に詳しい第１の態様に係
るマイクロコンピュータは、ＣＰＵと、電気的に消去及
び書き込み可能な第１領域（ブートマット）、第２領域
（ユーザブートマット）及び第３領域（ユーザマット）
を有する不揮発性メモリと、動作モードの指示手段とを
含む。動作モードの指示手段は、前記ＣＰＵに第１領域
のプログラムを処理させると共に前記第１領域を消去及
び書き込み不可能にする第１モード（ブートモード）、
前記ＣＰＵに第２領域のプログラムを処理させると共に
第１領域及び第２領域を消去及び書き込み不可能にする
第２モード（ユーザブートモード）、及び前記ＣＰＵに
第３領域のプログラムを処理させると共に第１領域及び
第２領域を消去及び書き込み不可能にする第３モード
（ユーザモード）、を指示し、例えばモード信号の入力
回路等で実現される。

【００１５】この態様のマイクロマイクロコンピュータ
は、第２領域及び第３領域に具体的なプログラムが記憶
されていない状態、要するに、ユーザが第２及び第３領
域に所望のプログラムを格納する処理に至る前の状態も
意味している。マイクロコンピュータがシステムボード
に実装されるときは、前記第２領域にシステムボードに
固有のインタフェースを確立する通信プロトコル処理プ
ログラムなどを格納し、第３領域にシステムボードを制
御するユーザプログラムやチューニングデータなどを格
納して、ユーザシステムの制御に利用される。オンボー
ド書込みを行う場合には、ユーザブートモードのような
第２モードを指定し、前記ＣＰＵに第２領域の通信プロ
トコル処理プログラム等を処理させ、システムボードに
固有のインタフェースを確立させ、第３領域のユーザプ
ログラムをバージョンアップし、或はチューニングデー
タの書換えを行うことができる。したがって、上記
（１）〜（４）の作用効果を得ることができる。

【００１６】〔３〕本発明の更に詳しい第２の態様に係
るマイクロコンピュータは、ＣＰＵと、電気的に消去及
び書き込み可能な第１領域（ブートマット）、第２領域
（ユーザブートマット）及び第３領域（ユーザマット）
を有する不揮発性メモリと、第１モード、第２モード又
は第３モードを選択的に指定する指示手段と、を含む。
前記ＣＰＵは、第１モードの指定により第１領域のプロ
グラムを処理し、第２モードの指定により第２領域のプ
ログラムを処理し、第３モードの指定により第３領域の
プログラムを処理する。前記不揮発性メモリは、第１モ
ードの指定により前記第２領域及び第３領域が消去及び
書き込み可能にされ且つ第１領域が消去及び書き込み不
可能にされ、第２モードの指定により第３領域が消去及
び書き込み可能にされ且つ第１領域及び第２領域が消去
及び書き込み不可能にされ、第３モードに指定により第
３領域が消去及び書き込み可能にされ且つ第１領域及び
第２領域が消去及び書き込み不可能にされる。この態様
のマイクロコンピュータにおいても上記（１）〜（４）
の作用効果を得ることができる。

【００１７】前記第１領域にはマイクロコンピュータの
外部とインタフェースを確立するための第１の通信制御
プログラムを保有させてよい。前記第１領域は第１乃至
第３の何れの動作モードにおいても消去及び書き込み不
可能にされるから、マイクロコンピュータの製造過程な
どでＥＰＲＯＭライタなどの書き込み装置を用いて初期
的に書込みされる。第１の通信制御プログラムはベーシ
ックな調歩同期によるシリアルインタフェースプログラ
ムであってよい。

【００１８】前記第２領域にはマイクロコンピュータの
外部とインタフェースを確立するための第２の通信制御
プログラムを保有させてよい。前記第２領域は第１モー
ドで消去及び書込み可能であるから、第２の通信制御プ
ログラムはユーザ専用の通信プロトコル、即ちシステム
ボードに固有のインタフェース仕様（例えばＡＴＡＰ
Ｉ）を満足する通信制御プログラムであってよい。

【００１９】前記第１領域は第１乃至第３の何れの動作
モードにおいても消去及び書き込み不可能にされるか
ら、第１領域に前記不揮発性メモリのための消去及び書
き込み制御プログラムを保有させれば、それが不所望に
消失する虞を未然に防止できる。

【００２０】同様に、前記第１の領域には、前記消去及
び書き込み制御プログラムの転送制御プログラムを保有
させてよい。

【００２１】前記ＣＰＵによる転送制御プログラムの処
理により前記消去及び書き込み制御プログラムが転送さ
れるＲＡＭをマイクロコンピュータに内蔵してよい。Ｃ
ＰＵは内蔵ＲＡＭ上で前記消去及び書き込み制御プログ
ラムを実行可能になる。

【００２２】ＣＰＵの暴走などによる不揮発性メモリの
不所望な書換え防止の観点より、前記不揮発性メモリ
は、前記指示手段によるモード指定とは別に、外部端子
から与えられる書き込み動作の指示を、消去及び書き込
み動作を可能にするための必要条件に加えるとよい。

【００２３】〔４〕前記第２態様に係るマイクロコンピ
ュータにおけるＣＰＵのリセットベクタアドレス（リセ
ット解除後に参照されるベクタアドレス）に着目する
と、前記第１領域、第２領域及び第３領域の夫々におけ
る先頭アドレスをＣＰＵのアドレス空間上同一アドレス
とし、前記ＣＰＵが用いる先頭アドレスを第２領域とす
るか第３領域とするかを排他的に指定する第１レジスタ
手段（ＦＭＡＴＳ）をＣＰＵのアドレス空間に配置する
構成を採用することができる。

【００２４】この構成において第１モードの指定により
第１領域のプログラムが実行されたとき、第１領域のプ
ログラム自体が第１領域に対する消去及び書込みを行う
処理ルーチンを含んでいなければ、第１領域に対する消
去及び書込みは行われない。第１領域に格納すべきプロ
グラムの開発及びそのプログラムの書込みをマイクロコ
ンピュータの製造メーカで行うことを想定すれば、第１
領域に対する消去及び書込みを不可能にすることは万全
である。第１モードの指定により第１領域のプログラム
を実行した後、第１レジスタ手段の設定に従って第２領
域又は第３領域のプログラムを実行可能な状態に遷移す
ることができる。この後、第２領域又は第３領域に格納
したプログラムだけで第１領域のプログラムを実行可能
な状態に戻ることは基本的に不可能であり、仮に戻るこ
とを許容するハードウェアを持っていても第１領域の消
去及び書き込みはやはり不可能である。

【００２５】前記ＣＰＵのアドレス空間にＲＡＭを配置
すると、ＣＰＵはＲＡＭ上にプログラムを転送して実行
することが可能になる。

【００２６】ＣＰＵがＲＡＭ上でプログラムを処理して
いることを条件に、前記第１レジスタ手段の設定変更を
許可すれば、第１乃至第３領域の何れかの領域でプログ
ラムをフェッチしている状態から別の領域でのプログラ
ム実行の遷移を円滑化することができる。ＣＰＵがＲＡ
Ｍ上でプログラムを処理していることをバス制御手段
（ＢＳＣ）が検出することを条件に、前記第１レジスタ
手段の設定変更の許可するようにしてよい。

【００２７】消去及び書き込み制御プログラムをＲＡＭ
へストアさせる動作に許可を与える情報がセットされる
第２レジスタ手段（ＦＫＥＹ）を設け、前記不揮発性メ
モリは、この第２レジスタ手段の許可情報がリセットさ
れることを、消去及び書き込み動作を可能にするための
必要条件にするとよい。これによれば、消去及び書き込
み制御プログラムをＲＡＭへ転送する必要のいないとき
仮にＣＰＵが暴走しても、第２レジスタ手段のリセット
状態により消去及び書き込み制御プログラムが誤ってＲ
ＡＭに転送され、それが不所望に実行される確率を低減
できる。また、消去及び書き込み制御プログラムをＲＡ
Ｍへ転送しているとき仮にＣＰＵが暴走しても、第２レ
ジスタ手段のセット状態は消去及び書き込み動作の抑止
条件になっているから、このとき消去及び書き込みプロ
グラムが誤って実行開始される確率を低減できる。

【００２８】〔５〕前記第２態様に係るマイクロコンピ
ュータにおける消去及び書き込み制御プログラムに着目
する。前記ＣＰＵのアドレス空間にＲＡＭを配置し、前
記第１領域に消去及び書き込み制御プログラムを格納し
ておき、前記ＣＰＵは第１モードに応答して前記消去及
び書き込み制御プログラムを前記ＲＡＭに転送制御し、
転送先のＲＡＭから消去及び書き込み制御プログラムを
フェッチして実行するとよい。マイクロコンピュータの
ユーザは消去及び書き込み制御プログラムを開発する必
要はない。ＲＡＭ上で消去及び書き込み制御プログラム
を実行すれば、第１モードにおいて第２領域及び第３領
域に対する消去及び書込みを円滑化できる。

【００２９】第１領域の消去及び書き込み制御プログラ
ムを第２モードでも利用可能にするには、例えば、前記
第２モードにおいてＣＰＵは、第３レジスタ手段（ＳＣ
Ｏ）の第１設定値に応答して、前記第１領域のプログラ
ムを処理する状態に遷移し、前記消去及び書き込み制御
プログラムをＲＡＭに転送制御して、第２領域のプログ
ラムを処理する状態に復帰させるようにすればよい。

【００３０】第１領域の消去及び書き込み制御プログラ
ムを第３モードでも利用可能にするには、例えば、前記
第３モードにおいてＣＰＵは、第３レジスタ手段（ＳＣ
Ｏ）の第１設定値に応答して、前記第１領域のプログラ
ムを処理する状態に遷移し、前記消去及び書き込み制御
プログラムをＲＡＭに転送制御して、第３領域のプログ
ラムを処理する状態に復帰させるようにすればよい。

【００３１】消去及び書き込み制御プログラムをＲＡＭ
へストアさせる動作に許可を与える情報として第２設定
値がセットされる第２レジスタ手段（ＦＫＥＹ）を設
け、前記不揮発性メモリは、この第２レジスタ手段の許
可情報が第３設定値にリセットされることを、消去及び
書き込み動作を可能にするための必要条件とし、前記第
２のレジスタ手段に第２設定値がセットされる状態を第
３レジスタ手段に第１設定値をセット可能にするための
必要条件としてよい。要するに、ユーザが消去及び書き
込みを実施したくない所で、プログラムが暴走し、消去
及び書き込み制御プログラムが転送されると、ユーザプ
ログラムを破壊する可能性が高くなる。これを回避する
ために、ユーザは、第３レジスタ手段に第１設定値をセ
ットする前に、第２レジスタ手段に第２設定値をストア
する。この第２設定値をストアしてない時は、第３レジ
スタ手段を第１設定値にセットすることはできない。第
２レジスタ手段に第２設定値がストアされている時は、
第３レジスタ手段を第１設定値にセットすることが可能
となり、これによってプログラムの転送が可能となる。

【００３２】消去及び書き込み制御プログラムが転送さ
れた後にプログラムが暴走した場合の事を考え、第２レ
ジスタを使用する。基本的には、その他の条件により、
ＣＰＵが暴走しても、消去及び書き込みが実施されない
ようになっているが、さらに信頼性を上げる為に、ユー
ザは、消去及び書き込みを実施する前に、第２レジスタ
手段に第３設定値をセットする。この第３設定値をスト
アしてない時は、他の消去及び書き込み条件が誤ってイ
ネーブルになっていたとしても、消去及び書込み動作は
不可能なままにされる。

【００３３】〔６〕不揮発性メモリの内、ユーザに開放
される記憶領域に着目する。マイクロコンピュータは、
ＣＰＵと、電気的に消去及び書き込み可能な不揮発性メ
モリとを含み、不揮発性メモリは第１メモリマット（ユ
ーザブートマット）と第２メモリマット（ユーザマッ
ト）を備え、第１メモリマットと第２メモリマットは、
レジスタで排他的に選択可能になっており、第１メモリ
マットが選択された場合は第１メモリマットに対する消
去及び書き込み動作が抑止され、第２メモリマットが選
択された場合はＲＡＭ上でのプログラム実行状態に遷移
することを解除条件として消去及び書き込み動作が抑止
される、ものである。これにより、プログラムを現に実
行しているメモリマットが消去及び書込みされることに
よる不都合な状態の発生を未然に防止することができ
る。

【００３４】〔７〕不揮発性メモリの記憶領域全体に着
目する。マイクロコンピュータは、ＣＰＵと、電気的に
消去及び書き込み可能な不揮発性メモリとを有し、前記
不揮発性メモリは、外部とのインタフェースを確立する
ためにＣＰＵにより処理される通信制御プログラム（シ
リアル通信ＰＧＭ）を保有する第１領域（ブートマッ
ト）と、前記ＣＰＵによる通信制御プログラムの処理に
より外部とのインタフェースが確立されて消去及び書き
込み可能にされる第２領域（ユーザブートマット）と、
前記ＣＰＵによる通信制御プログラムの処理により外部
とのインタフェースが確立されて消去及び書き込み可能
にされ、且つＣＰＵによる第２領域のプログラムの処理
により消去及び書き込み可能にされる第３領域（ユーザ
マット）と、を有する。

【００３５】〔８〕更に別の観点によるマイクロコンピ
ュータは、第１インタフェース（ＡＴＡＰＩ，ＳＣＳ
Ｉ，ＨＣＡＮ）を有する実装基板に実装されるべきマイ
クロコンピュータであって、中央処理装置と、前記第１
インタフェースと異なる第２インタフェース（ＳＣＩ）
を用いた通信プロトコル（ＵＡＲＴ）を確立するための
第１通信処理プログラムが格納される第１記憶領域（ブ
ートマット）と、前記第１インタフェースを用いた通信
プロトコルを確立するための第２通信処理プログラムが
格納される第２記憶領域（ユーザブートマット）と、所
定の第１動作モードで前記中央処理装置によって実行さ
れる制御プログラムが格納される第３記憶領域（ユーザ
マット）とを有する不揮発性メモリとを有する。

【００３６】前記第１記憶領域は、さらに、書き込み制
御プログラムが格納され、このとき、前記第２記憶領域
に格納される前記第２通信処理プログラムは、前記書き
込み制御プログラム及び前記第１通信処理プログラムを
前記中央処理装置によって実行させる第１書き込みモー
ドによって、前記第２記憶領域に書き込まれる。

【００３７】また、前記第３記憶領域に格納される前記
制御プログラムは、前記第１書き込みモード、又は、前
記第１記憶領域に格納された書き込み制御プログラム及
び前記第２通信処理プログラムを前記中央処理装置によ
って実行させる第２書き込みモードの何れかによって、
前記第３記憶領域に書き込まれる。

【００３８】前記第１記憶領域は、さらに、消去制御プ
ログラムが格納され、このとき、前記第２記憶領域に格
納される前記第２通信処理プログラムは、前記消去制御
プログラム及び前記第１通信処理プログラムを前記中央
処理装置によって実行させる第１消去モードによって、
前記第２記憶領域から消去可能にされる。

【００３９】前記第３記憶領域に格納される前記制御プ
ログラムは、前記第１消去モード、又は、前記第１記憶
領域に格納された消去制御プログラム及び前記第２通信
処理プログラムを前記中央処理装置によって実行させる
第２消去モードの何れかによって、前記第３記憶領域か
ら消去可能である。

【００４０】更に上記とは異なる観点によるマイクロコ
ンピュータは、中央処理装置と、第１インタフェース
（ＳＣＳＩ）を用いた通信プロトコル（ＵＡＲＴ）を確
立するための第１通信処理プログラムと書き込み制御プ
ログラムが格納される第１記憶領域と、前記第１インタ
フェースと異なる前記第２インタフェース（ＡＴＡＰ
Ｉ，ＳＣＳＩ，ＨＣＡＮ）を用いた通信プロトコルを確
立するための第２通信処理プログラムが格納される第２
記憶領域と、所定の第１動作モードで前記中央処理装置
によって実行される制御プログラムが格納される第３記
憶領域とを有する不揮発性メモリと、を有する。

【００４１】

【発明の実施の形態】《マイクロコンピュータ》図１に
は本発明の一例に係るデータ処理装置としてのマイクロ
コンピュータが示される。同図に示されるマイクロコン
ピュータ１は、特に制限されないが、単結晶シリコンの
ような１個の半導体基板（半導体チップ）にＣＭＯＳ集
積回路製造技術により形成される。

【００４２】マイクロコンピュータ１は、演算制御装置
としての中央処理装置（ＣＰＵ）２、不揮発性メモリと
してのＲＡＭ３、バスステートコントローラ（ＢＳＣ）
４、フラッシュメモリ１３、及びその他の内蔵回路を総
称するその他モジュール７を有する。前記フラッシュメ
モリ１３は電気的に書き換え可能な不揮発性メモリの一
例であり、フラッシュメモリモジュール５とフラッシュ
コントロールモジュール６によって構成される。前記そ
の他モジュール７としてマスクＲＯＭ８、割り込みコン
トローラ（ＩＮＴＣ）９、タイマ（ＴＭＲ）１０、入出
力ポート（Ｉ／Ｏ）１１、シリアルインタフェースコン
トローラ（ＳＣＩ）１２、その他インタフェースコント
ローラ１６、ＤＭＡＣ（Direct Memory Access Control
ler）１７及びシステムコントローラ１５等を有する。
それら回路モジュールはバスＩＡＢ，ＩＤＢ，ＰＡＢ，
ＰＤＢ，ＣＯＮＴを介してインタフェースされる。

【００４３】前記バスＩＡＢ，ＩＤＢは情報伝送速度の
比較的速い内部アドレスバス、内部データバスである。
前記バスＰＡＢ，ＰＤＢは情報伝送速度が比較的遅い周
辺アドレスバス、周辺データバスである。バスＣＯＮＴ
は、バスコマンド、バスアクセス制御信号、及びタイミ
ング制御信号等を伝達する制御信号線を総称する。内部
バスＩＤＢ，ＩＡＢと周辺バスＰＤＢ，ＰＡＢとの動作
速度の相違若しくはアクセス対象に固有のアクセス形態
の相違に対して前記ＢＳＣ４がアクセス動作タイミング
等を最適制御すると共に、前記ＢＳＣ４はアクセスアド
レスに応じたチップ選択若しくはモジュール選択制御等
も行なう。

【００４４】前記システムコントローラ１５には外部か
ら複数ビットのモード信号１４及びリセット信号ＲＥＳ
などが入力される。マイクロコンピュータ１のパワーオ
ンリセット或はハードウェアリセットによりリセット信
号ＲＥＳがローレベルにされると、そのローレベル期間
においてマイクロコンピュータ１の内部でリセット動作
が行われる。リセット信号ＲＥＳによるリセットの解除
後、複数ビットのモード信号１４の状態に応じて、マイ
クロコンピュータ１の動作モードが決定される。ＣＰＵ
２は、その動作モードに応じたプログラム領域のリセッ
トベクタをリードし、そのアドレスの命令をフェッチ
し、フェッチした命令を解読して、命令実行を開始す
る。

【００４５】ＲＡＭ３はＣＰＵ２のワーク領域若しくは
データ又はプログラムの一時記憶領域としても利用され
る。前記マスクＲＯＭ８はデータテーブルなどの記憶領
域とされる。フラッシュメモリモジュール５はＣＰＵ２
のプログラムやデータの記憶領域とされる。

【００４６】割り込みコントローラ１０はマイクロコン
ピュータ１の外部から与えられる割込要求又はマイクロ
コンピュータ１内部の状態に応じて内蔵回路モジュール
から発生される割込要求が入力され、割り込み優先レベ
ル及び割り込みマスク等に従って、競合する割込み要求
の調停と割込み優先レベルによる割込みマスク処理を行
う。割り込みコントローラ１０は割込み要求の調停と割
込みマスク処理との結果に従って、ＣＰＵ２に割込み信
号ＩＲＱを与えるとと共に、受付ら得た割込み要求の割
り込み要因に応ずる割り込みベクタアドレスをＣＰＵ２
に与える。ＣＰＵ２は割り込みベクタアドレスによって
指示されるプログラムに処理を分岐する。割込みコント
ローラ９はＣＰＵ２から割込みマスクデータ（ＩＭＳ
Ｋ）が与えられ、この割込みマスクデータ（ＩＭＳＫ）
で示される割込み優先レベルよりも低い割込み要求の受
付をマスクする。

【００４７】Ｉ／Ｏ１１は外部アドレスバス及び外部デ
ータバスへの接続、ＳＣＩ１２の外部インタフェース、
ＴＭＲ１０の外部イベント信号入力、そのインタフェー
スコントローラ１６の外部インタフェース等に用いられ
る。インタフェースコントローラ１６は例えば、ＡＴＡ
ＰＩ又はＳＣＳＩなどのインタフェースに適用可能であ
る。

【００４８】図２には前記ＣＰＵ２の具体例が示され
る。ＣＰＵ２は、特に制限されないが、シフタＳＦＴ及
び算術論理演算器ＡＬＵ等の演算器と、３２ビットの汎
用レジスタＲ０〜Ｒ３１、プログラムカウンタＰＣ、ス
テータスレジスタＳＲ及びテンポラリレジスタＴＲ等の
レジスタ群、そしてリードデータバッファＲＤＢ、ライ
トデータバッファＷＤＢ及びアドレスバッファＡＢなど
のバッファ回路を実行部に有し、それらは第１乃至第３
内部バスＩＢ１〜ＩＢ３のうちの所定の内部バスに接続
される。ＣＰＵ２は命令制御部として、命令レジスタＩ
Ｒ、命令デコーダＩＤＥＣ、命令シーケンスロジックＩ
ＮＴＬを有する。

【００４９】前記リードデータバッファＲＤＢは例えば
３２ビットのデータバスＩＤＢから入力したデータを内
部バスＩＢ２に供給する。ステータスレジスタＳＲは割
込みマスクデータＩＭＳＫのフィールドを有する。割込
みマスクデータＩＭＳＫは割込みコントローラ９に与え
られる。割込みコントローラ９は割込みマスクデータＩ
ＭＳＫで示される割込み優先レベルよりも低い割込み要
求をマスクする。

【００５０】前記プログラムカウンタＰＣは次に実行す
べき命令アドレスを保有し、その命令アドレスがアドレ
スバッファＡＢから内部アドレスバスＩＡＢに出力され
ると、ＲＡＭ３等の対応アドレスからリードされた命令
が内部データバスＩＤＢを介して命令レジスタＩＲにフ
ェッチされる。命令デコーダＩＤＥＣは命令レジスタＩ
Ｒの命令を解読して、ＣＰＵ２内部の制御信号を生成し
て、前記実行部による演算処理を制御する。命令シーケ
ンスロジックＩＮＴＬは割込み信号ＩＲＱ等に応答して
命令実行順序を変更する制御を行なう。

【００５１】図１においてフラッシュメモリモジュール
５は、メモリセルアレイ２０、Ｘデコーダ・ドライバ
（ＸＤＥ・ＤＶ）２１、センスアンプアレイ（ＳＡＡ）
２２、Ｙスイッチアレイ（ＹＳＷ）２３、Ｙデコーダ
（ＹＤＥ）２４、入出力回路（ＩＦＢ）２５、電源回路
（ＶＧＮ）２６、及びタイミングジェネレータ（ＴＧ
Ｎ）２７を有する。メモリセルアレイ２０はマトリクス
配置されたフラッシュッメモリセル（図示せず）を有す
る。フラッシュメモリセルは、特に制限されないが、半
導体基板若しくはウェル領域にソース、ドレインを有
し、チャネルの上方に夫々絶縁膜を介してフローティン
グゲート及びコントロールゲートが形成されたスタック
構造を有し、ソースをソース線に、ドレインをビット線
に、コントロールゲートをワード線に接続して構成され
る。

【００５２】フラッシュメモリセルは閾値電圧がプログ
ラム可能にされ、プログラムされた閾値電圧に応じて情
報を保持する。例えば、１個のフラッシュメモリセルが
１ビットの情報を保持する場合に、相対的に高い閾値電
圧状態を書き込み状態、相対的に低い閾値電圧状態を消
去状態と称する。書き込み状態を得る為の書き込み動作
は、特に制限されないが、コントロールゲートに１０
Ｖ、ドレインに例えば５Ｖ、ソースおよび基板に例えば
０Ｖを印加して、ドレイン・ソース間に電流を流し、こ
れによってホットエレクトロン注入が起こり、フローテ
ィングゲートに電子が蓄積され、メモリセルの閾値電圧
が高くなる。前記消去状態を得る為の消去動作は、特に
制限されないが、コントロールゲートに１０Ｖ、ソース
及び基板に例えば−１０Ｖを印加し、さらにドレインを
例えば開放（フローティング）にして、フローティング
ゲートに蓄積された電子を基板に放出させ、これによっ
てメモリセルの閾値電圧が低くなる。

【００５３】前記入出力回路２５はバスＩＡＢ，ＩＤ
Ｂ，ＰＡＢ，ＰＤＢ，ＣＯＮＴとの間でアドレス、制御
信号及びコマンドを入力すると共にデータの入出力を行
なう。入出力回路２５に入力されたアドレス信号はＸＤ
ＥＣ・ＤＶ２１及びＹＤＥ２４に入力されて夫々デコー
ドされる。ＸＤＥＣ・ＤＶ２１はそのデコード結果に従
ってワード線を選択する。ＹＤＥ２４はそのデコード結
果に従ってＹＳＷ２３を介してビット線を選択する。ワ
ード線選択及びビット線選択によってフラッシュメモリ
セルが選択される。読み出し動作では、前記選択された
フラッシュメモリセルの読み出しデータは、ＳＡＡ２２
にて検出され、入出力回路２５を経てバスＰＤＢまたは
ＩＤＢに出力される。書き込み動作では、バスＰＤＢ又
はＩＤＢから入出力回路２５に与えられる書き込みデー
タが入出力回路２５内の書き込みラッチ回路にラッチさ
れ、ワード線選択されたメモリセルに対し、ラッチデー
タに従って書き込み・書き込み阻止が制御される。書き
込み処理の前には予めブロック単位でフラッシュメモリ
セルに対する消去が行なわれる。

【００５４】前記電源回路２６はクランプ回路やチャー
ジポンプ回路などを有し、フラッシュメモリの書き込み
・消去・読み出しなどの動作で使用する様々な電圧を供
給する。前記タイミングジェネレータ２７は、制御バス
ＣＯＮＴを介して供給されるストローブ信号及びデータ
バスＰＤＢ，ＩＤＢを介して入力されるコマンドに基づ
いてフラッシュメモリの外部とのインタフェース制御を
行なう。

【００５５】図１において前記フラッシュコントロール
モジュール６は、フラッシュメモリモジュール５に対す
る消去及び書込みやそのためのプログラム転送関係の各
種制御レジスタ３０と制御論理回路２９とを有する。図
１には制御レジスタとしてＦＣＣＳ，ＦＫＥＹ，ＦＭＡ
ＴＳ，ライタモード関係レジスタ，書き込み消去関係レ
ジスタが代表的に示されている。フラッシュメモリモジ
ュール５に対する消去及び書込み動作の制御にはＲＡＭ
３の記憶領域やＣＰＵ２の汎用レジスタも利用する。

【００５６】《フラッシュメモリのメモリマット》図３
にはフラッシュメモリのメモリマットが例示される。フ
ラッシュメモリモジュール５のメモリセルアレイ２０
は、電気的に消去及び書き込み可能なブートマット（第
１領域）Ｔｍａｔ、ユーザブートマット（第２領域）Ｕ
ｍａｔ、ユーザマット（第３領域）Ｍｍａｔ、及びリペ
ア及びトリミングマットＲｍａｔを有する。前記ブート
マットＴｍａｔ、ユーザブートマットＵｍａｔ、及びユ
ーザマットＭｍａｔは夫々ＣＰＵ２のアドレス空間にお
ける先頭アドレスである０番地（Ｈ’０００００００）
をスタートアドレスとしてメモリ空間が割り当てられ
る。要するに、前記ブートマットＴｍａｔ、ユーザブー
トマットＵｍａｔ、及びユーザマットＭｍａｔはアドレ
ス空間がオーバラップされ、前記アドレスデコーダＹＤ
ＥＣ及びＸＤＥＣ・ＤＶはどのマットを利用するかの指
示に応答してアドレスデコード論理が選択されることに
なる。どのマットを利用するかはモード信号１４で指示
されるマイクロコンピュータの動作モードなどによって
決まる。リペア及びトリミングマットＲｍａｔはメモリ
セルアレイにおける欠陥救済アドレスや回路の特性に応
じた合わせ込みのためのトリミング回路の設定データが
格納される。

【００５７】《動作モード》フラッシュメモリは、プロ
セス世代が進むにつれて、書き込み関係、消去関係のプ
ログラムが複雑化しつつある。このような事情の下で、
消去及び書き込み制御プログラムをユーザが作成しなけ
ればならないとすると、ユーザの負担が大きくなる。マ
イクロコンピュータ１においては、ユーザに消去及び書
き込みプログラムを作成する負担を減らし、簡単な手続
きで消去及び書き込みをどのモードでも実施できるよう
に考慮されている。特に、フラッシュメモリ１３を消去
及び書き込みするための高電圧パルス印加時間などのパ
ラメータをチューニングしたり処理フローを変更したり
するときに、ハードウェアに依存せずソフトウェアを使
用して実施でき、ユーザに負担をかけず、簡単な手続き
で消去及び書き込みを実施できる動作モードを用意して
いる。その内容を簡単に説明すると、ブートマットＴｍ
ａｔが保有している消去及び書き込み制御プログラムを
どの動作モードでも参照できるようにし、しかも、ブー
トマットＴｍａｔのプログラムには、セキュリティに関
する部分の記述もあるので、不都合のない範囲でユーザ
がそのプログラムを使用できるようにしてある。

【００５８】マクロコンピュータ１の動作モードを詳述
する。フラッシュメモリ１３に対する消去及び書き込み
に着目すると、マイクロコンピュータ１は、ライタモー
ド、ブートモード（第１モード）、ユーザブートモード
（第２モード）、及びユーザモード（第３モード）を有
する。特に制限されないが、前記モード信号１４は２ビ
ットであり、システムコントローラ１５は、其の論理値
の組み合わせを解読して、指示された動作モードが、前
記ライタモード、ブートモード、ユーザブートモード、
又はユーザモードの何れであるかを判定する。

【００５９】前記ライタモードはＥＰＲＯＭライタのよ
うな書き込み装置を用いてフラッシュメモリ１３の消去
及び書き込みを実施可能にする動作モードである。ライ
タモードが指定されると、リセット処理後、ＣＰＵ２は
ブートマットＴｍａｔの先頭番地からベクタフェッチを
行ってプログラムの実行を開始する（ブートマットから
起動）。そして、ライターモードに必要な処理として、
コマンド判定プログラムや消去及び書き込み関係のプロ
グラムを全てＲＡＭ３に転送する。その後に、ＣＰＵ２
は、ＲＡＭ３に転送されたプログラムの実行に移行し、
フラッシュメモリ１３はＥＰＲＯＭライタによって消去
及び書き込み可能にされる。このライタモードは、オフ
ボード（マイクロコンピュータがシステムボードに実装
されていない状態）で前記ユーザマットＭｍａｔ及びユ
ーザブートマットＵｍａｔに任意のユーザ制御プログラ
ム等を格納するのに適している。

【００６０】前記ブートモードは、マットＴｍａｔ，Ｕ
ｍａｔ、Ｍｍａｔの全てを消去し、ＳＣＩ１２を使用し
て書き込みを実施可能にする動作モードである。このブ
ートモードは前記ＣＰＵ２にブートマットＴｍａｔのプ
ログラムを処理させると共に当該ブートマットＴｍａｔ
を消去及び書き込み不可能にする。具体的には、ブート
モードが指定されると、リセット処理後、ＣＰＵ２はブ
ートマットＴｍａｔの先頭番地からベクタフェッチを行
ってプログラムの実行を開始する。そして、ブートモー
ドに必要な処理として、ブートマットＴｍａｔ内の消去
及び書き込み関係のプログラム及びコマンド判定プログ
ラムをＲＡＭ３に転送する。転送終了とその他の処理終
了後に、ＣＰＵ２はＲＡＭ３上のプログラム実行に移
る。ＲＡＭ３上のプログラム実行でマットＵｍａｔ、Ｍ
ｍａｔの全てを消去した後に、コマンド判定プログラム
を起動し、ＳＣＩ１２を利用して書き込みが実施可能に
なる。このブートモードは、シリアル通信インタフェー
スを備えたオンボードで、前記ユーザマットＭｍａｔ及
びユーザブートマットＵｍａｔに任意のユーザ制御プロ
グラム等を格納するのに適している。

【００６１】前記ユーザブートモードは、前記ＣＰＵ２
にユーザブートマットＵｍａｔのプログラムを処理させ
てユーザ任意のインタフェースを使用した消去及び書き
込みを実施可能とし、ブートマットＴｍａｔ及びユーザ
ブートマットＵｍａｔに対しては消去及び書き込みを不
可能にする動作モードである。具体的には、ユーザブー
トモードは、ブートマットＴｍａｔから起動し、ＣＰＵ
２がブートマットＴｍａｔ内のプログラムを実行すると
共にＲＡＭ３へユーザブートマット切換えプログラムの
転送を行う。その後に、ＣＰＵ２はＲＡＭ３上のプログ
ラム実行に移る。ＣＰＵ２によるＲＡＭ３上のプログラ
ム実行で、ＣＰＵ２のアドレス空間で見えるフラッシュ
メモリ１３上のマットをデフォルトのユーザマットＭｍ
ａｔからユーザブートマットＵｍａｔへ切換え、ユーザ
ブートマットＵｍａｔのベクタアドレスを読み出した後
にその領域へジャンプする。セキュリティが掛かってい
る場合は、ユーザマットＭｍａｔの消去を実施した後に
ジャンプを実施する。書き込みを実施する時は、後述す
るＳＣＯモードを使用して必要な消去及び書き込みプロ
グラムをブートマットＴｍａｔからＲＡＭ３にダウンロ
ードした後、その消去及び書き込み制御プログラムを利
用して、ユーザマットＭｍａｔに対する書き込みを行
う。要するに、ユーザブートマットＵｍａｔにユーザ専
用のインターフェースプログラムを用意して、ユーザの
実装ボートに合った書き込みデータ転送が実現可能とな
る。このユーザブートモードは、ユーザのシステムボー
ドが備えているオンボードインタフェースを使用して、
ユーザの制御プログラムなどをユーザマットＭｍａｔに
書き込むのに適している。この動作においてユーザブー
トマットＵｍａｔの消去は阻止される。したがって、ユ
ーザのシステムボードがシリアルインタフェースを備え
ず、オンボードでブートモードを利用できなくても、こ
れに代えて、ユーザのシステムボードが備えているオン
ボードインタフェースを介する書き込みをを保証するこ
とができる。

【００６２】前記ユーザモードはユーザマットＭｍａｔ
が保有するプログラムを利用して消去及び書き込みを実
施可能にする動作モードであり、ブートマットＴｍａｔ
及びユーザブートマットＵｍａｔの消去及び書き込みに
ついては不可能にする。詳しくは、ＣＰＵ２をユーザマ
ットＭｍａｔから起動し、ユーザマットＭｍａｔ上のプ
ログラムが実行される。特に、ユーザが必要な時に、後
述するＳＣＯビットをイネーブルにするとブートマット
ＴｍａｔとユーザマットＭｍａｔが自動的に切り替わ
り、ブートマットＴｍａｔのある番地からプログラムが
スタートし、ブートマットＴｍａｔ上の消去及び書き込
み制御プログラムがＲＡＭ３に転送され、プログラムの
転送が終了したらユーザマットＭｍａｔとブートマット
Ｔｍａｔが自動的に切り替えられて、ユーザの処理へ復
帰し、ユーザのプログラムで前記消去及び書き込み制御
プログラムが利用されて、ユーザマットＭｍａｔに対す
る消去及び書き込みが可能にされる。要するに、ユーザ
プログラムモードでは、後述するＳＣＯモードを使用し
てブートマットＴｍａｔ上の消去及び書き込み制御プロ
グラムをＲＡＭ３上に転送しそのプログラムを利用可能
にしている。このユーザモードは、オンボードでユーザ
制御プログラム実行中にユーザマットＭｍａｔ上のパラ
メータなどを書き換えるのに適している。

【００６３】図４の（Ａ），（Ｂ）には各マットの各動
作モードによるアクセス態様が示される。同図に示され
るアクセス態様は上記動作モードで説明したアクセス態
様を整理したものである。同図からも明らかなように、
リペア及びトリミングマットＲｍａｔとブートマットＴ
ｍａｔは何れの動作モードにおいても消去及び書き込み
不可能にされ、ユーザブートマットＵｍａｔはユーザ制
御プログラムが実行可能にされるユーザブートモード及
びユーザモード（ユーザプログラムモード）において消
去及び書き込み不可能にされる。このユーザブートモー
ドは、ユーザのシステムボードが備えているオンボード
インタフェースを使用して、ユーザの制御プログラムな
どをユーザマットＭｍａｔに書き込むのに適している。
この動作においてユーザブートマットＵｍａｔの消去は
阻止される。したがって、ユーザのシステムボードがシ
リアルインタフェースを備えず、オンボードでブートモ
ードを利用できなくても、これに代えて、ユーザのシス
テムボードが備えているオンボードインタフェースを介
する書き込みを保証することができる。尚、図４におい
てアクセスとはリードアクセスを意味し、記号△はブー
トマットに格納されたプログラムにしたがってリードア
クセス可能であることを意味し、ユーザ制御プログラム
にしたがって任意にリードアクセスできることは意味し
ない。

【００６４】図５にはＣＰＵが実行するプログラムの所
在と実行による作用を模式的に示す。図５ではＣＰＵ２
の図示は省略してあり、ＣＮ１はブートマットＴｍａｔ
からＲＡＭ３に転送された消去及び書き込み制御プログ
ラム等をＣＰＵ２が解読した結果の制御信号群を仮想的
に示す。ＣＮ２はブートマットＴｍａｔからＲＡＭ３に
転送されたシリアルインタフェース制御プログラムをＣ
ＰＵ２が解読した結果の制御信号群を仮想的に示す。Ｃ
Ｎ３はユーザブートマットＵｍａｔのユーザインタフェ
ース制御プログラムをＣＰＵ２が解読した結果の制御信
号群を仮想的に示す。ＣＮ４はユーザマットＭｍａｔの
ユーザインタフェース制御プログラムをＣＰＵ２が解読
した結果の制御信号群を仮想的に示す。制御信号ＣＮ
３，ＣＮ４はユーザブートマットＵｍａｔ、ユーザマッ
トＭｍａｔから直接フェッチしたプログラムの解読結果
であるように図示されているが、一旦ＲＡＭ３に転送さ
れ、ＲＡＭ３からフェッチしたプログラムの解読結果で
あってよい。Ｓｉｇ１〜Ｓｉｇ４はシステムコントロー
ラ１５によるリセット解除後のモード信号１４の解読結
果を意味し、Ｓｉｇ１はブートモード、Ｓｉｇ２はユー
ザブートモード、Ｓｉｇ３はユーザモード、Ｓｉｇ４は
ライトモードを意味する。それら信号Ｓｉｇ１〜Ｓｉｇ
４は実際にはＣＰＵ２にも供給されるがここではその状
態の図示を省略してある。

【００６５】モード信号１４にてブートモードが指示さ
れると、信号Ｓｉｇ１に応答してフラッシュコントロー
ルモジュール６によりブートマットＴｍａｔの消去及び
書き込み制御プログラム及びシリアル通信制御プログラ
ム等がＲＡＭ３に転送される（径路Ｐ１）。ＣＰＵ２び
よる其のシリアル通信制御プログラムの解読結果（ＣＮ
２）にしたがってホスト装置ＨＳＴ１にオンボードのシ
リアルインタフェースから書き込みデータがＲＡＭ３に
取り込まれ（径路Ｐ２）、ＣＰＵ２による消去及び書き
込み制御プログラムの解読結果（ＣＮ１）にしたがって
フラッシュメモリ１３が消去され、ＲＡＭ３上の書込み
データを用いてユーザブートマットＵｍａｔ及びユーザ
マットＭｍａｔに対してユーザ制御プログラムの書込み
が行われる（経路Ｐ３，Ｐ４）。

【００６６】モード信号１４にてユーザブートモードが
指示されると、信号Ｓｉｇ２に応答してフラッシュコン
トロールモジュール６によりブートマットＴｍａｔから
マット切換え制御プログラム等がＲＡＭ３に転送され
（径路Ｐ１）、ユーザブートマットＵｍａｔに切換えら
れ、ユーザブートマットＵｍａｔの先頭ベクタをフェッ
チして実行する。書き込みを実施する時は、消去及び書
き込みプログラムをブートマットＴｍａｔからＲＡＭ３
にダウンロードする。ユーザブートマットＵｍａｔが保
有するユーザインタフェース制御プログラムの解読結果
（ＣＮ３）にしたがってホスト装置ＨＳＴ２にオンボー
ドのユーザインタフェースから書き込みデータがＲＡＭ
３に取り込まれ（径路Ｐ５）、ＣＰＵ２による消去及び
書き込み制御プログラムの解読結果（ＣＮ１）にしたが
ってフラッシュメモリ１３が消去され、ＲＡＭ３上の書
込みデータを用いてユーザマットＭｍａｔに対してユー
ザ制御プログラムやユーザデータの書込みが行われる
（経路Ｐ３，Ｐ４）。ユーザインタフェースは例えばそ
の他にインタフェースコントローラ１６により実現され
るＡＴＡＰＩ用インタフェースなどとされる。尚、ユー
ザブートマットＵｍａｔに格納されるユーザインタフェ
ース制御プログラムはブートマットＴｍａｔに格納され
たものと類似若しくは別のシリアルインタフェース制御
プログラムであってもよい。

【００６７】モード信号１４にてユーザモードが指示さ
れると、信号Ｓｉｇ３によりそれがフラッシュコントロ
ールモジュール６に伝達され、書き込みを実施する時
は、消去及び書き込みプログラムをブートマットＴｍａ
ｔからＲＡＭ３にダウンロードする。ユーザマットＭｍ
ａｔが保有するユーザインタフェース制御プログラムの
解読結果（ＣＮ４）にしたがってホスト装置ＨＳＴ２に
オンボードのユーザインタフェースから書き込みデータ
がＲＡＭ３に取り込まれ（径路Ｐ５）、ＣＰＵ２による
消去及び書き込み制御プログラムの解読結果（ＣＮ１）
にしたがってフラッシュメモリ１３が消去され、ＲＡＭ
３上の書込みデータを用いてユーザマットＭｍａｔに対
してユーザ制御プログラムやユーザデータの書込みが行
われる（経路Ｐ３，Ｐ４）。尚、ユーザマットＭｍａｔ
に格納されるユーザインタフェース制御プログラムはブ
ートマットＴｍａｔに格納されたものと類似若しくは別
のシリアルインタフェース制御プログラムであってもよ
い。

【００６８】特に図示はしないが、マイクロコンピュー
タ１の比較例として、ユーザブートマットＵｍａｔ及び
ユーザブートモードを備えていないマイクロコンピュー
タを想定する。この場合、ユーザブートマットＵｍａｔ
に格納したユーザインタフェースプログラムをユーザマ
ットＭｍａｔに格納しておけば、前記マイクロコンピュ
ータ１と同じように、ホスト装置ＨＳＴ２のオンボード
のユーザインタフェースを介してプログラムやデータを
ユーザマットＭｍａｔに書込み又は書換えを行なうこと
ができる。但し、マクロコンピュータ１もそうである
が、ユーザマットＭｍａｔに対しては自由な書換えが許
容される関係上、ユーザマットＭｍａｔに格納されたユ
ーザインタフェースプログラムは消去される虞がある。
消去されたとき、ホスト装置ＨＳＴ２がブートモードで
利用可能なシリアルインタフェースをオンボードで備え
ていなければ、その比較例に係るマイクロコンピュータ
は最早ホスト装置ＨＳＴ２とはオンボードで情報を入出
力できなくなる。

【００６９】上記動作モードを有するマイクロコンピュ
ータ１によれば、以下の作用効果を得ることができる。
（１）ユーザ専用の通信プロトコルを格納可能なユーザ
ブートマットＵｍａｔを用意したので、マイクロコンピ
ュータ１が備える任意のインタフェースをフラッシュメ
モリ１３の消去及び書込みに流用することができる。
（２）フラッシュメモリ１３の消去及び書き込みにユー
ザ任意のインターフェースを採用する事が可能となった
ことにより、ホスト装置ＨＳＴ２に必ずシリアルインタ
ーフェースを用意しなくてもよい。（３）ユーザブート
マットＵｍａｔとユーザマットＭｍａｔを分けた事によ
り、ユーザマットＭｍａｔに専用通信プロトコルを書か
なくても、消去及び書き込み用にユーザ任意の書きこみ
インターフェースが実現できるから、ユーザマットＭｍ
ａｔに格納して使用する制御プログラムの作成が容易に
なる。要するに、ユーザプログラムモードで使用する通
信制御プログラムの消去防止などについて特別な考慮を
払わなくてもよい。（４）ユーザブートマットＵｍａｔ
から立ち上がるユーザブートモードでは、ハードウェア
的にユーザブートマットＵｍａｔを消去及び書込み不可
にするので、暴走等でユーザブートマットＵｍａｔの記
憶情報が破壊される事はなく、デバック時にＣＰＵ２が
暴走しても、外部インターフェースを制御するプログラ
ムの破壊には至らないので、実装したマイクロコンピュ
ータチップを取り外さなくても、オンボードでユーザマ
ットＭｍａｔの書換えを自由に行うことができる。

【００７０】《消去及び書き込みのプロテクト》図６に
はフラッシュメモリ１３の消去及び書き込みに対するプ
ロテクトのための論理構成が例示される。同図の論理は
正論理とされ、その構成はフラッシュコントロールモジ
ュール６によって実現される。

【００７１】フラッシュメモリに対する消去及び書き込
み動作は、書込み消去関係レジスタ群３０Ａの初期値に
対して、処理に必要な制御データを設定することによっ
て可能にされる。書込み消去関係レジスタ群３０Ａに対
する制御データの設定は制御ビットＳＷＥが論理値
“１”で可能になる。要するに、制御ビットＳＷＥが論
理値“１”にされない限り、フラッシュメモリ１３の消
去及び書込みは不可能にされる。

【００７２】制御ビットＳＷＥを論理値“１”にする第
１の条件は外部端子ＰｆｗｅによりレジスタＦＣＣＳの
イネーブルビットＦＷＥを論理値“１”にセットするこ
とである。

【００７３】第２の条件は、ナンドゲート４０の出力を
論理値“１”とする動作モードの選択状態とフラッシュ
メモリのマット選択状態を得ることである。即ち、動作
モードがテストモード（ＴＥＳＴＴＭ＝１）、ライタモ
ード（ＷＲＴＭ＝１）、又はブートモード（ＢＯＯＴ＝
１）であること。或は、ユーザモード又はユーザブート
モードにおいてユーザブートマットＵｍａｔが選択され
ていないこと（ＵＭＡＴＳＥＬ＝０）である。尚、テス
トモードとはマイクロコンピュータの製造メーカがデバ
イステストに用いる動作モードであり、全ての動作が可
能にされるが、ユーザには非公開な動作モード、即ち、
ユーザによる設定が不可能な考慮が払われている。

【００７４】前記信号ＵＭＡＴＳＥＬはレジスタＦＭＡ
ＴＳ及び当該レジスタＦＭＡＴＳの設定値に対するＡＡ
判定回路４１の判定結果とされる。レジスタＦＭＡＴＳ
は、ユーザマットＭｍａｔとユーザブートマットＵｍａ
ｔを切換えるときに使用する。このレジスタＦＭＡＴＳ
を使用することによって、ＣＰＵ２のオペレーションを
ユーザマットＭｍａｔからユーザブートマットＵｍａｔ
へ遷移する事が可能になる。ただし、マットの切換えに
は制限事項がある。即ち、レジスタＦＭＡＴＳのユーザ
ブートマット選択ビットをセットできる条件は、ＣＰＵ
２のオペレーションがＲＡＭ３のプログラムを実行して
いることである。この条件は、ＣＰＵ２による命令フェ
ッチのアドレスエリアがＲＡＭ３のアドレスエリアであ
ることをＢＳＣ４が検出して判定する。レジスタＦＭＡ
ＴＳの初期値はＨ’ＡＡ以外であり、ユーザマット選択
状態を示す。Ｈ’ＡＡによってユーザブートマット選択
状態を示す。図７にはＣＰＵ２のオペレーション（Ｏ
Ｐ）がユーザマットＭｍａｔとユーザブートマットＵｍ
ａｔとの間で切換えられるときの状態遷移が示される。

【００７５】この第２の条件により、ユーザブートマッ
トＵｍａｔのアクセスは、どのモードでも可能である
が、書き込み／消去は、ライターモードとブートモード
（及びテストモード）のみ可能になる。

【００７６】第３の条件はレジスタＦＫＥＹが消去及び
書き込み許容値に設定されていることである。前記レジ
スタＦＫＥＹは、電圧降下やノイズ等が原因で、プログ
ラムが暴走し、それによるプログラムの破壊を防ぐため
に設けられている。消去及び書込み制御プログラム（書
き込み／消去プログラム）が転送された後にプログラム
が暴走した場合を考慮してレジスタＦＫＥＹを使用す
る。基本的には、端子Ｐｆｗｅと制御ビットＳＷＥによ
り、ＣＰＵ２が暴走しても、書き込み／消去が実施され
ないようになっているが、さらに信頼性を上げる為にユ
ーザは、書き込み／消去を実施する前に、レジスタＦＫ
ＥＹに“５Ａ”の値をセットする。この“５Ａ”をスト
アしてない時は、ＦＷＥがイネーブル（“１”）になっ
ていたとしても、制御ビットＳＷＥをセットする事がで
きないようになる。レジスタＦＫＥＹに“５Ａ”がスト
アされている状態は、Ａ５，５Ａ判定回路４２で検出さ
れ、信号ｆｗｅｍｋｐ＝１にされ、これによって、ＳＷ
Ｅが論理値“１”にセット可能にされる。

【００７７】前記レジスタＦＫＥＹは上述の書き込み／
消去プログラム関係として機能される他に、プログラム
転送関係として機能される。即ち、フラッシュッメモリ
の消去及び書き込み制御プログラムをブートマットＴｍ
ａｔに格納し、ブートモードの他に、ユーザブートモー
ド及びユーザモードで利用可能にする関係上、ブートマ
ットＴｍａｔの当該消去及び書き込み制御プログラムを
ＲＡＭ３に転送させるため、レジスタＦＣＣＳに制御ビ
ットＳＣＯを設け、制御ビットＳＣＯをイネーブルする
と、自動的にユーザマットＭｍａｔとブートマットＴｍ
ａｔが切り替えれ、ブートマットＴｍａｔから消去及び
書込み制御プログラムがＲＡＭ３に転送され、処理終了
後にリターン命令が実行されてユーザの処理へ復帰する
ようになっている。このとき、ユーザが書き込み／消去
を実施したくない所で、プログラムが暴走し、書き込み
／消去プログラムが転送されると、ユーザプログラムを
破壊する可能性が高くなる。これを回避するために、レ
ジスタＦＫＥＹを使用する。ユーザは、制御ビットＳＣ
Ｏをセットする前に、このレジスタＦＫＥＹに“Ａ５”
をストアする。この“Ａ５”をストアしてない時は、制
御ビットＳＣＯをセットする事はできない。また、ＣＰ
Ｕ２がＲＡＭ３上のプログラムをオペレーションしてい
ることも条件にされる。“Ａ５”がストアされ、ＲＡＭ
３上でＣＰＵ２のオペレーションが行われている時は、
ＳＣＯビットがセット可能となり、消去及び書き込み制
御プログラムをブートマットＴｍａｔからＲＡＭ３へ転
送することが許容される。

【００７８】上述のように、フラッシュメモリ１３に対
する消去及び書込みに関しては、レジスタＦＫＥＹでプ
ログラムの転送と消去書き込みを排他制御しているの
で、プログラムが転送されない状態で暴走した場合は、
書き込み／消去が実行され難い。

【００７９】《プログラムモード判定処理》ここで、前
記各動作モードにおける処理の詳細を説明する。図８に
はプログラムモード判定処理のフローチャート１３が例
示される。ＳＣＯモードとはユーザモードにおいてフラ
ッシュメモリを消去及び書込みするときの動作モードを
意味する。ブートモード、ライタモード、ユーザブート
モード、ユーザモードは夫々対応するモード端子をセッ
トしてリセット解除すればよい。ＳＣＯモードは、ユー
ザモード中において制御ビットＳＣＯに論理値“１”を
セットして設定される。設定された動作モードに応じて
モード判定レジスタにモード情報がセットされる。

【００８０】動作モードが設定されると、ＣＰＵ２はブ
ートマット内のプログラムを実行する（ブートマット内
ＯＰ）。ブートモード、ライタモード、ユーザブートモ
ードはブートマット内の先頭アドレスからベクタをフェ
ッチしてプログラム実行を開始する（Ｓ１）が、ＳＣＯ
モードの場合にはブートマット内の先頭以外の所定番
地、例えば優先度の最も高い例外処理であるユーザブレ
ーク番地から処理を開始する。

【００８１】処理開始すると、モード判定用レジスタを
リードし（Ｓ２）、その内容を判定し、消去及び書込み
制御プログラムの転送など、必要な前処理を行なって
（Ｓ２〜Ｓ５）、対応する処理に進む（Ｓ６〜Ｓ９）。
尚、フローチャートの各処理欄に示される“ｕｓｅｒ”
はその処理がユーザにより定義されたプログラムに基づ
いて行われる処理であることを意味し、処理欄に示され
る“ｂｏｏｔ”はその処理がブートマットＴｍａｔのプ
ログラムに基づいて行われる処理であることを意味す
る。

【００８２】《ライタモード処理》図９にはライタモー
ド処理のフローチャートが例示される。ライタモードが
設定されたときは、図８に示されるようにライタモード
制御プログラムがＲＡＭ３に転送されている。先ず、ラ
イタモードにおいて消去及び書込みに利用されるコマン
ド・データレジスタ（ＣＤＬ）、フラグレジスタ（ＦＬ
Ｇ）がクリアされ、コマンドフラグ（ＣＤＦ）に“１”
がセットされ（Ｓ１１）、電源が落ちまで、フラグレジ
スタ（ＦＬＧ）及びコマンドフラグ（ＣＤＦ）の状態を
参照しながら、ＥＰＲＯＭライタからコマンド・データ
レジスタ（ＣＤＬ）にセットされるコマンド及び書込み
データにしたがって、ユーザマットＭｍａｔ及びユーザ
ブートマットＵｍａｔに対する消去（Ｓ１４，Ｓ１５）
及び書込み（Ｓ１２，Ｓ１３）が行われる。ライトモー
ド処理はＲＡＭ３内オペレーションとされる。

【００８３】《ブートモード処理》図１０にはブートモ
ード処理のフローチャートが例示される。先ず、オンボ
ードのシリアルインタフェースとＳＣＩ１２との送受信
を確立し（Ｓ２０）、マイクロコンピュータ１の発振周
波数等の必要なパラメータをダウンロードして設定する
（Ｓ２１）。次いで、ホスト装置からのコマンドを判定
し、マイクロコンピュータの製品名や消去ブロック数な
どのステータスをホスト装置に返し（Ｓ２２）、コマン
ド判定プログラムと消去プログラムをＲＡＭ３に転送し
て（ＳＣＯモードを利用することも可能）、ＲＡＭ３上
でのオペレーションに遷移する（Ｓ２３）。そして、ユ
ーザマットＭｍａｔ及びユーザブートマットＵｍａｔを
全面消去した（Ｓ２４）後、コマンドに応答しながら、
ユーザマット書込み処理（Ｓ２５）、ユーザブートマッ
ト書込み処理（Ｓ２６）、書込みベリファイ処理（Ｓ２
７，Ｓ２８）等を行なう。

【００８４】《ユーザブートモード処理》図１１にはユ
ーザブートモード処理のフローチャートが例示される。
ユーザブートモードでは、特に制限されないが、ブート
マットＴｍａｔの先頭ベクタからオペレーションを開始
し、ユーザブートマットＵｍａｔへの切換えプログラム
をブートマットＴｍａｔからＲＡＭ３に転送し（Ｓ３
０）、ＲＡＭ３上でのオペレーションに遷移し（Ｓ３
１）、レジスタＦＭＡＴＳにＨ’ＡＡをセットして、レ
ジスタＦＭＡＴＳによるユーザマット指示状態（初期
値）をユーザブートマットに切換える（Ｓ３２）。ここ
で、ユーザブートマットＵｍａｔのエリア設定に誤りが
有るかを判定し（Ｓ３３，Ｓ３４）誤りが無ければユー
ザブートマットＵｍａｔの先頭ベクタアドレスをリード
し（Ｓ３５）、リードしたベクタアドレスにサブルーチ
ンジャンプする（Ｓ３６）。ＣＰＵ２はユーザブートマ
ットＵｍａｔ上のプログラムを実行し、先ず、ユーザ定
義の通信を確立し、書込みに必要なユーザプログラムを
ＲＡＭ３に転送する（Ｓ３７）。ＣＰＵ２はＲＡＭ３上
のプログラム実行に遷移し（Ｓ３８）、再度レジスタＦ
ＭＡＴＳの操作を行なって、処理対象マットをユーザブ
ートマットＵｍａｔからユーザマットＭｍａｔに切換え
る（Ｓ３９）。そして、ＲＡＭ３上のユーザプログラム
を実行して制御ビットＳＣＯを“１”にセットし（Ｓ４
０）、ＳＣＯモード処理に遷移して、ブートマットＴｍ
ａｔ内の消去及び書き込み制御プログラムをＲＡＭ３に
転送させ（Ｓ４１）、転送された消去及び書き込み制御
プログラムを用いた書込み／消去の処理が行なわれる
（Ｓ４２）。

【００８５】《ユーザモード処理》図１２にはユーザモ
ード処理のフローチャートが例示される。ユーザモード
が指定されると、ユーザマットＭｍａｔの先頭からベク
タフェッチが行なわれて（Ｓ５０）、ユーザの制御プロ
グラムが実行される（Ｓ５１）。ユーザプログラムの実
行中にユーザマットＭｍａｔへの書込みが必要になる
と、ＲＡＭ３上でオペレーションを行なってＳＣＯビッ
トを“１”にセットし（Ｓ５２）、ＳＣＯモード処理に
遷移して、ブートマット内の消去及び書き込み制御プロ
グラムをＲＡＭ３に転送させ（Ｓ５３）、転送された消
去及び書き込み制御プログラムを用いた書込み／消去の
処理が行なわれる（Ｓ５４）。

【００８６】《書き込み／消去処理》図１３には前記ス
テップＳ４２，Ｓ５４の書き込み／消去処理のフローチ
ャートが例示される。ステップＳ６０〜Ｓ６３までが書
き込み／消去の初期化処理である。ここでは、消去及び
書き込み制御プログラムはマイクロコンピュータ１の製
造メーカにより予めブートマットＴｍａｔに保持されて
いる。要する、そのプログラムはユーザ固有の条件につ
いて規定しない。例えば消去電圧パルスや書き込み電圧
パルスの印加時間はフラッシュッメモリセルの特性に応
じて決まるが、そのパルス印加時間はマイクロコンピュ
ータ１の動作クロック信号で制御する必要があり、其の
ために必要な動作周波数のデータが制御レジスタＦＰＥ
ＦＥＱに設定される（Ｓ６０）。制御レジスタＦＰＥＦ
ＥＱは、特に制限されないが、ＣＰＵ２の汎用レジスタ
Ｒ４が割当てられる。

【００８７】消去電圧パルスや書き込み電圧パルス及び
ベリファイ動作のサイクル中にユーザの処理が完全に断
たれる不都合を解消するためのユーザブランチ処理（詳
細は後述）のための分岐先処理のアドレスをレジスタＦ
ＵＢＲＡに設定する（Ｓ６１）。

【００８８】この後、初期化プログラム領域にサブルー
チンジャンプし（Ｓ６２）、初期化プログラムを実行し
（Ｓ６４）、上記周波数やユーザブランチアドレスとい
った初期設定の内容にしたがって、消去及び書き込みの
ためのパラメータが消去及び書込み制御プログラム上に
自動的に設定される。

【００８９】次に、消去及び書き込みのハードプロテク
トを解除するために、端子Ｐｆｗｅを介して制御ビット
ＦＷＥを論理値“１”にセットしてハードプロテクトを
解除し、ユーザプログラムの実行に遷移する（Ｓ６
４）。このオペレーション状態で、書込みデータを用意
し（Ｓ６５）、ユーザが実施したい書き込み／消去を実
行する（Ｓ６６）。ステップＳ６５，Ｓ６６の処理はユ
ーザが目的とする処理が終了されるまで繰返される。

【００９０】《ユーザブランチ》図１３の書き込み消去
処理を更に詳述しながらユーザブランチ処理について説
明する。

【００９１】図１４は図１３の書き込み処理に着目した
概略フローチャートである。書き込み処理は、ブートマ
ットＴｍａｔからソースコード（消去及び書き込み制御
プログラム等）をＲＡＭ３に転送する処理（Ｔ１）、書
き込み初期化の実行（Ｔ２）、及び書き込み実行（Ｔ
３）に大別される。

【００９２】転送処理（Ｔ１）は、転送を実施したいプ
ログラムを選択し、レジスタＦＫＥＹをセットし制御ビ
ットＳＣＯをイネーブルにする。これを実施する事によ
って、ブートマットから自動的に転送プログラムがスタ
ートする。プログラムは、ＲＡＭ３のスタートアドレス
から必要な領域だけプログラムが転送される。この時に
初期化プログラムも転送される。

【００９３】初期化の実行（Ｔ２）では、初期化プログ
ラムが実行され、転送されたプログラムに対し、動作周
波数に依存するウェイトタイムループ回数の設定やユー
ザブランチアドレスが設定される。

【００９４】書き込み実行（Ｔ３）では、書き込みを実
施する前に、どの様な方式でも良いが、書き込みデータ
をＲＡＭ３上に転送する。このときには、ある決まった
順序でデータを並べる必要がある。転送領域は、ユーザ
が任意に設定する事が可能で、必要な手続きを実施し、
転送を実施した後、プログラムのある決まった番地にサ
ブルーチンジャンプを実施する。このサブルーチンジャ
ンプを実施する事で書き込みが実行される。

【００９５】図１５にはＲＡＭ３への転送処理（Ｔ１）
の詳細が例示される。先ずレジスタＦＫＥＹを“Ａ５”
に設定し（Ｔ１０）、転送したいソースコードを選択す
る（Ｔ１１）。ソースコードの選択は、書き込み消去関
係レジスタ３０Ａに対して行われる。選択可能なソース
コードは、特に制限されないが、書き込み及び書き込み
ベリファイプログラム、消去及び消去ベリファイプログ
ラム等である。そして制御ビットＳＣＯが“１”にセッ
トされて、選択されたソースコードがＲＡＭ３の所定エ
リアに転送される（Ｔ１２）。制御ビットＳＣＯのイネ
ーブルを実施する時は、ＣＰＵ２はフラッシュッメモリ
１３の外でオペレーションを実施している必要がある。
これは、オペレーション可能なマットがユーザマットＭ
ｍａｔからブートマットＴｍａｔに変化してしまうため
にプログラムが暴走するからである。制御ビットＳＣＯ
のイネーブルを実施したら、自動的にブートマットＴｍ
ａｔからプログラムがスタートする。このブートプログ
ラムは、汎用レジスタの値をソフトウェア処理でスタッ
クに退避する。ユーザの処理に戻るときは、リターン命
令でユーザの処理に復帰する。この復帰を実施する前に
ブートマットＴｍａｔ内の転送プログラムは、退避を実
施した汎用レジスタの値を復帰する。最後に転送が正常
に終了したかの判別が行われる（Ｔ１３）。

【００９６】図１６には書き込み初期化処理（Ｔ２）の
詳細が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）
にマイクロコンピュータ１の動作周波数がセットされ
（Ｔ２０）、レジスタＦＵＢＲＡにユーザブランチアド
レスがセットされる。レジスタＦＵＢＲＡにはＣＰＵ２
の汎用レジスタＲ５が割当てられる。其の後、書き込み
初期化プログラムが実行される（Ｔ２２）。例えば、書
き込み関係の初期化プログラムは、設定されたチップ動
作周波数の値を参照し、ウェイトタイムループ回数を決
定する。決定したウェイトタイム時間をＲＡＭ３上に転
送された書き込み制御プログラムに埋め込む処理を行な
う。また、書き込み初期化プログラムは、レジスタＦＵ
ＢＲＡ（Ｒ５）の値を参照して、ユーザブランチを実施
するか、実施した場合に何処のアドレスにジャンプする
かの書き込みプログラム変更を実施する。要するに、ユ
ーザブランチを実施するサブルーチンジャンプ命令に、
レジスタＦＵＢＲＡ（Ｒ５）の値が、分岐先アドレスと
して埋め込まれる。最後に、初期化処理が正常に終了し
たことを判別して（Ｔ２３）、処理を終了する。

【００９７】ここで、前記レジスタＦＵＢＲＡは書き込
み／消去途中でのユーザブランチアドレスを指定するレ
ジスタであり、このエリアは汎用レジスタＲ５に存在す
る。ユーザブランチを実施したくない時は、このレジス
タにＨ’００００００００をセットする。ユーザブラン
チにより誤動作を生じないようにするために、フラッシ
ュメモリエリアで書き込み／消去途中のエリアに関して
はユーザブランチを禁止し、内蔵ＲＡＭの内、書き込み
／消去プログラムが転送された領域へのユーザブランチ
を禁止し、プログラムデータの書き換えを禁止し、ユー
ザブランチを実施した先で、ＳＣＯモードの実行や書き
込み／消去ルーチン、書き込み／消去初期化ルーチンを
コールすることを禁止することが望ましい。

【００９８】図１８には図１６の書き込み初期化時にお
ける内蔵ＲＡＭ３、書き込みプログラム、初期化処理、
レジスタＲ４，Ｒ５との間のデータ接続関係が示され
る。同図により、初期化プログラムは、レジスタＲ４，
Ｒ５を参照し、参照結果を書き込みプログラムのユーザ
ブランチ処理に反映し、ウェイト関係パラメータに反映
することが明瞭である。

【００９９】図１７には書き込み実行（Ｔ３）の詳細が
例示される。先ず、マスク不可能な割込み（ＮＭＩ）を
受け付けたときの分岐先をＲＡＭ３アドレスエリアに変
更する（Ｔ３０）。例えばベクタベースレジスタをＲＡ
Ｍ３のアドレスエリアに設定変更すればよい。これは、
書き込み途上のフラッシュメモリエリアを避けることが
誤動作防止の点より望ましいからである。そのようなＮ
ＭＩはユーザ定義のエラー処理ルーチンをコールするた
めに利用すればよい。そして、ＮＭＩよりも割込み優先
レベルの低い割込みをマスクする（Ｔ３１）。例えばス
テータスレジスタＳＲに割込みマスクデータＩＭＳＫの
ＮＭＩの次に低い割込み優先レベルを設定すればよい。
これは、書き込み／消去中は、状態によってフラッシュ
メモリに高電圧が掛かっている。この状態でＩＲＱ等の
割り込みが入ったとしても、フラッシュメモリのベクタ
ーを読める事は保証できない。よって、書き込み／消去
中は、ＮＭＩ以外の割り込みは禁止にする。

【０１００】そして、書き込みアドレスの設定エリアを
汎用レジスタＲ５にセットする（Ｔ３２）。すなわち、
内蔵ＲＡＭ３に書かれている書き込みアドレスエリアの
先頭アドレスを汎用レジスタＲ５にセットする。そし
て、書き込みデータアドレスの設定エリアを汎用レジス
タＲ４にセットする（Ｔ３３）。即ち、内蔵ＲＡＭ３に
書かれている書き込みデータアドレスエリアの先頭アド
レスを汎用レジスタＲ４にセットする。其の後、レジス
タＦＫＥＹに書き込み／消去コード“５Ａ”をセットし
（Ｔ３４）、書き込みプログラムにジャンプして実行す
る（Ｔ３５）。最後に書き込みが正常に終了したかを判
別する（Ｔ３６）。

【０１０１】図１９には書き込み時におけるＲＡＭ３、
汎用レジスタＲ４，Ｒ５、書き込みプログラムとの間の
データ接続関係が例示される。ここではデュアルバンク
書込みを想定しているから、書込みアドレスエリアの先
頭アドレスと書込みデータアドレスエリアの先頭アドレ
スとを夫々のバンク毎に参照できなければならないた
め、ＲＡＭエリアＦＭＰＤＲ０，ＦＭＰＤＲ１をレジス
タＲ４で、ＲＡＭエリアＦＭＰＡＲ０，ＦＭＰＡＲ１を
レジスタＲ５で参照可能にしている。

【０１０２】図２０には図１７のステップＴ３５に対応
する書込みプログラムの処理フローが例示される。この
処理フローは、書込みデータラッチ（Ｔ４０）、書込み
パルスの印加（Ｔ４１）、書込みベリファイ（Ｔ４２）
の処理サイクル中に、ユーザブランチアドレスにサブル
ーチンジャンプするかを判定するステップ（Ｔ４３）を
有し、初期化処理による設定値にしたがって、サブルー
チンジャンプの指示がされている場合（ユーザブランチ
アドレスがＨ’００００００００以外のとき）には、ユ
ーザブランチアドレスに分岐して、サブルーチンを実行
する（Ｔ４４）。実行後に再び書き込み動作ルーチンに
戻ってくる。書込みベリファイで所定の閾値状態を得ら
れないときは、パルス印加回数Ｎをインクリメントして
再度同じループを繰返し（Ｔ４５）、くり返し回数が最
大回数（ＷＭＡＸ）に達する前に書込み正常状態を得ら
れれば其の時点で図１７のフローに戻り（Ｔ４６）、最
大回数に達しても正常終了できないときは書込みエラー
処理を行なって（Ｔ４７）、図１７のフローに戻る。

【０１０３】このように、書込みパルス印可と書込みベ
リファイのサイクル中に、ユーザブランチアドレスで示
されたサブルーチン処理に分岐可能であれば、書き込み
中であっても、ユーザの制御プログラムに、ある一定間
隔で制御を戻すことができる。しかも、ソフトウェアで
実施しているので、ユーザの制御に戻ってくる間隔をソ
フトウェアで変更することも可能である。書き込み中で
も、ユーザ制御プログラムに一定間隔で戻ってくること
により、このマクロコンピュータ１を使用したシステム
を長い時間停止させなくても、消去及び書き込みが実施
可能になる。したがって、一定期間毎に内外の事象を確
認する必要のあるシステム、或は学習機能付きのシステ
ム等に対して、ユーザのプログラム実行中に消去及び書
込みを実行していくことが可能である。

【０１０４】図２１は図１３の消去処理に着目した概略
フローチャートである。消去処理は、ブートマットから
ソースコード（消去及び書き込み制御プログラム等）を
ＲＡＭ３に転送する処理（Ｔ５）、消去初期化の実行
（Ｔ６）、及び消去実行（Ｔ７）に大別される。

【０１０５】転送処理（Ｔ５）は前記転送処理（Ｔ１）
と同じである。初期化の実行（Ｔ６）では、転送された
プログラムに関して、動作周波数に依存するウェイトタ
イムループ回数の設定やユーザブランチの設定の為に、
初期化プログラムを実行する。

【０１０６】消去実行（Ｔ７）では、ＲＡＭ３に転送さ
れた消去プログラムのある決まった番地にジャンプサブ
ルーチンを実施する事で消去を実行する。

【０１０７】図２２には消去初期化処理（Ｔ６）の詳細
が例示される。先ずレジスタＦＰＥＦＥＱ（Ｒ４）にマ
イクロコンピュータ１の動作周波数がセットされ（Ｔ６
０）、レジスタＦＵＢＲＡにユーザブランチアドレスが
セットされる（Ｔ６１）。レジスタＦＵＢＲＡにはＣＰ
Ｕ２の汎用レジスタＲ５が割当てられる。其の後、消去
初期化プログラムが実行される（Ｔ６２）。転送された
時の消去プログラムは、ウェイトループ回数が初期設定
状態になっている。この事から、この初期化プログラム
を使用して、消去プログラムのウェイトループ回数を全
て変更する。この計算を実施する為に、ユーザはレジス
タＦＰＥＦＥＱ（Ｒ４）をセットする。レジスタＦＵＢ
ＲＡ（Ｒ５）の設定では、消去プログラムのユーザブラ
ンチ設定を実施することになる。消去初期化プログラム
は、レジスタＦＵＢＲＡの設定値を参照して、ユーザブ
ランチを実施するか、実施した場合に何処のアドレスに
ジャンプするかについて、消去プログラム変更を実施す
る。この変更を実施する為に、ユーザはレジスタＦＵＢ
ＲＡに値をセットする。最後に、初期化処理が正常終了
したことを判別して（Ｔ６３）、処理を終了する。

【０１０８】ここで、前記レジスタＦＵＢＲＡの意義は
書込みの場合と同じであり、ユーザブランチを実施した
くない時は、このレジスタにＨ’００００００００をセ
ットする。

【０１０９】図２４には図２２の消去初期化時における
内蔵ＲＡＭ３、消去プログラム、初期化処理、レジスタ
Ｒ４，Ｒ５との間のデータ接続関係が示される。同図に
より、初期化プログラムは、レジスタＲ４，Ｒ５を参照
し、参照結果を書き込みプログラムのユーザブランチ処
理に反映し、ウェイト関係パラメータに反映することが
明らかである。

【０１１０】図２３には消去実行（Ｔ７）の詳細が例示
される。先ず、マスク不可能な割込み（ＮＭＩ）を受け
付けたときの分岐先をＲＡＭ３アドレスエリアに変更す
る（Ｔ７０）。例えばベクタベースレジスタをＲＡＭ３
のアドレスエリアに設定変更すればよい。これは、消去
途上のフラッシュメモリエリアを避けることが誤動作防
止の点より望ましいからである。そのようなＮＭＩはユ
ーザ定義のエラー処理ルーチンをコールするために利用
すればよい。そして、ＮＭＩよりも割込み優先レベルの
低い割込みをマスクする（Ｔ７１）。例えばステータス
レジスタＳＲに割込みマスクデータＩＭＳＫのＮＭＩの
次に低い割込み優先レベルを設定すればよい。これは、
消去中は、状態によってフラッシュメモリに高電圧が掛
かっている。この状態でＩＲＱ等の割り込みが入ったと
しても、フラッシュメモリのベクターを読める事は保証
できない。よって、消去中は、ＮＭＩ以外の割り込みは
禁止にする。

【０１１１】そして、消去ブロック番号を汎用レジスタ
Ｒ４にセットする（Ｔ７２）。其の後、レジスタＦＫＥ
Ｙに書き込み／消去コード“５Ａ”をセットし（Ｔ７
３）、消去プログラムにジャンプして実行する（Ｔ７
４）。最後に消去正常終了を判別する（Ｔ７５）。

【０１１２】図２５には消去時におけるＲＡＭ３、汎用
レジスタＲ４，Ｒ５、消去プログラムとの間のデータ接
続関係が例示される。この接続関係は、ユーザが消去プ
ログラムを作成しないので消去マット選択のインターフ
ェース方法として、消去ブロック選択の受け渡しを、レ
ジスタＦＥＢＳ（Ｒ４）を介して消去ブロック番号を受
け渡す事で実施する。

【０１１３】図２６には図２３のステップＴ７４に対応
する消去プログラムの処理フローが例示される。この処
理フローは、消去データラッチ（Ｔ８０）、消去パルス
の印加（Ｔ８１）、消去ベリファイ（Ｔ８２）の処理サ
イクル中に、ユーザブランチアドレスにサブルーチンジ
ャンプするかを判定するステップ（Ｔ８３）を有し、初
期化処理による設定値にしたがって、サブルーチンジャ
ンプの指示がされている場合（ユーザブランチアドレス
がＨ’００００００００以外のとき）には、ユーザブラ
ンチアドレスに分岐して、サブルーチンを実行する（Ｔ
８４）。実行後に再び消去動作ルーチンに戻ってくる。
消去ベリファイで所定の閾値状態を得られないときは、
パルス印加回数Ｎをインクリメントして再度同じループ
を繰返し（Ｔ８５）、くり返し回数が最大回数（ＥＭＡ
Ｘ）に達する前に消去正常状態を得られれば其の時点で
図２３のフローに戻り（Ｔ８６）、最大回数に達しても
正常終了できないときは消去エラー処理を行なって（Ｔ
８７）、図２３のフローに戻る。

【０１１４】このように、消去パルス印可と消去ベリフ
ァイのサイクル中に、ユーザブランチアドレスで示され
たサブルーチン処理に分岐可能であれば、消去中であっ
ても、ユーザの制御プログラムに、ある一定間隔で制御
を戻すことができる。消去中でも、ユーザ制御プログラ
ムに一定間隔で戻ってくることにより、このマクロコン
ピュータ１を使用したシステムを長い時間停止させなく
ても、消去が実施可能になる。したがって、一定期間毎
に内外の事象を確認する必要のあるシステム、或は学習
機能付きのシステム等に対して、ユーザのプログラム実
行中に消去及び書込みを実行していくことが可能であ
る。

【０１１５】《ユーザブランチ先でのプログラムの暴
走》書き込み／消去プログラムが転送された状態で、し
かも端子Ｐｆｗｅがイネーブル状態（“１”）の場合
は、フラッシュメモリ１３が保有する記憶情報を如何な
る場合にも正常に保持することを完全に保証する事は、
困難である。図２７にはユーザブランチ先でＣＰＵ２が
暴走してフラッシュッメモリ１３の記憶情報が破壊され
る事態を抑止可能にする書込み／消去処理の手法が例示
される。即ち、書き込み／消去フロー中で各処理終了毎
に実施する前記ステップＴ４４，Ｔ８４のユーザブラン
チ処理では、書込み消去の動作電源を初期化してリード
動作の動作電源に遷移させ（Ｔ９０）、その後、レジス
タＦＫＥＹの値を、書込み／消去可能値“５Ａ”以外の
任意に値に変更する（Ｔ９１）。例えば７Ｘ（Ｘ＝０〜
Ｆ）とする。これを実施することにより、制御ビットＳ
ＷＥのセットが不可になるので、ユーザブランチ先でＣ
ＰＵが暴走しても、簡単には書き込み／消去ができなく
なる。

【０１１６】ステップＴ９１の処理において、レジスタ
ＦＫＥＹに設定するコードを、処理に対して意味のある
コード、例えば、消去／書込みの進捗状況を示すコード
にすれば、暴走などにより、書込み／消去未完の状態で
書込み／消去の処理ルーチンからリターンしてきたよう
な場合、或はレジスタＦＫＥＹの値が期待値以外の値に
変化している場合、レジスタＦＫＥＹの値を参照するこ
とにより、異常を検出することができる。図２７の例で
は、パルス印可とベリファイの間では“７１”、ベリフ
ァイと書込みデータ再演算の間は“７２”、再演算と書
込みパルス印可前のダミーライトの間は“７３”とし、
ユーザブランチ処理から抜けるとき、レジスタＦＫＥＹ
の値が“７Ｘ（Ｘ＝１〜Ｆ）”であるかを判定し（Ｔ９
２）、それ以外であれば何らかの異常が有ったと見な
し、書込み／消去に対してフェイル処理を行なう（Ｔ９
３）。ＦＫＥＹが“７Ｘ”であれば、正常に処理終了と
見なし、ＦＫＥＹを“５Ａ”に戻す（Ｔ９３）。

【０１１７】尚、進捗情況を保持するレジスタはＦＫＥ
Ｙでなくてもよいが、ユーザブランチの場合に“５Ａ”
以外の値に書き換えることが得策であるという事情を考
慮すれば、レジスタＦＫＥＹを利用することが、ハード
ウェアリソースと処理負担の両面において経済的であ
る。

【０１１８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１１９】例えば、消去及び書込み可能な不揮発性メ
モリは２値のフラッシュメモリに限定されない。多値フ
ラッシュメモリ、例えば、１個のフラッシュッメモリセ
ルに２ビット以上の記憶情報を保持させることが可能な
多値フラッシュメモリであってもよい。すなわち、１個
のフラッシュメモリセルは、情報記憶に際して複数ビッ
トの書き込みデータで指定される４種類以上の閾値電圧
の中の一つの閾値電圧に設定され、情報読み出しに際し
て閾値電圧の状態を対応する複数ビットの記憶情報とし
て出力する、１個のフラッシュメモリセルの記憶情報を
複数ビット化したメモリである。ここでは、一つのフラ
ッシュメモリセルに２ビットの情報を書き込むことがで
き、かつその情報を読み出すことができるフラッシュメ
モリを一例とする。このようなフラッシュメモリが実現
しようとする多値情報記憶技術において、一つのメモリ
セルの情報記憶状態は、例えば消去状態（“１１”）、
第１の書き込み状態（“１０”）、第２の書き込み状態
（“００”）、第３の書き込み状態（“０１”）の中か
ら選ばれた一つの状態とされる。全部で４通りの情報記
憶状態は、２ビットのデータによって決定される状態と
される。即ち、２ビットのデータを一つのメモリセルで
記憶する。

【０１２０】また、フラッシュメモリセルはフローティ
ングゲートとコントロールゲートの縦積み構造に限定さ
れず、ＭＯＳトランジスタのゲート電極をフローティン
グゲート電極とし当該ゲート電極を延在させて形成した
ＭＯＳゲート容量を介してチャネル領域をコントロール
ゲートに用いるようなデバイス構造などを採用してもよ
い。また、不揮発性記憶素子はフラッシュメモリに限定
されず、ＭＮＯＳ（メタル・ナイトライド・オキサイド
・セミコンダクタ）トランジスタを記憶素子とするＥＥ
ＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プ
ログラマブル・リード・オンリ・メモリ）のような不揮発
性メモリ、或いは強誘電体メモリ等であってもよい。

【０１２１】また、マイクロコンピュータがオンチップ
で備える回路モジュールは上記の例に限定されず、適宜
変更可能である。

【０１２２】消去及び書込み制御プログラムをブートマ
ットに初期的に保持させる構成に限定されない。システ
ムボードからダウンロードする構成を採用してもよい。
また、各種レジスタ手段はフラッシュメモリ内蔵の周辺
レジスタであっても、ＣＰＵ内蔵の汎用レジスタであっ
ても、或は、ＳＲＡＭなどのメモリで構成されるメモリ
マップドＩ／Ｏレジスタであってもよい。

【０１２３】前記ユーザブランチは、レジスタＦＵＢＲ
Ａ（Ｒ５）の設定値に基づいて、ジャンプサブルーチン
命令のジャンプ先コードを予め書き換える初期化処理を
行なってから、其のプログラムを実行するものとして説
明した。これに代えて、ジャンプサブルーチン命令でそ
のレジスタＦＵＢＲＡ（Ｒ５）を直接参照して分岐する
ようにしてもよい。この場合には、その消去及び書込み
制御プログラムのコンパイラが一つの関数内で引数とし
て利用する事ができる汎用レジスタの数の制限の範囲内
で汎用レジスタＲ５を参照できなければならない。

【０１２４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１２５】すなわち、ユーザの実装ボートに必ずシリ
アルインターフェースを作成しなくても、ユーザ専用の
通信プロトコルで、オンボード書きこみが実施でき、暴
走しても、ユーザ専用通信プロトコルコードを破壊する
事はない。

【０１２６】ユーザマットには、ユーザの制御プログラ
ムを作成すれば良く、プログラムの作成が容易となる。
要するに、ユーザブートマットとユーザマットを分けた
事により、ユーザマットに専用通信プロトコルを書かな
くても、消去及び書き込み用にユーザ任意の書きこみイ
ンターフェースが実現できるから、ユーザマットに格納
して使用する制御プログラムの作成が容易になる。した
がって、ユーザプログラムモードで使用する通信制御プ
ログラムの消去防止などについて特別な考慮を払わなく
てもよい。

【０１２７】ユーザブートマットから立ち上がるユーザ
ブートモードでは、ハードウェア的にユーザブートマッ
トを消去及び書きこみ不可にするので、暴走等でユーザ
ブートマットの記憶情報が破壊される事はなく、デバッ
ク時にＣＰＵが暴走しても、外部インターフェースを制
御するプログラムの破壊には至らないので、実装したマ
イクロコンピュータチップを取り外さなくても、オンボ
ードでユーザマットの書換えを自由に行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一例に係るマイクロコンピュータのブ
ロック図である。

【図２】ＣＰＵ２の具体例を示すブロック図である。

【図３】フラッシュメモリのメモリマットを例示する説
明図である。

【図４】フラッシュメモリのメモリマット毎の各動作モ
ードによるアクセス態様を例示する説明図である。

【図５】ＣＰＵが実行するプログラムの所在と実行によ
る作用を模式的に示す説明図である。

【図６】フラッシュメモリの消去及び書き込みプロテク
トのための論理構成を例示する論理回路図である。

【図７】ＣＰＵのオペレーションがユーザマットとユー
ザブートマットとの間で切換えられるときの状態遷移図
である。

【図８】プログラムモード判定処理のフローチャートで
ある。

【図９】ライタモード処理のフローチャートである。

【図１０】ブートモード処理のフローチャートである。

【図１１】ユーザブートモード処理のフローチャートで
ある。

【図１２】ユーザモード処理のフローチャートである。

【図１３】図１１のステップＳ４２及び図１２のステッ
プＳ５４の書き込み／消去処理のフローチャートであ
る。

【図１４】図１３の書き込み処理に着目した概略フロー
チャートである。

【図１５】ＲＡＭへの転送処理（Ｔ１）の詳細を例示す
るフローチャートである。

【図１６】書き込み初期化処理（Ｔ２）の詳細を例示す
るフローチャートである。

【図１７】書き込み実行（Ｔ３）の詳細を例示するフロ
ーチャートである。

【図１８】図１６の書き込み初期化時における内蔵ＲＡ
Ｍ、書き込みプログラム、初期化処理、レジスタ（Ｒ
４，Ｒ５）との間のデータ接続関係を例示する説明図で
ある。

【図１９】書き込み時におけるＲＡＭ、汎用レジスタ
（Ｒ４，Ｒ５）、書き込みプログラムとの間のデータ接
続関係を例示する説明図である。

【図２０】図１７のステップＴ３５に対応する書込みプ
ログラムの処理フローである。

【図２１】図１３の消去処理に着目した概略フローチャ
ートである。

【図２２】消去初期化処理（Ｔ６）の詳細を例示するフ
ローチャートである。

【図２３】消去実行（Ｔ７）の詳細を例示するフローチ
ャートである。

【図２４】図２２の消去初期化時における内蔵ＲＡＭ、
消去プログラム、初期化処理、レジスタ（Ｒ４，Ｒ５）
との間のデータ接続関係を例示する説明図である。

【図２５】消去時におけるＲＡＭ、汎用レジスタ（Ｒ
４，Ｒ５）、消去プログラムとの間のデータ接続関係を
例示する説明図である。

【図２６】図２３のステップＴ７４に対応する消去プロ
グラムの処理フローである。

【図２７】ユーザブランチ先でＣＰＵが暴走してフラッ
シュッメモリの記憶情報が破壊される事態を抑止可能に
するユーザブランチ処理のフローチャートである。

【符号の説明】

１マイクロコンピュータ２ＣＰＵ３ＲＡＭ４バスステートコントローラ５フラッシュッメモリモジュール６フラッシュコントロールロジック９割込みコントローラＲＥＳリセット信号１３フラッシュッメモリ１４モード信号１５システムコントローラ２０メモリセルアレイＦＭＡＴＳ制御レジスタＦＫＥＹ制御レジスタＦＣＣＳ制御レジスタＳＣＯ制御ビットＲｍａｔリペア及びトリミングマットＴｍａｔブートマットＵｍａｔユーザブートマットＭｍａｔユーザマットＰｆｗｅ外部端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者石川栄一北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD14 AE08 5B062 CC02 GG04 GG10 5B076 CA07 EB03

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、第１領域、第２領域及び第３
領域を有し消去及び書き込み可能な不揮発性メモリとを
含み、前記ＣＰＵに第１領域のプログラムを処理させる
と共に前記第１領域を消去及び書き込み不可能にする第
１モード、前記ＣＰＵに第２領域のプログラムを処理さ
せると共に第１領域及び第２領域を消去及び書き込み不
可能にする第２モード、及び前記ＣＰＵに第３領域のプ
ログラムを処理させると共に第１領域及び第２領域を消
去及び書き込み不可能にする第３モード、の指示手段を
有して成るものであることを特徴とするマイクロコンピ
ュータ。
【請求項２】前記指示手段は、前記第１モード、第２
モード及び第３モードを指示する信号の入力回路である
ことを特徴とする請求項１記載のマイクロコンピュー
タ。
【請求項３】ＣＰＵと、消去及び書き込み可能な第１
領域、第２領域及び第３領域を有する不揮発性メモリ
と、第１モード、第２モード又は第３モードを選択的に
指定する指示手段と、を含み、前記ＣＰＵは、第１モードの指定により第１領域のプロ
グラムを処理し、第２モードの指定により第２領域のプ
ログラムを処理し、第３モードの指定により第３領域の
プログラムを処理し、前記不揮発性メモリは、第１モードの指定により前記第
２領域及び第３領域が消去及び書き込み可能にされ且つ
第１領域が消去及び書き込み不可能にされ、第２モード
の指定により第３領域が消去及び書き込み可能にされ且
つ第１領域及び第２領域が消去及び書き込み不可能にさ
れ、第３モードに指定により第３領域が消去及び書き込
み可能にされ且つ第１領域及び第２領域が消去及び書き
込み不可能にされるものであることを特徴とするマイク
ロコンピュータ。
【請求項４】前記第１領域はマイクロコンピュータの
外部とインタフェースを確立するための第１の通信制御
プログラムを保有するものであることを特徴とする請求
項１又は３記載のマイクロコンピュータ。
【請求項５】前記第１領域はマイクロコンピュータの
外部とインタフェースを確立するための第１の通信制御
プログラムを保有し、前記第２領域はマイクロコンピュ
ータの外部とインタフェースを確立するための第２の通
信制御プログラムを保有するものであることを特徴とす
る請求項１又は３記載のマイクロコンピュータ。
【請求項６】前記第１の領域は、前記不揮発性メモリ
のための消去及び書き込み制御プログラムを保有するも
のであることを特徴とする請求項４又は５記載のマイク
ロコンピュータ。
【請求項７】前記第１の領域は、前記消去及び書き込
み制御プログラムの転送制御プログラムを保有するもの
であることを特徴とする請求項６記載のマイクロコンピ
ュータ。
【請求項８】前記ＣＰＵによる転送制御プログラムの
処理により前記消去及び書き込み制御プログラムが転送
されるＲＡＭを有して成るものであることを特徴とする
請求項７記載のマイクロコンピュータ。
【請求項９】前記不揮発性メモリは、前記指示手段に
よるモード指定とは別に、外部端子から与えられる書き
込み動作の指示を、消去及び書き込み動作を可能にする
ための必要条件とすることを特徴とする請求項３記載の
マイクロコンピュータ。
【請求項１０】前記第１領域、第２領域及び第３領域
の夫々における先頭アドレスはＣＰＵのアドレス空間上
同一アドレスであり、前記ＣＰＵが用いる先頭アドレス
を第２領域とするか第３領域とするかを排他的に指定す
る第１レジスタ手段がＣＰＵのアドレス空間に配置され
て成るものであることを特徴とする請求項３記載のマイ
クロコンピュータ。
【請求項１１】前記ＣＰＵのアドレス空間に配置され
たＲＡＭを有して成るものであることを特徴とする請求
項１０記載のマイクロコンピュータ。
【請求項１２】ＣＰＵがＲＡＭ上でプログラムを処理
していることを条件に、前記第１レジスタ手段の設定変
更を許可するバス制御手段を有するものであることを特
徴とする請求項１１記載のマイクロコンピュータ。
【請求項１３】消去及び書き込み制御プログラムをＲ
ＡＭへストアさせる動作に許可を与える情報がセットさ
れる第２レジスタ手段を有し、前記不揮発性メモリは、
この第２レジスタ手段の許可情報がリセットされること
を、消去及び書き込み動作を可能にするための必要条件
とすることを特徴とする請求項１１記載のマイクロコン
ピュータ。
【請求項１４】前記ＣＰＵのアドレス空間に配置され
たＲＡＭを有し、前記第１領域は消去及び書き込み制御
プログラムを有し、前記ＣＰＵは第１モードに応答して前記消去及び書き込
み制御プログラムを前記ＲＡＭに転送制御し、転送先の
ＲＡＭから消去及び書き込み制御プログラムをフェッチ
して実行するものであることを特徴とする請求項３記載
のマイクロコンピュータ。
【請求項１５】前記第２モードにおいてＣＰＵは、第
３レジスタ手段の第１設定値に応答して、前記第１領域
のプログラムを処理する状態に遷移し、前記消去及び書
き込み制御プログラムをＲＡＭに転送制御して、第２領
域のプログラムを処理する状態に復帰するものであるこ
とを特徴とする請求項１４記載のマイクロコンピュー
タ。
【請求項１６】前記第３モードにおいてＣＰＵは、第
３レジスタ手段の第１設定値に応答して、前記第１領域
のプログラムを処理する状態に遷移し、前記消去及び書
き込み制御プログラムをＲＡＭに転送制御して、第３領
域のプログラムを処理する状態に復帰するものであるこ
とを特徴とする請求項１５記載のマイクロコンピュー
タ。
【請求項１７】消去及び書き込み制御プログラムをＲ
ＡＭへストアさせる動作に許可を与える情報として第２
設定値がセットされる第２レジスタ手段を有し、前記不
揮発性メモリは、この第２レジスタ手段の許可情報が第
３設定値にリセットされることを、消去及び書き込み動
作を可能にするための必要条件とし、前記第２のレジスタ手段に第２設定値がセットされる状
態を第３レジスタ手段に第１設定値をセット可能にする
ための必要条件とするものであることを特徴とする請求
項１５又は１６記載のマイクロコンピュータ。
【請求項１８】ＣＰＵと、消去及び書き込み可能な不
揮発性メモリとを含み、不揮発性メモリは第１メモリマ
ットと第２メモリマットを備え、第１メモリマットと第
２メモリマットは、レジスタで排他的に選択可能になっ
ており、第１メモリマットが選択された場合は第１メモリマット
に対する消去及び書き込み動作が抑止され、第２メモリマットが選択された場合はＲＡＭ上でのプロ
グラム実行状態に遷移することを解除の必要条件として
消去及び書き込み動作が抑止される、ものであることを
特徴とするマイクロコンピュータ。
【請求項１９】ＣＰＵと、消去及び書き込み可能な不
揮発性メモリとを有するマイクロコンピュータであっ
て、前記不揮発性メモリは、外部とのインタフェースを確立
するためにＣＰＵにより処理される通信制御プログラム
を保有する第１領域と、前記ＣＰＵによる通信制御プログラムの処理により外部
とのインタフェースが確立されて消去及び書き込み可能
にされる第２領域と、前記ＣＰＵによる通信制御プログラムの処理により外部
とのインタフェースが確立されて消去及び書き込み可能
にされ、且つＣＰＵによる第２領域のプログラムの処理
により消去及び書き込み可能にされる第３領域と、を有
して成るものであることを特徴とするマイクロコンピュ
ータ。
【請求項２０】第１インタフェースを有する実装基板
に実装されるべきマイクロコンピュータであって、中央処理装置と、前記第１インタフェースと異なる第２インタフェースを
用いた通信プロトコルを確立するための第１通信処理プ
ログラムが格納される第１記憶領域と、前記第１インタ
フェースを用いた通信プロトコルを確立するための第２
通信処理プログラムが格納される第２記憶領域と、所定
の第１動作モードで前記中央処理装置によって実行され
る制御プログラムが格納される第３記憶領域とを有する
不揮発性メモリと、を有することを特徴とするマイクロ
コンピュータ。
【請求項２１】前記第１記憶領域は、さらに、書き込
み制御プログラムが格納され、前記第２記憶領域に格納される前記第２通信処理プログ
ラムは、前記書き込み制御プログラム及び前記第１通信
処理プログラムを前記中央処理装置によって実行させる
第１書き込みモードによって、前記第２記憶領域に書き
込まれることを特徴とする請求項２０記載のマイクロコ
ンピュータ。
【請求項２２】前記第３記憶領域に格納される前記制
御プログラムは、前記第１書き込みモード、又は、前記
第１記憶領域に格納された書き込み制御プログラム及び
前記第２通信処理プログラムを前記中央処理装置によっ
て実行させる第２書き込みモードの何れかによって、前
記第３記憶領域に書き込まれることを特徴とする請求項
２１記載のマイクロコンピュータ。
【請求項２３】前記第１インタフェースは、ＡＴＡＰ
Ｉインタフェース、ＳＣＳＩインタフェース、または、
ＨＣＡＮインタフェースであることを特徴とする請求項
２０記載のマイクロコンピュータ。
【請求項２４】前記第２インタフェースは、調歩同期
を利用したシリアルインタフェースであることを特徴と
する請求項２０記載のマイクロコンピュータ。
【請求項２５】前記不揮発性メモリは、フローティン
グゲートを有する不揮発性メモリセルを複数有すること
を特徴とする請求項２０記載のマイクロコンピュータ。
【請求項２６】前記不揮発性メモリは、フラッシュメ
モリであることを特徴とする請求項２５記載のマイクロ
コンピュータ。
【請求項２７】前記第１記憶領域は、さらに、消去制
御プログラムが格納され、前記第２記憶領域に格納される前記第２通信処理プログ
ラムは、前記消去制御プログラム及び前記第１通信処理
プログラムを前記中央処理装置によって実行させる第１
消去モードによって、前記第２記憶領域から消去可能に
されることを特徴とする請求項２０記載のマイクロコン
ピュータ。
【請求項２８】前記第３記憶領域に格納される前記制
御プログラムは、前記第１消去モード、又は、前記第１
記憶領域に格納された消去制御プログラム及び前記第２
通信処理プログラムを前記中央処理装置によって実行さ
せる第２消去モードの何れかによって、前記第３記憶領
域から消去可能であることを特徴とする請求項２７記載
のマイクロコンピュータ。
【請求項２９】前記第１記憶領域は、さらに、書き込
み制御プログラムが格納され、前記第２記憶領域に格納される前記第２通信処理プログ
ラムは、前記書き込み制御プログラム及び前記第１通信
処理プログラムを前記中央処理装置によって実行させる
第１書き込みモードによって、前記第２記憶領域に書き
込まれることを特徴とする請求項２８記載のマイクロコ
ンピュータ。
【請求項３０】前記第３記憶領域に格納される前記制
御プログラムは、前記第１書き込みモード、又は、前記
第１記憶領域に格納された書き込み制御プログラム及び
前記第２通信処理プログラムを前記中央処理装置によっ
て実行させる第２書き込みモードの何れかによって、前
記第３記憶領域に書き込まれることを特徴とする請求項
２９記載のマイクロコンピュータ。
【請求項３１】中央処理装置と、第１インタフェースを用いた通信プロトコルを確立する
ための第１通信処理プログラムと書き込み制御プログラ
ムが格納される第１記憶領域と、前記第１インタフェー
スと異なる前記第２インタフェースを用いた通信プロト
コルを確立するための第２通信処理プログラムが格納さ
れる第２記憶領域と、所定の第１動作モードで前記中央
処理装置によって実行される制御プログラムが格納され
る第３記憶領域とを有する不揮発性メモリと、を有することを特徴とするマイクロコンピュータ。
【請求項３２】前記第２記憶領域に格納される前記第
２通信処理プログラムは、前記書き込み制御プログラム
及び前記第１通信処理プログラムを前記中央処理装置に
よって実行させる第１書き込みモードによって、前記第
２記憶領域に書き込まれることを特徴とする請求項３１
記載のマイクロコンピュータ。
【請求項３３】前記第３記憶領域に格納される前記制
御プログラムは、前記第１書き込みモード、又は、前記
第１記憶領域に格納された書き込み制御プログラム及び
前記第２通信処理プログラムを前記中央処理装置によっ
て実行させる第２書き込みモードの何れかによって、前
記第３記憶領域に書き込まれることを特徴とする請求項
３２記載のマイクロコンピュータ。
【請求項３４】前記第１記憶領域は、さらに、消去制
御プログラムが格納され、前記第２記憶領域に格納される前記第２通信処理プログ
ラムは、前記消去制御プログラム及び前記第１通信処理
プログラムを前記中央処理装置によって実行させる第１
消去モードによって、前記第２記憶領域から消去にされ
ることを特徴とする請求項３１記載のマイクロコンピュ
ータ。
【請求項３５】前記第３記憶領域に格納される前記制
御プログラムは、前記第１消去モード、又は、前記第１
記憶領域に格納された消去制御プログラム及び前記第２
通信処理プログラムを前記中央処理装置によって実行さ
せる第２消去モードの何れかによって、前記第３記憶領
域から消去されることを特徴とする請求項３４記載のマ
イクロコンピュータ。
【請求項３６】前記第１インタフェースは、ＡＴＡＰ
Ｉインタフェース、ＳＣＳＩインタフェース、ＨＣＡＮ
インタフェースから選択された少なくとも１つのインタ
フェースであることを特徴とする請求項３１記載のマイ
クロコンピュータ。
【請求項３７】前記第２インタフェースは、調歩同期
を利用したシリアルインタフェースであることを特徴と
する請求項３１記載のマイクロコンピュータ。
【請求項３８】前記不揮発性メモリは、フローティン
グゲートを有する不揮発性メモリセルを複数有すること
を特徴とする請求項３１記載のマイクロコンピュータ。
【請求項３９】前記不揮発性メモリは、フラッシュメ
モリであることを特徴とする請求項３８記載のマイクロ
コンピュータ。