JP2002288038A - アドレス変換装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 より高速の変換およびより高速のバイパスが
可能な変換索引バッファを得る。 【解決手段】 Ｎ通りのページサイズを有する可変ペー
ジサイズメモリにおいて仮想アドレスを物理アドレスに
変換するための変換索引バッファを含む。この変換索引
バッファは、仮想アドレスを受信し、ＣＡＭおよびペー
ジテーブルエントリアレイを含む。ＣＡＭは、物理アド
レスに対応する仮想アドレスタグを格納する。ページテ
ーブルエントリアレイはＣＡＭに結合しており、複数の
ページテーブルエントリを含み、ＣＡＭの仮想アドレス
タグに対応する物理アドレスを格納する。ページテーブ
ルエントリは各々、第１タイプのメモリセルと、第２タ
イプのメモリセルを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子計算機システ
ムのメモリアドレス管理の分野、特にアドレス変換の動
的可変ページサイズに関するものである。さらに特定す
ると、本発明は、動的可変ページサイズのメモリアドレ
ス変換において使用される変換索引バッファ（ＴＬＢ）
に関するものである。従って、本発明の全般的な目的
は、このような特徴を有する新規な方法、装置、データ
構造等を提供することである。

【０００２】

【従来の技術】最近のデータ処理装置のほとんどが、デ
ータフローの管理を助ける仮想メモリに頼っている。こ
のような仮想メモリを使用するオペレーティングシステ
ムは、ユーザーの見るメモリのデータ記憶場所（仮想ア
ドレス）を実際の物理場所（物理アドレス）にマップす
る。このマッピングの中味は、システム内のメインメモ
リに格納されるかバッファにキャッシュされるかどちら
かである。これらのバッファは、変換索引バッファと呼
ばれ、仮想アドレスを物理アドレスに変換するのに必要
なマッピング情報を含む。

【０００３】一般に、メモリは、ページと呼ばれる個別
ブロックに分かれており、様々な理由から、このページ
はサイズが大きく変わる。それゆえ、代表的なプロセッ
サは多様なページサイズをサポートする。ページサイズ
は、変換する必要のある仮想アドレスのビット数を特定
する。なぜなら、所定のページのためのオフセットを仮
想アドレスのある一定のビットから導き出すことができ
るからである。例えば、ページサイズが４キロバイトの
場合、仮想アドレスの１２個の最下位（大きさの点で）
のビット（ＶＡ［１１：０］）を変換する必要はない。
ページサイズが４メガバイトの場合、２２個の最下位ビ
ット（ＶＡ［２１：０］）は変換されない。

【０００４】代表的な変換索引バッファは、サイズフィ
ールドデータをページテーブルエントリアレイに格納
し、（何らかの周辺回路を使用しつつ）この情報を使っ
て、どれだけの仮想アドレスビットを変換する必要があ
るか、また、どれだけの仮想アドレスビットをバイパス
することができるかを特定する。このような従来型ＴＬ
Ｂは、ＴＬＢから読み出されたサイズフィールドデータ
を復号するのに外部制御ロジックを利用し、仮想アドレ
スビットか物理アドレスビットか、特定のアドレスの状
況に応じてどちらかを選択するのに補助のバイパスマル
チプレクサを利用する。このような回路は同期型である
ので、補助の制御ロジックとマルチプレクサは、アドレ
スデータのクリティカルパスにおいて重大な遅延を追加
する。この遅延は、上位のクロック速度プロセッサの実
現にとって望ましくない障害となる。より高速のプロセ
ッサを創造しようとする一定の動きがあるとすれば、こ
のような制約は、次世代のプロセッサが要求するより高
いクロック速度を達成する上でかなりの妨げとなる。こ
の様な特徴を有する従来型ＴＬＢについて以下に詳述す
る。

【０００５】図１は、必要な周辺回路と組み合わされた
従来型可変ページサイズＴＬＢ１００を示す。図１のＴ
ＬＢ１００と周辺回路は、共同して仮想アドレスＶＡ
［６３：０］１０１を受信し、このアドレスを被変換物
理アドレスＴＰＡ［４０：０］に変換する。特に、ＴＬ
Ｂ１００は、内容アクセスメモリ（ＣＡＭ：Ｃｏｎｔｅ
ｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）すなわ
ち連想メモリ１０２およびページテーブルエントリアレ
イ（ＲＡＭ）１０４を含む。ＲＡＭ１０４内のそれぞれ
のページテーブルエントリ１０６が、有効ビット
（“Ｖ”）１０８、サイズフィールドビット（“ＳＺ
［１：０］”）１１０、物理アドレスビット（“ＰＡ
［４０：１３］”）１１２および状態ビット（“ＳＴＡ
ＴＵＳ［８：０］”）１１４を格納する。ＴＬＢ１００
の全体と同様、有効ビット１０８および状態ビット１１
４の機能は当業者によく知られている。しかしながら、
これらのコンポーネントは本発明の動作にとってさほど
重要でないので、これ以上詳細に論じる必要はない。ま
た、ここで論じる仮想アドレスが、システム次第で変わ
る様々な“コンテンツ”ビットを省略したものであるこ
とは理解されよう。

【０００６】図２は、図１のＴＬＢ１００によってサポ
ートされる４通りのページサイズに関する代表的なコー
ド化サイズフィールドデータを示すテーブルである。図
２に示す通り、サイズフィールドデータは２つのビッ
ト、ＳＺ［１：０］からなり、これら２つのビットの異
なる組み合わせの各々が１つの異なるページサイズを表
す。各ページテーブルエントリに格納された情報に関す
るデータ構造を図３に示す（図１のページテーブルエン
トリ１０６も参照）。当業者であれば、データ構造１３
０の構造および機能を理解するであろう。

【０００７】図１に溯って説明すると、外部サイズフィ
ールド制御ロジック１１６がＴＬＢ１００に結合してい
る。さらに、外部マルチプレクサ１１８、１２０および
１２２が、ＴＬＢ１００、仮想アドレスＶＡ［６３：
０］１０１および外部サイズフィールド制御ロジック１
１６に結合している。なかんずく、ＴＬＢ１００は、機
能および構造においてエントリ１０６とほぼ同一の複数
のページテーブルエントリ１０６’を含むことが理解さ
れる。ＴＬＢ１００の動作を、図２に示すコード化サイ
ズフィールドデータとともに次に図解する。

【０００８】図１および２を共に参照すると、ＣＡＭ１
０２はＶＡ［６３：０］１０１を受信し、仮想アドレス
がＣＡＭ１０２の中の仮想アドレスタグと一致すると、
ＣＡＭ一致信号１２４を発生させ、一致信号１２４をペ
ージテーブルエントリアレイ１０４に送る。ＣＡＭ一致
信号１２４に応答して、ＲＡＭ１０４の対応するページ
テーブルエントリ（図示するために便宜上、エントリ１
０６とした）が、格納された物理アドレスビット１１２
を出力すべく選択される。ここで、被変換物理アドレス
ＰＡ［４０：０］の仮想アドレスビットＶＡ［１２：
０］が決して変換されないことに注意する必要がある。
なぜなら、仮想アドレスビットＶＡ［１２：０］（最小
ページサイズ８キロバイトに相当）は常に被変換物理ア
ドレスビットＴＰＡ［１２：０］として使用できるから
である。同様に、物理アドレスビット［４０：２２］
は、マルチプレクサ１１８、１２０および１２２に送り
込まれるのでなく、直接、被変換物理アドレスビットＴ
ＰＡ［４０：２２］（常に変換される）として使用され
る。なぜなら、これらのビットは、最大ページサイズ４
メガバイトより大きいデータブロックを表すからであ
る。

【０００９】直接出力されないアドレスビットについて
の上の議論を続けると、ＣＡＭ一致信号１２４が、ＣＡ
Ｍ１０２の一致した仮想アドレスに対応するページテー
ブルエントリを識別し、サイズフィールド制御ロジック
１１６が、ページテーブルエントリからサイズフィール
ドデータＳＺ［１：０］を受信する。サイズフィールド
制御ロジック１１６は、そこでこのデータを復号し、マ
ルチプレクサ１１８、１２０および１２２を制御する選
択信号を発生させる。ＳＺ［１：０］が“１１”（４メ
ガバイトのページサイズを表す）であれば、サイズフィ
ールド制御ロジック１１６は、マルチプレクサ１１８、
１２０および１２２においてそれぞれ仮想アドレスビッ
トＶＡ［２１：１９］、ＶＡ［１８：１６］およびＶＡ
［１５：１３］を選択すべく選択信号を発生させる。こ
れは、物理アドレスビットＰＡ［２１：１９］、ＰＡ
［１８：１６］およびＰＡ［１５：１３］のどれも必要
でないからである。ＳＺ［１：０］が“１０”（５１２
キロバイトのページサイズを表す）であれば、サイズフ
ィールド制御ロジック１１６は、マルチプレクサ１１８
において物理アドレスビットＰＡ［２１：１９］を、マ
ルチプレクサ１２０および１２２においてそれぞれ仮想
アドレスビットＶＡ［１８：１６］およびＶＡ［１５：
１３］を選択すべく選択信号を発生させる。これは、物
理アドレスビットＰＡ［１８：１６］およびＰＡ［１
５：１３］が必要ないからである。ＳＺ［１：０］が
“０１”（６４キロバイトのページサイズを表す）であ
れば、サイズフィールド制御ロジック１１６は、マルチ
プレクサ１１８および１２０においてそれぞれ物理アド
レスビットＰＡ［２１：１９］、ＰＡ［１８：１６］
を、マルチプレクサ１２２において仮想アドレスビット
ＶＡ［１５：１３］を選択すべく選択信号を発生させ
る。これは、物理アドレスビットＰＡ［１５：１３］が
必要ないからである。最後に、ＳＺ［１：０］が“０
０”（８キロバイトのページサイズ、すなわち最小のペ
ージサイズを表す）であれば、サイズフィールド制御ロ
ジック１１６は、マルチプレクサ１１８、１２０および
１２２においてそれぞれ物理アドレスビットＰＡ［２
１：１９］、ＰＡ［１８：１６］およびＰＡ［１５：１
３］を選択すべく選択信号を発生させる。この場合、物
理アドレスビットＰＡ［２１：１９］、ＰＡ［１８：１
６］およびＰＡ［１５：１３］はすべて必要である。

【００１０】図４は、従来型ＴＬＢ１００における、デ
ータ（代表的には物理アドレスビットであるが、必ずし
もそうとは限らない）の単一ビットを格納する代表的Ｒ
ＡＭセル１８０およびセンス増幅器１８２を示す。図示
するように、ＲＡＭセル１８０は、単一ビットを格納で
きる従来型ラッチである。ＲＡＭセル１８０からデータ
が出力されると、そのデータは、図１の外部マルチプレ
クサ１１８、１２０および１２２と両立できるようにセ
ンス増幅器１８２によって増幅される。周知の通り、ペ
ージテーブルエントリアレイ（ＲＡＭ）１０４の様々な
ＲＡＭセルはすべて、ＲＡＭセル１８０と同一である。
よって、図４に示す通りの“ＰＡ［ｉ］”および“ＰＡ
［ｉ］ｂａｒ”の値は、このＲＡＭセルの場所と用途に
応じて“Ｖ”および“Ｖｂａｒ”、“ＳＴＡＴＵＳ
［ｉ］”および“ＳＴＡＴＵＳ［ｉ］ｂａｒ”、および
“ＳＺ［ｉ］”および“ＳＺ［ｉ］ｂａｒ”に取って代
わられるものと理解されたい。

【００１１】

【発明が解決しようとする課題】従来型ＴＬＢ１００
は、相異なるページサイズを弁別し、上に述べた通りの
サイズフィールド制御ロジックとマルチプレクサを使っ
て相応の物理アドレスを出力することができるが、これ
らのコンポーネントは、アドレスデータのクリティカル
パスに重大な望ましくない遅延を加える。また、ＣＡＭ
１０２がＣＡＭ一致信号を発生させた後に仮想アドレス
の変換が始まる。これがまた、アドレスデータのクリテ
ィカルパスに重大な望ましくない遅延を加える。総合す
ると、このシステムは同期であるから、仮想アドレスＶ
Ａ［６３：０］１０１を被変換物理アドレスＴＰＡ［４
０：０］に変換するのに少なくとも２つのクロックサイ
クル（すなわち、４つの位相）を必要とする。

【００１２】

【課題を解決するための手段】上に述べた関連技術の限
界および欠点は、他の限界および欠点を含めて、本発明
に従い、より高速な動的可変ページサイズのアドレス変
換が可能な方法、装置、データ構造などによって取り除
かれる。

【００１３】一態様において、本発明は、Ｎ通りのペー
ジサイズを有する可変ページサイズメモリにおいて仮想
アドレスを物理アドレスに変換するための変換索引バッ
ファを含む。ここで、Ｎは１より大きい整数である。こ
の変換索引バッファは、仮想アドレスを受信し、ＣＡＭ
およびページテーブルエントリアレイを含む。ＣＡＭ
は、物理アドレスに対応する仮想アドレスタグを格納す
る。ページテーブルエントリアレイはＣＡＭに結合して
おり、複数のページテーブルエントリを含み、ＣＡＭの
仮想アドレスタグに対応する物理アドレスを格納する。
ページテーブルエントリは各々、少なくとも、Ｎ−１個
のセルグループに分類された複数の第１タイプのメモリ
セルと、少なくとも複数のＮ−１個の第２タイプのメモ
リセルを有する。第２タイプのメモリセルは各々、１つ
のセルグループに結合しており、結合相手のセルグルー
プに関連するサイズフィールドデータを格納する。ＴＬ
Ｂは、相応の信号に応答して、また、サイズフィールド
データに応じて、受信した仮想アドレスビットか格納し
た物理アドレスビットかどちらかを選択し、変換された
物理アドレスを出力する。特に、第１タイプのメモリセ
ルに格納された物理アドレスビットは、サイズフィール
ドデータが第１の状態にあるときに出力される。逆に、
結合相手のセルグループに対応する仮想アドレスビット
は、サイズフィールドデータが第２の状態にあるときに
出力される。

【００１４】もうひとつの態様において、第１タイプの
メモリセルは各々、単一の物理アドレスビットを格納す
る物理アドレスラッチ、動的読取り回路、およびラッチ
と読取り回路に結合したマルチプレクサを有する。マル
チプレクサは、ラッチに格納された単一の仮想アドレス
ビットと単一の物理アドレスビットを受信する。選択信
号に応答して、マルチプレクサは、サイズフィールドデ
ータが第１の状態にあるときに物理アドレスビットを読
取り回路経由で出力するが、サイズフィールドデータが
第２の状態にあるときは仮想アドレスビットを読取り回
路経由で出力する。

【００１５】本発明はまた、上に述べた種類の変換索引
バッファのための新規のＲＡＭセルも含む。このＲＡＭ
セルは各々、物理アドレスビットを格納する物理アドレ
スラッチ、およびラッチに結合したマルチプレクサを含
む。マルチプレクサは、ラッチからの物理アドレスビッ
トおよび仮想アドレスビットを受信する。マルチプレク
サは、サイズフィールドデータが第１の状態にあるとき
に物理アドレスビットを出力するが、サイズフィールド
データが第２の状態にあるときは仮想アドレスビットを
出力する。

【００１６】本発明のもうひとつの態様は、上に述べた
種類の変換索引バッファを使って仮想アドレスを物理ア
ドレスに変換する方法を含む。この方法は、物理アドレ
スビットのグループと関連したサイズフィールドを読取
り、このサイズフィールドが第１の状態にあるとき、Ｔ
ＬＢから出力された被変換物理アドレスの一部として物
理アドレスビットを選択し、サイズフィールドが第２の
状態にあるとき、ＴＬＢからの出力の一部として仮想ア
ドレスビットを選択することを含む。

【００１７】本発明はまた、すぐ上に述べた種類の変換
索引バッファにおいてデータを管理する方法を可能にす
る。このような方法は、（１）各々、複数の物理アドレ
スビットからなるＮ−１個のビットグループに分類され
た物理アドレスデータを格納すること、および（２）そ
れぞれのビットグループと関連したＮ−１個のサイズフ
ィールドビットを格納することを含む。このような方法
では、各ビットグループの物理アドレスビットは、関連
したサイズフィールドビットが第１の状態で格納される
ときに被変換物理アドレスの一部として出力され、対応
する仮想アドレスビットは、関連したサイズフィールド
ビットが第２の状態で格納されるときに被変換物理アド
レスの一部として出力される。

【００１８】本発明によって可能にされる１つの補助機
能は、変換プロセスをバイパスし、それで、受信された
仮想アドレスを、ＴＬＢから出るアドレスとして通過す
る変換バイパス機能である。変換バイパス回路は、この
機能をわずか１つのクロックサイクルで実現でき、いか
なる周辺回路も必要としない。

【００１９】上に述べた以外の本発明の多くの効果およ
び利点は、当業者には、本発明の詳細な説明、請求項お
よび添付図面から明らかとなろう。

【００２０】

【発明の実施の形態】図５について説明すると、ここに
示すのは、本発明の一優先実施例による可変ページサイ
ズＴＬＢ２００である。示す通り、ＴＬＢ２００は、連
想メモリ（ＣＡＭ）２０２（図１５、１６および１７に
詳細を示す）およびＣＡＭ２０２に結合した代表的ペー
ジテーブルエントリアレイ（ＲＡＭ）２０４を含む。Ｒ
ＡＭ２０４の中の代表的ページテーブルエントリ（ＰＴ
Ｅ）２０６が、望ましくは、有効ビット（“Ｖ”）２０
８、第１のサイズフィールドビット（“ＳＺ［０］”）
２１０、ＳＺ［０］２１０と関連した物理アドレスビッ
ト（“ＰＡ［１３：１５］”）２１２、第２のサイズフ
ィールドビット（“ＳＺ［１］”）２１４、ＳＺ［１］
２１４と関連した物理アドレスビット（“ＰＡ［１６：
１８］”）２１６、第３のサイズフィールドビット
（“ＳＺ［２］”）２１８、ＳＺ［２］２１８と関連し
た物理アドレスビット（“ＰＡ［２２：４６］”）２２
２、および状態ビット（“ＳＴＡＴＵＳ［８：０］”）
２２４を格納する。ページテーブルエントリアレイ２０
４は、さらに、それぞれのＣＡＭ仮想アドレスタグに対
応し、機能および構造が代表的エントリ２０６とほぼ同
一の複数のページテーブルエントリ２０６’を含んでよ
い。但し、図示するために便宜上、ＰＴＥ２０６とし
た。

【００２１】図５に示す通り、最下位（大きさの点で）
の物理アドレスビットをページテーブルエントリ２０６
の左側に格納することが可能で、そうすることによっ
て、ＲＡＭ２０４の動作速度は高められる。これは、か
かる下位ビットがＣＡＭ２０２に物理的に近似すること
の直接的帰結であり、従って、これが、ＣＡＭ一致信号
をＣＡＭ２０２から受信することのできる速度というこ
とになる。しかしながら、本発明の代替的構成が、たと
え最適のものより劣っているとしても、可能であること
が理解される。そのような構成の１つが、図８のデータ
構造に従って実現させられる。ここでまた、有効ビット
２０８および状態ビット２２４が従来通りであるので、
ビット２０８および２２４の役割をここでさらに詳細に
論じる必要がないことが理解される。さらに、図１のＴ
ＬＢ１００と対照的に、ＴＬＢ２００がどの外部マルチ
プレクサにも、どのサイズフィールド制御ロジックにも
結合していないことに注意すべきである。改めて述べる
と、ＴＬＢ２００にとって、仮想アドレスを物理アドレ
スに変換するのに周辺回路は必要でない。

【００２２】図６は、図５のＴＬＢ２００によってサポ
ートされた４通りのページサイズに関するサイズフィー
ルドデータをコード化する１つのシステムを示すテーブ
ル３００である。図２のテーブルに具体的に示された２
ビットコード化システムと対照的に、図６のページサイ
ズデータは、３ビットからなるサイズフィールドデータ
によって表される。もっと一般的に、本発明は、Ｎ−１
個のサイズビット（またはセル）を利用し、これとＮ−
１個の対応する物理アドレスビット（またはセル）グル
ープを関連させることによって、どのような数Ｎのペー
ジサイズも仮想的にサポートすることができる。また、
他のコード化システムを利用することもできよう。例え
ば、ＲＡＭ２０４のＲＡＭセルが反転回路（ここに開示
されたものに相対する）を含むべく変更されたならば、
ここに含まれた開示内容の全体性に基づいて知られる様
に、図６のサイズビットコラム３０１のデータが反転で
きるであろう。

【００２３】ＴＬＢ２００のページテーブルエントリの
ための優先的データ構造を図７にデータ構造３０４とし
て示す（図５のエントリ２０６も参照）。ここに示す通
り、物理アドレスビットグループＰＡ［１３：１５］が
サイズビットＳＺ［０］と関連し、ビットグループＰＡ
［１６：１８］がサイズビットＳＺ［１］と関連し、ビ
ットグループＰＡ［１９：２１］がサイズビットＳＺ
［２］と関連する。対照してみると、ビットグループＰ
Ａ［２２：４６］は常に変換されるので、どのサイズビ
ットとも関連させる必要がない。最後に、ＳＴＡＴＵＳ
［８：０］および“Ｖ”は従来通りの性質を有するの
で、必ずしもサイズビットのどれかと関連するとは限ら
ない。

【００２４】図８に示すデータ構造３０２は、ページテ
ーブルエントリアレイ２０４に使用される代替的データ
構造のひとつで、データ構造３０４を配置替えしたもの
である。この配置替えを別にすれば、また、種々のビッ
トグループ内のビット順を逆にしたことを別にすれば、
代替的データ構造３０２は、データ構造３０４と同等で
ある。従って、当業者であれば、ここに含まれた開示内
容の全体に基づいてＴＬＢ２００を代替的データ構造３
０２と両立できるようにするためにはどのような修正を
加えるべきか、理解できるであろう。

【００２５】以下、ＴＬＢ２００の動作を、図６に示す
優先的サイズフィールドデータとの関連において説明す
る。変換が始まると、仮想アドレスＶＡ［６３：０］が
ＣＡＭ２０２とＲＡＭ２０４に同時に送られ、仮想アド
レス（ＶＡ［０：１２］）の一部も、被変換物理アドレ
スの一部として送られる。特に、仮想アドレスビットＶ
Ａ［１３：１５］、ＶＡ［１６：１８］およびＶＡ［１
９：２１］は、対応する物理アドレスビットＰＡ［１
３：１５］、ＰＡ［１６：１８］およびＰＡ［１９：２
１］を格納するＲＡＭセルの全部に入力される（上に述
べた通り、これは、データ２０１のＣＡＭ２０２への入
力と同時に行われる）。仮想アドレス２０１の受信に応
答して、ＣＡＭ２０２は、ＣＡＭ２０２の中の仮想アド
レスタグのどれが（存在するとすれば）仮想アドレス２
０１と一致するかを指示し、対応するページテーブルエ
ントリを識別するＣＡＭ一致信号２２６を発生させる。
ＣＡＭ２０２がこのＣＡＭ一致を実行している間に、Ｒ
ＡＭ２０４の内部ＲＡＭセルの少なくとも幾つかが、ペ
ージテーブルエントリの全部に仮想アドレスデータと格
納された物理アドレスデータの両方を提供することによ
ってプリチャージされる。

【００２６】次に、ＣＡＭ２０２は、ＣＡＭ一致信号を
ＲＡＭ２０４に送り、これで、ＣＡＭ一致信号によって
指し示されたページテーブルエントリに必要なアドレス
ビットを変換する。こうして、タイミングサイクルのこ
の次の位相の間に、仮想アドレスビットか物理アドレス
ビットかどちらかが所定のページテーブルエントリのた
めに選択され、このデータが被変換物理アドレスＴＰＡ
［０：４６］の一部としてＴＬＢ２００から出る。

【００２７】図５に示す通り、物理アドレスＰＡ［０：
１２］は、望ましくは、ページテーブルエントリに格納
されない（決して変換されない）。なぜなら、仮想アド
レスビットＶＡ［０：１２］は、常にＴＬＢ２００の出
力において被変換物理アドレスＴＰＡ［０：１２］とし
て使用できるからである。もちろん、このようにして仮
想アドレスビットＶＡ［０：１２］をＴＬＢ２００の中
に通すことは、処理時間を短縮し、ハードウェアを縮小
する望ましい効果を有する。逆に、物理アドレスビット
［２２：４６］は、４メガバイトの最大ページサイズよ
り大きいデータブロックを表すので、常に変換される。
しかしながら、これは一貫して起こるので、これらのビ
ットをＴＰＡ［２２：４６］としてＴＬＢ２００の出力
に常時通すことによって処理時間とハードウェアは最小
化される（変換バイパスが生じるときを除く）。

【００２８】上で注目した通り、サイズフィールドデー
タは、望ましくは、ＳＺ［０］、ＳＺ［１］およびＳＺ
［２］として個々別々にそれぞれのページテーブルエン
トリ２０６に格納される３つのビット、ＳＺ［２：０］
からなる（図７のデータ構造３０４も参照）。これらの
ビットは各々、物理アドレスビットＰＡ［１３：１
５］、ＰＡ［１６：１８］およびＰＡ［１９：２１］の
１つのグループと関連し、これら３つのビットの各組み
合わせが相異なるページサイズを表す。サイズフィール
ドビットはそれぞれのグループの物理アドレスビットと
関連するので、各サイズビットは、所定の仮想アドレス
ビットグループを対応する物理アドレスビットグループ
と置換することが必要かどうかを指示するフラッグとし
て機能する。例えば、ＳＺ［０］が設定されていなけれ
ば（例えば“０”）、物理アドレスビットＰＡ［１３：
１５］が選択される。ＳＺ［０］が設定されていれば
（例えば“１”）、仮想アドレスビットＶＡ［１３：１
５］が選択される。同様に、ＳＺ［１］が設定されてい
なければ（例えば“０”）、物理アドレスビットＰＡ
［１６：１８］が選択されるが、ＳＺ［１］が設定され
ていれば（例えば“１”）、仮想アドレスビットＶＡ
［１６：１８］が選択される。ＳＺ［２］が設定されて
いなければ（例えば“０”）、物理アドレスビットＰＡ
［１９：２１］が選択される。ＳＺ［２］が設定されて
いれば（例えば“１”）、仮想アドレスビットＶＡ［１
９：２１］が選択される。各サイズフィールドビットと
関連した各ビットグループ（セルグループの代わり）が
３つのビットを含むのに対し、このような各グループに
おけるビット数は所望のページサイズによって異なる。
優先実施例では、３ビットのビットグループが、８キロ
バイト、６４キロバイト、５１２キロバイトおよび４メ
ガバイトが対応する。４ビットのビットグループを使用
すると、８キロバイト、１２８キロバイト、２メガバイ
トおよび３２メガバイトのページサイズが得られる。も
ちろん、所定のビットグループに対して別のビット数を
使用することも可能であり、こうしたバリエーションは
本発明の範囲内である。

【００２９】本発明の特に有利な一態様は、ページサイ
ズデータが変換フラッグとしてページテーブルエントリ
に直接組み入れられるので、先行技術におけるようにサ
イズフィールドデータを復号するのに別個のサイズフィ
ールド制御ロジックの必要がないことである。これで、
ページテーブルエントリアレイ２０４のどれか１つのペ
ージテーブルエントリが選択され、それで、サイズフィ
ールドビットの値に基づいて、プリチャージされた物理
アドレスビットか仮想アドレスビットかどちらかが出力
される形でシステムは首尾よく動作できることになる。
言い換えれば、図６に示す通りの相異なるページサイズ
に関するサイズフィールドデータをコード化することに
よって、クリティカルパスに遅延を加える周辺回路（先
行技術の外部マルチプレクサやサイズフィールド制御ロ
ジックのような）無しに、ＲＡＭ２０４から相応のプリ
チャージされたアドレスビットを直ちに出力することが
できる。以下、この独創的な変換技術を実行する回路の
幾つかの例について述べる。

【００３０】図９は、コード化されたサイズフィールド
データをエントリ２０６などのページテーブルエントリ
に格納する優先的ＲＡＭセル４００を示す。ここに示す
通り、ＲＡＭセル４００は、望ましくは、単一サイズフ
ィールドビット“ＳＺ［ｋ］”を受信し、“ＳＺ
［ｋ］”とその逆の“ＳＺ［ｋ］ｂａｒ”を、図１０〜
１２に示す種類の物理アドレスＲＡＭセルに出力する従
来型ラッチ５０２である。図１０（例えば）に示す通
り、“ＳＺ［ｋ］”と“ＳＺ［ｋ］ｂａｒ”は、それぞ
れの物理アドレスビット“ＰＡ［ｉ］”を格納する関連
の物理アドレスＲＡＭセルに提供される。書込み可能信
号ＷＥＮ［ｊ］により、周知の仕方でサイズフィールド
データが格納できる。

【００３１】図１０をさらに詳細に見ると、単一の物理
アドレスビットを格納し、相応のアドレスデータをここ
に述べた条件で出力する優先的な多重化ＲＡＭセル５０
０が図示されている。図示する様に、ＲＡＭセル５００
は、望ましくは、単一の物理アドレスビットを格納する
ラッチ５０２、動的読取り回路５０６、およびラッチ５
０２と対応する仮想アドレスビットＶＡ［ｉ］２０１’
を受信する信号パスの両方に結合したマルチプレクサ５
０４を含む。所定の仮想アドレスを受信する前に、格納
された値ＳＺ［ｋ］が働き、このＳＺ［ｋ］の値に応じ
てマルチプレクサ５０４の伝送ゲート５０８か伝送ゲー
ト５１０かどちらかがオン状態に保たれる。例えば、Ｓ
Ｚ［ｋ］が設定されていれば（例えば“１”）、マルチ
プレクサ５０４の伝送ゲート５１０がオン状態に保たれ
るので、ＶＡ［ｉ］２０１’が選択される。対照的に、
ＳＺ［ｋ］が設定されていなければ（例えば“０”）、
伝送ゲート５０８がオン状態に保たれるので、物理アド
レスラッチ２０２中に格納されたＰＡ［ｉ］が選択され
る。変換すべき仮想アドレス２０１がＣＡＭ一致のため
にＣＡＭ２０２に送られると、これが同時にページテー
ブルエントリアレイ２０４に送られる。すると、相応の
ＣＡＭ一致信号が発生させられ、ＲＡＭ２０４に送ら
れ、これで、格納されたデータをＣＡＭ一致信号によっ
て指し示された特定のエントリから読取ることができる
ようになる。ＣＡＭ一致信号が発生させられる間に、動
的読取り回路５０６がプリチャージされる。関連のペー
ジテーブルエントリが識別された途端、その単一のペー
ジテーブルエントリのための読取り可能信号ＲＥＮ
［ｊ］５１２（ＣＡＭ一致信号から導き出される）が働
き、動的読取り回路５０６のトランジスタ５１４をオン
にし、これにより、ＰＡ［ｉ］かＶＡ［ｉ］かのどちら
かが被変換実ビットＰＡ／ＶＡ［ｉ］として出力され
る。このようにして、先行技術と対照的に、仮想アドレ
スの変換がＣＡＭ一致位相の直後の位相の間に行われ
る。これで、関連技術におけるような周辺回路の使用の
結果としてクリティカルパスに生じる遅延はすべて、事
実上取り除かれる。従って、２つの位相からなる単一の
タイミングサイクルの中で変換を完成させることができ
る。この開示内容に基づいて理解される通り、書込み可
能信号ＷＥＮ［ｊ］はデータビットの格納を許可する。

【００３２】ＴＬＢ２００中の単一の物理アドレスビッ
トを格納する１つの代替ＲＡＭセル５００’を図１１に
示す。ここに示す通り、代替ＲＡＭセル５００’は、望
ましくは、ラッチ５０２（ＲＡＭセル５００において使
用される通りの）および複合マルチプレクサ／動的読取
り回路５０４’／５０６’を含む。ＲＡＭセル５００’
は、セル５００と同じ機能を果たすが、動作速度がセル
５００より低い。この速度の低さは、信号のクリティカ
ルパスの中にトランジスタ５２０および５２２が介在す
るのが原因である。加えて、拡散容量負荷がセル５００
と比べて高いことも、速度の低さに多少関係しており、
この特別な容量は、マルチプレクサ／読取り回路におい
て接地に至る２つのパス（パスＰ１およびパスＰ２）の
存在によって生じる。図１１のＲＡＭセル５００’は、
機能的に図１０のＲＡＭセル５００と同等であるので、
これらのセルは、ここに開示された実施例の枠内で相互
に交換してよい。

【００３３】ＴＬＢ２００中の物理アドレスビットを格
納するもうひとつの代替ＲＡＭセル５００”を図１２に
示す。ここに示す通り、代替ＲＡＭセル５００”は、望
ましくは、ラッチ５０２（ＲＡＭセル５００において使
用される通りの）、動的読取り回路５０６（ＲＡＭセル
５００において使用される通りの）およびマルチプレク
サ５０４”を含む。ＲＡＭセル５００”は、セル５００
と同じ機能を果たすが、マルチプレクサ５０４”がマル
チプレクサ５０４より少なくとも８個多いトランジスタ
を必要とする。しかしながら、マルチプレクサ５０４”
はマルチプレクサ５０４より低速でないことに注意する
必要がある。従って、ＲＡＭセル５００”はＲＡＭセル
５００より低速でない。図１２のＲＡＭセル５００”
は、機能的に図１０のＲＡＭセル５００と同等であるの
で、これらのセルは、ここに開示された実施例の枠内で
相互に交換してよい。ＲＡＭセル５００’とＲＡＭセル
５００”も、希望に応じて相互に置き換えてよい。

【００３４】最上位（大きさの点で）の物理アドレスビ
ットを格納し、有効ビットを格納し、状態ビットを格納
するＲＡＭセル６００を図１３に示す。ここに示す通
り、各ＲＡＭセル６００は、データの１つのビットを格
納するラッチ５０２、および、ラッチ５０２に格納され
たデータを相応の読取り信号ＲＥＮ［ｊ］に応答して読
取る動的読取り回路５０６を含む。上で注目した通り、
ある一定の物理アドレスビット、すなわち、最大ページ
サイズより上のビットに対応する物理アドレスビット
が、常にＴＬＢ２００から出力される。さらに、有効ビ
ットや状態ビットなどの多数の従来型ビットが、ＴＬＢ
２００において使用できる。ＲＡＭセル６００は、マル
チプレクサの機能性を必要としないので、こうした用途
に理想的に適している。書込み可能信号ＷＥＮ［ｊ］
は、このようなデータを周知の仕方で格納するのを許可
する。

【００３５】図１４について説明すると、ここに示すの
は、仮想アドレスビットを変換バイパス信号に応答して
ＴＬＢ２００の出力に送ることによって単一の物理アド
レスビットを完全にバイパスする回路である。上に述べ
た通り、仮想アドレスビットＶＡ［０：１２］が常に物
理アドレスビットとして使用できる。これは、ＶＡ
［０：１２］が好ましくは常にＴＰＡ［０：１２］とし
て、ＴＬＢ２００をストレートに通過することを意味す
る。同様の方法で、バイパス回路７００は、ＣＡＭ一致
動作であろうが変換動作であろうが一切関係なく、所定
の仮想アドレスビットＶＡ［ｉ］を変換バイパス信号に
応答して通過させる。ＴＬＢ２００においてバイパス回
路７００は、望ましくはＴＬＢ２００の物理アドレスＰ
Ａ［ｉ］ごとに複製されることが理解される。図５のＴ
ＬＢ２００の場合、これらの反復された回路はバイパス
回路２０７によって表されている。図５に示す通り、回
路２０７は、従来型制御ロジック（図示されていない）
からイネーブル信号線２０７’を介してＴＬＢ２００に
送られた外部変換バイパス信号によって制御される。

【００３６】バイパス回路７００の動作を以下に説明す
る。変換バイパス信号に応答してトランジスタ７０２が
動作可能にされ、これによってＰＡ［ｉ］はブロックさ
れ、ＶＡ［ｉ］は従来型バッファ７０６に通される。す
ると、バッファ７０６はＶＡ［ｉ］を増幅し、これで、
下流のどの回路とも両立できるようになり、ＶＡ［ｉ］
はＴＬＢ２００を出る。バイパス回路７００は物理アド
レスビットごとに複製されるので（図５の２０７を参
照）、バイパス回路の累積効果は、仮想アドレスＶＡ
［６３：０］２０１を修正なしにＴＬＢ２００の出力に
通すことである。先行技術において獲得できなかったこ
の付加的機能は、本発明によれば、取るに足らぬほど速
度を犠牲にするだけで実現させられる。なぜなら、トラ
ンジスタ２９８がラインに加える拡散容量負荷が取るに
足らぬほどだからである。その上、本発明の他の機能と
同様、このバイパス機能は、ＴＬＢ２００の外部に補助
的な回路またはマルチプレクサを追加する必要なしに実
現させられる。よって、この機能も、全体としてのＴＬ
Ｂ２００の向上した速度で動作することができる。

【００３７】図１５は、本発明の一優先実施例によるＣ
ＡＭ２０２を示す。ＣＡＭ２０２の全体的機能性は、上
に述べた通り従来公知であり、従って、当業者には容易
に深く理解されよう。これに関しては、１９９３年１１
月１６日付でＲｉｏｒｄａｎに与えられた米国特許第
５，２６３，１４０号において示され、記載されたＣＡ
Ｍが、ＣＡＭ２０２として使用することができる。この
特許を参考として現開示に組み入れる。もうひとつの代
替ＣＡＭが、１９９４年６月７日付でＭｏｎｔｏｙｅに
与えられた米国特許第５，３１９，５９０号において示
され、記載されている。この特許も参考として現開示に
組み入れる。但し、連想メモリ２０２は、図１６および
１７に示すＣＡＭセルによってより高い処理速度が達成
できることから、同図１６および１７のＣＡＭセル構造
を利用している。

【００３８】図１６および１７を合わせて説明すると、
ここに示すのは、ＣＡＭ２０２に使用される代表的な２
状態ＣＡＭセルおよび３状態ＣＡＭセルである（それぞ
れセルＣ１、Ｃ２を参照）。図１６および１７に示す通
り、ＣＡＭ２０２は、望ましくは、アドレスタグビット
を格納し、仮想アドレスビットＶＡ［６３：２２］を格
納された仮想アドレスタグに一致させる２状態ＣＡＭセ
ル８０２（Ｃ１）を含む。従来型２状態ＣＡＭセル８０
２は、常にＣＡＭ一致動作に関与するＣＡＭ位置におい
て使用される。優先実施例では、これらのセルはアドレ
スビット［６３：２２］のために使用される。なぜな
ら、これらのビットは、サポートされたすべてのページ
サイズ（４メガバイトの最大ページサイズを含む）につ
いて常に一致させられるからである。

【００３９】しかしながら、ＣＡＭ２０２はまた、望ま
しくは、ＣＡＭ一致プロセスに関与しても関与しなくて
もよいアドレスタグを格納する新規の３状態ＣＡＭセル
８０４（Ｃ２）を含む。３状態ＣＡＭセル８０４は、あ
る一定のアドレスビットを一致プロセスに任意に関与で
きるようにするのに使用される。特に、ＶＡ［２１：１
９］、ＶＡ［１８：１６］およびＶＡ［１５：１３］
は、格納された仮想アドレスタグのページサイズ次第で
一致させても一致させなくてもよい。この機能性を達成
させるために、ＣＡＭセル８０４は各々、情報をコード
化するＸビットラッチとＹビットラッチを含む。一致プ
ロセスの間に特定のビットが無視された場合（例えば、
それが特定のページサイズのために必要とされないため
に）、“１”の値がセル８０４の両ラッチに格納され
る。このビットが使用すべきビットで、仮想アドレスタ
グが“１”の値を有する場合、Ｘビットラッチは“１”
の値を格納し、Ｙビットラッチは“０”の値を格納す
る。このビットが使用すべきビットで、仮想アドレスタ
グが“０”の値を有する場合、Ｘビットラッチは“０”
の値を格納し、Ｙビットラッチは“１”の値を格納す
る。システムは、ＸビットラッチとＹビットラッチの両
方とも“０”の値を格納するのを許可しない。６４キロ
バイトのページサイズを１つの例とすると、ＣＡＭ一致
を行うのにビット［１５：１３］は必要とされない。よ
って、このＣＡＭ場所ごとのセル８０４は“１１”の値
を格納し、ビット［６３：１６］だけが一致信号を発生
させようとする動作に関与する。

【００４０】図１７に示す通り、プルダウン・トランジ
スタ９００が、ＣＡＭ一致信号線を望み通り放電すべく
構成されている。関連技術の４状態ＣＡＭセルは同じ目
的のために１対のトランジスタを頼っているので、関連
技術のＣＡＭセルはＣＡＭセル８０４より低速である。

【００４１】もちろん、ＣＡＭ２０２は、入ってくる仮
想アドレスを、ＣＡＭセル８０２、および時折８０４の
所定のグループに格納されたアドレスタグに独自に一致
させようとする。一致が見出されると、ＣＡＭ２０２は
単一のＣＡＭ一致信号を、ＣＡＭ一致信号線［０］〜
［３２］（図５の信号線２２６も参照）を介してＲＡＭ
２０４に出力する。しかしながら、一致が得られない
と、ページテーブルエントリアレイはエラー信号を発生
させる。この場合は、変換されたアドレスをメインメモ
リから取り戻さなければならない。

【００４２】本発明はさらに以下の実施態様を含む。 （付記１） Ｎ個のページサイズ（Ｎは１より大きい整
数）を有する可変ページサイズメモリにおいて受信した
仮想アドレスを物理アドレスに変換するためのアドレス
変換装置であって、仮想アドレスタグを格納し、受信し
た仮想アドレスをアドレスタグに一致させ、その結果、
それぞれがページテーブルエントリを参照するＣＡＭ一
致信号を発生させる連想メモリ、およびＣＡＭ一致信号
に基づいた目標の動作のために連想メモリに結合された
複数のページテーブルエントリ、を含み、それぞれのペ
ージテーブルエントリは、各仮想アドレスデータに対応
する物理アドレスビットを格納し、さらに、Ｎ−１個の
セルグループに分類された複数の第１タイプのメモリセ
ルであって、それぞれが、１つの単一の物理アドレスビ
ットを格納するもの、およびＮ−１個の第２タイプのメ
モリセルであって、それぞれが、１つのセルグループに
結合され、結合されたセルグループと関連したサイズフ
ィールドデータを格納し、結合されたセルグループ中に
格納された物理アドレスデータが、サイズフィールドデ
ータが第１の状態にあることに応答して出力され、かつ
結合されたセルグループに対応する受信した仮想アドレ
スビットが、サイズフィールドデータが第２の状態にあ
ることに応答して出力されるものを含むことを特徴とす
る、アドレス変換装置。（１）

【００４３】（付記２） 付記１に記載のアドレス変換
装置であって、連想メモリが、仮想アドレスタグと一致
する仮想アドレスに応答して一致信号を発生させ、かつ
それぞれの第１タイプのメモリセルは、単一の物理アド
レスビットを格納する物理アドレスラッチ、および物理
アドレスラッチに結合されたマルチプレクサであって、
少なくとも第１および第２のマルチプレクサ入力、選択
信号入力、およびマルチプレクサ出力を含み、第１のマ
ルチプレクサ入力が物理アドレスラッチから物理アドレ
スビットを受信し、第２のマルチプレクサ入力が単一の
仮想アドレスビットを受信し、さらに選択信号入力が関
連の第２タイプのメモリセルからサイズフィールドデー
タを受信し、前記マルチプレクサは第１の状態にあると
きのサイズフィールドデータに応答して単一の物理アド
レスビットを出力し、かつ前記マルチプレクサは第２の
状態にあるときのサイズフィールドデータに応答して単
一の仮想アドレスビットを出力するものを含むことを特
徴とする、アドレス変換装置。

【００４４】（付記３） 付記１に記載のアドレス変換
装置であって、それぞれの第２タイプのメモリセルは、
サイズフィールドデータを格納するサイズフィールドデ
ータラッチ、およびそれぞれの第１タイプのメモリセル
に直接結合した出力回路で、第２タイプのメモリセルか
らサイズフィールドデータを結合相手のメモリセルグル
ープに直接出力する出力回路を含むことを特徴とする、
アドレス変換装置。

【００４５】（付記４） 付記１に記載のアドレス変換
装置であって、Ｎが４に等しいことを特徴とする、アド
レス変換装置。

【００４６】（付記５） 仮想アドレスビットからなる
仮想アドレスを物理アドレスに変換するためのアドレス
変換装置であって、受信した仮想アドレスに対応する仮
想アドレスタグを格納する連想メモリ、および連想メモ
リに結合したページテーブルエントリアレイであって、
仮想アドレスタグのそれぞれに対応して物理アドレスを
格納する複数のページテーブルエントリを含むページテ
ーブルエントリアレイ、を含み、各ページテーブルエン
トリは、物理アドレスセルグループであって、このセル
グループ中の各物理アドレスセルは単一の物理アドレス
ビットを格納するもの、およびこのセルグループに結合
され、このセルグループに関連するサイズフィールドデ
ータを格納するサイズフィールドメモリセルを含み、第
１の状態にあるサイズフィールドデータに応答して物理
アドレスビットが出力され、第２の状態にあるサイズフ
ィールドデータに応答して仮想アドレスビットが出力さ
れることを特徴とする、アドレス変換装置。（２）

【００４７】（付記６） 付記５に記載のアドレス変換
装置であって、各物理アドレスセルが、物理アドレスビ
ットを格納する物理アドレスラッチ、および物理アドレ
スラッチに結合したマルチプレクサを含み、このマルチ
プレクサが、物理アドレスラッチからの物理アドレスビ
ット、仮想アドレスビットおよびサイズフィールドセル
からのサイズフィールドデータを受信し、第１の状態に
あるサイズフィールドデータに応答して物理アドレスビ
ットを出力し、第２の状態にあるサイズフィールドデー
タに応答して仮想アドレスビットを出力することを特徴
とする、アドレス変換装置。

【００４８】（付記７） 付記５に記載のアドレス変換
装置であって、各サイズフィールドメモリセルが、サイ
ズフィールドデータを格納するサイズフィールドデータ
ラッチ、およびサイズフィールドデータラッチからのデ
ータが物理アドレスセルのマルチプレクサに直接送り込
まれるように、サイズフィールドデータラッチをマルチ
プレクサに結合させる手段、を含むことを特徴とする、
アドレス変換装置。

【００４９】（付記８） 付記５に記載のアドレス変換
装置であって、各サイズフィールドメモリセルが、サイ
ズフィールドデータを格納するサイズフィールドデータ
ラッチ、およびサイズフィールドメモリセルからのデー
タが結合相手のメモリセルのマルチプレクサに直接送り
込まれるように、データラッチを結合相手のメモリセル
のマルチプレクサに結合させる手段、を含むことを特徴
とする、アドレス変換装置。

【００５０】（付記９） 受信した仮想アドレスデータ
を物理アドレスデータに変換するために、サイズフィー
ルドデータを格納する少なくとも１つの２状態サイズフ
ィールドセルと、このサイズフィールドセルに直接結合
した、物理アドレスデータを格納する少なくとも１つの
物理アドレスセルグループを有する少なくとも１つのペ
ージテーブルエントリを含む変換索引バッファを制御す
る方法であって、セルグループに格納された物理アドレ
スデータに対応する仮想アドレスデータを受信し、サイ
ズフィールドセルに格納されたサイズフィールドデータ
を読取り、変換された物理アドレスデータの一部とし
て、セルグループに格納された物理アドレスデータを第
１の状態にあるサイズフィールドデータに応答して選択
し、さらに、変換された物理アドレスデータの一部とし
て、受信した仮想アドレスデータを第２の状態にあるサ
イズフィールドデータに応答して選択する、各ステップ
を含むことを特徴とする、変換索引バッファの制御方
法。（３）

【００５１】（付記１０） 付記９に記載の方法であっ
て、さらに、物理アドレスデータを選択するステップお
よび仮想アドレスデータを選択するステップをバイパス
し、それによって、変換バイパス信号の受信に応答して
仮想アドレスデータを選択することを特徴とする、変換
索引バッファの制御方法。

【００５２】（付記１１） 複数のページサイズを有す
る可変ページサイズメモリにおいて受信した仮想アドレ
スデータを被変換物理アドレスデータに変換するための
アドレス変換装置であって、受信した仮想アドレスデー
タに対応する仮想アドレスタグを格納し、この格納され
た仮想アドレスタグの１つに対応するページテーブルエ
ントリを参照する一致信号を発生させる連想メモリ、お
よび連想メモリに結合され、それぞれが物理アドレスを
格納する複数のページテーブルエントリを含むページテ
ーブルエントリアレイであって、該アレイは発生した一
致信号を受信し、この一致信号によって参照される１個
のページテーブルエントリを識別することができるも
の、を含み、前記それぞれのページテーブルエントリ
は、複数の第１タイプメモリセルグループであって、そ
れぞれのセルグループは複数の第１タイプメモリセルを
含みそれぞれの第１タイプメモリセルは１個の物理アド
レスビットを格納するもの、および複数の第２タイプメ
モリセルグループであって、それぞれの第２タイプメモ
リセルは１個の第１タイプセルグループに結合され該結
合されたセルグループに関連するサイズフィールドデー
タを格納し、該結合されたセルグループ中に格納される
物理アドレスデータは、サイズフィールドデータが第１
の状態にあることに応答して出力され、さらに該結合さ
れたセルグループに対応する受信された仮想アドレスデ
ータはサイズフィールドデータが第２の状態にあること
に応答して出力されるもの、を含むことを特徴とする、
アドレス変換装置。（４）

【００５３】（付記１２） 付記１１に記載のアドレス
変換装置であって、さらに、変換バイパス信号に応答し
て物理アドレスデータの選択を阻止する変換バイパス回
路を含むことを特徴とする、アドレス変換装置。

【００５４】（付記１３） 物理アドレスデータに対応
する仮想アドレスデータを受信し、メモリのページサイ
ズを指示するサイズフィールドデータを格納し、読取り
信号を発生させる変換索引バッファのためのメモリセル
であって、物理アドレスの単一の物理アドレスビットを
格納する物理アドレスラッチ、前記物理アドレスラッチ
に結合したマルチプレクサであって、少なくとも第１お
よび第２のマルチプレクサ入力、選択信号入力およびマ
ルチプレクサ出力を含み、前記第１の入力が物理アドレ
スラッチからのアドレスビットを受信し、前記第２の入
力が仮想アドレスデータの仮想アドレスビットを受信
し、前記選択信号入力がサイズフィールドデータを受信
し、第１の状態にあるサイズフィールドデータに応答し
て物理アドレスビットを出力し、第２の状態にあるサイ
ズフィールドデータに応答して仮想アドレスビットを出
力するマルチプレクサ、および前記マルチプレクサに結
合し、読取り信号に応答してメモリセルからマルチプレ
クサ出力信号を出力する動的読取り回路、を含むことを
特徴とする、メモリセル。（５）

【００５５】（付記１４） 複数のページサイズを有す
る可変ページサイズメモリにおいて仮想アドレスデータ
を物理アドレスデータに変換するための動的可変ページ
サイズアドレス変換装置であって、該アドレス変換装置
は、仮想アドレスを物理アドレスに関連させる仮想アド
レスタグを格納する手段、および仮想アドレスタグを格
納する手段に結合されたページテーブルエントリを格納
するための手段であって、それぞれのページテーブルエ
ントリは仮想アドレスタグの１つに対応し物理アドレス
を格納するものを含み、前記それぞれのページテーブル
エントリは、複数の物理アドレスセルグループであっ
て、それぞれのセルグループが少なくとも１個のセルを
含みかつ物理アドレスデータを格納するもの、物理アド
レスメモリセルグループのそれぞれに結合され、それぞ
れのセルグループに対してサイズデータを格納する複数
のサイズフィールドメモリセル、特定のセルグループに
結合したサイズフィールドセルに格納されたデータが第
１の状態にあるとき、該特定のセルグループの物理アド
レスデータを出力する手段、特定のセルグループに結合
したサイズフィールドセルに格納されたデータが第２の
状態にあるとき、該特定のセルグループの物理アドレス
データに対応する仮想アドレスデータを出力する手段、
を含むことを特徴とする、アドレス変換装置。（６）

【００５６】（付記１５） 付記１４に記載のアドレス
変換装置であって、仮想アドレスタグを格納する手段
は、仮想アドレスタグの１つと一致する仮想アドレスに
応答して一致信号を発生し、さらにそれぞれの物理アド
レスメモリセルは、物理アドレスビットを格納する物理
アドレス格納手段、（ａ）前記物理アドレス格納手段か
らの物理アドレスビット、（ｂ）仮想アドレスビット、
および（ｃ）結合されたサイズフィールドメモリセルか
らのサイズフィールドデータを受信し、第１の状態にあ
るサイズフィールドデータに応答して物理アドレスビッ
トを出力し、第２の状態にあるサイズフィールドデータ
に応答して仮想アドレスビットを出力するマルチプレク
サ手段、および前記マルチプレクサ手段および前記仮想
アドレスタグを格納する手段に結合し、仮想アドレスタ
グを格納する手段からの一致信号に応答してマルチプレ
クサ手段の出力を出力する動的読取り回路、を含むこと
を特徴とする、アドレス変換装置。

【００５７】（付記１６） 付記１４に記載のアドレス
変換装置であって、それぞれのサイズフィールドメモリ
セルが、サイズフィールドデータを格納するサイズフィ
ールド格納手段、およびサイズフィールドデータを結合
されたセルグループに直接出力する手段を含むことを特
徴とする、アドレス変換装置。

【００５８】（付記１７） 物理アドレスに対応する仮
想アドレスを用いて可変ページサイズメモリの変換索引
バッファ中のデータを管理する方法であって、仮想メモ
リはＮを１より大きい整数とする時Ｎページサイズを有
しかつ仮想アドレスのそれぞれは複数の仮想アドレスビ
ットを含むものにおいて、前記方法は、Ｎ−１個のグル
ープに分けられ、それぞれのグループが複数の物理アド
レスビットを含む、物理アドレスデータを格納するステ
ップ、Ｎ−１個のグループのそれぞれに結合されたＮ−
１個のサイズフィールドデータを格納するステップであ
って、それぞれのサイズフィールドデータは結合された
グループの物理アドレスビットが物理アドレスを発生す
るために制御される場合第１の状態に格納され、かつ結
合されたグループに対応する仮想アドレスビットが物理
アドレスを発生するために制御される場合第２の状態に
格納されるものであるステップ、仮想アドレスを含むデ
ータ要求に応答して、仮想アドレスに対応する変換され
た物理アドレスを出力するステップであって、該ステッ
プは、サイズフィールドが第１の状態にあることに応答
して結合されたセルグループ中に格納された物理アドレ
スビットを出力するステップ、およびサイズフィールド
が第２の状態にあることに応答して結合されたセルグル
ープに対応する仮想アドレスビットを出力するステッ
プ、を含むステップ、を具備することを特徴とする、変
換索引バッファ中のデータを管理する方法。（７）

【００５９】（付記１８） 物理アドレスに対応する仮
想アドレスを用いて可変ページサイズメモリの変換索引
バッファ中のデータを管理する方法であって、仮想メモ
リはＮを１より大きい整数とする時Ｎページサイズを有
しかつ仮想アドレスのそれぞれは複数の仮想アドレスビ
ットを含むものにおいて、前記方法は、Ｎ−１個のグル
ープに分けられ、それぞれのグループが複数の物理アド
レスビットを含む、物理アドレスデータを格納するステ
ップ、およびＮ−１個のグループのそれぞれに結合され
たＮ−１個のサイズフィールドデータを格納するステッ
プであって、それぞれのサイズフィールドデータは結合
されたグループの物理アドレスビットが物理アドレスを
発生するために制御される場合第１の状態に格納され、
かつ結合されたグループに対応する仮想アドレスビット
が物理アドレスを発生するために制御される場合第２の
状態に格納されるものであるステップ、を具備すること
を特徴とする、変換索引バッファ中のデータを管理する
方法。（８）

【００６０】（付記１９） 変換索引バッファを制御し
て、単一の２相タイミングサイクルの間に受信した仮想
アドレスを変換された物理アドレスに変換する方法であ
って、前記変換索引バッファは、連想メモリと、該連想
メモリに結合した複数のページテーブルエントリを有す
るページテーブルエントリアレイを含み、各ページテー
ブルエントリが、受信した仮想アドレスに潜在的に対応
する物理アドレスデータを格納するために少なくとも１
個の物理アドレスセルグループを含み、さらに、各ペー
ジテーブルエントリはセルグループに結合した２状態サ
イズフィールドセルを少なくとも１つ含むものにおい
て、前記方法は、タイミングサイクルの第１相の間に、
連想メモリとページテーブルエントリアレイの両方で仮
想アドレスを受信し、受信した仮想アドレスを、アレイ
内のページテーブルエントリの１つを参照する一致信号
に変換するために、連想メモリを制御し、さらに、少な
くとも１つのページテーブルエントリの物理アドレスセ
ルグループをプリチャージするために仮想アドレスを制
御し、さらに、タイミングサイクルの第２相の間に、ペ
ージテーブルエントリアレイで一致信号を受信すし、変
換された物理アドレスの一部として、第１の状態にある
サイズフィールドセルに応答して一致信号によって参照
されたページテーブルエントリのセルグループから物理
アドレスデータを出力し、さらに、変換された物理アド
レスの一部として、第２の状態にあるサイズフィールド
セルに応答して一致信号によって参照されたページテー
ブルエントリのセルグループに格納された物理アドレス
データに対応する仮想アドレスデータを出力する、各ス
テップを具備することを特徴とする、変換索引バッファ
中のデータを管理する方法。（９）

【００６１】（付記２０） 付記１９に記載の方法であ
って、各セルグループの各物理アドレスセルが、単一の
物理アドレスビットを格納するラッチと、このラッチに
結合されたマルチプレクサを含み、物理アドレスデータ
を出力するステップがさらに、物理アドレスビットと仮
想アドレスの単一のビットを受信し、セル出力として、
第１の状態にあるサイズフィールドセルに応答して物理
アドレスビットを選択するステップを含み、さらに、物
理アドレスデータを出力するステップがさらに、物理ア
ドレスビットと仮想アドレスの単一のビットを受信し、
セル出力として、第２の状態にあるサイズフィールドセ
ルに応答して仮想アドレスビットを選択するステップを
含むことを特徴とする、変換索引バッファ中のデータを
管理する方法。

【００６２】

【発明の効果】本発明は、アドレスデータのクリティカ
ルパスの中に存在する不要な回路部分を取り除くことに
よって、より高速の変換を可能にする。その上、本発明
は、アドレスデータのクリティカルパスの中に存在する
不要な回路部分を取り除くことによって、そのような変
換のより高速のバイパスを可能にする。本発明をもって
すれば、仮想アドレスデータの変換がわずか１つのクロ
ックサイクルで実行できる。

【図面の簡単な説明】

【図１】従来型の可変ページサイズＴＬＢを示す図。

【図２】図１に示す従来型ＴＬＢによってサポートされ
た４通りのページサイズに関するコード化サイズフィー
ルドデータのテーブルを示す図。

【図３】図１に示すＴＬＢのページテーブルエントリア
レイにアドレスデータを格納するためのデータ構造を示
す図。

【図４】図１に示すＴＬＢのページテーブルエントリア
レイにアドレスデータの単一ビットを格納するための代
表的ＲＡＭセルを示す図。

【図５】本発明の一優先実施例による可変ページサイズ
ＴＬＢを示す図。

【図６】図５に示す優先的ＴＬＢによってサポートされ
た４通りのページサイズに関するコード化サイズフィー
ルドデータのテーブルを示す図。

【図７】図５に示すＴＬＢのページテーブルエントリア
レイにアドレスデータを格納するための１つの優先的デ
ータ構造を示す図。

【図８】図５に示すＴＬＢのページテーブルエントリア
レイにアドレスデータを格納するための１つの代替的デ
ータ構造を示す図。

【図９】本発明の優先的ＴＬＢのページテーブルエント
リアレイにコード化サイズフィールドデータを格納する
ためのＲＡＭセルを示す図。

【図１０】本発明の優先的ＴＬＢのページテーブルエン
トリアレイに物理アドレスデータを格納するための代替
的ＲＡＭセルを示す図。

【図１１】本発明の優先的ＴＬＢのページテーブルエン
トリアレイに物理アドレスデータを格納するための代替
的ＲＡＭセルを示す図。

【図１２】本発明の優先的ＴＬＢのページテーブルエン
トリアレイに物理アドレスデータを格納するための代替
的ＲＡＭセルを示す図。

【図１３】本発明の優先的ＴＬＢのページテーブルエン
トリアレイに選択されたデータを格納するためのＲＡＭ
セルを示す図。

【図１４】物理アドレスビットを対応する仮想アドレス
ビットのために、変換バイパス信号の受信に応答してバ
イパスする優先的変換バイパス回路を示す図。

【図１５】本発明の一優先実施例による優先的連想メモ
リ（ＣＡＭ）を示す図で、このＣＡＭは、図５に示すＴ
ＬＢにおいて使用される。

【図１６】図１５に示すＣＡＭにおいて利用される代表
的な２状態ＣＡＭセルを示す図。

【図１７】図１５に示すＣＡＭにおいて利用される代表
的な３状態ＣＡＭセルを示す図。

【符号の説明】

２００…変換索引バッファ ２０２…連想メモリ ２０４…ページテーブルエントリアレイ ２０６、２０６’…ページテーブルエントリ ２０７、２０７’…バイパス回路 ２０８…有効ビット ２１０、２１４、２１８…サイズフィールドビット ２１２、２１６、２２０，２２０…物理アドレスビット ２２４…状態ビット

Claims (9)

【特許請求の範囲】
1. 【請求項１】 Ｎ個のページサイズ（Ｎは１より大きい
   整数）を有する可変ページサイズメモリにおいて受信し
   た仮想アドレスを物理アドレスに変換するためのアドレ
   ス変換装置であって、 仮想アドレスタグを格納し、受信した仮想アドレスをア
   ドレスタグに一致させ、その結果、それぞれがページテ
   ーブルエントリを参照するＣＡＭ一致信号を発生させる
   連想メモリ、およびＣＡＭ一致信号に基づいた目標の動
   作のために連想メモリに結合された複数のページテーブ
   ルエントリ、を含み、 それぞれのページテーブルエントリは、各仮想アドレス
   データに対応する物理アドレスビットを格納し、さら
   に、 Ｎ−１個のセルグループに分類された複数の第１タイプ
   のメモリセルであって、それぞれが、１つの単一の物理
   アドレスビットを格納するもの、およびＮ−１個の第２
   タイプのメモリセルであって、それぞれが、１つのセル
   グループに結合され、結合されたセルグループと関連し
   たサイズフィールドデータを格納し、結合されたセルグ
   ループ中に格納された物理アドレスデータが、サイズフ
   ィールドデータが第１の状態にあることに応答して出力
   され、かつ結合されたセルグループに対応する受信した
   仮想アドレスビットが、サイズフィールドデータが第２
   の状態にあることに応答して出力されるものを含むこと
   を特徴とする、アドレス変換装置。
2. 【請求項２】 仮想アドレスビットからなる仮想アドレ
   スを物理アドレスに変換するためのアドレス変換装置で
   あって、 受信した仮想アドレスに対応する仮想アドレスタグを格
   納する連想メモリ、および連想メモリに結合したページ
   テーブルエントリアレイであって、仮想アドレスタグの
   それぞれに対応して物理アドレスを格納する複数のペー
   ジテーブルエントリを含むページテーブルエントリアレ
   イ、を含み、 各ページテーブルエントリは、 物理アドレスセルグループであって、このセルグループ
   中の各物理アドレスセルは単一の物理アドレスビットを
   格納するもの、およびこのセルグループに結合され、こ
   のセルグループに関連するサイズフィールドデータを格
   納するサイズフィールドメモリセルを含み、 第１の状態にあるサイズフィールドデータに応答して物
   理アドレスビットが出力され、第２の状態にあるサイズ
   フィールドデータに応答して仮想アドレスビットが出力
   されることを特徴とする、アドレス変換装置。
3. 【請求項３】 受信した仮想アドレスデータを物理アド
   レスデータに変換するために、サイズフィールドデータ
   を格納する少なくとも１つの２状態サイズフィールドセ
   ルと、このサイズフィールドセルに直接結合した、物理
   アドレスデータを格納する少なくとも１つの物理アドレ
   スセルグループを有する少なくとも１つのページテーブ
   ルエントリを含む変換索引バッファを制御する方法であ
   って、 セルグループに格納された物理アドレスデータに対応す
   る仮想アドレスデータを受信し、 サイズフィールドセルに格納されたサイズフィールドデ
   ータを読取り、 変換された物理アドレスデータの一部として、セルグル
   ープに格納された物理アドレスデータを第１の状態にあ
   るサイズフィールドデータに応答して選択し、さらに、 変換された物理アドレスデータの一部として、受信した
   仮想アドレスデータを第２の状態にあるサイズフィール
   ドデータに応答して選択する、 各ステップを含むことを特徴とする、変換索引バッファ
   の制御方法。
4. 【請求項４】 複数のページサイズを有する可変ページ
   サイズメモリにおいて受信した仮想アドレスデータを被
   変換物理アドレスデータに変換するためのアドレス変換
   装置であって、 受信した仮想アドレスデータに対応する仮想アドレスタ
   グを格納し、この格納された仮想アドレスタグの１つに
   対応するページテーブルエントリを参照する一致信号を
   発生させる連想メモリ、および連想メモリに結合され、
   それぞれが物理アドレスを格納する複数のページテーブ
   ルエントリを含むページテーブルエントリアレイであっ
   て、該アレイは発生した一致信号を受信し、この一致信
   号によって参照される１個のページテーブルエントリを
   識別することができるもの、を含み、 前記それぞれのページテーブルエントリは、 複数の第１タイプメモリセルグループであって、それぞ
   れのセルグループは複数の第１タイプメモリセルを含み
   それぞれの第１タイプメモリセルは１個の物理アドレス
   ビットを格納するもの、および複数の第２タイプメモリ
   セルグループであって、それぞれの第２タイプメモリセ
   ルは１個の第１タイプセルグループに結合され該結合さ
   れたセルグループに関連するサイズフィールドデータを
   格納し、該結合されたセルグループ中に格納される物理
   アドレスデータは、サイズフィールドデータが第１の状
   態にあることに応答して出力され、さらに該結合された
   セルグループに対応する受信された仮想アドレスデータ
   はサイズフィールドデータが第２の状態にあることに応
   答して出力されるもの、 を含むことを特徴とする、アドレス変換装置。
5. 【請求項５】 物理アドレスデータに対応する仮想アド
   レスデータを受信し、メモリのページサイズを指示する
   サイズフィールドデータを格納し、読取り信号を発生さ
   せる変換索引バッファのためのメモリセルであって、 物理アドレスの単一の物理アドレスビットを格納する物
   理アドレスラッチ、 前記物理アドレスラッチに結合したマルチプレクサであ
   って、少なくとも第１および第２のマルチプレクサ入
   力、選択信号入力およびマルチプレクサ出力を含み、前
   記第１の入力が物理アドレスラッチからのアドレスビッ
   トを受信し、前記第２の入力が仮想アドレスデータの仮
   想アドレスビットを受信し、前記選択信号入力がサイズ
   フィールドデータを受信し、第１の状態にあるサイズフ
   ィールドデータに応答して物理アドレスビットを出力
   し、第２の状態にあるサイズフィールドデータに応答し
   て仮想アドレスビットを出力するマルチプレクサ、およ
   び前記マルチプレクサに結合し、読取り信号に応答して
   メモリセルからマルチプレクサ出力信号を出力する動的
   読取り回路、 を含むことを特徴とする、メモリセル。
6. 【請求項６】 複数のページサイズを有する可変ページ
   サイズメモリにおいて仮想アドレスデータを物理アドレ
   スデータに変換するための動的可変ページサイズアドレ
   ス変換装置であって、該アドレス変換装置は、 仮想アドレスを物理アドレスに関連させる仮想アドレス
   タグを格納する手段、および仮想アドレスタグを格納す
   る手段に結合されたページテーブルエントリを格納する
   ための手段であって、それぞれのページテーブルエント
   リは仮想アドレスタグの１つに対応し物理アドレスを格
   納するものを含み、 前記それぞれのページテーブルエントリは、 複数の物理アドレスセルグループであって、それぞれの
   セルグループが少なくとも１個のセルを含みかつ物理ア
   ドレスデータを格納するもの、 物理アドレスメモリセルグループのそれぞれに結合さ
   れ、それぞれのセルグループに対してサイズデータを格
   納する複数のサイズフィールドメモリセル、 特定のセルグループに結合したサイズフィールドセルに
   格納されたデータが第１の状態にあるとき、該特定のセ
   ルグループの物理アドレスデータを出力する手段、 特定のセルグループに結合したサイズフィールドセルに
   格納されたデータが第２の状態にあるとき、該特定のセ
   ルグループの物理アドレスデータに対応する仮想アドレ
   スデータを出力する手段を含むことを特徴とする、アド
   レス変換装置。
7. 【請求項７】 物理アドレスに対応する仮想アドレスを
   用いて可変ページサイズメモリの変換索引バッファ中の
   データを管理する方法であって、仮想メモリはＮを１よ
   り大きい整数とする時Ｎページサイズを有しかつ仮想ア
   ドレスのそれぞれは複数の仮想アドレスビットを含むも
   のにおいて、前記方法は、 Ｎ−１個のグループに分けられ、それぞれのグループが
   複数の物理アドレスビットを含む、物理アドレスデータ
   を格納するステップ、 Ｎ−１個のグループのそれぞれに結合されたＮ−１個の
   サイズフィールドデータを格納するステップであって、
   それぞれのサイズフィールドデータは結合されたグルー
   プの物理アドレスビットが物理アドレスを発生するため
   に制御される場合第１の状態に格納され、かつ結合され
   たグループに対応する仮想アドレスビットが物理アドレ
   スを発生するために制御される場合第２の状態に格納さ
   れるものであるステップ、 仮想アドレスを含むデータ要求に応答して、仮想アドレ
   スに対応する変換された物理アドレスを出力するステッ
   プであって、該ステップは、 サイズフィールドが第１の状態にあることに応答して結
   合されたセルグループ中に格納された物理アドレスビッ
   トを出力するステップ、およびサイズフィールドが第２
   の状態にあることに応答して結合されたセルグループに
   対応する仮想アドレスビットを出力するステップ、 を含むステップ、を具備することを特徴とする、変換索
   引バッファ中のデータを管理する方法。
8. 【請求項８】 物理アドレスに対応する仮想アドレスを
   用いて可変ページサイズメモリの変換索引バッファ中の
   データを管理する方法であって、仮想メモリはＮを１よ
   り大きい整数とする時Ｎページサイズを有しかつ仮想ア
   ドレスのそれぞれは複数の仮想アドレスビットを含むも
   のにおいて、前記方法は、 Ｎ−１個のグループに分けられ、それぞれのグループが
   複数の物理アドレスビットを含む、物理アドレスデータ
   を格納するステップ、およびＮ−１個のグループのそれ
   ぞれに結合されたＮ−１個のサイズフィールドデータを
   格納するステップであって、それぞれのサイズフィール
   ドデータは結合されたグループの物理アドレスビットが
   物理アドレスを発生するために制御される場合第１の状
   態に格納され、かつ結合されたグループに対応する仮想
   アドレスビットが物理アドレスを発生するために制御さ
   れる場合第２の状態に格納されるものであるステップ、 を具備することを特徴とする、変換索引バッファ中のデ
   ータを管理する方法。
9. 【請求項９】 変換索引バッファを制御して、単一の２
   相タイミングサイクルの間に受信した仮想アドレスを変
   換された物理アドレスに変換する方法であって、前記変
   換索引バッファは、連想メモリと、該連想メモリに結合
   した複数のページテーブルエントリを有するページテー
   ブルエントリアレイを含み、各ページテーブルエントリ
   が、受信した仮想アドレスに潜在的に対応する物理アド
   レスデータを格納するために少なくとも１個の物理アド
   レスセルグループを含み、さらに、各ページテーブルエ
   ントリはセルグループに結合した２状態サイズフィール
   ドセルを少なくとも１つ含むものにおいて、前記方法
   は、 タイミングサイクルの第１相の間に、 連想メモリとページテーブルエントリアレイの両方で仮
   想アドレスを受信し、 受信した仮想アドレスを、アレイ内のページテーブルエ
   ントリの１つを参照する一致信号に変換するために、連
   想メモリを制御し、さらに、 少なくとも１つのページテーブルエントリの物理アドレ
   スセルグループをプリチャージするために仮想アドレス
   を制御し、さらに、 タイミングサイクルの第２相の間に、 ページテーブルエントリアレイで一致信号を受信すし、 変換された物理アドレスの一部として、第１の状態にあ
   るサイズフィールドセルに応答して一致信号によって参
   照されたページテーブルエントリのセルグループから物
   理アドレスデータを出力し、さらに、 変換された物理アドレスの一部として、第２の状態にあ
   るサイズフィールドセルに応答して一致信号によって参
   照されたページテーブルエントリのセルグループに格納
   された物理アドレスデータに対応する仮想アドレスデー
   タを出力する、 各ステップを具備することを特徴とする、変換索引バッ
   ファ中のデータを管理する方法。