JP2002281309A

JP2002281309A - データ補正装置及びデータ補正方法

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Publication number: JP2002281309A
Application number: JP2001064713A
Authority: JP
Inventors: Yoshinobu Fukushima; 好伸福島; Masahiko Kitagawa; 雅彦北川; Hirotake Nakano; 宏毅中野
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2001-03-08
Filing date: 2001-03-08
Publication date: 2002-09-27
Anticipated expiration: 2021-03-08
Also published as: US20020186306A1; US7130478B2; JP3852746B2

Abstract

(57)【要約】【課題】本発明の目的は、ＣＣＤが取り込んだデータ
を処理する際に、メモリ使用量及び演算量を抑えたデー
タ補正装置及びデータ補正方法を提供することにある。【解決手段】本発明のデータ補正装置１０は、入力デ
ータの補正を行うための高次多項式を、直交展開するた
めの展開係数及び基底関数のそれぞれの演算結果である
展開係数配列データ３２及び基底関数配列データ３６が
記憶された演算用メモリ２２と、展開係数配列データ３
２及び基底関数配列データ３６を利用して入力データの
補正を行う演算部２０と、を含む。高次多項式を直交展
開したため、演算用メモリ２２の使用量を抑えることが
できる。また、演算部２０の演算時間を抑えることもで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＣＤ（charge c
oupled device）から出力されたデータを補正するため
のデータ補正装置及びデータ補正方法に関する。

【０００２】

【従来の技術】従来、入力部としてラインセンサ、平面
センサ及びディジタルカメラなどを利用した画像処理を
行う場合、ラインセンサなどを構成する各ＣＣＤは、受
光感度にばらつきがある。従って、図５に示すＣＣＤの
入出力特性は、ＣＣＤごとに異なる。ＣＣＤの入出力特
性を補正するために、ＬＵＴ（Look up table）が必要
になる。ＬＵＴを使用したＬＵＴ変換は、ハードウェア
あるいはソフトウェアによって実行されていた。

【０００３】ハードウェアでＬＵＴ変換を実行する場
合、入力データをＳＲＡＭ（Static RAM）のアドレス線
に入力し、ＳＲＡＭに記憶された補正後のデータを取得
し、このデータを出力データとする。ＬＵＴ変換の例と
して、８ｂｉｔのデータ（取りうる値は０−２５５）の
変換の場合、予め変換後の数値を格納した要素数が２５
６個の配列をメモリに用意し、入力データの値を引数と
して配列にアクセスする。アクセスした配列のデータが
ＬＵＴ変換後のデータである。配列のメモリ使用量は２
５６バイトとなる。１０ｂｉｔのデータの場合（とりう
る値は０−１０２３）は、要素数が１０２４個の配列を
用意する。メモリは通常８ビット単位で構成されるの
で、配列のメモリ使用量は２０４８バイトとなる。

【０００４】例えばＣＣＤの画素数が３０００の場合、
ＣＣＤの画素ごとにＬＵＴが必要となるので、ＬＵＴの
メモリ使用量は、３０００×２ＫＢ＝６ＭＢとなる。し
かし、ＬＵＴ変換は、ラインセンサの画像出力と同等の
速度（一例としてピクセルレート３０ＭＨｚ）で動作し
なければならず、６ＭＢもの高速ＳＲＡＭで構成する必
要がある。これは、価格的、実装面積的に制約が大き
く、実現が困難である。

【０００５】また、ディジタルデータの処理を行うため
のマイクロプロセッサであるＤＳＰ（Digital signal p
rocessor）を使用し、ソフトウェアによりＬＵＴ変換を
構成することも可能である。一例として、３０個のＤＳ
Ｐで３０００画素を分割して処理する場合、各ＤＳＰは
１００画素を処理する。従って、各ＤＳＰにはＬＵＴ変
換のために２００ＫＢの内部ＳＲＡＭが必要となる。

【０００６】しかし、ＤＳＰの内部ＳＲＡＭは大きくて
も４８ＫＢ程度までであるため、現実的ではない。更
に、ＤＳＰの本来の目的は画像データ取得後の画像処理
にあるため、内部ＳＲＡＭの一部に大容量のＬＵＴが常
駐することは好ましくない。

【０００７】ソフトウェアによって行うＬＵＴ変換の効
率を改善するため、ＬＵＴ変換を多項式で近似して行う
方法もある。図５に示すようにＣＣＤごとの入出力特性
は非線形である。入出力特性は連続であり、例えば４次
関数を使用して近似する場合、入出力特性カーブは式１
のようになる。係数は、予め入出力特性を基に決定して
おく。

【０００８】

【式１】

【０００９】式１の演算を行うためには、乗算１０回、
加算４回が必要である。ただし、倍精度演算が必要であ
り、単精度演算に換算すると、乗算４０回に相当する。
なお、加算回数についてはプロセッサ・アーキテクチャ
によって変動するので、比較を行わない。ピクセルレー
トを３０ＭＨｚとすると、ＤＳＰ１つ当たりの乗算の処
理能力は、少なくとも１２００メガ演算／秒の処理能力
が必要である。ＤＳＰの現実的な処理能力はＤＳＰを制
御するプログラムによって異なる。しかし、１０００メ
ガ演算／秒を超えており、更に加算を行う必要があるた
め、ＤＳＰの処理能力をはるかに超えている。

【００１０】また、式１を変形することによって、演算
回数を減らす場合、例えば式２のように変形する。

【００１１】

【式２】

【００１２】式２の場合、乗算４回、加算４回で済む。
しかし、上記と同じように単精度演算に換算すると、乗
算１６回になる。ピクセルレートを３０ＭＨｚとする
と、ＤＳＰ１つ当たり少なくとも４８０メガ演算／秒の
乗算の処理能力が必要である。更に加算が必要であるた
め、１０００メガ演算／秒を越える恐れがあり、ＤＳＰ
の処理能力を超えてしまう場合がある。

【００１３】

【発明が解決しようとする課題】そこで本発明の目的
は、ＣＣＤから出力されたデータを処理する際に、メモ
リ使用量及び演算量を抑えたデータ補正装置及びデータ
補正方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明のデータ補正装置
の要旨とするところは、複数の入力素子で構成された入
力部に入力された入力データを補正するデータ補正装置
において、前記データの補正を行うための高次多項式
を、直交展開するための展開係数及び基底関数のそれぞ
れの演算データである展開係数配列データ及び基底関数
配列データが記憶された演算用メモリと、前記展開係数
配列データ及び基底関数配列データを利用して入力デー
タの補正を行う演算部と、を含むことにある。

【００１５】また、本発明のデータ補正方法の要旨とす
るところは、複数の入力素子で構成された入力部に入力
された入力データを、演算部が補正するデータ補正方法
において、前記入力データの補正を行うための高次多項
式を、直交展開するための展開係数及び基底関数のそれ
ぞれの演算データである演算用メモリに記憶された展開
係数配列データ及び基底関数配列データを、前記演算部
が得るステップと、前記演算部が、前記展開係数配列デ
ータと前記基底関数配列データを乗算するステップと、
前記乗算するステップによって求められた結果を、前記
演算部が加算するステップと、を含むことにある。

【００１６】

【発明の実施の形態】本発明のデータ補正装置及びデー
タ補正方法の実施の形態を図面を基に説明する。

【００１７】図１に示すように本発明のデータ補正装置
は、データの補正を行うための高次多項式を直交展開し
たときの展開係数及び基底関数を演算した結果である演
算データが、それぞれ展開係数配列データ及び基底関数
配列データとして記憶された演算用メモリ２２と、その
展開係数配列データ及び基底関数配列データを参照して
データの補正を行う演算部２０と、を含む。展開係数配
列データ及び基底関数配列データは、演算用メモリ２２
の展開係数配列及び基底関数配列を構成する要素であ
る。演算用メモリ２２及び演算部２０は複数設けられて
いる。また、２次元のデータを取り込み入力データとし
て入出力制御部１６に出力する入力部１２、入力データ
を記憶する複数のデータ用メモリ２４、入力部１２で取
り込まれたデータを、演算部２０を介して各データ用メ
モリ２４に振り分ける入出力制御部１６、入出力制御部
１６及び各演算部２０を制御する演算制御部１４及び演
算部２０とPCI BUS（Peripheral Component Interconne
ct BUS）２８の接続を制御するPCIインターフェース２
６が含まれる。入力部１２は複数のＣＣＤ（入力素子）
で構成されているラインセンサである。本発明におい
て、演算用メモリ２２はＳＲＡＭ（Static RAM）を使用
し、データ用メモリ２４はＳＤＲＡＭ（Synchronous Dy
namic RAM）を使用する。

【００１８】演算部２０及び演算用メモリ２２は、それ
ぞれＤＳＰ（Digital signal processor）１８の演算回
路及び内部メモリである。入力部１２で取り込まれた入
力データは１ラインずつ所定の順序でＤＳＰ１８に分配
され、並列処理により処理効率を高めるようにされてい
る。一例として、ＣＣＤの数が３０００個の場合、ＤＳ
Ｐの数は３０個である。また、１つ当たりのＤＳＰのク
ロックは２５０ＭＨｚである。入出力制御部１６は、Ｆ
ＩＦＯ（First-In First-Out）を使用する。データ用メ
モリ２４の容量は４８ＭＢである。

【００１９】入力部１２で取り込まれたデータの補正を
行うための高次多項式は、ＬＵＴ（Look up table）変
換を行うために近似された多項式であり、従来技術で示
した式１である。展開計数及び基底関数は、式１を直交
展開するときに使用するものである。一般に、区間[0,
T]で定義された関数f(x)は式３のように級数展開され
る。

【００２０】

【式３】

【００２１】式３の演算結果である出力画素値は、入力
データの補正後のデータである。Ψ _m（ｘ）は基底関
数、ｂ_ｍは展開係数である。Ψ_m（ｘ）が正規直交基底
の場合、ｂ_ｍは式４のように求められる。

【００２２】

【式４】

【００２３】j[Ψ_m（ｘ）]は、Ψ_m（ｘ）の複素共役で
ある。例えば、ＣＣＤが１００個あれば、そのそれぞれ
について式４を演算して演算データを求め、図３（ａ）
に示すように、この演算データを展開係数配列データ３
２としてそれぞれの演算用メモリ２２に記憶し、展開係
数配列３０を構成する。図３（ａ）において、Ａ_１乃至
Ａ_ｐは展開係数配列の配列要素番号（添字）であり、Ｃ
ＣＤの数が１００個であればＰ＝１００になる。即ち、
展開係数配列の配列要素番号の数は、ＣＣＤの数に対応
する。更に、本発明において、展開係数配列３０は０乃
至４次のそれぞれの展開係数について作成する。即ち、
５個の展開係数配列３０が演算用メモリ２２に構成され
る。従って、ＣＣＤの数が１００個の場合、演算用メモ
リ２２に記憶される全ての展開配列データ３２は５００
個になる。また、次元数をＭ次に変更することによっ
て、０次乃至Ｍ次の展開係数配列３０を作成することが
可能である。

【００２４】ｆ（ｘ）が、以下の式５に示すｍ次関数で
近似される場合、基底関数としてチェビシェフ関数（Ch
ebychev）を選択することが可能になり、ｍ＝４の場合
は、式６のように近似関数f’(x)が得られる。

【００２５】

【式５】

【００２６】

【式６】

【００２７】式６においてＣ［Ψ_m］はチェビシェフ関
数である。０次乃至４次のチェビシェフ関数Ｃ［Ψ_m］
を以下の式７乃至１１に示す。

【００２８】

【式７】

【００２９】

【式８】

【００３０】

【式９】

【００３１】

【式１０】

【００３２】

【式１１】

【００３３】式７乃至式１１のｘ_ｃはｘの定義域の中央
値、ｎはｘを間隔１で離散化したときのサンプル数であ
る。定義域は、入力データの取りうる値である。本発明
において入力データは、ＣＣＤが２次元の画像のデータ
を取り込み、出力した輝度のデータである。入力データ
が１０ｂｉｔのデータの場合、定義域は０乃至１０２３
になる。ｋ_m（ｍ＝０，１，２，３，４）は、正規化を
行うための係数である。

【００３４】ここで、式６は以下のような式１２にな
る。

【００３５】

【式１２】

【００３６】式１２の演算では、乗算５回、加算４回に
なっている。更に、演算回数を減らすために、式６の右
辺の０次と１次の項をまとめて記述すると式１３にな
る。

【００３７】

【式１３】

【００３８】式１３を変形すると式１４になる。

【００３９】

【式１４】

【００４０】式１２の１次の展開係数をｂ_１ｋ_１、０次
の展開係数を（ｂ_０ｋ_０−ｂ_１ｋ_１ｘ_ｃ）と定義するこ
とによって、０次及び１次のチェビシェフ関数の項は、
それぞれ１とｘになる。ｘは入力データ、即ち、入力画
素値であるため、演算部２０が行う式１２の演算は、以
下の式１５のようになる。

【００４１】

【式１５】

【００４２】式１５より、式９乃至１１である２次乃至
４次のチェビシェフ関数を全ての定義域で演算して演算
データを求め、図３（ｂ）に示すように、チェビシェフ
関数配列（基底関数配列）データ３６としてそれぞれの
演算用メモリ２２に記憶し、チェビシェフ関数配列（基
底関数配列）３４を構成する。図３（ｂ）に示すＢ_１乃
至Ｂ_ｑはチェビシェフ関数配列の配列要素番号（添字）
であり、入力データが１０ｂｉｔの場合、ｑ＝１０２４
になる。チェビシェフ関数配列の配列要素番号は、入力
データの取りうる値と同じ値を使用する。また、２次乃
至４次のチェビシェフ関数のそれぞれについて、チェビ
シェフ関数配列データ３６を求めるため、３個のチェビ
シェフ関数配列３４が、演算用メモリ２２に作成され
る。従って、入力データが１０ｂｉｔの場合、３×１０
２４＝３０７２個のチェビシェフ関数配列データ３６
が、演算用メモリ２２に記憶される。なお、２次乃至４
次のチェビシェフ関数についてチェビシェフ関数配列３
４を作成したが、次元数をＭ次に変更することによっ
て、チェビシェフ関数配列３４も２次乃至Ｍ次に変更さ
れる。

【００４３】式１５の演算結果である出力画素値が、入
力データを補正したデータである。演算回数は、乗算が
４回、加算が４回になっている。式１５より、０次及び
１次のチェビシェフ関数の演算結果は、それぞれ１と入
力画素値になっているため演算用メモリ２２には記憶さ
れない。

【００４４】画素番号は、どのＣＣＤが使用されたかを
表すものであり、式１５においてｍ次展開係数配列［画
素番号］（ｍは０乃至４）は、演算部２０が画素番号を
引数として、演算用メモリ２２の０乃至４次のそれぞれ
の展開係数配列３０にアクセスした際の展開係数配列デ
ータ３２である。即ち、演算部２０は画素番号を引数と
して演算用メモリ２２の０乃至４次のそれぞれの展開係
数配列３０にアクセスし、アクセスされた画素番号の展
開係数配列データ３２を得る。

【００４５】入力画素値はＣＣＤから出力された入力デ
ータであり、ｍ次チェビシェフ関数配列［入力画素値］
（ｍは２乃至４）は、演算部２０が入力画素値を引数と
して、演算用メモリ２２の２乃至４次のそれぞれのチェ
ビシェフ関数配列３４にアクセスした際のチェビシェフ
関数配列データ３６である。即ち、演算部２０は入力画
素値を引数として演算用メモリ２２の２次乃至４次のそ
れぞれのチェビシェフ関数配列３４にアクセスし、アク
セスされた入力画素値のチェビシェフ関数配列データ３
６を得る。

【００４６】また、基底関数であるチェビシェフ関数
は、図４に示すように、定義域（０乃至１０２３）では
発散しないことが保証されており、１６ビットで表現で
きる。式１５では、２項の１６ビット乗算（１６ビット
×１６ビット）であるため、乗算結果は単精度演算であ
る３２ビットになる。即ち式１５の演算は単精度演算に
なり、計算時間が短縮される。

【００４７】式１５より、５個の展開係数配列３０と３
個のチェビシェフ関数配列３４とが、それぞれの演算用
メモリ２２に構成される。例えば、ＣＣＤの数が１００
個で、入力データの取りうる値が０乃至１０２３である
場合、１つ当たりの展開係数配列３０の展開係数配列デ
ータ３２は１００個、１つ当たりのチェビシェフ関数配
列３４のチェビシェフ関数配列データ３６は１０２４個
になる。従って、５００個の展開係数配列データ３２
と、３０７２個のチェビシェフ関数配列データ３６が演
算用メモリ２２に記憶される。

【００４８】次に、本発明のデータ補正装置１０を使用
したデータ補正方法について説明する。データの補正は
図２のフローチャートに従って行われる。入力部１２で
あるラインセンサが、１ラインずつ２次元の画像データ
を読み取り、入力画素データとして入出力制御部１６に
出力する（ステップ１）。１ラインに１００個のＣＣＤ
がある場合、１００個の入力画素データが読み取られ
る。また、入力画素データを１０ｂｉｔのデータとした
場合、取りうる値は０乃至１０２３の整数である。１ラ
インの１００個の入力データは入出力制御部１６によっ
て、演算部２０を介して複数あるデータ用メモリ２４の
いずれかに記憶される。入力データが記憶されるデータ
用メモリ２４は、番号付けを行っておき、順番に入力デ
ータを記憶する。記憶するとき、ＣＣＤごとに画素番号
を決定し、データ用メモリ２４の配列の配列要素番号
（添字）を画素番号にすることによって、ＣＣＤからの
入力データを配列のその画素番号の領域に記憶する。各
ＤＳＰ１８が１ラインの入力画素データを順次に受け取
る。

【００４９】データ用メモリ２４に記憶された入力デー
タは、データ用メモリ２４に接続された演算部２０によ
って補正される。演算用メモリ２２には、LUT変換を近
似した高次多項式を直交展開するための展開係数及び基
底関数（チェビシェフ関数）を使用して演算された、０
乃至４次の展開係数配列データ３２及び２次乃至４次の
チェビシェフ関数配列データ３６が記憶されている。演
算部２０は、データ用メモリ２４に記憶された１ライン
の画素の各画素毎に、画素番号を引数として、演算用メ
モリ２２の０次乃至４次のそれぞれの展開係数配列３０
にアクセスし、それぞれの展開係数配列３０から展開係
数配列データ３２を取得する（ステップ２）。例えば画
素番号がＡ_１の場合、図３（ａ）において、Ａ_１を引数
として演算用メモリ２２の展開係数配列３０にアクセス
し、そのＡ_１を配列要素番号として記録されている展開
係数配列データ３２を取得する。なお、図３（ａ）の展
開係数配列３０は、０乃至４次について有するので、そ
のそれぞれについて展開係数配列データ３２の取得を行
う。

【００５０】また、演算部２０は、データ用メモリ２４
に記憶された入力データ（入力画素値）を引数として、
２乃至４次のそれぞれのチェビシェフ関数配列３４にア
クセスし、それぞれのチェビシェフ関数配列３４からチ
ェビシェフ関数配列データ３６を得る（ステップ３）。
例えば入力データがＢ_１の場合、図３（ｂ）において、
Ｂ_１を引数として演算用メモリ２２のチェビシェフ関数
配列３４アクセスし、そのＢ_１を配列要素番号として記
録されているチェビシェフ関数配列データ３６を取得す
る。なお、図３（ｂ）のチェビシェフ関数配列３４は、
２乃至４次について有するので、そのそれぞれについて
チェビシェフ関数配列データ３６の取得を行う。

【００５１】演算部２０は、演算用メモリ２２に記憶さ
れた０次乃至４次の展開係数配列データ３２及び２次乃
至４次のチェビシェフ関数配列データ３６を取得した
後、式１５にその展開係数配列データ３２及びチェビシ
ェフ関数配列データ３６を代入し、演算（乗算及び加
算）を行う（ステップ４）。なお、１次展開係数配列デ
ータ３２に乗算されるのは入力データ（入力画素値）で
ある。

【００５２】式１５の演算を行うことによって、入力デ
ータを補正した値である出力画素値が求められる。求め
られた出力画素値は、ＰＣＩインターフェース２６を介
してＰＣＩＢＵＳ２８に出力される。

【００５３】次に、本発明のデータ補正装置１０を使用
した場合のメモリ使用量について説明する。画素数（Ｃ
ＣＤ数）をＩ_ｍａｘ、入力データの取りうる値（定義
域）をｎ、高次多項式の次元数をＭとする。展開係数配
列及びチェビシェフ関数配列を合わせた配列の要素数
（データ数）は、Ｉ_ｍａｘ×（Ｍ＋１）＋（Ｍ−１）×
ｎになる。Ｉ_ｍａｘ＝１００、ｎ＝１０２４、Ｍ＝４の
場合、配列の要素数は３５７２になり、メモリの使用量
は７１４４バイトになる。

【００５４】従来技術であるＬＵＴ変換を使用した場
合、配列の要素数はＩ_ｍａｘ×ｎであり、Ｉ_ｍａｘ＝１
００、ｎ＝１０２４の場合、配列の要素数は１０２４０
０になり、メモリの使用量は２０４８００バイトにな
る。また、従来技術の高次多項式（式２）を完全に計算
した場合、配列の要素数はＩ_ｍａｘ×（Ｍ＋１）であ
り、Ｉ_ｍａｘ＝１００、Ｍ＝４であれば、配列の要素数
は５００になり、メモリの使用量は１０００バイトにな
る。

【００５５】更に、本発明のデータ補正装置１０を使用
した場合の演算負荷について説明する。式１５より乗算
４回、加算４回である。なお、倍精度加算を単精度加算
の繰り返しで行う場合の繰り返し回数は、プロセッサア
ーキテクチャーによって変動するので、比較を行わな
い。演算用メモリ２２に記憶された展開係数配列データ
３２及びチェビシェフ関数配列（基底関数配列）データ
３６は、正規化されたものである。従って、乗算は単精
度乗算（１６ビット×１６ビット）であり、単精度乗算
回数は４回である。ピクセルレート３０ＭＨｚの場合、
１２０メガ演算／秒の演算負荷になる。

【００５６】従来のＬＵＴ変換の場合、演算は行われな
いので演算回数は０回である。また、高次多項式（式
２）を完全に演算する場合、乗算４回になる。この場合
の乗算は、長精度乗算（３２ビット×３２ビット）であ
り、長精度乗算を単精度乗算に換算する場合、たすきが
けで４回の単精度乗算を行う必要とするため、長精度乗
算４回は単精度乗算１６回になる。ピクセルレート３０
ＭＨｚの場合、４８０メガ演算／秒の演算負荷になる。

【００５７】上記のメモリの使用量及び演算負荷を表１
に示す。

【００５８】

【表１】

【００５９】表１より、本発明のデータ補正装置１０及
びデータ補正方法によって、ＬＵＴ変換を使用した場合
のように、演算用メモリ２２の使用量が必要以上に大き
くなることはない。即ち、演算用メモリ２２の容量を小
さくすることができ、価格を抑えたり、実装面積を小さ
くできる。また、ＬＵＴ変換を近似した高次多項式のよ
うに、演算部２０の処理能力以上の処理速度を必要とさ
れることはない。基底関数を正規化することによって、
演算が単精度演算になり、演算スピードが速くなる。基
底関数にチェビシェフ関数を選択することにより、０次
及び１次のチェビシェフ関数配列データを演算用メモリ
２２に記憶することはなく、演算用メモリ２２の使用量
を抑えられる。更に、０次のチェビシェフ関数が１であ
るため、０次の展開係数配列データと０次のチェビシェ
フ関数配列データの乗算を行う必要はなく、演算時間を
抑えることができる。

【００６０】以上、本発明のデータ補正装置及びデータ
補正方法について実施形態を記載したが、本発明のデー
タ補正装置及びデータ補正方法は上記の実施形態に限定
されるものではない。例えば、基底関数は、正規直交系
のものであればチェビシェフ関数以外の関数を使用する
ことができる。

【００６１】また、展開係数が無限個数にならないよう
な基底関数を使用することも可能である。

【００６２】求められた出力画素値は、ＰＣＩインター
フェース２６を介してＰＣＩＢＵＳ２８に出力された
が、ＤＳＰ１８演算部２０が画像認識の機能を備えてい
る場合、出力画素値を使用して画像認識を行うことがで
きる。

【００６３】入力部１２がラインセンサではなく平面セ
ンサなどを使用した場合、１度に２次元画像を取り込
み、取り込んだ２次元画像を１ラインずつ出力すること
もできる。

【００６４】その他、本発明はその趣旨を逸脱しない範
囲で当業者の知識に基づき種々なる改良、修正及び変形
を加えた態様で実施できるものである。

【００６５】

【発明の効果】本発明のデータ補正装置によると、演算
用メモリに展開係数配列及び基底関数配列を記憶するこ
とにより、演算部での演算時間を抑えることができる。
また、演算用メモリの消費量も抑えることができる。

【００６６】また、本発明のデータ補正方法によると、
単精度演算回数が乗算４回と加算４回であり、ＬＵＴ変
換を近似した高次多項式をそのまま演算するのに比べ
て、単精度演算回数が少なくなっている。従って、演算
スピードを早くすることができる。

【図面の簡単な説明】

【図１】本発明のデータ補正装置の構成を示す図であ
る。

【図２】入力データの補正方法を示すフローチャートで
ある。

【図３】演算用メモリ内の配列を示す図あり、（ａ）は
展開係数配列を示す図であり、（ｂ）はチェビシェフ関
数配列を示す図である。

【図４】チェビシェフ関数を示す図である。

【図５】ＣＣＤの入出力特性を示す図である。

【符号の説明】

１０：データ補正装置１２：ラインセンサ１４：演算制御部１６：入出力制御部１８：ＤＳＰ２０：演算部２２：演算用メモリ２４：データ用メモリ２６：ＰＣＩインターフェース２８：ＰＣＩＢＵＳ３０：展開係数配列３２：展開係数配列データ３４：チェビシェフ関数配列（基底関数配列）３６：チェビシェフ関数配列データ

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Claims

【特許請求の範囲】

【請求項１】複数の入力素子で構成された入力部が取
り込んだ入力データを補正するデータ補正装置におい
て、前記入力データの補正を行うための高次多項式を、
直交展開するための展開係数及び基底関数のそれぞれの
演算データである展開係数配列データ及び基底関数配列
データが記憶された演算用メモリと、前記展開係数配列
データ及び基底関数配列データを利用して入力データの
補正を行う演算部と、を含むデータ補正装置。
【請求項２】前記演算用メモリ及び演算部が複数個で
ある請求項１に記載のデータ補正装置。
【請求項３】前記展開係数配列データが、前記複数の
入力素子ごとに、前記展開係数を演算して求められたデ
ータである請求項１または２に記載のデータ補正装置。
【請求項４】前記基底関数配列データが、前記入力デ
ータが取りうる値ごとに、前記基底関数を演算して求め
られたデータである請求項１乃至３に記載のデータ補正
装置。
【請求項５】前記基底関数が、チェビシェフ関数であ
る請求項１乃至４に記載のデータ補正装置。
【請求項６】前記チェビシェフ関数が２次乃至４次の
チェビシェフ関数である請求項５に記載のデータ補正装
置。
【請求項７】前記高次多項式が、ＬＵＴ（Look up ta
ble）変換を近似した式である請求項１乃至６に記載の
データ補正装置。
【請求項８】前記演算部がＤＳＰ（Digital signal p
rocessor）の演算回路であり、前記演算用メモリが該Ｄ
ＳＰの内部メモリである請求項１乃至７に記載のデータ
補正装置。
【請求項９】複数の入力素子で構成された入力部が取
り込んだ入力データを、演算部が補正するデータ補正方
法において、前記入力データの補正を行うための高次多
項式を、直交展開するための展開係数及び基底関数のそ
れぞれの演算データである演算用メモリに記憶された展
開係数配列データ及び基底関数配列データを、前記演算
部が得るステップと、前記演算部が、前記展開係数配列
データと前記基底関数配列データを乗算するステップ
と、前記乗算するステップによって求められた結果を、
前記演算部が加算するステップと、を含むデータ補正方
法。
【請求項１０】前記演算部が得るステップは、前記演
算部が前記入力データ及び複数の入力素子を識別する画
素番号を参照して行われる請求項９に記載のデータ補正
方法。
【請求項１１】前記演算部は、前記入力データを参照
することによって、前記基底関数配列データを得る請求
項１０に記載のデータ補正方法。
【請求項１２】前記演算部は、前記複数の入力素子を
識別する画素番号を参照することによって、前記展開係
数配列データを得る請求項１０または１１に記載のデー
タ補正方法。