JP2002280919A - チューナ - Google Patents
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/26—Circuits for superheterodyne receivers
- H04B1/28—Circuits for superheterodyne receivers the receiver comprising at least one semiconductor device having three or more electrodes
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Superheterodyne Receivers (AREA)
- Noise Elimination (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 局部発振信号に妨害波となる基準周波信号が
重畳するのを防止できるチューナを提供する。 【解決手段】 チューナ１０は、入力端子１、第１〜第
４の帯域通過フィルタ２ａ〜２ｄ、自動利得制御器３、
第１〜第３の増幅器４ａ〜４ｃ、第１及び第２の混合器
５ａ，５ｂ、第１及び第２の電圧制御発振器６ａ，６
ｂ、第１及び第２のＰＬＬＩＣ７ａ，７ｂ、基準発振子
回路８、出力端子９を備える。そして、第２のＰＬＬＩ
Ｃ７ｂと基準発振子回路８とは従来例のチューナ５０と
同様にコンデンサＣ２及び増幅器ＡＭＰを介して接続さ
れるが、第１のＰＬＬＩＣ７ａに含まれる基準発振用の
増幅器と基準発振子回路８とはインダクタンス素子であ
るインダクタＬ１を介して接続される。
重畳するのを防止できるチューナを提供する。 【解決手段】 チューナ１０は、入力端子１、第１〜第
４の帯域通過フィルタ２ａ〜２ｄ、自動利得制御器３、
第１〜第３の増幅器４ａ〜４ｃ、第１及び第２の混合器
５ａ，５ｂ、第１及び第２の電圧制御発振器６ａ，６
ｂ、第１及び第２のＰＬＬＩＣ７ａ，７ｂ、基準発振子
回路８、出力端子９を備える。そして、第２のＰＬＬＩ
Ｃ７ｂと基準発振子回路８とは従来例のチューナ５０と
同様にコンデンサＣ２及び増幅器ＡＭＰを介して接続さ
れるが、第１のＰＬＬＩＣ７ａに含まれる基準発振用の
増幅器と基準発振子回路８とはインダクタンス素子であ
るインダクタＬ１を介して接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、チューナに関し、
特に局部発振信号に妨害波となる基準周波信号が重畳す
るのを防止できるチューナに関する。
特に局部発振信号に妨害波となる基準周波信号が重畳す
るのを防止できるチューナに関する。
【０００２】
【従来の技術】ＣＡＴＶでは、放送電波の再送信、空チ
ャンネル、ミッドバンド、スーパバンドを用いて数十チ
ャンネルの番組の送信が可能である。このようなＣＡＴ
Ｖでは、番組の選択と課金のために、信号のスクランブ
ルと必要情報の交信が併用されるため、ダブルコンバー
ジョンチューナを受信機の前に設置して受信が行われ
る。
ャンネル、ミッドバンド、スーパバンドを用いて数十チ
ャンネルの番組の送信が可能である。このようなＣＡＴ
Ｖでは、番組の選択と課金のために、信号のスクランブ
ルと必要情報の交信が併用されるため、ダブルコンバー
ジョンチューナを受信機の前に設置して受信が行われ
る。
【０００３】図３は、従来のチューナのブロック図であ
る。チューナ５０は、入力端子１、第１〜第４の帯域通
過フィルタ２ａ〜２ｄ、自動利得制御器３、第１〜第３
の増幅器４ａ〜４ｃ、第１及び第２の混合器５ａ，５
ｂ、第１及び第２の電圧制御発振器６ａ，６ｂ、第１及
び第２のＰＬＬＩＣ７ａ，７ｂ、基準発振子回路８、出
力端子９を備える。
る。チューナ５０は、入力端子１、第１〜第４の帯域通
過フィルタ２ａ〜２ｄ、自動利得制御器３、第１〜第３
の増幅器４ａ〜４ｃ、第１及び第２の混合器５ａ，５
ｂ、第１及び第２の電圧制御発振器６ａ，６ｂ、第１及
び第２のＰＬＬＩＣ７ａ，７ｂ、基準発振子回路８、出
力端子９を備える。
【０００４】このチューナ５０は、入力された入力信号
をアップコンバータで周波数を上げ、次にダウンコンバ
ータで周波数を下げることにより、妨害等を除去するダ
ブルコンバージョン方式のものである。
をアップコンバータで周波数を上げ、次にダウンコンバ
ータで周波数を下げることにより、妨害等を除去するダ
ブルコンバージョン方式のものである。
【０００５】次に、チューナ５０の動作について説明す
る。入力端子１より入力された入力信号は、第１の帯域
通過フィルタ２ａにより受信信号の周波数帯以外が減衰
され、自動利得制御器３にて受信信号レベルに応じた自
動利得制御電圧により所定のレベル範囲に制限された
後、第１の増幅器４ａにより増幅され、第１の混合器５
ａに供給される。第１の混合器５ａは、第１の電圧制御
発振器６ａから出力される第１の局部発振信号に基い
て、入力された入力信号を第１の中間周波信号に変換す
る。この場合、第１の電圧制御発振器６ａは、第１のＰ
ＬＬＩＣ７ａに含まれる第１のＰＬＬ回路によりその発
振周波数が制御されるとともに、周波数の安定化が図ら
れる。
る。入力端子１より入力された入力信号は、第１の帯域
通過フィルタ２ａにより受信信号の周波数帯以外が減衰
され、自動利得制御器３にて受信信号レベルに応じた自
動利得制御電圧により所定のレベル範囲に制限された
後、第１の増幅器４ａにより増幅され、第１の混合器５
ａに供給される。第１の混合器５ａは、第１の電圧制御
発振器６ａから出力される第１の局部発振信号に基い
て、入力された入力信号を第１の中間周波信号に変換す
る。この場合、第１の電圧制御発振器６ａは、第１のＰ
ＬＬＩＣ７ａに含まれる第１のＰＬＬ回路によりその発
振周波数が制御されるとともに、周波数の安定化が図ら
れる。
【０００６】第１の混合器５ａから出力された第１の中
間周波信号は、第２の帯域通過フィルタ２ｂにより、第
１の中間周波数帯以外が減衰され、第２の増幅器４ｂで
増幅された後、第３の帯域通過フィルタ２ｃにより、再
度第１の中間周波数帯以外が減衰され、第２の混合器５
ｂに供給される。第２の混合器５ｂは、第２の電圧制御
発振器６ｂから出力される第２の局部発振信号に基い
て、入力された第１の中間周波信号を第２の中間周波信
号に変換する。この場合、第２の電圧制御発振器６ｂ
は、第２のＰＬＬＩＣ７ｂに含まれる第２のＰＬＬ回路
によりその発振周波数が制御されるとともに、周波数の
安定化が図られる。第２の混合器５ｂから出力された第
２の中間周波信号は、第４の帯域通過フィルタ２ｄによ
り、第２の中間周波数帯以外が減衰され、第３の増幅器
４ｃで増幅された後、出力端子９より出力される。
間周波信号は、第２の帯域通過フィルタ２ｂにより、第
１の中間周波数帯以外が減衰され、第２の増幅器４ｂで
増幅された後、第３の帯域通過フィルタ２ｃにより、再
度第１の中間周波数帯以外が減衰され、第２の混合器５
ｂに供給される。第２の混合器５ｂは、第２の電圧制御
発振器６ｂから出力される第２の局部発振信号に基い
て、入力された第１の中間周波信号を第２の中間周波信
号に変換する。この場合、第２の電圧制御発振器６ｂ
は、第２のＰＬＬＩＣ７ｂに含まれる第２のＰＬＬ回路
によりその発振周波数が制御されるとともに、周波数の
安定化が図られる。第２の混合器５ｂから出力された第
２の中間周波信号は、第４の帯域通過フィルタ２ｄによ
り、第２の中間周波数帯以外が減衰され、第３の増幅器
４ｃで増幅された後、出力端子９より出力される。
【０００７】なお、第１のＰＬＬＩＣ７ａと基準発振子
回路８とは直接接続され、第２のＰＬＬＩＣ７ｂと基準
発振子回路８とはコンデンサＣ２及び増幅器ＡＭＰを介
して接続される。基準発振子回路８は、水晶振動子Ｘと
コンデンサＣ１とからなり、基準発振子回路８と第１の
ＰＬＬＩＣ７ａに内蔵される増幅器とで構成させる基準
発振回路で発振させる基準周波信号を第１の電圧制御発
振器６ａへ供給する。そして、同じ基準周波信号は、コ
ンデンサＣ２及び増幅器ＡＭＰを介して第２のＰＬＬＩ
Ｃ７ｂにも供給される。
回路８とは直接接続され、第２のＰＬＬＩＣ７ｂと基準
発振子回路８とはコンデンサＣ２及び増幅器ＡＭＰを介
して接続される。基準発振子回路８は、水晶振動子Ｘと
コンデンサＣ１とからなり、基準発振子回路８と第１の
ＰＬＬＩＣ７ａに内蔵される増幅器とで構成させる基準
発振回路で発振させる基準周波信号を第１の電圧制御発
振器６ａへ供給する。そして、同じ基準周波信号は、コ
ンデンサＣ２及び増幅器ＡＭＰを介して第２のＰＬＬＩ
Ｃ７ｂにも供給される。
【０００８】
【発明が解決しようとする課題】ところが、上述の従来
のチューナによれば、近年の小型化設計要望により第１
の電圧制御発振器、基準発振用の増幅器を含む第１のＰ
ＬＬＩＣ及び基準発振子回路は同じ筐体内に近接して配
置されるため、第１の局部発振信号が基準発振子回路と
第１のＰＬＬＩＣとの接続端子から第１のＰＬＬＩＣの
基準発振用の増幅器へ流入してしまう。その結果、第１
のＰＬＬＩＣの基準発振用の増幅器で、基準周波信号と
この流入してきた第１の局部発振信号が混合され、基準
周波信号は、第１の局部発振信号が重畳された（基準周
波信号±第１の局部発振信号）となる。この第１の局部
発振信号を含む基準周波信号は第１のＰＬＬＩＣを経由
して第１の電圧制御発振器に戻るため、第１の局部発振
信号に基準周波信号の成分が重畳され、（第１の局部発
振信号±基準周波信号）となる。通常、基準発振子回路
を構成する精度の高い水晶振動子の発振周波数は４ＭＨ
ｚ帯が使われるため、不要な信号は第１の局部発振信号
±４ＭＨｚとなるが、この不要な信号の周波数はアナロ
グ映像系伝送帯域幅６ＭＨｚ内にあるため、これが妨害
波となりＣＡＴＶの画質が低下するといった問題があっ
た。
のチューナによれば、近年の小型化設計要望により第１
の電圧制御発振器、基準発振用の増幅器を含む第１のＰ
ＬＬＩＣ及び基準発振子回路は同じ筐体内に近接して配
置されるため、第１の局部発振信号が基準発振子回路と
第１のＰＬＬＩＣとの接続端子から第１のＰＬＬＩＣの
基準発振用の増幅器へ流入してしまう。その結果、第１
のＰＬＬＩＣの基準発振用の増幅器で、基準周波信号と
この流入してきた第１の局部発振信号が混合され、基準
周波信号は、第１の局部発振信号が重畳された（基準周
波信号±第１の局部発振信号）となる。この第１の局部
発振信号を含む基準周波信号は第１のＰＬＬＩＣを経由
して第１の電圧制御発振器に戻るため、第１の局部発振
信号に基準周波信号の成分が重畳され、（第１の局部発
振信号±基準周波信号）となる。通常、基準発振子回路
を構成する精度の高い水晶振動子の発振周波数は４ＭＨ
ｚ帯が使われるため、不要な信号は第１の局部発振信号
±４ＭＨｚとなるが、この不要な信号の周波数はアナロ
グ映像系伝送帯域幅６ＭＨｚ内にあるため、これが妨害
波となりＣＡＴＶの画質が低下するといった問題があっ
た。
【０００９】本発明は、このような問題点を解決するた
めになされたものであり、基準発振信号が電圧制御発振
器の発振信号に混入するのを防ぐことが可能なチューナ
を提供することを目的とする。
めになされたものであり、基準発振信号が電圧制御発振
器の発振信号に混入するのを防ぐことが可能なチューナ
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述する問題点を解決す
るため本発明のチューナは、基準発振子回路および増幅
器から構成される基準発振回路と、電圧制御発振器と、
前記基準発振回路の発振信号と前記電圧制御発振器の発
振信号とを位相比較し、該比較結果に応じて前記電圧制
御発振器の発振信号の発振周波数を制御するＰＬＬ回路
と、前記電圧制御発振器の発振信号に基き、入力信号を
中間周波信号に周波数変換する混合器とを備えるチュー
ナであって、前記基準発振子回路と前記増幅器との間
に、前記基準発振回路の発振信号を通過させ、前記電圧
制御発振器の発振信号を阻止するインダクタンス素子を
接続したことを特徴とする。
るため本発明のチューナは、基準発振子回路および増幅
器から構成される基準発振回路と、電圧制御発振器と、
前記基準発振回路の発振信号と前記電圧制御発振器の発
振信号とを位相比較し、該比較結果に応じて前記電圧制
御発振器の発振信号の発振周波数を制御するＰＬＬ回路
と、前記電圧制御発振器の発振信号に基き、入力信号を
中間周波信号に周波数変換する混合器とを備えるチュー
ナであって、前記基準発振子回路と前記増幅器との間
に、前記基準発振回路の発振信号を通過させ、前記電圧
制御発振器の発振信号を阻止するインダクタンス素子を
接続したことを特徴とする。
【００１１】また、本発明のチューナは、基準発振子回
路および増幅器から構成される基準発振回路と、電圧制
御発振器と、前記基準発振回路の発振信号と前記電圧制
御発振器の発振信号とを位相比較し、該比較結果に応じ
て前記電圧制御発振器の発振信号の発振周波数を制御す
るＰＬＬ回路と、前記電圧制御発振器の発振信号に基
き、入力信号を中間周波信号に周波数変換する混合器と
を備えるチューナであって、前記基準発振子回路と前記
増幅器との間に、前記基準発振回路の発振信号を通過さ
せ、前記電圧制御発振器の発振信号を阻止するフィルタ
を接続したことを特徴とする。
路および増幅器から構成される基準発振回路と、電圧制
御発振器と、前記基準発振回路の発振信号と前記電圧制
御発振器の発振信号とを位相比較し、該比較結果に応じ
て前記電圧制御発振器の発振信号の発振周波数を制御す
るＰＬＬ回路と、前記電圧制御発振器の発振信号に基
き、入力信号を中間周波信号に周波数変換する混合器と
を備えるチューナであって、前記基準発振子回路と前記
増幅器との間に、前記基準発振回路の発振信号を通過さ
せ、前記電圧制御発振器の発振信号を阻止するフィルタ
を接続したことを特徴とする。
【００１２】また、本発明のチューナは、基準発振回路
と、電圧制御発振器と、前記基準発振回路の発振信号と
前記電圧制御発振器の発振信号とを位相比較し、該比較
結果に応じて前記電圧制御発振器の発振信号の発振周波
数を制御するＰＬＬ回路と、前記電圧制御発振器の発振
信号に基き、入力信号を中間周波信号に周波数変換する
混合器とを備えるチューナであって、前記基準発振回路
と前記ＰＬＬ回路との間に、前記基準発振回路の発振信
号を通過させ、前記電圧制御発振器の発振信号を阻止す
るインダクタンス素子を接続したことを特徴とする。
と、電圧制御発振器と、前記基準発振回路の発振信号と
前記電圧制御発振器の発振信号とを位相比較し、該比較
結果に応じて前記電圧制御発振器の発振信号の発振周波
数を制御するＰＬＬ回路と、前記電圧制御発振器の発振
信号に基き、入力信号を中間周波信号に周波数変換する
混合器とを備えるチューナであって、前記基準発振回路
と前記ＰＬＬ回路との間に、前記基準発振回路の発振信
号を通過させ、前記電圧制御発振器の発振信号を阻止す
るインダクタンス素子を接続したことを特徴とする。
【００１３】また、本発明のチューナは、基準発振回路
と、電圧制御発振器と、前記基準発振回路の発振信号と
前記電圧制御発振器の発振信号とを位相比較し、該比較
結果に応じて前記電圧制御発振器の発振信号の発振周波
数を制御するＰＬＬ回路と、前記電圧制御発振器の発振
信号に基き、入力信号を中間周波信号に周波数変換する
混合器とを備えるチューナであって、前記基準発振回路
と前記ＰＬＬ回路との間に、前記基準発振回路の発振信
号を通過させ、前記電圧制御発振器の発振信号を阻止す
るフィルタを接続したことを特徴とする。
と、電圧制御発振器と、前記基準発振回路の発振信号と
前記電圧制御発振器の発振信号とを位相比較し、該比較
結果に応じて前記電圧制御発振器の発振信号の発振周波
数を制御するＰＬＬ回路と、前記電圧制御発振器の発振
信号に基き、入力信号を中間周波信号に周波数変換する
混合器とを備えるチューナであって、前記基準発振回路
と前記ＰＬＬ回路との間に、前記基準発振回路の発振信
号を通過させ、前記電圧制御発振器の発振信号を阻止す
るフィルタを接続したことを特徴とする。
【００１４】本発明のチューナによれば、基準発振子回
路と増幅回路との間、もしくは基準発振回路とＰＬＬ回
路との間に、基準周波信号を通過させ、電圧制御発振器
の発振信号を阻止するインダクタンス素子あるいはフィ
ルタを接続したため、電圧制御発振器の発振信号に、妨
害波となる基準周波信号が重畳するのを防止できる。
路と増幅回路との間、もしくは基準発振回路とＰＬＬ回
路との間に、基準周波信号を通過させ、電圧制御発振器
の発振信号を阻止するインダクタンス素子あるいはフィ
ルタを接続したため、電圧制御発振器の発振信号に、妨
害波となる基準周波信号が重畳するのを防止できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。なお、従来例と同一部分には、同一符
号を付している。
施例を説明する。なお、従来例と同一部分には、同一符
号を付している。
【００１６】図１は、本発明のチューナに係る第１の実
施例のブロック図である。チューナ１０は、従来例のチ
ューナ５０と同様に、入力端子１、第１〜第４の帯域通
過フィルタ２ａ〜２ｄ、自動利得制御器３、第１〜第３
の増幅器４ａ〜４ｃ、第１及び第２の混合器５ａ，５
ｂ、第１及び第２の電圧制御発振器６ａ，６ｂ、第１及
び第２のＰＬＬＩＣ７ａ，７ｂ、基準発振子回路８、出
力端子９を備える。
施例のブロック図である。チューナ１０は、従来例のチ
ューナ５０と同様に、入力端子１、第１〜第４の帯域通
過フィルタ２ａ〜２ｄ、自動利得制御器３、第１〜第３
の増幅器４ａ〜４ｃ、第１及び第２の混合器５ａ，５
ｂ、第１及び第２の電圧制御発振器６ａ，６ｂ、第１及
び第２のＰＬＬＩＣ７ａ，７ｂ、基準発振子回路８、出
力端子９を備える。
【００１７】そして、第２のＰＬＬＩＣ７ｂと基準発振
子回路８とは従来例のチューナ５０と同様にコンデンサ
Ｃ２及び増幅器ＡＭＰを介して接続されるが、第１のＰ
ＬＬＩＣ７ａと基準発振子回路８に内蔵される増幅器と
はインダクタンス素子であるインダクタＬ１を介して接
続される。
子回路８とは従来例のチューナ５０と同様にコンデンサ
Ｃ２及び増幅器ＡＭＰを介して接続されるが、第１のＰ
ＬＬＩＣ７ａと基準発振子回路８に内蔵される増幅器と
はインダクタンス素子であるインダクタＬ１を介して接
続される。
【００１８】なお、基準発振子回路８と第１のＰＬＬＩ
Ｃ７ａに内蔵される増幅器とで基準発振回路（図示せ
ず）を構成する。
Ｃ７ａに内蔵される増幅器とで基準発振回路（図示せ
ず）を構成する。
【００１９】また、インダクタＬ１は、印刷パターンで
形成され、そのインダクタンス値は第１の電圧制御発振
器６ａの発振信号を阻止するように１５ｎＨと小さい。
すなわち、インダクタＬ１のインピーダンスは基準発振
回路の発振周波数（４ＭＨｚ）で０．３８Ω、第１の電
圧制御発振器６ａの発振周波数（１．５ＧＨｚ）では１
４１．３Ωとなり、第１の電圧制御発振器６ａの発振信
号を阻止できる。
形成され、そのインダクタンス値は第１の電圧制御発振
器６ａの発振信号を阻止するように１５ｎＨと小さい。
すなわち、インダクタＬ１のインピーダンスは基準発振
回路の発振周波数（４ＭＨｚ）で０．３８Ω、第１の電
圧制御発振器６ａの発振周波数（１．５ＧＨｚ）では１
４１．３Ωとなり、第１の電圧制御発振器６ａの発振信
号を阻止できる。
【００２０】図２は、本発明のチューナに係る第２の実
施例のブロック図である。チューナ２０は、第１の実施
例のチューナ１０（図１）と比較して、第１のＰＬＬＩ
Ｃ７ａと基準発振子回路８とがインダクタＬ２及びコン
デンサＣ３，Ｃ４とからなる低域通過フィルタＦを介し
て接続される点で異なる。
施例のブロック図である。チューナ２０は、第１の実施
例のチューナ１０（図１）と比較して、第１のＰＬＬＩ
Ｃ７ａと基準発振子回路８とがインダクタＬ２及びコン
デンサＣ３，Ｃ４とからなる低域通過フィルタＦを介し
て接続される点で異なる。
【００２１】なお、第１の実施例のチューナ１０（図
１）と同様に、基準発振子回路８と第１のＰＬＬＩＣ７
ａに内蔵される増幅器とで基準発振回路（図示せず）を
構成する。
１）と同様に、基準発振子回路８と第１のＰＬＬＩＣ７
ａに内蔵される増幅器とで基準発振回路（図示せず）を
構成する。
【００２２】また、インダクタＬ２及びコンデンサＣ
３，Ｃ４のインダクタンス値、キャパシタンス値は、基
準発振回路の発振信号（４ＭＨｚ）を通過させ、第１の
電圧制御発振器６ａの発振信号（１．５ＧＨｚ）を阻止
するように設定されている。
３，Ｃ４のインダクタンス値、キャパシタンス値は、基
準発振回路の発振信号（４ＭＨｚ）を通過させ、第１の
電圧制御発振器６ａの発振信号（１．５ＧＨｚ）を阻止
するように設定されている。
【００２３】上述の実施例のチューナによれば、基準発
振子回路と第１のＰＬＬＩＣに内蔵される増幅器との間
に、基準発振回路の発振信号を通過させ、第１の電圧制
御発振器の発振信号である第１の局部発振信号を阻止す
るインダクタンス素子あるいはフィルタを接続したた
め、基準発振子回路と第１のＰＬＬＩＣに内蔵される増
幅器とで構成させる基準発振回路から第１の電圧制御発
振器へ供給する基準周波信号に、妨害波となる第１の局
部発振信号が重畳するのを防止でき、その結果として第
１の局部発振信号に妨害波となる基準周波信号が重畳す
るのを防止できる。
振子回路と第１のＰＬＬＩＣに内蔵される増幅器との間
に、基準発振回路の発振信号を通過させ、第１の電圧制
御発振器の発振信号である第１の局部発振信号を阻止す
るインダクタンス素子あるいはフィルタを接続したた
め、基準発振子回路と第１のＰＬＬＩＣに内蔵される増
幅器とで構成させる基準発振回路から第１の電圧制御発
振器へ供給する基準周波信号に、妨害波となる第１の局
部発振信号が重畳するのを防止でき、その結果として第
１の局部発振信号に妨害波となる基準周波信号が重畳す
るのを防止できる。
【００２４】したがって、近年の小型化設計により電圧
制御発振器と基準発振子回路とを近接させても、ＣＡＴ
Ｖの画質が劣化しなくなる。
制御発振器と基準発振子回路とを近接させても、ＣＡＴ
Ｖの画質が劣化しなくなる。
【００２５】なお、上述の実施例では、チューナがダブ
ルコンバージョンチューナである場合について説明した
が、シングルコンバージョンチューナであっても同様の
効果が得られる。
ルコンバージョンチューナである場合について説明した
が、シングルコンバージョンチューナであっても同様の
効果が得られる。
【００２６】また、インダクタが印刷パターンである場
合について説明したが、チップコイル、空芯コイルなど
であっても同様の効果が得られる。
合について説明したが、チップコイル、空芯コイルなど
であっても同様の効果が得られる。
【００２７】さらに、フィルタが低域通過フィルタであ
る場合について説明したが、基準周波信号を通過させ第
１の局部発振信号を通過させない帯域通過フィルタある
いは第１の局部発振信号のみを通過させない帯域阻止フ
ィルタであっても同様の効果が得られる。
る場合について説明したが、基準周波信号を通過させ第
１の局部発振信号を通過させない帯域通過フィルタある
いは第１の局部発振信号のみを通過させない帯域阻止フ
ィルタであっても同様の効果が得られる。
【００２８】なお、上記の各実施例においては、第１の
ＰＬＬＩＣに基準発振回路のための増幅器が含まれる構
成を示したが、基準発振回路のための増幅器が第１のＰ
ＬＬＩＣに含まれずに外付けされる場合であっても、全
く同様の作用効果を奏するものである。
ＰＬＬＩＣに基準発振回路のための増幅器が含まれる構
成を示したが、基準発振回路のための増幅器が第１のＰ
ＬＬＩＣに含まれずに外付けされる場合であっても、全
く同様の作用効果を奏するものである。
【００２９】さらには、基準発振回路のための増幅器が
第１のＰＬＬＩＣに含まれない場合には、基準発振子回
路と増幅器とで構成される基準発振回路の出力が第１の
ＰＬＬＩＣに入力されることになるが、この基準発振回
路の出力と第１のＰＬＬＩＣとの間にインダクタンス素
子あるいはフィルタを接続する構成でも同様の作用効果
を奏するものである。
第１のＰＬＬＩＣに含まれない場合には、基準発振子回
路と増幅器とで構成される基準発振回路の出力が第１の
ＰＬＬＩＣに入力されることになるが、この基準発振回
路の出力と第１のＰＬＬＩＣとの間にインダクタンス素
子あるいはフィルタを接続する構成でも同様の作用効果
を奏するものである。
【００３０】
【発明の効果】本発明のチューナによれば、基準発振子
回路とＰＬＬＩＣに含まれる増幅器との間に、基準周波
信号を通過させ、電圧制御発振器の発振信号を阻止する
インダクタンス素子あるいはフィルタを接続したため、
基準発振子回路とＰＬＬ回路に内蔵される増幅器とで構
成させる基準発振回路から電圧制御発振器へ供給する基
準周波信号に、妨害波となる電圧制御発振器の発振信号
が重畳するのを防止でき、その結果として第１の局部発
振信号に妨害波となる基準周波信号が重畳するのを防止
できる。
回路とＰＬＬＩＣに含まれる増幅器との間に、基準周波
信号を通過させ、電圧制御発振器の発振信号を阻止する
インダクタンス素子あるいはフィルタを接続したため、
基準発振子回路とＰＬＬ回路に内蔵される増幅器とで構
成させる基準発振回路から電圧制御発振器へ供給する基
準周波信号に、妨害波となる電圧制御発振器の発振信号
が重畳するのを防止でき、その結果として第１の局部発
振信号に妨害波となる基準周波信号が重畳するのを防止
できる。
【００３１】したがって、近年の小型化設計により電圧
制御発振器、基準発振子回路及びＰＬＬＩＣを近接させ
ても、ＣＡＴＶの画質が劣化しなくなる。
制御発振器、基準発振子回路及びＰＬＬＩＣを近接させ
ても、ＣＡＴＶの画質が劣化しなくなる。
【図１】本発明のチューナに係る第１の実施例のブロッ
ク図である。
ク図である。
【図２】本発明のチューナに係る第２の実施例のブロッ
ク図である。
ク図である。
【図３】従来のチューナを示すブロック図である。
５ａ，５ｂ 混合器 ６ａ，６ｂ 電圧制御発振器 ７ａ，７ｂ ＰＬＬＩＣ ８ 基準発振子回路 １０，２０ チューナ Ｆ フィルタ Ｌ１ インダクタンス素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB09 CC01 CC15 CC19 CC38 DD05 FF06 QQ06 5K020 AA03 DD05 DD07 FF05 GG04 GG10 GG11 GG12 HH11 MM12 MM13 5K052 AA02 BB02 BB13 DD15 FF01 GG01
Claims (4)
- 【請求項１】 基準発振子回路および増幅器から構成さ
れる基準発振回路と、電圧制御発振器と、前記基準発振
回路の発振信号と前記電圧制御発振器の発振信号とを位
相比較し、該比較結果に応じて前記電圧制御発振器の発
振信号の発振周波数を制御するＰＬＬ回路と、前記電圧
制御発振器の発振信号に基き、入力信号を中間周波信号
に周波数変換する混合器とを備えるチューナであって、 前記基準発振子回路と前記増幅器との間に、前記基準発
振回路の発振信号を通過させ、前記電圧制御発振器の発
振信号を阻止するインダクタンス素子を接続したことを
特徴とするチューナ。 - 【請求項２】 基準発振子回路および増幅器から構成さ
れる基準発振回路と、電圧制御発振器と、前記基準発振
回路の発振信号と前記電圧制御発振器の発振信号とを位
相比較し、該比較結果に応じて前記電圧制御発振器の発
振信号の発振周波数を制御するＰＬＬ回路と、前記電圧
制御発振器の発振信号に基き、入力信号を中間周波信号
に周波数変換する混合器とを備えるチューナであって、 前記基準発振子回路と前記増幅器との間に、前記基準発
振回路の発振信号を通過させ、前記電圧制御発振器の発
振信号を阻止するフィルタを接続したことを特徴とする
チューナ。 - 【請求項３】 基準発振回路と、電圧制御発振器と、前
記基準発振回路の発振信号と前記電圧制御発振器の発振
信号とを位相比較し、該比較結果に応じて前記電圧制御
発振器の発振信号の発振周波数を制御するＰＬＬ回路
と、前記電圧制御発振器の発振信号に基き、入力信号を
中間周波信号に周波数変換する混合器とを備えるチュー
ナであって、 前記基準発振回路と前記ＰＬＬ回路との間に、前記基準
発振回路の発振信号を通過させ、前記電圧制御発振器の
発振信号を阻止するインダクタンス素子を接続したこと
を特徴とするチューナ。 - 【請求項４】 基準発振回路と、電圧制御発振器と、前
記基準発振回路の発振信号と前記電圧制御発振器の発振
信号とを位相比較し、該比較結果に応じて前記電圧制御
発振器の発振信号の発振周波数を制御するＰＬＬ回路
と、前記電圧制御発振器の発振信号に基き、入力信号を
中間周波信号に周波数変換する混合器とを備えるチュー
ナであって、 前記基準発振回路と前記ＰＬＬ回路との間に、前記基準
発振回路の発振信号を通過させ、前記電圧制御発振器の
発振信号を阻止するフィルタを接続したことを特徴とす
るチューナ。
Priority Applications (2)
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|---|---|---|---|
| JP2001300623A JP3788303B2 (ja) | 2001-01-09 | 2001-09-28 | チューナ |
| US09/996,990 US6842610B2 (en) | 2001-01-09 | 2001-11-30 | Tuner |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001705 | 2001-01-09 | ||
| JP2001-1705 | 2001-01-09 | ||
| JP2001300623A JP3788303B2 (ja) | 2001-01-09 | 2001-09-28 | チューナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280919A true JP2002280919A (ja) | 2002-09-27 |
| JP3788303B2 JP3788303B2 (ja) | 2006-06-21 |
Family
ID=26607415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001300623A Expired - Lifetime JP3788303B2 (ja) | 2001-01-09 | 2001-09-28 | チューナ |
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| JP (1) | JP3788303B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7647033B2 (en) * | 2006-03-23 | 2010-01-12 | Renesas Technology Corp. | Semiconductor integrated circuit device for communication |
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| WO2000028664A2 (en) * | 1998-11-12 | 2000-05-18 | Broadcom Corporation | Fully integrated tuner architecture |
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-
2001
- 2001-09-28 JP JP2001300623A patent/JP3788303B2/ja not_active Expired - Lifetime
- 2001-11-30 US US09/996,990 patent/US6842610B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030083815A (ko) * | 2002-04-22 | 2003-11-01 | 엘지이노텍 주식회사 | 복조 아이씨 내장형 디지털 튜너의 상호 간섭 및 비트발생 방지회로 |
| US7647033B2 (en) * | 2006-03-23 | 2010-01-12 | Renesas Technology Corp. | Semiconductor integrated circuit device for communication |
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