JP2002280570A - 主として＜１００＞配向した多結晶シリコン薄膜トランジスタの形成方法 - Google Patents
主として＜１００＞配向した多結晶シリコン薄膜トランジスタの形成方法Info
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- 239000010408 film Substances 0.000 title claims abstract description 113
- 238000000034 method Methods 0.000 title claims abstract description 62
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 31
- 239000010409 thin film Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 40
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000002425 crystallisation Methods 0.000 claims description 8
- 230000008025 crystallization Effects 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 6
- 239000004033 plastic Substances 0.000 claims description 6
- 239000010453 quartz Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000013078 crystal Substances 0.000 description 46
- 238000010586 diagram Methods 0.000 description 14
- 238000005224 laser annealing Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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Abstract
(57)【要約】
【課題】 より均一な結晶学的配向を有する多結晶シリ
コン膜を用いてＴＦＴを製造する方法、および主として
＜１００＞配向した多結晶シリコンを用いてＴＦＴを製
造することが可能な方法を提供すること。 【解決手段】 基板上に薄膜トランジスタ（ＴＦＴ）構
造物を形成する方法であって、前記基板を提供する工程
と、前記基板の上に少なくとも１００ｎｍの厚さのアモ
ルファスシリコン膜を堆積する工程と、横方向結晶化プ
ロセスを使用して前記アモルファスシリコン膜をアニー
リングし、主に＜１００＞の結晶学的配向を有する多結
晶膜を生成する工程と、前記多結晶膜の上にゲート構造
物を形成する工程と、主に＜１００＞の結晶学的配向を
有する前記多結晶膜をドープして、ソース領域およびド
レイン領域を生成する工程とを包含する、方法。
コン膜を用いてＴＦＴを製造する方法、および主として
＜１００＞配向した多結晶シリコンを用いてＴＦＴを製
造することが可能な方法を提供すること。 【解決手段】 基板上に薄膜トランジスタ（ＴＦＴ）構
造物を形成する方法であって、前記基板を提供する工程
と、前記基板の上に少なくとも１００ｎｍの厚さのアモ
ルファスシリコン膜を堆積する工程と、横方向結晶化プ
ロセスを使用して前記アモルファスシリコン膜をアニー
リングし、主に＜１００＞の結晶学的配向を有する多結
晶膜を生成する工程と、前記多結晶膜の上にゲート構造
物を形成する工程と、主に＜１００＞の結晶学的配向を
有する前記多結晶膜をドープして、ソース領域およびド
レイン領域を生成する工程とを包含する、方法。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体技術
に関し、より詳細には、アモルファスシリコン膜内の多
結晶シリコン領域上に薄膜トランジスタ（ＴＦＴ）を形
成する方法に関する。
に関し、より詳細には、アモルファスシリコン膜内の多
結晶シリコン領域上に薄膜トランジスタ（ＴＦＴ）を形
成する方法に関する。
【０００２】
【従来の技術】多結晶シリコンはアモルファスシリコン
膜を結晶化することによって形成される。アモルファス
シリコン膜を結晶化する一つの方法は、エキシマレーザ
アニーリング（ＥＬＡ）である。従来のＥＬＡプロセス
では、ランダムな多結晶構造を有する多結晶膜が形成さ
れる。ここで使用した「ランダム」とは、シリコン中に
単結晶配向が主として生じず、多結晶構造が結晶学的配
向の混合物からなることを意味する。これらのシリコン
中の結晶学的配向は、当該分野で周知のように、結果と
して一般に＜１１１＞、＜１１０＞、および＜１００＞
と示される。結晶学的配向を制御することは、多結晶シ
リコン膜の電気的特性がその膜の結晶学的配向に依存す
るので、一般に望ましい。さらに、電気的特性の均一性
は、膜の大部分が制御可能な構造を有する場合に向上す
る。
膜を結晶化することによって形成される。アモルファス
シリコン膜を結晶化する一つの方法は、エキシマレーザ
アニーリング（ＥＬＡ）である。従来のＥＬＡプロセス
では、ランダムな多結晶構造を有する多結晶膜が形成さ
れる。ここで使用した「ランダム」とは、シリコン中に
単結晶配向が主として生じず、多結晶構造が結晶学的配
向の混合物からなることを意味する。これらのシリコン
中の結晶学的配向は、当該分野で周知のように、結果と
して一般に＜１１１＞、＜１１０＞、および＜１００＞
と示される。結晶学的配向を制御することは、多結晶シ
リコン膜の電気的特性がその膜の結晶学的配向に依存す
るので、一般に望ましい。さらに、電気的特性の均一性
は、膜の大部分が制御可能な構造を有する場合に向上す
る。
【０００３】ＥＬＡおよび多くの他のアニーリング法
は、これらの微細構造特性を制御し、アニールされた膜
における予測可能な、および繰り返し可能な優先的な結
晶配向および膜構造を達成するための手段を提供しな
い。
は、これらの微細構造特性を制御し、アニールされた膜
における予測可能な、および繰り返し可能な優先的な結
晶配向および膜構造を達成するための手段を提供しな
い。
【０００４】
【発明が解決しようとする課題】従って、本発明は、よ
り均一な結晶学的配向を有する多結晶シリコン膜を用い
てＴＦＴを製造する方法を提供することを目的とする。
さらに、主として＜１００＞配向した多結晶シリコンを
用いてＴＦＴを製造することが可能な方法を提供するこ
とを目的とする。
り均一な結晶学的配向を有する多結晶シリコン膜を用い
てＴＦＴを製造する方法を提供することを目的とする。
さらに、主として＜１００＞配向した多結晶シリコンを
用いてＴＦＴを製造することが可能な方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、基板上に薄膜
トランジスタ（ＴＦＴ）構造物を形成する方法であっ
て、ａ）前記基板を提供する工程と、ｂ）前記基板の上
に少なくとも１００ｎｍの厚さのアモルファスシリコン
膜を堆積する工程と、ｃ）横方向結晶化プロセスを使用
して前記アモルファスシリコン膜をアニーリングし、主
に＜１００＞の結晶学的配向を有する多結晶膜を生成す
る工程と、ｄ）前記多結晶膜の上にゲート構造物を形成
する工程と、ｅ）主に＜１００＞の結晶学的配向を有す
る前記多結晶膜をドープして、ソース領域およびドレイ
ン領域を生成する工程とを包含する、方法であり、これ
により上記目的が達成される。
トランジスタ（ＴＦＴ）構造物を形成する方法であっ
て、ａ）前記基板を提供する工程と、ｂ）前記基板の上
に少なくとも１００ｎｍの厚さのアモルファスシリコン
膜を堆積する工程と、ｃ）横方向結晶化プロセスを使用
して前記アモルファスシリコン膜をアニーリングし、主
に＜１００＞の結晶学的配向を有する多結晶膜を生成す
る工程と、ｄ）前記多結晶膜の上にゲート構造物を形成
する工程と、ｅ）主に＜１００＞の結晶学的配向を有す
る前記多結晶膜をドープして、ソース領域およびドレイ
ン領域を生成する工程とを包含する、方法であり、これ
により上記目的が達成される。
【０００６】本発明の一つの実施形態は、前記基板は透
明である、上記に記載の方法である。
明である、上記に記載の方法である。
【０００７】本発明の一つの実施形態は、前記基板は石
英、ガラス、またはプラスチックである、上記に記載の
方法である。
英、ガラス、またはプラスチックである、上記に記載の
方法である。
【０００８】本発明の一つの実施形態は、前記アモルフ
ァスシリコン膜は、およそ１００〜２５０ｎｍの範囲の
厚さである、上記に記載の方法である。
ァスシリコン膜は、およそ１００〜２５０ｎｍの範囲の
厚さである、上記に記載の方法である。
【０００９】本発明の一つの実施形態は、前記多結晶膜
は、＜１００＞の１５度の範囲内の結晶学的配向を有す
る、上記に記載の方法である。
は、＜１００＞の１５度の範囲内の結晶学的配向を有す
る、上記に記載の方法である。
【００１０】本発明の一つの実施形態は、前記多結晶膜
は、＜１００＞の１０度の範囲内の結晶学的配向を有す
る、上記に記載の方法である。
は、＜１００＞の１０度の範囲内の結晶学的配向を有す
る、上記に記載の方法である。
【００１１】本発明の一つの実施形態は、前記横方向結
晶化プロセスは、連続的なレーザパルスの間の前記アモ
ルファスシリコン膜の表面の上をビームレットが進行す
る際に、前記アモルファスシリコン膜を結晶化するよう
に、前記アモルファスシリコン膜の表面に前記ビームレ
ットを投射するための幅狭のスリットを有するマスクを
介して投射される連続するレーザパルスを含む、上記に
記載の方法である。
晶化プロセスは、連続的なレーザパルスの間の前記アモ
ルファスシリコン膜の表面の上をビームレットが進行す
る際に、前記アモルファスシリコン膜を結晶化するよう
に、前記アモルファスシリコン膜の表面に前記ビームレ
ットを投射するための幅狭のスリットを有するマスクを
介して投射される連続するレーザパルスを含む、上記に
記載の方法である。
【００１２】さらに、本発明は、ａ）基板と、ｂ）前記
基板の上にある主に＜１００＞の結晶学的配向を有する
多結晶シリコン膜と、ｃ）前記多結晶シリコン膜の上に
形成されたゲート構造物と、ｄ）多結晶シリコン膜をド
ープすることによって形成されたソース領域およびドレ
イン領域とを含む、薄膜トランジスタ（ＴＦＴ）構造物
であり、これにより上記目的が達成される。
基板の上にある主に＜１００＞の結晶学的配向を有する
多結晶シリコン膜と、ｃ）前記多結晶シリコン膜の上に
形成されたゲート構造物と、ｄ）多結晶シリコン膜をド
ープすることによって形成されたソース領域およびドレ
イン領域とを含む、薄膜トランジスタ（ＴＦＴ）構造物
であり、これにより上記目的が達成される。
【００１３】本発明の一つの実施形態は、前記基板は透
明である、上記に記載の薄膜トランジスタ構造物であ
る。
明である、上記に記載の薄膜トランジスタ構造物であ
る。
【００１４】本発明の一つの実施形態は、前記基板は石
英、ガラス、またはプラスチックである、上記に記載の
薄膜トランジスタ構造物である。
英、ガラス、またはプラスチックである、上記に記載の
薄膜トランジスタ構造物である。
【００１５】本発明の一つの実施形態は、前記多結晶シ
リコン膜は、少なくとも１００ｎｍの厚さである、上記
に記載の薄膜トランジスタ構造物である。
リコン膜は、少なくとも１００ｎｍの厚さである、上記
に記載の薄膜トランジスタ構造物である。
【００１６】本発明の一つの実施形態は、前記多結晶シ
リコン膜は、およそ１００〜２５０ｎｍの範囲の厚さで
ある、上記に記載の薄膜トランジスタ構造物である。
リコン膜は、およそ１００〜２５０ｎｍの範囲の厚さで
ある、上記に記載の薄膜トランジスタ構造物である。
【００１７】本発明の一つの実施形態は、前記ソース領
域およびドレイン領域は、前記多結晶シリコン膜を通っ
て一部分にのみ広がっている、上記に記載の薄膜トラン
ジスタ構造物である。
域およびドレイン領域は、前記多結晶シリコン膜を通っ
て一部分にのみ広がっている、上記に記載の薄膜トラン
ジスタ構造物である。
【００１８】本発明では、所望される主な結晶配向を有
する多結晶シリコン膜を有する薄膜トランジスタ（ＴＦ
Ｔ）構造物を基板上に形成する方法が提供される。この
ＴＦＴ構造物を形成する方法は、基板を提供する工程
と、基板の上にアモルファスシリコン膜を堆積する工程
と、基板をアニーリングして所望される主な結晶配向
（好ましくは、＜１００＞結晶配向）を有する多結晶膜
を生成する工程と、多結晶膜上にゲート構造物を形成す
る工程と、多結晶膜をドープしてソース領域およびドレ
イン領域を形成する工程とを包含する。
する多結晶シリコン膜を有する薄膜トランジスタ（ＴＦ
Ｔ）構造物を基板上に形成する方法が提供される。この
ＴＦＴ構造物を形成する方法は、基板を提供する工程
と、基板の上にアモルファスシリコン膜を堆積する工程
と、基板をアニーリングして所望される主な結晶配向
（好ましくは、＜１００＞結晶配向）を有する多結晶膜
を生成する工程と、多結晶膜上にゲート構造物を形成す
る工程と、多結晶膜をドープしてソース領域およびドレ
イン領域を形成する工程とを包含する。
【００１９】基板は、アモルファスシリコンの堆積およ
びエキシマレーザのアニーリングに適合する任意の材料
であり得る。基板は、好ましくは石英、ガラス、プラス
チックなどの透明基板である。
びエキシマレーザのアニーリングに適合する任意の材料
であり得る。基板は、好ましくは石英、ガラス、プラス
チックなどの透明基板である。
【００２０】主に＜１００＞結晶配向である高品質の膜
を達成するために、アモルファス膜を堆積する工程は、
少なくともおよそ１００ｎｍの厚さに堆積する。
を達成するために、アモルファス膜を堆積する工程は、
少なくともおよそ１００ｎｍの厚さに堆積する。
【００２１】アニーリング工程は、好ましくは横方向シ
ードエキシマレーザアニーリングプロセスを使用する。
ードエキシマレーザアニーリングプロセスを使用する。
【００２２】本発明の方法は、多結晶膜を含む薄膜トラ
ンジスタ構造物を生成する。この多結晶膜は主に＜１０
０＞結晶配向を有しており、基板の上に存在する。最終
的な膜は、少なくとも１００ｎｍの厚さである。ゲート
構造物は多結晶シリコン膜の上に存在し、ソース／ドレ
イン領域は多結晶シリコン膜をドープすることによって
形成される。
ンジスタ構造物を生成する。この多結晶膜は主に＜１０
０＞結晶配向を有しており、基板の上に存在する。最終
的な膜は、少なくとも１００ｎｍの厚さである。ゲート
構造物は多結晶シリコン膜の上に存在し、ソース／ドレ
イン領域は多結晶シリコン膜をドープすることによって
形成される。
【００２３】
【発明の実施の形態】図１を参照すると、横方向シード
エキシマレーザアニーリング（ＬＳ−ＥＬＡ）装置１０
が示される。ＬＳ−ＥＬＡ装置１０はレーザ源１２を有
する。レーザ源１２は光学系（ミラーおよびレンズを含
む）とともにレーザ（図示せず）を含む。この光学系は
レーザビーム１４（点線で示される）を整え、それをス
テージ１７により支持される基板１６の方へ指向する。
レーザビーム１４は、マスクホルダ２０によって支持さ
れたマスク１８を通る。レーザビーム１４は、好ましく
は、マスク１８が５０ｍｍ×５０ｍｍである場合に０．
８〜１ジュールの範囲の出力エネルギーを有する。現在
市販されているレーザ（例えば、ＬａｍｂｄａＳｔｅｅ
ｌ １０００）は、この出力を達成し得る。適用可能な
レーザの出力が増加するにつれて、レーザビーム１４の
エネルギーはより大きくなることが可能であり、さらに
マスクのサイズも大きくなることが可能となる。マスク
１８を通過後、レーザビーム１４は縮小光学系２２（模
式的に示される）を通る。縮小光学系２２は、レーザビ
ームのサイズを減少する。そのようなレーザビームのサ
イズの減少により、マスク１８を通過後に生成された任
意の画像のサイズを減少させ、そして同時に所望の位置
２４で基板１６に当たる光学エネルギーの強度を増加さ
せることになる。この縮小は、典型的には画像のサイズ
において、３×〜７×の間のオーダーの、好ましくは５
×の縮小率である。５×の縮小率において、位置２４で
その表面に当たるマスク１８の画像は、マスクより２５
倍小さい（すなわち、１／２５の）全面積を有し、それ
に対応して、位置２４でのレーザビーム１４のエネルギ
ー密度は増加する。
エキシマレーザアニーリング（ＬＳ−ＥＬＡ）装置１０
が示される。ＬＳ−ＥＬＡ装置１０はレーザ源１２を有
する。レーザ源１２は光学系（ミラーおよびレンズを含
む）とともにレーザ（図示せず）を含む。この光学系は
レーザビーム１４（点線で示される）を整え、それをス
テージ１７により支持される基板１６の方へ指向する。
レーザビーム１４は、マスクホルダ２０によって支持さ
れたマスク１８を通る。レーザビーム１４は、好ましく
は、マスク１８が５０ｍｍ×５０ｍｍである場合に０．
８〜１ジュールの範囲の出力エネルギーを有する。現在
市販されているレーザ（例えば、ＬａｍｂｄａＳｔｅｅ
ｌ １０００）は、この出力を達成し得る。適用可能な
レーザの出力が増加するにつれて、レーザビーム１４の
エネルギーはより大きくなることが可能であり、さらに
マスクのサイズも大きくなることが可能となる。マスク
１８を通過後、レーザビーム１４は縮小光学系２２（模
式的に示される）を通る。縮小光学系２２は、レーザビ
ームのサイズを減少する。そのようなレーザビームのサ
イズの減少により、マスク１８を通過後に生成された任
意の画像のサイズを減少させ、そして同時に所望の位置
２４で基板１６に当たる光学エネルギーの強度を増加さ
せることになる。この縮小は、典型的には画像のサイズ
において、３×〜７×の間のオーダーの、好ましくは５
×の縮小率である。５×の縮小率において、位置２４で
その表面に当たるマスク１８の画像は、マスクより２５
倍小さい（すなわち、１／２５の）全面積を有し、それ
に対応して、位置２４でのレーザビーム１４のエネルギ
ー密度は増加する。
【００２４】ステージ１７は、好ましくはビーム１４の
もとで基板１６を正確に位置付け得る精密ｘ−ｙステー
ジである。このステージ１７は、好ましくはｚ軸に沿っ
て移動することができる。ステージ１７を上下に動かす
ことにより、位置２４でレーザビーム１４によって生成
されたマスク１８の画像の焦点を合わせたり、または焦
点を外したりすることを援助することができる。マスク
ホルダ２０は、ｘ−ｙ移動もまた可能である。
もとで基板１６を正確に位置付け得る精密ｘ−ｙステー
ジである。このステージ１７は、好ましくはｚ軸に沿っ
て移動することができる。ステージ１７を上下に動かす
ことにより、位置２４でレーザビーム１４によって生成
されたマスク１８の画像の焦点を合わせたり、または焦
点を外したりすることを援助することができる。マスク
ホルダ２０は、ｘ−ｙ移動もまた可能である。
【００２５】図２は、従来技術のＥＬＡプロセスの様子
を示す。このプロセスは、しばしばインターフェイスシ
ードＥＬＡ（ＩＳ−ＥＬＡ）と呼ばれる。アモルファス
シリコン膜３０は、基板１６の上に堆積される。レーザ
パルスがこのアモルファスシリコン膜３０に向けられ、
領域３２を溶融し、結晶化する。レーザパルスは約０．
５ｍｍの領域を溶融する。微小結晶種３４が界面に滞在
または形成する。周囲のアモルファスシリコンが結晶化
するにつれて、これらの種は結晶配向に影響を与える。
種３４は種々の結晶配向を有しているので、得られた膜
は結晶配向がばらばらの混合物である。これは以前に結
晶化した領域３６により示される。実際には、多数の種
が界面に存在するので、多数の結晶配向が形成される。
を示す。このプロセスは、しばしばインターフェイスシ
ードＥＬＡ（ＩＳ−ＥＬＡ）と呼ばれる。アモルファス
シリコン膜３０は、基板１６の上に堆積される。レーザ
パルスがこのアモルファスシリコン膜３０に向けられ、
領域３２を溶融し、結晶化する。レーザパルスは約０．
５ｍｍの領域を溶融する。微小結晶種３４が界面に滞在
または形成する。周囲のアモルファスシリコンが結晶化
するにつれて、これらの種は結晶配向に影響を与える。
種３４は種々の結晶配向を有しているので、得られた膜
は結晶配向がばらばらの混合物である。これは以前に結
晶化した領域３６により示される。実際には、多数の種
が界面に存在するので、多数の結晶配向が形成される。
【００２６】図３〜５は、横方向シードＥＬＡ（ＬＳ−
ＥＬＡ）の工程を示す。この横方向シードＥＬＡ（ＬＳ
−ＥＬＡ）は、横方向成長ＥＬＡ（ＬＧ−ＥＬＡ）また
は横方向結晶化ＥＬＡ（ＬＣ−ＥＬＡ）とも呼ばれる。
図３から始まって、アモルファスシリコン膜３０は、基
板１６の上に堆積される。レーザビームパルスはマスク
１８の開口部４０を通過し、ビームレットを形成する。
このビームレットはアモルファスシリコン膜３０の領域
４２を照射する。各ビームレットは約５ミクロン幅であ
る。これは、従来技術のＩＳ−ＥＬＡプロセスで使用さ
れる０．５ｍｍよりもおよそ１００倍狭い。小領域４２
は、マスクを通るレーザパルスにより生成されるビーム
レットにより溶融し、結晶化する。
ＥＬＡ）の工程を示す。この横方向シードＥＬＡ（ＬＳ
−ＥＬＡ）は、横方向成長ＥＬＡ（ＬＧ−ＥＬＡ）また
は横方向結晶化ＥＬＡ（ＬＣ−ＥＬＡ）とも呼ばれる。
図３から始まって、アモルファスシリコン膜３０は、基
板１６の上に堆積される。レーザビームパルスはマスク
１８の開口部４０を通過し、ビームレットを形成する。
このビームレットはアモルファスシリコン膜３０の領域
４２を照射する。各ビームレットは約５ミクロン幅であ
る。これは、従来技術のＩＳ−ＥＬＡプロセスで使用さ
れる０．５ｍｍよりもおよそ１００倍狭い。小領域４２
は、マスクを通るレーザパルスにより生成されるビーム
レットにより溶融し、結晶化する。
【００２７】各パルスの後、マスク１８は横方向結晶成
長長さの半分よりも大きくない大きさだけ進行する。次
いで、次のパルスが新しい領域に向けられる。開口部４
０の画像を少しだけ進行させることにより、その前のス
テップにより生成された結晶が隣接する材料が引き続い
て結晶化するための種結晶として働く。ここで図４を参
照すると、照射された領域４２がわずかに移動してい
る。以前に結晶化された領域４４は、照射された領域４
２が結晶化するための種結晶として働く。横方向にマス
クを進行させ、短いパルスを当てるプロセスを繰り返す
ことにより、結晶はその進行するレーザパルスの進行方
向に効果的に引っ張られる。
長長さの半分よりも大きくない大きさだけ進行する。次
いで、次のパルスが新しい領域に向けられる。開口部４
０の画像を少しだけ進行させることにより、その前のス
テップにより生成された結晶が隣接する材料が引き続い
て結晶化するための種結晶として働く。ここで図４を参
照すると、照射された領域４２がわずかに移動してい
る。以前に結晶化された領域４４は、照射された領域４
２が結晶化するための種結晶として働く。横方向にマス
クを進行させ、短いパルスを当てるプロセスを繰り返す
ことにより、結晶はその進行するレーザパルスの進行方
向に効果的に引っ張られる。
【００２８】図５は、図４の後にさらにいくらかのパル
スが当てられた後のアモルファスシリコン膜３０を示
す。この結晶はマスクが移動する方向に成長を続け、多
結晶領域を形成する。このマスクは好ましくは、各開口
部４０がその直前にある開口部によって形成された多結
晶領域の端部に届くまで進行される。より大きな領域を
結晶化させるために、ステージ１７（図１を参照して記
載される）を動かすことが可能であり、マスク１８が再
度位置決めされ、所望のサイズの領域が結晶化されるま
でアモルファスシリコン膜３０を結晶化し続ける。
スが当てられた後のアモルファスシリコン膜３０を示
す。この結晶はマスクが移動する方向に成長を続け、多
結晶領域を形成する。このマスクは好ましくは、各開口
部４０がその直前にある開口部によって形成された多結
晶領域の端部に届くまで進行される。より大きな領域を
結晶化させるために、ステージ１７（図１を参照して記
載される）を動かすことが可能であり、マスク１８が再
度位置決めされ、所望のサイズの領域が結晶化されるま
でアモルファスシリコン膜３０を結晶化し続ける。
【００２９】このＬＳ−ＥＬＡプロセスにより、より均
一な結晶化領域が生成される。これは、界面の複数の種
結晶を使用して形成された結晶化領域とは対照的に、引
き続くレーザパルスによって最初に結晶化された領域の
伝播に起因するものである。図６〜９は、得られた主結
晶配向に与えるアモルファスシリコン膜厚の影響を示す
プロットである。
一な結晶化領域が生成される。これは、界面の複数の種
結晶を使用して形成された結晶化領域とは対照的に、引
き続くレーザパルスによって最初に結晶化された領域の
伝播に起因するものである。図６〜９は、得られた主結
晶配向に与えるアモルファスシリコン膜厚の影響を示す
プロットである。
【００３０】図６は、ＬＳ−ＥＬＡプロセスの後に３０
ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配向
の分布のプロットである。図６は、大部分の結晶が１０
１（領域５０）にあることを示す。１０１（領域５０）
は、＜１１０＞結晶配向に対応する。
ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配向
の分布のプロットである。図６は、大部分の結晶が１０
１（領域５０）にあることを示す。１０１（領域５０）
は、＜１１０＞結晶配向に対応する。
【００３１】図７は、ＬＳ−ＥＬＡプロセスの後に４５
ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配向
の分布のプロットである。図７は、結晶配向がこの配向
プロット全体にわたって広がっていることを示す。これ
は、得られた膜があまり理想的でない状態である。主結
晶配向が、＜１１０＞配向から＜１００＞配向領域５２
（これは、プロット上の００１に対応する）へと移動し
たことに留意されたい。
ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配向
の分布のプロットである。図７は、結晶配向がこの配向
プロット全体にわたって広がっていることを示す。これ
は、得られた膜があまり理想的でない状態である。主結
晶配向が、＜１１０＞配向から＜１００＞配向領域５２
（これは、プロット上の００１に対応する）へと移動し
たことに留意されたい。
【００３２】図８は、ＬＳ−ＥＬＡプロセスの後に７５
ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配向
の分布のプロットである。図８は、結晶配向が＜１００
＞配向の近くに移動したことを示す。しかし、この結晶
配向は依然として比較的広い範囲の結晶配向にわたって
広がっている。
ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配向
の分布のプロットである。図８は、結晶配向が＜１００
＞配向の近くに移動したことを示す。しかし、この結晶
配向は依然として比較的広い範囲の結晶配向にわたって
広がっている。
【００３３】図９は、ＬＳ−ＥＬＡプロセスの後に１０
０ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配
向の分布のプロットである。図９は、＜１００＞領域５
２で示されるように、結晶配向が主に＜１００＞である
ことを示す。
０ｎｍ厚に堆積されたアモルファスシリコン膜の結晶配
向の分布のプロットである。図９は、＜１００＞領域５
２で示されるように、結晶配向が主に＜１００＞である
ことを示す。
【００３４】図１０は、種々の膜厚の結晶配向における
変化を示す図である。第１の厚さ６０（これは、およそ
３５ｎｍ厚の膜に相当する）は、１０度未満の範囲の＜
１１０＞配向を有している。第２の膜厚６２（これは、
およそ４５ｎｍ厚の膜に相当する）は、２５度の範囲の
＜１００＞配向とおよそ２０度の範囲の＜１０１＞配向
との混合物を有している。第３の膜厚６４（これは、お
よそ７５ｎｍ厚の膜に相当する）は、およそ２０度の範
囲の＜１００＞配向とおよそ１５度の範囲の＜１０１＞
配向との混合物を有している。第４の厚さ６６（これ
は、およそ１００ｎｍ厚の膜に相当する）は、およそ１
０度の範囲の＜１００＞配向を有している。本明細書中
で使用される場合、用語「主結晶配向」または任意の同
様の言い回しは、所望の結晶配向の１５度未満の範囲の
材料のことを指す。図１０を参照すると、主に＜１１０
＞配向または＜１００＞配向を有する膜を生成すること
が可能であることが明らかである。＜１００＞配向は一
般に、その電気的特性のために半導体プロセスに好まし
い。残念ながら、主に＜１００＞配向を生成するために
は、薄膜トランジスタの形成に望ましいと一般に考えら
れる膜よりも厚い膜を形成することが必要となる。厚い
膜は薄い膜よりもより大きな漏れ電流を有する傾向があ
る。本発明の方法では、漏れ電流と主に＜１００＞配向
の多結晶膜を有することと関連する所望の電気特性との
間で調整が行われる。膜を研磨してより薄い膜を生成す
ることが可能であり得るが、これはすべての用途に対し
て実用的であるわけではない。
変化を示す図である。第１の厚さ６０（これは、およそ
３５ｎｍ厚の膜に相当する）は、１０度未満の範囲の＜
１１０＞配向を有している。第２の膜厚６２（これは、
およそ４５ｎｍ厚の膜に相当する）は、２５度の範囲の
＜１００＞配向とおよそ２０度の範囲の＜１０１＞配向
との混合物を有している。第３の膜厚６４（これは、お
よそ７５ｎｍ厚の膜に相当する）は、およそ２０度の範
囲の＜１００＞配向とおよそ１５度の範囲の＜１０１＞
配向との混合物を有している。第４の厚さ６６（これ
は、およそ１００ｎｍ厚の膜に相当する）は、およそ１
０度の範囲の＜１００＞配向を有している。本明細書中
で使用される場合、用語「主結晶配向」または任意の同
様の言い回しは、所望の結晶配向の１５度未満の範囲の
材料のことを指す。図１０を参照すると、主に＜１１０
＞配向または＜１００＞配向を有する膜を生成すること
が可能であることが明らかである。＜１００＞配向は一
般に、その電気的特性のために半導体プロセスに好まし
い。残念ながら、主に＜１００＞配向を生成するために
は、薄膜トランジスタの形成に望ましいと一般に考えら
れる膜よりも厚い膜を形成することが必要となる。厚い
膜は薄い膜よりもより大きな漏れ電流を有する傾向があ
る。本発明の方法では、漏れ電流と主に＜１００＞配向
の多結晶膜を有することと関連する所望の電気特性との
間で調整が行われる。膜を研磨してより薄い膜を生成す
ることが可能であり得るが、これはすべての用途に対し
て実用的であるわけではない。
【００３５】ここで、図１１を参照すると、本発明の方
法によるステップのフローチャートが示される。ステッ
プ１１０では、基板の上にアモルファスシリコンの層を
堆積する。このアモルファスシリコンの層は、本発明の
方法による以下の引き続くプロセスで主に＜１００＞配
向の多結晶シリコンを生成するに十分な厚さとすべきで
ある。主に＜１００＞配向の多結晶材料を生成するため
に必要な厚さを過度の実験をすることなく決定すること
ができる。好ましくは、アモルファスシリコンの層は、
少なくともおよそ１００ｎｍの厚さである。
法によるステップのフローチャートが示される。ステッ
プ１１０では、基板の上にアモルファスシリコンの層を
堆積する。このアモルファスシリコンの層は、本発明の
方法による以下の引き続くプロセスで主に＜１００＞配
向の多結晶シリコンを生成するに十分な厚さとすべきで
ある。主に＜１００＞配向の多結晶材料を生成するため
に必要な厚さを過度の実験をすることなく決定すること
ができる。好ましくは、アモルファスシリコンの層は、
少なくともおよそ１００ｎｍの厚さである。
【００３６】ステップ１２０では、主に＜１００＞結晶
配向を有する多結晶領域を生成するために、ＬＳ−ＥＬ
Ａを用いて横方向結晶化を行う。レーザビームは、基板
上へマスクの画像を投射するために使用される。このレ
ーザビームのエネルギーは、アモルファスシリコンを結
晶化させるに十分である。連続するレーザパルスは、上
記のように、領域を結晶化させるために使用され得る。
得られた多結晶膜は主に＜１００＞結晶配向であり、こ
れは＜１００＞結晶配向の１５度の範囲内であることを
意味する。好ましくは、結晶配向は＜１００＞結晶配向
の１０度の範囲内である。
配向を有する多結晶領域を生成するために、ＬＳ−ＥＬ
Ａを用いて横方向結晶化を行う。レーザビームは、基板
上へマスクの画像を投射するために使用される。このレ
ーザビームのエネルギーは、アモルファスシリコンを結
晶化させるに十分である。連続するレーザパルスは、上
記のように、領域を結晶化させるために使用され得る。
得られた多結晶膜は主に＜１００＞結晶配向であり、こ
れは＜１００＞結晶配向の１５度の範囲内であることを
意味する。好ましくは、結晶配向は＜１００＞結晶配向
の１０度の範囲内である。
【００３７】ステップ１３０では、多結晶膜の上にゲー
トスタックを形成する。このゲートスタックは、誘電体
層（好ましくは、二酸化ケイ素）、およびゲート（好ま
しくは、ポリシリコンからできている）を含む。
トスタックを形成する。このゲートスタックは、誘電体
層（好ましくは、二酸化ケイ素）、およびゲート（好ま
しくは、ポリシリコンからできている）を含む。
【００３８】ステップ１４０では、ゲートスタックに隣
接する領域をドープして、ゲートスタックの両側にｎ型
領域およびｐ型領域を形成する。これらのドープされた
領域は、ソース領域およびドレイン領域と称される。ド
ープ工程は、領域を適切にマスキングし、所望のドーパ
ントを注入し、そしてアニーリングすることによって達
成される。ＴＦＴ構造物において、ドーパントは、好ま
しくは多結晶膜の厚みにわたって広がっている。
接する領域をドープして、ゲートスタックの両側にｎ型
領域およびｐ型領域を形成する。これらのドープされた
領域は、ソース領域およびドレイン領域と称される。ド
ープ工程は、領域を適切にマスキングし、所望のドーパ
ントを注入し、そしてアニーリングすることによって達
成される。ＴＦＴ構造物において、ドーパントは、好ま
しくは多結晶膜の厚みにわたって広がっている。
【００３９】図１２〜１５は、プロセスの種々の段階に
おける膜を示す。図１２は、上にアモルファスシリコン
膜３０が置かれた基板１６を示す。ディスプレイ用途の
ためには、基板は透明であることが好ましい。利用可能
な透明基板材料には、石英、ガラス、およびプラスチッ
クが挙げられる。示されてはいないが、バリアコートが
基板とアモルファスシリコンとの間に用いられてもよ
く、これは当業者に周知である。アモルファスシリコン
膜は、好ましくはＬＳ−ＥＬＡプロセスの後に主に＜１
００＞結晶配向を形成するに十分な厚さである。少なく
とも約１００ｎｍのオーダーのアモルファスシリコン膜
は、主に＜１００＞結晶配向を生成する。わずかに薄い
膜もまた、過度の実験をすることなく所望の結果を生成
することができる。
おける膜を示す。図１２は、上にアモルファスシリコン
膜３０が置かれた基板１６を示す。ディスプレイ用途の
ためには、基板は透明であることが好ましい。利用可能
な透明基板材料には、石英、ガラス、およびプラスチッ
クが挙げられる。示されてはいないが、バリアコートが
基板とアモルファスシリコンとの間に用いられてもよ
く、これは当業者に周知である。アモルファスシリコン
膜は、好ましくはＬＳ−ＥＬＡプロセスの後に主に＜１
００＞結晶配向を形成するに十分な厚さである。少なく
とも約１００ｎｍのオーダーのアモルファスシリコン膜
は、主に＜１００＞結晶配向を生成する。わずかに薄い
膜もまた、過度の実験をすることなく所望の結果を生成
することができる。
【００４０】図１３は、上記のＬＳ−ＥＬＡプロセス後
の多結晶領域４４を示す。多結晶領域４４は、主に＜１
００＞である。主に＜１００＞であるということは、図
１０を参照して上記したように、配向は＜１００＞の１
５度の範囲内であることを意味する。
の多結晶領域４４を示す。多結晶領域４４は、主に＜１
００＞である。主に＜１００＞であるということは、図
１０を参照して上記したように、配向は＜１００＞の１
５度の範囲内であることを意味する。
【００４１】図１４は、多結晶膜を使用して形成された
ＴＦＴ構造物７０を示す。ゲート７２は、ゲートと多結
晶膜との間に挿入された誘電体層７４とともに、多結晶
膜の上に形成された。ソース領域７６およびドレイン領
域７８は、それぞれｎ型ドーパントおよびｐ型ドーパン
トで多結晶膜をドープすることにより、多結晶膜内に形
成された。
ＴＦＴ構造物７０を示す。ゲート７２は、ゲートと多結
晶膜との間に挿入された誘電体層７４とともに、多結晶
膜の上に形成された。ソース領域７６およびドレイン領
域７８は、それぞれｎ型ドーパントおよびｐ型ドーパン
トで多結晶膜をドープすることにより、多結晶膜内に形
成された。
【００４２】ゲートは、好ましくはポリシリコンゲート
である。挿入された誘電体層は、二酸化ケイ素、または
他の適切な誘電体材料である。ソース領域およびドレイ
ン領域は、注入、または他の適切なドープ法により形成
される。
である。挿入された誘電体層は、二酸化ケイ素、または
他の適切な誘電体材料である。ソース領域およびドレイ
ン領域は、注入、または他の適切なドープ法により形成
される。
【００４３】ＴＦＴまたは他のデバイス素子を生成する
ために使用されない領域の上の多結晶膜は、基板から取
り除かれる。これらの空いた空間から多結晶膜を除去す
ることにより、デバイスの構成要素が分離される。
ために使用されない領域の上の多結晶膜は、基板から取
り除かれる。これらの空いた空間から多結晶膜を除去す
ることにより、デバイスの構成要素が分離される。
【００４４】ここで、図１５を参照すると、デバイスの
構成要素および金属接続８２を分離するために分離材料
８０が設けられる。
構成要素および金属接続８２を分離するために分離材料
８０が設けられる。
【００４５】単一のＴＦＴ構造物が示されたが、多くの
種々のトランジスタ構造物が当業者には公知であり、本
発明の方法とともに使用することができる。希薄にドー
プしたドレイン領域およびソース領域が使用され得る。
種々のゲート構造物が同様に使用され得、これには置換
のゲートおよび新規な高ｋ誘電体材料が含まれる。本発
明は、上記の特定の実施形態には限定されず、特許請求
の範囲によって規定される。
種々のトランジスタ構造物が当業者には公知であり、本
発明の方法とともに使用することができる。希薄にドー
プしたドレイン領域およびソース領域が使用され得る。
種々のゲート構造物が同様に使用され得、これには置換
のゲートおよび新規な高ｋ誘電体材料が含まれる。本発
明は、上記の特定の実施形態には限定されず、特許請求
の範囲によって規定される。
【００４６】単一の主結晶配向を有する多結晶膜上に薄
膜トランジスタ（ＴＦＴ）を生成する方法が提供され
る。アモルファスシリコンの層は、基板の上に所望の結
晶配向を生成するに適切な厚さに堆積される。横方向シ
ードエキシマレーザアニーリング（ＬＳ−ＥＬＡ）がア
モルファスシリコンを結晶化するために使用されて、好
ましい結晶配向を有する膜を形成する。ゲートが多結晶
膜の上に形成される。多結晶膜はドープされて、ソース
領域およびドレイン領域を生成する。
膜トランジスタ（ＴＦＴ）を生成する方法が提供され
る。アモルファスシリコンの層は、基板の上に所望の結
晶配向を生成するに適切な厚さに堆積される。横方向シ
ードエキシマレーザアニーリング（ＬＳ−ＥＬＡ）がア
モルファスシリコンを結晶化するために使用されて、好
ましい結晶配向を有する膜を形成する。ゲートが多結晶
膜の上に形成される。多結晶膜はドープされて、ソース
領域およびドレイン領域を生成する。
【００４７】
【発明の効果】本発明により、より均一な結晶学的配向
を有する多結晶シリコン膜を用いてＴＦＴを製造する方
法を提供することができた。さらに、主として＜１００
＞配向した多結晶シリコンを用いてＴＦＴを製造するこ
とが可能な方法を提供することができた。
を有する多結晶シリコン膜を用いてＴＦＴを製造する方
法を提供することができた。さらに、主として＜１００
＞配向した多結晶シリコンを用いてＴＦＴを製造するこ
とが可能な方法を提供することができた。
【図１】図１は、本発明の方法で使用されるエキシマレ
ーザアニール（ＥＬＡ）装置を示す概略断面図である。
ーザアニール（ＥＬＡ）装置を示す概略断面図である。
【図２】図２（従来技術）は、インターフェイスシード
ＥＬＡ（ＩＳ−ＥＬＡ）プロセスを用いて結晶化された
多結晶膜を示す断面図である。
ＥＬＡ（ＩＳ−ＥＬＡ）プロセスを用いて結晶化された
多結晶膜を示す断面図である。
【図３】図３は、横方向シードＥＬＡ（ＬＳ−ＥＬＡ）
のプロセスにおけるステップを示す図である。
のプロセスにおけるステップを示す図である。
【図４】図４は、横方向シードＥＬＡ（ＬＳ−ＥＬＡ）
のプロセスにおけるステップを示す図である。
のプロセスにおけるステップを示す図である。
【図５】図５は、横方向シードＥＬＡ（ＬＳ−ＥＬＡ）
のプロセスにおけるステップを示す図である。
のプロセスにおけるステップを示す図である。
【図６】図６は、３５ｎｍ厚の膜について結晶配向の散
布図を示す図である。
布図を示す図である。
【図７】図７は、４５ｎｍ厚の膜について結晶配向の散
布図を示す図である。
布図を示す図である。
【図８】図８は、７５ｎｍ厚の膜について結晶配向の散
布図を示す図である。
布図を示す図である。
【図９】図９は、１００ｎｍ厚の膜について結晶配向の
散布図を示す図である。
散布図を示す図である。
【図１０】図１０は、種々の膜厚について結晶配向の変
化を示す図である。
化を示す図である。
【図１１】図１１は、本発明の方法を行うプロセスのフ
ローチャートである。
ローチャートである。
【図１２】図１２は、プロセス中の基板の断面図であ
る。
る。
【図１３】図１３は、プロセス中の基板の断面図であ
る。
る。
【図１４】図１４は、プロセス中に基板上に形成された
トランジスタ構造物の断面図である。
トランジスタ構造物の断面図である。
【図１５】図１５は、プロセス中に基板上に形成された
トランジスタ構造物の断面図である。
トランジスタ構造物の断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F052 AA02 BA01 BA12 BA18 BB07 DA02 JA01 5F110 AA30 CC02 DD01 DD02 DD03 DD11 EE09 FF02 GG02 GG13 GG17 GG25 HJ23 PP03 PP05 PP06 PP36
Claims (13)
- 【請求項１】 基板上に薄膜トランジスタ（ＴＦＴ）構
造物を形成する方法であって、 ａ）前記基板を提供する工程と、 ｂ）前記基板の上に少なくとも１００ｎｍの厚さのアモ
ルファスシリコン膜を堆積する工程と、 ｃ）横方向結晶化プロセスを使用して前記アモルファス
シリコン膜をアニーリングし、主に＜１００＞の結晶学
的配向を有する多結晶膜を生成する工程と、 ｄ）前記多結晶膜の上にゲート構造物を形成する工程
と、 ｅ）主に＜１００＞の結晶学的配向を有する前記多結晶
膜をドープして、ソース領域およびドレイン領域を生成
する工程とを包含する、方法。 - 【請求項２】 前記基板は透明である、請求項１に記載
の方法。 - 【請求項３】 前記基板は石英、ガラス、またはプラス
チックである、請求項２に記載の方法。 - 【請求項４】 前記アモルファスシリコン膜は、およそ
１００〜２５０ｎｍの範囲の厚さである、請求項１に記
載の方法。 - 【請求項５】 前記多結晶膜は、＜１００＞の１５度の
範囲内の結晶学的配向を有する、請求項１に記載の方
法。 - 【請求項６】 前記多結晶膜は、＜１００＞の１０度の
範囲内の結晶学的配向を有する、請求項１に記載の方
法。 - 【請求項７】 前記横方向結晶化プロセスは、連続的な
レーザパルスの間の前記アモルファスシリコン膜の表面
の上をビームレットが進行する際に、前記アモルファス
シリコン膜を結晶化するように、前記アモルファスシリ
コン膜の表面に前記ビームレットを投射するための幅狭
のスリットを有するマスクを介して投射される連続する
レーザパルスを含む、請求項１に記載の方法。 - 【請求項８】 ａ）基板と、 ｂ）前記基板の上にある主に＜１００＞の結晶学的配向
を有する多結晶シリコン膜と、 ｃ）前記多結晶シリコン膜の上に形成されたゲート構造
物と、 ｄ）多結晶シリコン膜をドープすることによって形成さ
れたソース領域およびドレイン領域とを含む、薄膜トラ
ンジスタ（ＴＦＴ）構造物。 - 【請求項９】 前記基板は透明である、請求項８に記載
の薄膜トランジスタ構造物。 - 【請求項１０】 前記基板は石英、ガラス、またはプラ
スチックである、請求項９に記載の薄膜トランジスタ構
造物。 - 【請求項１１】 前記多結晶シリコン膜は、少なくとも
１００ｎｍの厚さである、請求項８に薄膜トランジスタ
構造物。 - 【請求項１２】 前記多結晶シリコン膜は、およそ１０
０〜２５０ｎｍの範囲の厚さである、請求項８に薄膜ト
ランジスタ構造物。 - 【請求項１３】 前記ソース領域およびドレイン領域
は、前記多結晶シリコン膜を通って一部分にのみ広がっ
ている、請求項８に薄膜トランジスタ構造物。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/796,341 US20020117718A1 (en) | 2001-02-28 | 2001-02-28 | Method of forming predominantly <100> polycrystalline silicon thin film transistors |
| US09/796,341 | 2001-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280570A true JP2002280570A (ja) | 2002-09-27 |
Family
ID=25167965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002027484A Withdrawn JP2002280570A (ja) | 2001-02-28 | 2002-02-04 | 主として＜１００＞配向した多結晶シリコン薄膜トランジスタの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US20020117718A1 (ja) |
| JP (1) | JP2002280570A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8525075B2 (en) | 2004-05-06 | 2013-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Laser irradiation apparatus |
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| JP5486190B2 (ja) | 2006-01-20 | 2014-05-07 | エイエムジー・アイデアルキャスト・ソーラー・コーポレーション | 光電変換用単結晶成型シリコンおよび単結晶成型シリコン本体の製造方法および装置 |
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- 2001-02-28 US US09/796,341 patent/US20020117718A1/en not_active Abandoned
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2002
- 2002-02-04 JP JP2002027484A patent/JP2002280570A/ja not_active Withdrawn
- 2002-09-23 US US10/253,806 patent/US7087964B2/en not_active Expired - Fee Related
- 2002-10-24 US US10/280,990 patent/US6818484B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030064551A1 (en) | 2003-04-03 |
| US20030025134A1 (en) | 2003-02-06 |
| US7087964B2 (en) | 2006-08-08 |
| US6818484B2 (en) | 2004-11-16 |
| US20020117718A1 (en) | 2002-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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