JP2002248813A

JP2002248813A - 記録装置及び記録装置におけるメモリ制御方法

Info

Publication number: JP2002248813A
Application number: JP2001048971A
Authority: JP
Inventors: Naohiro Hosokawa; 直洋細川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-02-23
Filing date: 2001-02-23
Publication date: 2002-09-03

Abstract

(57)【要約】【課題】記録装置の高速化を図る。【解決手段】外部機器から送信された情報を受信バッ
ファ（114）に格納制御するための第1のメモリ制御部
（110）と、その受信バッファへの格納制御と並列に、
格納制御された情報を処理するための第１のデータ処理
部（115）と、その第1のデータ処理部により処理された
情報を、ワークバッファ（123）に格納制御するための
第2のメモリ制御部（120）と、ワークバッファへの格納
制御と並列に、格納制御された情報を処理するための第
2のデータ処理部（124）と、第2のデータ処理部により
処理された情報を、プリントバッファ（105）に格納制
御するための第3のメモリ制御部（130）と、プリントバ
ッファに格納された印刷情報に基づき、印刷処理を実行
する印刷制御部（133,134）とを備える構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御によっ
て、高速な印刷処理を可能にする記録装置、特に高速印
刷を可能とするインクジェットプリンタと、その記録装
置に関するメモリ制御方法に関するものである。

【０００２】

【従来の技術】従来より、プリンタシステムにおけるメ
モリは、一つのメモリにおいて、受信データを格納した
り、データを処理するための準備用データを格納した
り、印刷用データ等を格納し、多様な目的の下に使用さ
れていた。この１つのメモリに対するデータの格納は、
１つのメモリ制御回路によって制御されるものである。

【０００３】しかし、最近のプリンタシステム、特に、
インクジェットプリンタの進化は目覚ましいものがあ
り、高精細化に伴い、ノズル数の増加、印刷スピードの
増加など、必要とされる単位時間あたりのデータ処理量
は以前の機種に比べはるかに多くなってきている。

【０００４】また、USBや、IEEE1394インターフェー
ス、ネットワークなど接続されるインタフェースの種類
も増え、制御形式の複雑化も進んできている。このよう
な状況において、以前のように一つのメモリに格納され
るデータを複数種の制御回路において共有するような場
合は、データアクセスのために処理時間が遅延し、デー
タ処理自体が間に合わなくなるという問題がある。

【０００５】また、１つのメモリを複数の目的の下に管
理する制御方式は、プリンタの制御が、極めて複雑とな
り、一つにまとめることにより、信頼性や設計面での困
難性があった。

【０００６】＜従来の回路構成＞図2は従来技術におけ
るプリンタの回路構成図である。201はプリンタシステ
ム全体を制御するためのCPUであり、202はプリンタ特有
のハードウエア制御を司るASIC、203はIEEE1284インタ
ーフェースである。

【０００７】204はUSBインターフェースであり、205はA
SICに外付けされた受信バッファである。SDRAM205はワ
ークバッファ、プリントバッファをまとめて一つのメモ
リにより構成している。

【０００８】206はモータであり、207はインクジェット
ヘッドである。

【０００９】また、208はCPUインターフェース回路であ
り、ＣＰＵ201と接続して、ＣＰＵからの情報を受信す
る。

【００１０】210はメモリ制御回路であり、メモリ制御
回路210にはデータ処理回路（211〜213）と、IEEE1284
インターフェース203のデータを受け取って制御するた
めのインタフェース制御回路214と、更にUSBインターフ
ェース204のデータを受け取って制御するためのインタ
ーフェース制御回路215が接続する。

【００１１】また、216はモータ206を制御するためのモ
ータ制御回路であり、217はインクジェットヘッド207の
ヘッドを駆動するためのヘッド制御回路である。

【００１２】＜従来の制御の流れ＞図3は図2にて示され
た従来例のプリンタシステムにおいて、SDRAM205を使用
するメモリ制御プロセスの全体的な処理の流れを説明す
る図である。

【００１３】図３（ａ）はヘッド制御データ処理に関す
るメモリ制御プロセスを示し、図３（ｂ）はモータ制御
に関するメモリ制御プロセスを示し、図３（ｃ）はCPU
のデータ処理に関するメモリ制御プロセスと大きく３つ
に分かれる。図３（ａ）において、制御プロセスは、最
初に、IEEE1284インターフェース203からインターフェ
ース制御回路214でデータを受信し（S301）、その受信
したデータをメモリ制御回路210に送る。メモリ制御回
路210は、所定の書込み制御により（S302），そのデー
タをSDRAMにライトする（S303）。

【００１４】次に、メモリ制御回路210の読取り制御に
より、SDRAMからデータをリードし（S304）、データ処
理回路211にて、その読取りデータを処理する（S30
5）。

【００１５】データ処理回路211によるデータの処理結
果は、メモリ制御回路210による書込み制御により（S30
6）、SDRAM205に書込まれる（S307）。

【００１６】同様にデータ処理回路212及びデータ処理
回路213によるデータ処理においても、SDRAM205に対す
るデータの読取り、書込みに際しては、メモリ制御回路
210は共通の制御回路としてアクセスされる（S308〜S31
5)。

【００１７】データ処理回路211〜213により処理が施さ
れた後に、SDRAM205に格納されたデータは、更にメモリ
制御回路210により読取り制御され（S316）、ヘッド制
御回路217に送られる（S317)。ヘッド制御回路217は、
インクジェットヘッドにデータを送るためのデータ処理
をした後、インクジェットヘッドに処理したデータを転
送する（S318)。

【００１８】また、図３（ｂ）においては、モータ206
を駆動するためのデータはSDRAM205からメモリ制御回路
210により読取り制御され（S319）、モータ制御回路216
は、そのデータを処理して、モータ206に送信する。

【００１９】更に図３（ｃ）におけるメモリ制御プロセ
スは、CPU201から送られたデータをCPUインターフェー
ス回路208で受信し（S321）、その受信したデータは、
メモリ制御回路210による書込み制御により（S322）、S
DRAM205に書込みが行われる。

【００２０】更に、メモリ制御回路210による読取り制
御により（S322）、SDRAM205から格納されているデータ
の読取りが行われ、読取られたデータはCPUインターフ
ェース回路208に送られ、そのデータはCPU201に送られ
る（S321)。

【００２１】以上の説明のように従来例においては、図
３（ａ）のメモリのリードまたはライト動作ではSDRAM2
05に対するアクセスは8種類のプロセスがあり、図３
（ｂ）においては1種類のプロセスがあり、図３（ｃ）
においてはSDRAM205に対するアクセスは2種類のプロセ
スにより処理がなされる。それぞれにおいて、扱うデー
タ量やデータの内容は異なるが、一つのSDRAM205に対し
て合計で11種類のアクセスが集中することとなる。

【００２２】

【課題を解決するための手段】受信データを格納するメ
モリ(以降、「受信バッファ」と称す。)と、データ処理
用メモリ(以降、「ワークバッファ」と称す。)と、印刷
データを格納するメモリ（以降、「プリントバッファ」
と称す。）と、処理の目的に特化したメモリを設け、そ
れぞれ、専用のメモリを制御するための専用メモリ制御
部と、更に、メモリ制御部単位に並列に処理されるデー
タを授受し、データ処理の整合を確保するためのデータ
処理回路を有する構成により、データの並列処理を可能
とし、かかるメモリ制御方式を適用することで、プリン
タの高速動作の実現を図ることを目的とする。かかる目
的を達成するべく、本発明にかかる記録装置は、主とし
て以下の構成からなることを特徴とする。

【００２３】すなわち、外部機器から送信された情報に
基づいて、記録ヘッドを搭載したキャリッジを記録媒体
上で走査させて記録を行う記録装置は、前記外部機器か
ら送信された情報を受信バッファに格納制御するための
第1の格納制御手段と、前記受信バッファへの格納制御
と並列に、該格納制御された情報を処理するための第１
のデータ処理手段と、前記第1のデータ処理手段により
処理された情報を、ワークバッファに格納制御するため
の第2の格納制御手段と、前記ワークバッファへの格納
制御と並列に、該格納制御された情報を処理するための
第2のデータ処理手段と、前記第2のデータ処理手段によ
り処理された情報を、プリントバッファに格納制御する
ための第3の格納制御手段と、前記プリントバッファに
格納された印刷情報に基づき、印刷処理を実行する印刷
制御手段と、を備えることを特徴とする。

【００２４】あるいは、外部機器から送信された情報に
基づいて、記録ヘッドを搭載したキャリッジを記録媒体
上で走査させて記録を行う記録装置は、前記外部機器か
ら送信された情報を格納手段に格納制御する手段と、前
記格納手段への格納制御と並列に、該格納制御された情
報を処理するための手段と、前記処理された情報を、プ
リントバッファに格納制御するための手段と、前記プリ
ントバッファに格納された情報に基づき、印刷処理を実
行する印刷制御手段と、を備えることを特徴とする。

【００２５】また、上記の記録装置において、前記受信
バッファ、ワークバッファ及び格納手段には、ＳＲＡＭ
が含まれることを特徴とする。

【００２６】また、上記の記録装置において、前記プリ
ントバッファには、ＳＤＲＡＭが含まれることをを特徴
とする。

【００２７】また、上記の記録装置において、その第1
乃至第3の格納制御手段は、それぞれ、独立に専用の受
信バッファ、ワークバッファ、プリントバッファにアク
セスし、データの格納制御を行なうことを特徴とする。

【００２８】また、上記の記録装置において、前記第1
のデータ処理手段は、前記第1の格納制御手段と、前記
第2の格納制御手段との間で、情報を整合するための処
理を実行することを特徴とする。

【００２９】また、上記の記録装置において、前記第2
のデータ処理手段は、前記第2の格納制御手段と、前記
第3の格納制御手段との間で、情報を整合するための処
理を実行することを特徴とする。

【００３０】また、記録装置におけるメモリ制御方法
は、外部機器から送信された情報を受信バッファに格納
制御するための第1の格納制御工程と、前記受信バッフ
ァへの格納制御と並列に、該格納制御された情報を処理
するための第１のデータ処理工程と、前記第1のデータ
処理工程により処理された情報を、ワークバッファに格
納制御するための第2の格納制御工程と、前記ワークバ
ッファへの格納制御と並列に、該格納制御された情報を
処理するための第2のデータ処理工程と、前記第2のデー
タ処理工程により処理された情報を、プリントバッファ
に格納制御するための第3の格納制御工程と、前記プリ
ントバッファに格納された印刷情報に基づき、印刷処理
を実行する印刷制御工程と、を備えることを特徴とす
る。

【００３１】また、記録装置におけるメモリ制御方法
は、外部機器から送信された情報をメモリに格納制御す
る工程と、前記メモリへの格納制御と並列に、該格納制
御された情報を処理するための工程と、前記処理された
情報を、プリントバッファに格納制御するための工程
と、前記プリントバッファに格納された情報に基づき、
印刷処理を実行する印刷制御工程と、を備えることを特
徴とする。

【００３２】また、上記のメモリ制御方法において、前
記第1乃至第3の格納制御工程は、それぞれ、独立に専用
の受信バッファ、ワークバッファ、プリントバッファに
アクセスし、データの格納制御を行なうことを特徴とす
る。

【００３３】また、上記のメモリ制御方法において、前
記第1のデータ処理工程は、前記第1の格納制御工程と、
前記第2の格納制御工程との間で、情報を整合するため
の処理を実行することを特徴とする。

【００３４】また、上記のメモリ制御方法において、前
記第2のデータ処理工程は、前記第2の格納制御工程と、
前記第3の格納制御工程との間で、情報を整合するため
の処理を実行することを特徴とする。

【００３５】

【発明の実施の形態】以下添付図面を参照して本発明の
好適な実施形態について詳細に説明する。

【００３６】なお、以下に説明する実施形態では、イン
クジェット記録方式を用いた記録装置としてプリンタを
例に挙げ説明する。

【００３７】本明細書において、「記録」（「プリン
ト」という場合もある）とは、文字、図形等有意の情報
を形成する場合のみならず、有意無意を問わず、また人
間が視覚で知覚し得るように顕在化したものであるか否
かを問わず、広く記録媒体上に画像、模様、パターン等
を形成する、または媒体の加工を行う場合も表すものと
する。

【００３８】また、「記録媒体」とは、一般的な記録装
置で用いられる紙のみならず、広く、布、プラスチック
・フィルム、金属板、ガラス、セラミックス、木材、皮
革等、インクを受容可能なものも表すものとする。

【００３９】さらに、「インク」（「液体」と言う場合
もある）とは、上記「記録（プリント）」の定義と同様
広く解釈されるべきもので、記録媒体上に付与されるこ
とによって、画像、模様、パターン等の形成または記録
媒体の加工、或いはインクの処理（例えば記録媒体に付
与されるインク中の色剤の凝固または不溶化）に供され
得る液体を表すものとする。

【００４０】＜装置本体の概略説明＞図8は、本発明の
代表的な実施の形態であるインクジェットプリンタＩＪ
ＲＡの構成の概要を示す外観斜視図である。図8におい
て、駆動モータ５０１３の正逆回転に連動して駆動力伝
達ギア５００９〜５０１１を介して回転するリードスク
リュー５００５の螺旋溝５００４に対して係合するキャ
リッジＨＣはピン（不図示）を有し、ガイドレール５０
０３に支持されて矢印ａ，ｂ方向を往復移動する。キャ
リッジＨＣには、記録ヘッドＩＪＨとインクタンクＩＴ
とを内蔵した一体型インクジェットカートリッジＩＪＣ
が搭載されている。

【００４１】５００２は紙押え板であり、キャリッジＨ
Ｃの移動方向に亙って記録用紙Ｐをプラテン５０００に
対して押圧する。５００７，５００８はフォトカプラ
で、キャリッジのレバー５００６のこの域での存在を確
認して、モータ５０１３の回転方向切り換え等を行うた
めのホームポジション検知器である。

【００４２】５０１６は記録ヘッドＩＪＨの前面をキャ
ップするキャップ部材５０２２を支持する部材で、５０
１５はこのキャップ内を吸引する吸引器で、キャップ内
開口５０２３を介して記録ヘッドの吸引回復を行う。５
０１７はクリーニングブレードで、５０１９はこのブレ
ードを前後方向に移動可能にする部材であり、本体支持
板５０１８にこれらが支持されている。ブレードは、こ
の形態でなく周知のクリーニングブレードが本例に適用
できることは言うまでもない。

【００４３】又、５０２１は、吸引回復の吸引を開始す
るためのレバーで、キャリッジと係合するカム５０２０
の移動に伴って移動し、駆動モータからの駆動力がクラ
ッチ切り換え等の公知の伝達機構で移動制御される。

【００４４】これらのキャッピング、クリーニング、吸
引回復は、キャリッジがホームポジション側の領域に来
た時にリードスクリュー５００５の作用によってそれら
の対応位置で所望の処理が行えるように構成されている
が、周知のタイミングで所望の動作を行うようにすれ
ば、本例にはいずれも適用できる。

【００４５】図9は、インクタンクとヘッドとが分離可
能なインクカートリッジＩＪＣの構成を示す外観斜視図
である。インクカートリッジＩＪＣは、図9に示すよう
に、境界線Ｋの位置でインクタンクＩＴと記録ヘッドＩ
ＪＨとが分離可能である。インクカートリッジＩＪＣに
はこれがキャリッジＨＣに搭載されたときには、キャリ
ッジＨＣ側から供給される電気信号を受け取るための電
極（不図示）が設けられており、この電気信号によっ
て、前述のように記録ヘッドＩＪＨが駆動されてインク
が吐出される。

【００４６】なお、図9において、５００はインク吐出
口列である。また、インクタンクＩＴにはインクを保持
するために繊維質状もしくは多孔質状のインク吸収体が
設けられている。

【００４７】＜実施形態１＞本発明にかかるメモリ制御
回路に関する実施形態について、図面を参照して詳細に
説明する。

【００４８】＜回路構成＞図１は本発明を最も良く表
した高速プリンタの回路構成図である。同図において、
101はプリンタシステム全体を制御するためのCPUであ
り、102はプリンタ特有のハードウエアの主要な制御を
司っているASICである。

【００４９】また、103はIEEE1284インターフェース、1
04はUSBインターフェースであり、105はASICに外付けさ
れたプリントバッファ専用メモリであるSDRAM２であ
る。

【００５０】106はモータ、107はインクジェットヘッ
ド、108はCPU直結のSDRAM１である。

【００５１】ASIC102の具体的な構成は、以下のような
構成となっている。

【００５２】10９はCPUインターフェース回路であり、1
10はメモリ制御回路Ａである。このメモリ制御回路Ａ11
0には、データ処理回路Ａ１１１と、IEEE1284インター
フェース103からのデータを受け取って制御するための
インターフェース制御回路Ａ112、そして、USBインター
フェース104からのデータを受け取って制御するための
インターフェース制御回路Ｂ113が接続する。

【００５３】また、ＳＲＡＭ114はメモリ制御回路Ａ１
１０によって制御される受信バッファ専用メモリであ
る。

【００５４】115はメモリ制御回路Ａ110とメモリ制御回
路Ｂ120の双方に接続するデータ処理回路Ｂである。

【００５５】ここで、メモリ制御回路Ｂ120には、デー
タ処理回路Ｃ121と、データ処理回路Ｄ122とが接続し、
ＳＲＡＭ123はメモリ制御回路Ｂ120によって制御される
ワークバッファ専用メモリとなる。

【００５６】データ処理回路Ｅ124はメモリ制御回路Ｂ1
20とメモリ制御回路Ｃ130の双方に接続するデータ処理
回路である。

【００５７】ここで、メモリ制御回路Ｃ130は外付けSDR
AM2 105を制御するためのメモリ制御回路である。メモ
リ制御回路Ｃ130には、データ処理回路Ｆ131と、データ
処理回路Ｇ132とが接続する。

【００５８】更に、メモリ制御回路Ｃ130には、モータ1
06を制御するためのモータ制御回路133と、107のインク
ジェットヘッド107を駆動するためのヘッド制御回路134
が接続する。

【００５９】図４は図１において、説明した回路構成に
基づく処理の流れを説明する図である。ここで、図４
（ａ）はヘッドデータの処理に関するメモリ制御のうち
SRAM１14を使用するメモリ制御プロセスであり、図４
（ｂ）はヘッドデータ処理に関するメモリ制御のうちSR
AM123を使用するメモリ制御プロセスである。

【００６０】また、図４（ｃ）は、SDRAM２を使用する
すべてのメモリプロセスを説明する図であり、このう
ち、403はヘッドデータ処理に関するメモリ制御のうちS
DRAM２を使用するメモリ制御プロセス、404はモータ制
御に関するメモリプロセスの処理の流れをそれぞれ示す
図である。

【００６１】更に、図４（ｄ）はCPUのデータ処理に関
するメモリ制御プロセスである。

【００６２】以下、順に処理の流れを説明する。

【００６３】図４（ａ）における、メモリ制御プロセス
は、最初に、IEEE1284インターフェース103からインタ
ーフェース制御回路Ａ112でデータを受信制御し、その
受信制御したデータをメモリ制御回路Ａ110に送る（Ｓ4
01）。

【００６４】メモリ制御回路Ａ110は、その受信したデ
ータをSRAM114に書込むための制御を行ない（S402）、
データをSRAM１14にライトする（S403）。

【００６５】次に、データ処理回路Ａ111において、所
定のデータ処理を実行するために、メモリ制御回路Ａ11
0は、格納されているデータをSRAM114から読取るための
制御を行ない（S404）、読取ったデータをデータ処理回
路Ａ111に送る（Ｓ405）。

【００６６】データ処理回路Ａ111で処理されたデータ
は、再びメモリ制御回路Ａ110に送られ、メモリ制御回
路Ａ110は、書込み制御（S406）によりそのデータをSRA
M114にライトする（S407）。

【００６７】次に、データ処理回路Ｂ115において、所
定のデータ処理を実行するために、メモリ制御回路Ａ11
0は、SRAM114に格納されているデータを読取るための制
御を行ない（S408）、読取ったデータをデータ処理回路
Ｂ115に送る（Ｓ409）。

【００６８】以上のステップＳ401からＳ409が、SRAM11
4に対するメモリアクセスの流れである。

【００６９】次に、図４（ｂ）において、SRAM123に対
するメモリアクセスの流れを説明する。

【００７０】図４（ａ）のステップS409で、所定の処理
がされたデータは、メモリ制御回路Ｂ120に送られる（S
410）。

【００７１】ここで、データ処理回路B115は、メモリ制
御回路A110とメモリ制御回路B120の双方に接続し、メモ
リ制御回路A110側で処理された情報の整合性を確保す
る。

【００７２】メモリ制御回路Ｂ120は、その受信したデ
ータをSRAM123に書込むための制御を行ない（S411）、
データをSRAM123にライトする（S412）。

【００７３】次に、データ処理回路Ｃ121において、所
定のデータ処理を実行するために、メモリ制御回路Ｂ12
0は、格納されているデータをSRAM123から読取るための
制御を行ない（S413）、読取ったデータをデータ処理回
路Ｃ121に送る（Ｓ414）。

【００７４】データ処理回路Ｃ121で処理されたデータ
は、再びメモリ制御回路Ｂ120に送られ、メモリ制御回
路Ｂ120は、書込み制御（S415）によりそのデータをSRA
M123にライトする（S416）。

【００７５】また、データ処理回路Ｄ122において、所
定のデータ処理を実行するために、メモリ制御回路Ｂ12
0は、格納されているデータをSRAM123から読取るための
制御を行ない（S417）、読取ったデータをデータ処理回
路Ｄ122に送る（Ｓ418）。

【００７６】データ処理回路Ｄ122で処理されたデータ
は、再びメモリ制御回路Ｂ120に送られ、メモリ制御回
路Ｂ120は、書込み制御（S419）によりそのデータをSRA
M123にライトする（S420）。

【００７７】更に、データ処理回路Ｅ124において、所
定のデータ処理を実行するために、メモリ制御回路Ｂ12
0は、格納されているデータをSRAM123から読取るための
制御を行ない（S421）、読取ったデータをデータ処理回
路Ｅ124に送る（Ｓ422）。

【００７８】ここで、データ処理回路E124は、メモリ制
御回路B120とメモリ制御回路C130の双方に接続し、メモ
リ制御回路B120側で処理された情報の整合性を確保す
る。

【００７９】以上のステップＳ410からＳ422が、SRAM12
3に対するメモリアクセスの流れである。

【００８０】次に、図４（ｃ）において、SDRAM2（10
5）に対するメモリアクセスの流れを説明する。

【００８１】図４（ｂ）のステップS422で、データ処理
回路Ｅ124で、所定の処理がされたデータは、メモリ制
御回路Ｃ130に送られる（S423）。

【００８２】メモリ制御回路Ｃ130は、その受信したデ
ータをSDRAM2（105）に書込むための制御を行ない（S42
4）、データをSDRAM2（105）にライトする（S425）。

【００８３】次に、データ処理回路Ｆ131において、所
定のデータ処理を実行するために、メモリ制御回路Ｃ13
0は、格納されているデータをSDRAM2（105）から読取る
ための制御を行ない（S426）、読取ったデータをデータ
処理回路Ｆ131に送る（Ｓ427）。

【００８４】データ処理回路Ｆ131で処理されたデータ
は、再びメモリ制御回路Ｃ130に送られ、メモリ制御回
路Ｃ130は、書込み制御（S428）によりそのデータをSDR
AM2（105）にライトする（S429）。

【００８５】また、データ処理回路Ｇ132において、所
定のデータ処理を実行するために、メモリ制御回路Ｃ13
0は、格納されているデータをSDRAM2（105）から読取る
ための制御を行ない（S430）、読取ったデータをデータ
処理回路Ｇ132に送る（Ｓ431）。

【００８６】データ処理回路Ｇ132で処理されたデータ
は、再びメモリ制御回路Ｃ130に送られ、メモリ制御回
路Ｃ130は、書込み制御（S432）によりそのデータをSDR
AM2（105）にライトする（S433）。

【００８７】更に、ヘッド（HEAD）制御回路134におい
て、所定のデータ処理を実行するために、メモリ制御回
路Ｃ130は、格納されているデータをSDAM2（105）から
読取るための制御を行ない（S434）、読取ったデータを
ヘッド制御回路134に送る（Ｓ435）。ヘッド制御回路13
4は、受信したデータをインクジェットヘッド107に送信
するためのデータ処理制御を施して、その処理されたデ
ータを送信する（S436）。

【００８８】以上のステップＳ423からＳ436が、ヘッド
データ処理に関してSDRAM2（105）に対するメモリアク
セスの流れである。

【００８９】次に、図４（ｃ）において、モータ制御動
作に関するSDRAM2（105）に対するメモリアクセスの流
れを説明する。

【００９０】モータ制御回路133において、モータを制
御するための所定のデータ処理を実行するために、メモ
リ制御回路Ｃ130は、SDRAM2（105）に格納されているデ
ータを読取るための読取り制御行ない（S437）、その読
取ったデータをモータ制御回路133に送信する（S43
8）。モータ制御回路133は、メモリ制御回路Ｃ130から
送られたデータを受信して、モータを制御するための制
御処理を施したデータをモータ106に対して出力する
（Ｓ439）。

【００９１】以上のステップＳ437、Ｓ436が、モータ制
御処理に関してSDRAM2（105）に対するメモリアクセス
の流れである。

【００９２】最後に、図４（ｄ）において、ＣＰＵのメ
モリアクセスについて説明する。ＣＰＵ101は専用バス
を使用して、接続するSDRAM１（108）との間でデータを
リードまたはライトする。SDRAM1（108）との間で授受
するデータはＣＰＵ101の制御データとして使用され
る。

【００９３】以上の説明のように、本実施形態の構成に
おいて、メモリアクセスの内容をまとめると、図４
（ａ）の場合、SRAM１14に対してリードまたはライト動
作が4種類、図４（ｂ）の場合、SRAM123に対してリード
またはライト動作は6種類、図４（ｃ）の場合で、SDRAM
2（105）に対するヘッドデータ処理では、リードまたは
ライト動作は6種類、図４（ｃ）の場合で、SDRAM2（10
5）に対するモータ制御動作処理では、リードまたはラ
イト動作は1種類、図４（ｄ）の場合、SDRAM1（108）に
対するCPU101のアクセスは2種類の処理がなされてい
る。

【００９４】図４（ｃ）において、SDRAM2（105）に対
するアクセスは、ヘッドデータ処理とモータ制御動作処
理の双方を加えた場合でも7種類のアクセスである。

【００９５】従来例における、データ処理回路の構成で
はデータ処理回路211〜213は3種類であったのに対し
て、本実施形態では、データ処理回路Ａ〜Ｇの７種類に
増えているにもかかわらず、一つのメモリに対するアク
セスは、最大で7種類と従来よりも大幅に減少している
ことがわかる。

【００９６】本実施形態のように、メモリの構成を受信
バッファ専用のものと、ワークバッファ専用のものとに
分割することにより、データ処理におけるメモリアクセ
スの集中を防ぐことが可能になる。

【００９７】図５は、図１におけるメモリ制御回路Ｂ12
0の詳細な接続関係を説明する図である。CPUインターフ
ェース回路109と、アービター回路550との接続関係にお
いて、・address1[17:0] 501、・write_data1[31:0] 502、・read_data1[31:0] 503、・mode1[6:0] 504、・request1 505、・ack1 506、の6種類の信号線が接続する。

【００９８】次に、データ処理回路B115とアービター回
路550との接続関係では、・address2[17:0] 511、・write_data2[31:0] 512、・read_data2[31:0] 513、・mode2[6:0] 514、・request2 515、・ack2 515、の6種類の信号線が接続する。

【００９９】同様に、データ処理回路C121アービター回
路550との接続関係では、・address3[17:0] 521、・write_data3[15:0] 522、・read_data3[15:0] 523、・mode3[6:0] 524、・request3 525、・ack3 526、の6種類の信号線がアービター回路550と接続する。

【０１００】更に、データ処理回路D122とアービター回
路550との接続関係では、・address4[17:0] 531、・write_data4[63:0] 532、・read_data4[63:0] 533、・mode4[6:0] 534、・request4 535、・ack4 536、の6種類の信号線がアービター回路550と接続する。

【０１０１】また、データ処理回路E125とアービター回
路550との接続関係では、・address5[17:0] 541、・write_data5[63:0] 542、・read_data5[63:0] 543、・mode5[6:0] 544、・request5 545、・ack5 546、の6種類の信号線がアービター回路550と接続する。

【０１０２】具体的な動作例として、データ処理回路B1
15がSRAM124にライトアクセスする場合を説明する。

【０１０３】データ処理回路B115は、アドレス（addres
s）信号511によりメモリ（SRAM124）にライトアクセス
するべきアドレス情報を出力し、ライトデータ（writ
e）信号512により書込みするべきデータを出力する。

【０１０４】更に、データ処理回路B115はモード（mod
e）信号514によりSRAM124にデータを書込むためのモー
ドを設定するためのモード信号を出力し、リクエスト
（request）信号515により、メモリに対する動作要求を
アクティブにする。

【０１０５】その他の、データ処理回路C,D,Eについて
も、同様の信号が出力され、これらの信号は全て、アー
ビター回路550に入力する。

【０１０６】アービター回路550は、データ処理回路Bか
らE、CPUインターフェース回路109から受付けた信号に
対して処理の優先順位を決定し、その順位に従いアービ
ター回路550は、メモリに対するアクセスを許可する。
そして、実際にメモリSRAM124にアクセスが完了した際
にアック（ack）信号が（データ処理回路B115が優先決
定された場合はack信号516）がアービター回路550から
出力される。

【０１０７】アービター回路550は、CPUインターフェー
ス回路109、データ処理回路BからEのリクエストに対し
て優先順位を決定し、その決定順位に従いアービター回
路550の出力信号として、決定したアドレス信号をaddre
ss_out[17:0] 551、決定したライトデータをwrite_data
_out[63:0] 552、決定したモード信号をmode_out[6:0]
554 、決定したリクエスト信号に従い作成されたトリガ
ー信号をtrg555、とする５種類の信号を波形生成回路56
0に出力する。

【０１０８】波形生成回路560はアービター回路550の出
力信号を受信し、その受信した信号に応じ、メモリアク
セするための波形情報を生成する。

【０１０９】波形生成回路560で生成される波形情報
は、以下の6種類である。

【０１１０】・address[17:0] 561、・write_data[63:0] 562、・read_data[63:0] 563、・sram_wex[7:0] 564、・sram_clk 565、・sram_csx 566、これらを、波形生成回路560からメモリ124に出力する。

【０１１１】ここで、メモリ制御のリクエスト元である
データ処理回路B,C,D,Eのデータバス幅が異なるのは、
データを各制御ブロックが処理する際、メモリアクセス
に高速性が求められているものほど、バス幅を拡張し、
逆に、処理するデータが少ない等の理由で高速性が求め
られないものは、バス幅が少ない構成となっている。

【０１１２】図６は具体的なSRAMアクセス時の波形図で
ある。601は6クロックサイクルで形成されるリードアク
セス時の波形図であり、602は4クロックサイクルにて形
成された、ライトアクセス時の波形図である。

【０１１３】アクセスを受けるメモリは、この波形情報
に基づき、要求される動作モード、アドレス情報等の初
期条件を設定し、あるいは、要求される動作、例えば、
データの書込み、読取り等、を実行する。

【０１１４】データの受信（SRAM114)、ワークバッファ
（SRAM123)、プリントバッファ（SDRAM2(105)）、と処
理の目的に特化したメモリを設け、それぞれ、専用のメ
モリを制御するためのメモリ制御部（110、120、130）
を設ける。更に、メモリ制御部単位に並列に処理される
データを授受するためのデータ処理回路（115、124）を
設けて、処理される情報の整合性を確保することができ
る。

【０１１５】本実施形態のような構成により、データの
並列処理が可能となり、従来例のようにメモリに過度な
アクセスが集中することなく、データ処理量を飛躍的に
向上させることができる。このようなメモリ制御方式を
適用することで、プリンタは高速動作を実現できる。

【０１１６】＜実施形態２＞図７は、本発明にかかる第
2の実施形態におけるプリンタの回路構成図である。基
本的には、図1のメモリ制御回路A110とメモリ制御回路B
120をまとめた回路をメモリ制御回路D701としている。

【０１１７】101はプリンタシステム全体を制御するた
めのCPUであり、102ａはプリンタ特有のハードウエア制
御のほとんどを司っているASICである。

【０１１８】103はIEEE1284インターフェースであり、1
04はUSBインターフェース、105はASICに外付けされたSD
RAM２ 105である。

【０１１９】また、106はモータで、107はインクジェッ
トヘッド、108はCPU直結のSDRAM１108である。

【０１２０】ここで、ASIC102ａの中の回路構成は、以
下のような構成となっている。

【０１２１】10９はCPUインターフェース回路であり、C
PU101と接続している。701はメモリ制御回路Dである。

【０１２２】また、インターフェース制御回路A112は、
IEEE1284インターフェース103と接続して、かかるイン
ターフェースからのデータ受信制御をする。インターフ
ェース回路B113はUSBインターフェース104と接続して、
そのインターフェースからのデータ受信を制御する。メ
モリ制御回路D701は、データ処理制御回路H702と、デー
タ処理制御回路I 703、データ処理制御回路J704と接続
する。

【０１２３】705はメモリ制御回路D701によって入出力
の制御がされるSRAMである。

【０１２４】データ処理回路K706はメモリ制御回路D701
とメモリ制御回路130の双方に接続し、メモリ制御回路D
701側の処理結果を受けてメモリ制御回路C130 706はメモリ制御回路D701とメモリ制御回路C130の双方
に接続するデータ処理回路Kである。

【０１２５】130は外付けSDRAM2(150)を制御するための
メモリ制御回路3であり、データ処理回路L131、データ
処理回路M132が接続する。更に、モータ106を制御する
ためのモータ制御回路133、及びインクジェットヘッド1
07を駆動するためのヘッド制御回路134が、メモリ制御
回路C130に接続する。

【０１２６】データの受信及びワークバッファとしての
メモリ（SRAM705)と、プリントバッファ（SDRAM2(10
5)）、と処理の目的に特化したメモリを設け、それぞ
れ、専用のメモリを制御するためのメモリ制御部（701,
130）を設ける。更に、メモリ制御部単位に並列に処理
されるデータを授受するためのデータ処理回路（706）
を設けて、処理される情報の整合性を確保することがで
きる。

【０１２７】本実施形態のような構成により、データの
並列処理が可能となり、従来例のようにメモリに過度な
アクセスが集中することなく、データ処理量を飛躍的に
向上させることができる。このようなメモリ制御方式を
適用することで、プリンタは高速動作を実現できる。

【０１２８】本発明の実施形態にかかる、メモリ制御が
適用される記録装置は、特にインクジェット記録方式の
中でも、インク吐出を行わせるために利用されるエネル
ギーとして熱エネルギーを発生する手段（例えば電気熱
変換体やレーザ光等）を備え、前記熱エネルギーにより
インクの状態変化を生起させる方式を用いることにより
記録の高密度化、高精細化が達成できる。

【０１２９】その代表的な構成や原理については、例え
ば、米国特許第４７２３１２９号明細書、同第４７４０
７９６号明細書に開示されている基本的な原理を用いて
行うものが好ましい。この方式はいわゆるオンデマンド
型、コンティニュアス型のいずれにも適用可能である
が、特に、オンデマンド型の場合には、液体（インク）
が保持されているシートや液路に対応して配置されてい
る電気熱変換体に、記録情報に対応していて核沸騰を越
える急速な温度上昇を与える少なくとも１つの駆動信号
を印加することによって、電気熱変換体に熱エネルギー
を発生せしめ、記録ヘッドの熱作用面に膜沸騰を生じさ
せて、結果的にこの駆動信号に１対１で対応した液体
（インク）内の気泡を形成できるので有効である。

【０１３０】この気泡の成長、収縮により吐出用開口を
介して液体（インク）を吐出させて、少なくとも１つの
滴を形成する。この駆動信号をパルス形状とすると、即
時適切に気泡の成長収縮が行われるので、特に応答性に
優れた液体（インク）の吐出が達成でき、より好まし
い。

【０１３１】このパルス形状の駆動信号としては、米国
特許第４４６３３５９号明細書、同第４３４５２６２号
明細書に記載されているようなものが適している。な
お、上記熱作用面の温度上昇率に関する発明の米国特許
第４３１３１２４号明細書に記載されている条件を採用
すると、さらに優れた記録を行うことができる。

【０１３２】記録ヘッドの構成としては、上述の各明細
書に開示されているような吐出口、液路、電気熱変換体
の組み合わせ構成（直線状液流路または直角液流路）の
他に熱作用面が屈曲する領域に配置されている構成を開
示する米国特許第４５５８３３３号明細書、米国特許第
４４５９６００号明細書に記載された構成も本発明に含
まれるものである。加えて、複数の電気熱変換体に対し
て、共通するスロットを電気熱変換体の吐出部とする構
成を開示する特開昭５９−１２３６７０号公報や熱エネ
ルギーの圧力波を吸収する開口を吐出部に対応させる構
成を開示する特開昭５９−１３８４６１号公報に基づい
た構成としても良い。

【０１３３】さらに、記録装置が記録できる最大記録媒
体の幅に対応した長さを有するフルラインタイプの記録
ヘッドとしては、上述した明細書に開示されているよう
な複数記録ヘッドの組み合わせによってその長さを満た
す構成や、一体的に形成された１個の記録ヘッドとして
の構成のいずれでもよい。

【０１３４】加えて、上記の実施形態で説明した記録ヘ
ッド自体に一体的にインクタンクが設けられたカートリ
ッジタイプの記録ヘッドのみならず、装置本体に装着さ
れることで、装置本体との電気的な接続や装置本体から
のインクの供給が可能になる交換自在のチップタイプの
記録ヘッドを用いてもよい。

【０１３５】また、以上説明した記録装置の構成に、記
録ヘッドに対する回復手段、予備的な手段等を付加する
ことは記録動作を一層安定にできるので好ましいもので
ある。これらを具体的に挙げれば、記録ヘッドに対して
のキャッピング手段、クリーニング手段、加圧あるいは
吸引手段、電気熱変換体あるいはこれとは別の加熱素子
あるいはこれらの組み合わせによる予備加熱手段などが
ある。また、記録とは別の吐出を行う予備吐出モードを
備えることも安定した記録を行うために有効である。

【０１３６】さらに、記録装置の記録モードとしては黒
色等の主流色のみの記録モードだけではなく、記録ヘッ
ドを一体的に構成するか複数個の組み合わせによってで
も良いが、異なる色の複色カラー、または混色によるフ
ルカラーの少なくとも１つを備えた装置とすることもで
きる。

【０１３７】以上説明した実施の形態においては、イン
クが液体であることを前提として説明しているが、室温
やそれ以下で固化するインクであっても、室温で軟化も
しくは液化するものを用いても良く、あるいはインクジ
ェット方式ではインク自体を３０°Ｃ以上７０°Ｃ以下
の範囲内で温度調整を行ってインクの粘性を安定吐出範
囲にあるように温度制御するものが一般的であるから、
使用記録信号付与時にインクが液状をなすものであれば
よい。

【０１３８】加えて、積極的に熱エネルギーによる昇温
をインクの固形状態から液体状態への状態変化のエネル
ギーとして使用せしめることで積極的に防止するため、
またはインクの蒸発を防止するため、放置状態で固化し
加熱によって液化するインクを用いても良い。いずれに
しても熱エネルギーの記録信号に応じた付与によってイ
ンクが液化し、液状インクが吐出されるものや、記録媒
体に到達する時点では既に固化し始めるもの等のよう
な、熱エネルギーの付与によって初めて液化する性質の
インクを使用する場合も本発明は適用可能である。

【０１３９】このような場合インクは、特開昭５４−５
６８４７号公報あるいは特開昭６０−７１２６０号公報
に記載されるような、多孔質シート凹部または貫通孔に
液状または固形物として保持された状態で、電気熱変換
体に対して対向するような形態としてもよい。本発明に
おいては、上述した各インクに対して最も有効なもの
は、上述した膜沸騰方式を実行するものである。

【０１４０】さらに加えて、本発明に係る記録装置の形
態としては、コンピュータ等の情報処理機器の画像出力
端末として一体または別体に設けられるものの他、リー
ダ等と組み合わせた複写装置、さらには送受信機能を有
するファクシミリ装置の形態を取るものであっても良
い。

【０１４１】

【他の実施形態】なお、本発明は、複数の機器（例えば
ホストコンピュータ，インターフェース機器，リーダ，
プリンタなど）から構成されるシステムに適用しても、
一つの機器からなる装置（例えば、複写機，ファクシミ
リ装置など）に適用してもよい。

【０１４２】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても、達成されることは言う
までもない。

【０１４３】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【０１４４】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。

【０１４５】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。

【０１４６】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【０１４７】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明した（図４に示す）フローチ
ャートに対応するプログラムコードが格納されることに
なる。

【０１４８】

【発明の効果】以上説明したように、受信データを格納
するメモリと、データ処理用メモリと、印刷データを格
納するメモリと、処理の目的に特化したメモリを設け、
それぞれ、専用のメモリを制御するための専用メモリ制
御部と、更に、メモリ制御部単位に並列に処理されるデ
ータを授受し、データ処理の整合を確保するためのデー
タ処理回路を有する構成により、データの並列処理を可
能とし、かかるメモリ制御方式を適用することで、記録
装置の高速動作の実現を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態において、高速プリンタにお
ける回路構成を説明する図である。

【図２】従来例におけるプリンタの回路構成を説明する
図である。

【図３】従来例におけるメモリにアクセスするプロセス
の全体的な流れを説明する図である。

【図４】本発明の実施形態において、メモリにアクセス
するプロセスの全体的な流れを説明する図である。

【図５】本発明の実施形態において、メモリ制御回路の
詳細な接続関係を説明する図である。

【図６】本発明の実施形態において、波形生成回路が生
成するSRAMに対するアクセス波形を例示する図である。

【図７】本発明の第2の実施形態において、プリンタに
おける回路構成を説明する図である。

【図８】本発明の好適な実施形態であるプリンタの外観
を示す図である。

【図９】図８のプリンタのインクジェットカートリッジ
を示す図である。

【符号の説明】

101 CPU 102 ASIC 103 IEEE1284インターフェース 104 USBインタフェース 105 SDRAM2 106 モータ 107 インクジェットヘッド 108 SDRAM２ 109 CPUインターフェース回路 110 メモリ制御回路１ 111 データ処理回路A 112 インターフェース制御回路A 113 インターフェース制御回路B 114 SRAM 115 データ処理回路B 120 メモリ制御回路B 121 データ処理回路C 122 データ処理回路D 123 SRAM 124 データ処理回路E 130 メモリ制御回路C 131 データ処理回路F 132 データ処理回路G 133 モータ制御回路 134 ヘッド制御回路

Claims

【特許請求の範囲】

【請求項１】外部機器から送信された情報に基づい
て、記録ヘッドを搭載したキャリッジを記録媒体上で走
査させて記録を行う記録装置であって、前記外部機器から送信された情報を受信バッファに格納
制御するための第1の格納制御手段と、前記受信バッファへの格納制御と並列に、該格納制御さ
れた情報を処理するための第１のデータ処理手段と、前記第1のデータ処理手段により処理された情報を、ワ
ークバッファに格納制御するための第2の格納制御手段
と、前記ワークバッファへの格納制御と並列に、該格納制御
された情報を処理するための第2のデータ処理手段と、前記第2のデータ処理手段により処理された情報を、プ
リントバッファに格納制御するための第3の格納制御手
段と、前記プリントバッファに格納された印刷情報に基づき、
印刷処理を実行する印刷制御手段と、を備えることを特徴とする記録装置。
【請求項２】外部機器から送信された情報に基づい
て、記録ヘッドを搭載したキャリッジを記録媒体上で走
査させて記録を行う記録装置であって、前記外部機器から送信された情報を格納手段に格納制御
する手段と、前記格納手段への格納制御と並列に、該格納制御された
情報を処理するための手段と、前記処理された情報を、プリントバッファに格納制御す
るための手段と、前記プリントバッファに格納された情報に基づき、印刷
処理を実行する印刷制御手段と、を備えることを特徴とする記録装置。
【請求項３】前記受信バッファ、ワークバッファ及び
格納手段には、ＳＲＡＭが含まれることを特徴とする請
求項１または２に記載の記録装置。
【請求項４】前記プリントバッファには、ＳＤＲＡＭ
が含まれることをを特徴とする請求項１または２に記載
の記録装置。
【請求項５】前記第1乃至第3の格納制御手段は、それ
ぞれ、独立に専用の受信バッファ、ワークバッファ、プ
リントバッファにアクセスし、データの格納制御を行な
うことを特徴とする請求項１に記載の記録装置。
【請求項６】前記第1のデータ処理手段は、前記第1の
格納制御手段と、前記第2の格納制御手段との間で、情
報を整合するための処理を実行することを特徴とする請
求項１に記載の記録装置。
【請求項７】前記第2のデータ処理手段は、前記第2の
格納制御手段と、前記第3の格納制御手段との間で、情
報を整合するための処理を実行することを特徴とする請
求項１に記載の記録装置。
【請求項８】前記記録ヘッドは、インクを吐出して記
録を行うインクジェット記録ヘッドであることを特徴と
する請求項１乃至７のいずれかに記載の記録装置。
【請求項９】記録装置におけるメモリ制御方法であっ
て、外部機器から送信された情報を受信バッファに格納制御
するための第1の格納制御工程と、前記受信バッファへの格納制御と並列に、該格納制御さ
れた情報を処理するための第１のデータ処理工程と、前記第1のデータ処理工程により処理された情報を、ワ
ークバッファに格納制御するための第2の格納制御工程
と、前記ワークバッファへの格納制御と並列に、該格納制御
された情報を処理するための第2のデータ処理工程と、前記第2のデータ処理工程により処理された情報を、プ
リントバッファに格納制御するための第3の格納制御工
程と、前記プリントバッファに格納された印刷情報に基づき、
印刷処理を実行する印刷制御工程と、を備えることを特徴とするメモリ制御方法。
【請求項１０】記録装置におけるメモリ制御方法であ
って、外部機器から送信された情報をメモリに格納制御する工
程と、前記メモリへの格納制御と並列に、該格納制御された情
報を処理するための工程と、前記処理された情報を、プリントバッファに格納制御す
るための工程と、前記プリントバッファに格納された情報に基づき、印刷
処理を実行する印刷制御工程と、を備えることを特徴とするメモリ制御方法。
【請求項１１】前記第1乃至第3の格納制御工程は、そ
れぞれ、独立に専用の受信バッファ、ワークバッファ、
プリントバッファにアクセスし、データの格納制御を行
なうことを特徴とする請求項９に記載のメモリ制御方
法。
【請求項１２】前記第1のデータ処理工程は、前記第1
の格納制御工程と、前記第2の格納制御工程との間で、
情報を整合するための処理を実行することを特徴とする
請求項９に記載のメモリ制御方法。
【請求項１３】前記第2のデータ処理工程は、前記第2
の格納制御工程と、前記第3の格納制御工程との間で、
情報を整合するための処理を実行することを特徴とする
請求項９に記載のメモリ制御方法。