JP3703363B2 - 画像データ変換回路、該回路を有する記録装置、および画像データ変換方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は画像データ変換回路、該回路を有する記録装置、および画像データ変換方法に関し、特に、シリアル型のプリンタ等で使用される、行方向に配列された画像データを、列方向に所定数毎に配列された形式に変換する画像データ変換回路、該回路を有する記録装置、および画像データ変換方法に関する。
【０００２】
【従来の技術】
例えばワードプロセッサ、パーソナルコンピュータ、ファクシミリ等に於ける情報出力装置として、所望される文字や画像等の情報を用紙やフィルム等シート状の記録媒体に記録を行うプリンタが広く使用されている。
【０００３】
プリンタの記録方式としては様々な方式が知られているが、用紙等の記録媒体に非接触記録が可能である、カラー化が容易である、静粛性に富む、等の理由でインクジェット方式が近年特に注目されており、又その構成としては所望される記録情報に応じてインクを吐出する記録素子が複数個配列された記録ヘッドをキャリッジに装着し、キャリッジを記録素子の配列方向（副走査方向）と直角な方向（走査方向）に往復走査しながら記録を行なうシリアル記録方式が安価で小型化が容易などの点から一般的に広く用いられている。
【０００４】
このようなシリアル記録を行うプリンタでは、記録媒体に画像を形成するためには、記録素子の配列に対応して記録ヘッドへ供給するデータは副走査方向に与える必要があるが、実際にはプリンタ内にある画像データを一時的に格納しておくための画像メモリには、ホストコンピュータから送信されるラスタ（走査方向のライン）順にデータが格納される。従って、プリンタ内部で、データの順番を変換する処理（ＨＶ変換）を行う必要がある。
【０００５】
図２は、一般的なプリンタで画像データを一時的に格納するのに使用される、画像メモリ１０５の構成及びデータ配置の一例を示す図である。この図２に示した例では、全画像メモリ領域としては、走査方向の行位置を示すＲｏｗアドレスは０ｘ０００〜０ｘ３ＦＦであり、副走査方向の列位置を示すＣｏｌｕｍｎアドレスは０ｘ０００〜０ｘ１ＦＦである。
【０００６】
図中の（０−１）や（１０２３−５１１）は、画像メモリのアドレスを一義に定めるもので、例えば（０−０）はＲｏｗアドレスが０ｘ０００でＣｏｌｕｍｎアドレスが０ｘ００であることを示し、（１０２３−５１１）はＲｏｗアドレスが０ｘ３ＦＦでＣｏｌｕｍｎアドレスが０ｘ１ＦＦであることを示す。
【０００７】
また、それぞれのアドレスにおけるデータのビットサイズは任意であり、例えば説明のためにここでは４ビットとする。従って、本画像メモリの（０−０）アドレスに対するＲｅａｄアクセスが行われると、画像メモリは（０−０）アドレスのデータを４ビット出力し、同様にＷｒｉｔｅアクセスが行われると（０−０）アドレスに４ビットのデータを書込むという動作が行われる。
【０００８】
以上のように構成された画像メモリ１０５に画像データを格納する際には、通常実際の記録イメージと同様に第一行目のＣｏｌｕｍｎ方向の左上（０−０）アドレス位置から右に向かって順に格納される。また、第２行目の画像データは同様に（１−０）〜（１−５１１）アドレスに向かって格納される。
【０００９】
一方、上述のようにシリアル記録を行うプリンタにおいては、主走査方向（Ｃｏｌｕｍｎ方向）と直行する副走査方向（Ｒｏｗ方向）に記録素子が並んでいる記録ヘッドを用いて記録を行う。このため画像メモリ上に展開されている画像イメージと同じ画像を記録するためには、記録ヘッドに同時に供給するデータを、（０−０）、（１−０）、（２−０）、…、（１０２３−０）のそれぞれのアドレスに格納された第ｎビット目（ｎは本例ではデータサイズを４ビットにしたので１〜４の値になる）のデータとする必要がある。
【００１０】
ところが、実際に画像メモリの（０−０）の第１ビット、（１−０）の第１ビット、（２−０）の第１ビット、（３−０）の第１ビットなどを記録ヘッドに供給するためには、（０−０）、（１−０）、（２−０）、（３−０）などの各アドレスを必ず４ビット単位でアクセスして、その中の各アドレスにおける第１ビット目を抽出するという処理が必要になる。このため、記録ヘッドが一回記録するのに画像メモリに対してＲｏｗアドレス方向に記録素子と同じ数のアクセスが発生しさらに上記の抽出処理が必要となるため、処理速度の向上が難しい。
【００１１】
この問題点を回避するために、画像メモリに走査方向順に格納されたデータを副走査方向に並べ替える、ＨＶ変換（縦横変換）が一般的に行われている。
【００１２】
図３は、ＨＶ変換を行う従来のデータ変換回路の一例を示すブロック図である。図中１０１はＨＶ制御回路であり、１０２は横（行）方向にデータを格納し、縦（列）方向にデータを読み出すことのできるＨＶバッファであり、ここでは説明を簡略化するために４列×４行の構成としている。なお、図中の（Ａ１）〜（Ｄ４）はＡ，Ｂ，Ｃ，Ｄが行、１，２，３，４が列を表わしている。また、１０４は、画像メモリをアクセスする制御信号を発生するメモリ制御回路であり、１０５は画像メモリである。
【００１３】
この構成においてＨＶ変換を行う際の処理は、以下のようになる。
【００１４】
＜画像メモリからＨＶバッファへのデータ読込み＞
画像メモリ１０５に記録すべき画像データが所定量格納されると、ＨＶ制御回路１０１はメモリ制御回路１０４に対してメモリデータＲｅａｄを要求する。
【００１５】
メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４はあらかじめ設定されているメモリアドレスＡ行目に対してＲｅａｄアクセスを行う。Ｒｅａｄアクセスされた画像メモリ１０５は画像データ（Ａ１〜Ａ４）を出力する。
【００１６】
メモリ制御部１０４は画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は前述のタイミング信号でＷＲ信号１を出力する。これらの信号によってＨＶバッファ１０２のＡ行目には（Ａ１）〜（Ａ４）のデータが格納される。
【００１７】
以上の処理をＢ〜Ｄ行のメモリアドレスに対しても行い、ＨＶバッファ１０２に４列×４行のデータが格納される。
【００１８】
＜ＨＶバッファから画像メモリへのデータ書戻し＞
この状態でＨＶバッファからデータの並びを変更して画像メモリ１０５にデータを書戻す（上書きする）ことによりＨＶ変換が行われる。具体的には、以下の処理を行う。
【００１９】
この時点ではＨＶバッファ１０２すべてにデータが格納されている。ＨＶ制御回路１０１はＲＤ信号５をＨＶバッファ１０２に対して出力する。
【００２０】
メモリデータＷｒｉｔｅ要求を受けたメモリ制御回路１０４は、画像メモリ１０５に対してあらかじめ指定されたアドレスにたいしてＷｒｉｔｅアクセスを行う。この時ＨＶバッファ１０２に供給されたＲＤ信号５に対応するデータ（Ａ１）（Ｂ１）（Ｃ１）（Ｄ１）がＷｒｉｔｅデータとして画像メモリ１０５に供給されそのデータが書戻される。
【００２１】
メモリ制御部１０４は画像メモリ１０５へのＷｒｉｔｅアクセスが終了するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は前述の信号を受け取ってＲＤ信号６をＨＶバッファ１０２に対して出力するとともに、メモリ制御回路１０４にメモリデータＷｒｉｔｅ要求を行う。
【００２２】
メモリデータＷｒｉｔｅ要求を受けたメモリ制御回路１０４は、画像メモリ１０５に対してＲｏｗアドレスを１インクリメントしてＷｒｉｔｅアクセスを行い、ＨＶバッファ１０２に供給されたＲＤ信号６に対応するデータ（Ａ２）（Ｂ２）（Ｃ２）（Ｄ２）がＷｒｉｔｅデータとして画像メモリ１０５に供給されそのデータが書戻される。
【００２３】
同様の処理を繰り返し行うことで、４（列）×４（行）ブロックのＨＶ変換が終了する。
【００２４】
そして、このような処理を画像データ全てに対して行うことにより、画像メモリ１０５の内容は、記録ヘッドの記録素子列の配列に対応したデータ順となる。図４は、図２の画像データに対してＨＶ変換を行った後の状態を示す図である。図４に示されているように、各アドレス内のビットの位置は変換されている。例えば、図４の（０−０）アドレスのデータは、図２の（０−０）アドレス、（１−０）アドレス、（２−０）アドレス、（３−０）アドレスの第一データから構成されている。従って、記録ヘッドへ４つの画像データを転送する場合には、（０−０）アドレスを一回Ｒｅａｄアクセスすればよいことになる。
【００２５】
【発明が解決しようとする課題】
以上説明したように、シリアル記録を行うプリンタで行われるＨＶ変換処理は負荷が重く、プリンタの記録速度を向上させる場合に、ネックとなる。
【００２６】
この処理を高速化するために一回の変換処理で扱うデータサイズを大きくすることも提案されているが、単純にデータサイズを大きくすると回路規模の増大を招き、コストアップや信頼性に関する問題が生じる。
【００２７】
本発明は以上のような状況を鑑みてなされたものであり、比較的回路規模を増大させることなく、ＨＶ変換処理を高速に実行することのできる画像データ変換回路、該回路を有する記録装置、および画像データ変換方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記課題を解決するために本発明の画像データ変換回路は、行方向に配列された画像データを、列方向に所定数毎に配列された形式に変換する画像データ変換回路であって、
行方向に配列された画像データを記憶する画像メモリと、
ｍ行ｎ列のマトリクス状に配置された記憶素子を有し、行方向に書き込んだデータを列方向から読み出し可能な第１のバッファ手段と、
ｎ個の記憶素子を有し、行方向に書き込みと読み出しが可能な第２のバッファ手段と、
前記画像メモリに記憶された画像データをｍ行ｎ列単位で前記第１のバッファ手段に対してデータを転送するときに、前記画像メモリのアドレスを更新して繰り返して行うべく、前記画像メモリから画像データを２ｎ個単位で読み出して、前記第１のバッファ手段および前記第２のバッファ手段に対してｎ個単位でデータの転送を制御する制御手段とを備え、
前記制御手段は、前記画像メモリからｍ行ｎ列を単位として前記第１のバッファ手段に対してデータを転送する際に、前記第２のバッファ手段に書き込まれたｎ個のデータを前記第１のバッファ手段に転送することを特徴とする。
【００２９】
上記の課題は前記画像データ変換回路を有し、所定方向に配列されたｍ個の記録素子を有する記録ヘッドを搭載したキャリッジを、前記記録素子の配列方向と略直交する方向に記録媒体上で走査させて記録を行う記録装置によっても解決される。
【００３０】
また、上記課題を解決する本発明の画像データ変換方法は、行方向に配列された画像データを記憶する画像メモリと、ｍ行ｎ列のマトリクス状に配置された記憶素子を有し、行方向に書き込んだデータを列方向から読み出し可能な第１のバッファ手段と、ｎ個の記憶素子を有し、行方向に書き込みと読み出しが可能な第２のバッファ手段とを用いて、行方向に配列された画像データを、列方向に所定数毎に配列された形式に変換する画像データ変換方法であって、
前記画像メモリに記憶された画像データをｍ行ｎ列単位で前記第１のバッファ手段に対してデータの転送を行なう場合、前記第１のバッファ手段および前記第２のバッファ手段に対してｎ個単位でデータを転送するステップと、
前記画像メモリのアドレスを更新するステップと、
前記画像メモリからｍ行ｎ列単位で前記第１のバッファ手段に対してデータを転送する際に、前記第２のバッファ手段に書き込まれたｎ個のデータを前記第１のバッファ手段に転送するステップとを有する。
【００３２】
このようにすると、画像データに対してｍ行ｎ列のデータブロック毎に配列方向を変換するいわゆるＨＶ変換処理を行う際に、２番目以降のデータブロックに関して、特定の行の画像データを第１のバッファに転送するときに、画像メモリから読み出さずに第２のバッファ手段から画像データを読み出して第１のバッファ手段に転送するだけでよくなる。
【００３３】
従って、あまりコストをかけずに第２のバッファを追加するのみで、ＨＶ変換処理を行う際に画像メモリへのアクセス数を削減して処理速度を向上することができる。
【００３４】
【発明の実施の形態】
以下添付図面を参照して本発明の好適な実施形態について詳細に説明する。
【００３５】
なお、以下に説明する実施形態では、インクジェット記録方式を用いた記録装置としてプリンタを例に挙げ説明する。
【００３６】
本明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００３７】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００３８】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００３９】
＜装置本体の概略説明＞
図７は、本発明の代表的な実施の形態であるインクジェットプリンタＩＪＲＡの構成の概要を示す外観斜視図である。図７において、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５００９〜５０１１を介して回転するリードスクリュー５００５の螺旋溝５００４に対して係合するキャリッジＨＣはピン（不図示）を有し、ガイドレール５００３に支持されて矢印ａ，ｂ方向を往復移動する。キャリッジＨＣには、記録ヘッドＩＪＨとインクタンクＩＴとを内蔵した一体型インクジェットカートリッジＩＪＣが搭載されている。
【００４０】
５００２は紙押え板であり、キャリッジＨＣの移動方向に亙って記録用紙Ｐをプラテン５０００に対して押圧する。５００７，５００８はフォトカプラで、キャリッジのレバー５００６のこの域での存在を確認して、モータ５０１３の回転方向切り換え等を行うためのホームポジション検知器である。
【００４１】
５０１６は記録ヘッドＩＪＨの前面をキャップするキャップ部材５０２２を支持する部材で、５０１５はこのキャップ内を吸引する吸引器で、キャップ内開口５０２３を介して記録ヘッドの吸引回復を行う。５０１７はクリーニングブレードで、５０１９はこのブレードを前後方向に移動可能にする部材であり、本体支持板５０１８にこれらが支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることは言うまでもない。
【００４２】
又、５０２１は、吸引回復の吸引を開始するためのレバーで、キャリッジと係合するカム５０２０の移動に伴って移動し、駆動モータからの駆動力がクラッチ切り換え等の公知の伝達機構で移動制御される。
【００４３】
これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側の領域に来た時にリードスクリュー５００５の作用によってそれらの対応位置で所望の処理が行えるように構成されているが、周知のタイミングで所望の動作を行うようにすれば、本例にはいずれも適用できる。
【００４４】
＜制御構成の説明＞
次に、上述した装置の記録制御を実行するための制御構成について説明する。
【００４５】
図８はインクジェットプリンタＩＪＲＡの制御回路の構成を示すブロック図である。制御回路を示す同図において、１７００は記録信号を入力するインターフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するＲＯＭ、１７０３は各種データ（上記記録信号やヘッドに供給される記録データ等）を保存しておくＤＲＡＭである。１７０４は記録ヘッドＩＪＨに対する記録データの供給制御を行うゲートアレイ（Ｇ．Ａ．）であり、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッドＩＪＨを搬送するためのキャリアモータ、１７０９は記録紙搬送のための搬送モータである。１７０５は記録ヘッドを駆動するヘッドドライバ、１７０６，１７０７はそれぞれ搬送モータ１７０９、キャリアモータ１７１０を駆動するためのモータドライバである。
【００４６】
上記制御構成の動作を説明すると、インターフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドが駆動され、記録が行われる。
【００４７】
ここでは、ＭＰＵ１７０１が実行する制御プログラムをＲＯＭ１７０２に格納するものとしたが、ＥＥＰＲＯＭ等の消去／書き込みが可能な記憶媒体を更に追加して、インクジェットプリンタＩＪＲＡと接続されたホストコンピュータから制御プログラムを変更できるように構成することもできる。
【００４８】
なお、上述のように、インクタンクＩＴと記録ヘッドＩＪＨとは一体的に形成されて交換可能なインクカートリッジＩＪＣを構成しても良いが、これらインクタンクＩＴと記録ヘッドＩＪＨとを分離可能に構成して、インクがなくなったときにインクタンクＩＴだけを交換できるようにしても良い。
【００４９】
図９は、インクタンクとヘッドとが分離可能なインクカートリッジＩＪＣの構成を示す外観斜視図である。インクカートリッジＩＪＣは、図９に示すように、境界線Ｋの位置でインクタンクＩＴと記録ヘッドＩＪＨとが分離可能である。インクカートリッジＩＪＣにはこれがキャリッジＨＣに搭載されたときには、キャリッジＨＣ側から供給される電気信号を受け取るための電極（不図示）が設けられており、この電気信号によって、前述のように記録ヘッドＩＪＨが駆動されてインクが吐出される。
【００５０】
なお、図９において、５００はインク吐出口列である。また、インクタンクＩＴにはインクを保持するために繊維質状もしくは多孔質状のインク吸収体が設けられている。
【００５１】
以下、このようなインクジェットプリンタに適用する、本発明のデータ変換回路について説明する。
【００５２】
［第１の実施形態］
図１は、本発明のデータ変換回路の第１の実施形態の構成を示すブロック図である。
【００５３】
図中１０１は制御回路、１０２は横（行）方向にデータを格納し、縦（列）方向にデータを読み出すことのできるＨＶバッファであり、説明を簡略化するために４列×４行の構成をとっている。なお、図中の（Ａ１）〜（Ｄ４）はＡ，Ｂ，Ｃ，Ｄが行、１，２，３，４が列を表わしている。１０３はＰｒｅバッファであり、ＨＶバッファが４列×４行の構成をとっているため、それにあわせて４ビットサイズとしている。１０４は画像メモリを制御する各信号を発生するメモリ制御回路であり、１０５は画像データを格納する画像メモリである。
【００５４】
このように、本実施形態のデータ変換回路は、図３に示した従来の回路に加え、Ｐｒｅバッファ１０３を有しており、これを利用してデータの転送処理を効率化する。
【００５５】
なお、図１の回路において、画像メモリ１０５は図８のＤＲＡＭ１７０３に対応し、他の部分はゲートアレイ（Ｇ．Ａ．）１７０４の内部に構成される。
【００５６】
本実施形態の構成においてＨＶ変換を行う際の処理を、ＨＶバッファのサイズである４×４のデータを１つのブロックとして、複数のブロックに対するＨＶ変換処理に関して以下で説明する。
【００５７】
＜画像メモリからＨＶバッファへのデータ読込み：第１ブロック＞
画像メモリ１０５に記録すべき画像データが所定量格納されると、ＨＶ制御回路１０１はメモリ制御回路１０４に対してメモリデータＲｅａｄを要求する。
【００５８】
メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、あらかじめ設定されているメモリアドレスＡ行目に対してＲｅａｄアクセスを行う。この時、ＨＶバッファ１０２は４ビットデータサイズであるが、画像メモリ１０５からＲｅａｄアクセス時に出力されるデータサイズは、Ｒｏｗ方向の８ビットになるように構成しておく。
【００５９】
Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ａ１〜Ａ８）を出力する。メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は前述のタイミング信号で、ＷＲ信号１及びＲＤ／ＷＲ信号９を出力する。
【００６０】
これらの処理によってＨＶバッファ１０２のＡ行目には（Ａ１）〜（Ａ４）のデータが格納され、Ｐｒｅバッファ１０３の（ｘ５）から（ｘ８）には（Ａ５）〜（Ａ８）のデータが格納される。
【００６１】
以上の処理を、画像メモリ１０５から読み出すＲｏｗアドレスおよびＨＶバッファの格納するＲｏｗアドレスをインクリメントして計４回行うことにより、４×４の１ブロックの画像データがＨＶバッファ１０２に格納される。
【００６２】
第１ブロックのデータのＨＶバッファ１０２への転送が終了した時点で、Ｐｒｅバッファ１０３の（ｘ５）から（ｘ８）には（Ｄ５）〜（Ｄ８）のデータが格納されている。
【００６３】
＜ＨＶバッファから画像メモリへのデータ書戻し：第１ブロック＞
この時点でＨＶバッファ１０２すべてにデータが格納されている。ＨＶ制御回路１０１はＲＤ信号５をＨＶバッファ１０２に対して出力するとともに、メモリ制御回路１０４にメモリデータＷｒｉｔｅ要求を行う。
【００６４】
メモリデータＷｒｉｔｅ要求を受けたメモリ制御回路１０４は、画像メモリ１０５に対してあらかじめ指定されたアドレスに対してＷｒｉｔｅアクセスを行う。この時ＨＶバッファ１０２に供給されたＲＤ信号５に対応するデータ（Ａ１）（Ｂ１）（Ｃ１）（Ｄ１）が、Ｗｒｉｔｅデータとして画像メモリ１０５に供給されそのデータが書戻される。
【００６５】
メモリ制御部１０４は画像メモリ１０５へのＷｒｉｔｅアクセスが終了するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は前述の信号を受け取ってＲＤ信号６をＨＶバッファ１０２に対して出力するとともに、メモリ制御回路１０４にメモリデータＷｒｉｔｅ要求を行う。
【００６６】
メモリデータＷｒｉｔｅ要求を受けたメモリ制御回路１０４は、画像メモリ１０５に対してＲｏｗアドレスを１インクリメントしてＷｒｉｔｅアクセスを行い、ＨＶバッファ１０２に供給されたＲＤ信号６に対応するデータ（Ａ２）（Ｂ２）（Ｃ２）（Ｄ２）が、Ｗｒｉｔｅデータとして画像メモリ１０５に供給されそのデータが書戻される。
【００６７】
同様の処理を繰り返し行うことで、第１の４（列）×４（行）ブロックのＨＶ変換が終了する。
【００６８】
＜画像メモリからＨＶバッファへのデータ読込み：第２ブロック＞
メモリ制御部１０４は第２の４（列）×４（行）ブロックのＨＶ変換を行うために、あらかじめ設定されたアドレスに対して今度はＣｏｌｕｍｎアドレスを１インクリメントして、ＨＶバッファ制御部１０１からの画像メモリＲｅａｄ要求を待つ。
【００６９】
ＨＶ制御回路１０１は、メモリ制御回路１０４に対して２番目の４（列）×４（行）ブロックのＡ行目のメモリデータＲｅａｄを要求する。
【００７０】
ここで本実施形態においては、この時点でＰｒｅバッファ１０３に、（Ｄ５）（Ｄ６）（Ｄ７）（Ｄ８）が既に格納されている。これを利用するため、ＷＲ信号４及びＲＤ／ＷＲ信号９を同時に制御して、Ｐｒｅバッファ１０３に格納されている（Ｄ５）（Ｄ６）（Ｄ７）（Ｄ８）のデータをＨＶバッファ１０２の第Ｄ行に転送する。
【００７１】
一方、メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、設定されているＡ行目の次のＣｏｌｕｍｎブロックのメモリアドレスに対してＲｅａｄアクセスを行う。Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ａ５）〜（Ａ１２）を出力する。
【００７２】
メモリ制御部１０４は画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は前述のタイミング信号でＷＲ信号１及びＲＤ／ＷＲ信号９を出力する。
【００７３】
これらの処理によってＨＶバッファ１０２のＡ行目には（Ａ５）〜（Ａ８）、Ｐｒｅバッファ１０３の（ｘ５）〜（ｘ８）には（Ａ９）〜（Ａ１２）のデータがそれぞれ格納される。
【００７４】
以上の処理を、画像メモリ１０５から読み出すＲｏｗアドレスおよびＨＶバッファの格納するＲｏｗアドレスをインクリメントして計３回行うことにより、４×４の第２ブロックの画像データがＨＶバッファ１０２に格納される。
【００７５】
このように、従来ではＨＶバッファ１０２のＤ行のデータに対応するメモリデータのＲｅａｄが必要であるが、ＨＶバッファ１０２のＤ行には（Ｄ５）〜（Ｄ８）のデータが既に格納されているために、本実施形態ではここで一回分の画像メモリ１０５へのＲｅａｄアクセスを省略できる。
【００７６】
第２ブロックのデータのＨＶバッファ１０２への転送が終了した時点で、Ｐｒｅバッファ１０３の（ｘ５）から（ｘ８）には（Ｃ９）〜（Ｃ１２）のデータが格納されている。
【００７７】
＜ＨＶバッファから画像メモリへのデータ書戻し：第２ブロック＞
ＨＶバッファ１０２に第２ブロックのデータがすべて格納されたので、このデータを画像メモリに書戻す処理になるが、これは前述の第１ブロックに対する処理と同じであるので、ここでは特に説明しない。
【００７８】
＜画像メモリからＨＶバッファへのデータ読込み：第３ブロック＞
メモリ制御部１０４は第３の４（列）×４（行）ブロックのＨＶ変換を行うために、あらかじめ設定されたアドレスに対してＣｏｌｕｍｎアドレスを１インクリメントして、ＨＶバッファ制御部１０１からの画像メモリＲｅａｄ要求を待つ。
【００７９】
ＨＶ制御回路１０１は、メモリ制御回路１０４に対して３番目の４（列）×４（行）ブロックのＡ行目のメモリデータＲｅａｄを要求する。
【００８０】
ここで本実施形態においては、この時点でＰｒｅバッファ１０３に（Ｃ９）（Ｃ１０）（Ｃ１１）（Ｃ１２）が既に格納されている。これを利用するため、ＷＲ信号３及びＲＤ／ＷＲ信号９を同時に制御して、Ｐｒｅバッファ１０３に格納されている（Ｃ９）（Ｃ１０）（Ｃ１１）（Ｃ１２）のデータをＨＶバッファ１０２の第Ｃ行に転送する。
【００８１】
一方、メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は３番目の４（列）×４（行）ブロックのＡ行目のメモリアドレスに対してＲｅａｄアクセスを行う。Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ａ９）〜（Ａ１６）を出力する。
【００８２】
メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は、前述のタイミング信号でＷＲ信号１及びＲＤ／ＷＲ信号９を出力する。
【００８３】
これらの処理によってＨＶバッファ１０２のＡ行目には（Ａ９）〜（Ａ１２）、Ｐｒｅバッファ１０３の（ｘ５）〜（ｘ８）には（Ａ１３）〜（Ａ１６）のデータがそれぞれ格納される。
【００８４】
以上の処理を、画像メモリ１０５から読み出すＲｏｗアドレスおよびＨＶバッファの格納するＲｏｗアドレスをインクリメントして計３回行うことにより、４×４の第２ブロックの画像データがＨＶバッファ１０２に格納される。
【００８５】
この場合、従来ではＨＶバッファ１０２のＣ行のデータに対応するメモリデータのＲｅａｄが必要であるが、ＨＶバッファ１０２のＣ行には（Ｃ９）〜（Ｃ１２）のデータが既に格納されているために、本実施形態ではこの処理に必要な一回分の画像メモリ１０５へのＲｅａｄアクセスを省略できる。
【００８６】
第３ブロックのデータのＨＶバッファ１０２への転送が終了した時点で、Ｐｒｅバッファ１０３の（ｘ５）から（ｘ８）には（Ｄ１３）〜（Ｄ１６）のデータが格納されている。
【００８７】
以上説明したように、本実施形態では上記のような処理を繰り返し行うことで、従来例えば４×４のブロックのＨＶ変換を行うのに必要なメモリに対するＲｅａｄアクセスの数を、第２のブロック以降に対して３回に減らすことができ、ＨＶ変換に関するメモリアクセス数を削減して処理速度を向上することができる。
【００８８】
また、本実施形態の構成は従来の構成にＰｒｅバッファを追加するのみであるので、あまりコストをかけずに比較的小規模な回路構成で実現できる。
【００８９】
［第２の実施形態］
以下、本発明のデータ変換回路の第２の実施形態について説明する。図５は、第２の実施形態の構成を示すブロック図である。以下においては第１の実施形態と異なる部分のみを説明する。
【００９０】
図示されたように、本実施形態は第１の実施形態と異なり、ＨＶ変換をより高速に行うために、画像メモリを画像メモリＡ１０５および画像メモリＢ１０９の２つのバンクで構成し、各々の画像メモリバンクごとにＨＶ変換を行えるように構成したものである。
【００９１】
すなわち、第１の実施形態に関して説明した一連の動作を、ＨＶバッファ１０２とＰｒｅバッファ１０３のペアと、ＨＶバッファ１０６とＰｒｅバッファ１０７のペアとによって同時に行う。
【００９２】
［第３の実施形態］
以下、本発明のデータ変換回路の第３の実施形態について説明する。図６は、第３の実施形態の構成を示すブロック図である。
【００９３】
図示されたように、本実施形態は第１の実施形態と異なり、Ｐｒｅバッファを２本備えている。これにより、第２以降のブロックに対するＲｅａｄアクセス数を更に減らすことができ、ＨＶ変換をより高速に行える。
【００９４】
具体的には、第１の実施形態で設けられたＰｒｅバッファＡ１０３に加えて，ＰｒｅバッファＢ１０６が新たに追加され、このＰｒｅバッファＢ１０６を制御するために、ＲＤ／ＷＲ信号１０が追加されている。
【００９５】
本実施形態の構成においてＨＶ変換を行う際の処理を、ＨＶバッファのサイズである４×４のデータを１つのブロックとして、複数のブロックに対するＨＶ変換処理に関して以下で説明する。
【００９６】
＜画像メモリからＨＶバッファへのデータ読込み：第１ブロック＞
画像メモリ１０５に記録すべき画像データが所定量格納されると、ＨＶ制御回路１０１はメモリ制御回路１０４に対してメモリデータＲｅａｄを要求する。
【００９７】
メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、あらかじめ設定されているメモリアドレスＡ行目に対してＲｅａｄアクセスを行う。この時、ＨＶバッファ１０２は４ビットデータサイズであるが、画像メモリ１０５からＲｅａｄアクセス時に出力されるデータサイズは、Ｒｏｗ方向の８ビットになるように構成しておく。
【００９８】
Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ａ１〜Ａ８）を出力する。メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は前述のタイミング信号で、ＷＲ信号１及びＲＤ／ＷＲ信号９を出力する。
【００９９】
これらの処理によってＨＶバッファ１０２のＡ行目には（Ａ１）〜（Ａ４）、ＰｒｅバッファＡ１０３の（ｘ５）から（ｘ８）には（Ａ５）〜（Ａ８）のデータがそれぞれ格納される。
【０１００】
次にＨＶ制御回路１０１は、ＨＶバッファ１０２のＢ行に対してメモリ制御回路１０４にメモリデータＲｅａｄを要求する。
【０１０１】
メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、Ｂ行目のメモリアドレスに対してＲｅａｄアクセスを行う。Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ｂ１〜Ｂ８）を出力する。
【０１０２】
メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は、前述のタイミング信号でＷＲ信号２と、今度はＲＤ／ＷＲ信号１０を出力する。
【０１０３】
これらの処理によってＨＶバッファ１０２のＢ行目には（Ｂ１）〜（Ｂ４）、ＰｒｅバッファＢ１０６の（ｘ５）から（ｘ８）には（Ｂ５）〜（Ｂ８）のデータがそれぞれ格納される。
【０１０４】
同様の処理をＨＶバッファ１０２のＣ行およびＤ行に対しても実行することにより、４×４の第１ブロックの画像データがＨＶバッファ１０２に格納される。この時点で、ＰｒｅバッファＡ１０３の（ｘ５）から（ｘ８）には（Ｃ５）〜（Ｃ８）のデータ、ＰｒｅバッファＢ１０６の（ｘ５）から（ｘ８）には（Ｄ５）〜（Ｄ８）のデータがそれぞれ格納されている。
【０１０５】
＜ＨＶバッファから画像メモリへのデータ書戻し：第１ブロック＞
この時点でＨＶバッファ１０２すべてにデータが格納されている。ＨＶ制御回路１０１はＲＤ信号５をＨＶバッファ１０２に対して出力するとともに、メモリ制御回路１０４にメモリデータＷｒｉｔｅ要求を行う。
【０１０６】
メモリデータＷｒｉｔｅ要求を受けたメモリ制御回路１０４は、画像メモリ１０５に対してあらかじめ指定されたアドレスに対してＷｒｉｔｅアクセスを行う。この時ＨＶバッファ１０２に供給されたＲＤ信号５に対応するデータ（Ａ１）（Ｂ１）（Ｃ１）（Ｄ１）が、Ｗｒｉｔｅデータとして画像メモリ１０５に供給されそのデータが書戻される。
【０１０７】
メモリ制御部１０４は画像メモリ１０５へのＷｒｉｔｅアクセスが終了するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は前述の信号を受け取ってＲＤ信号６をＨＶバッファ１０２に対して出力するとともに、メモリ制御回路１０４にメモリデータＷｒｉｔｅ要求を行う。
【０１０８】
メモリデータＷｒｉｔｅ要求を受けたメモリ制御回路１０４は、画像メモリ１０５に対してＲｏｗアドレスを１インクリメントしてＷｒｉｔｅアクセスを行い、ＨＶバッファ１０２に供給されたＲＤ信号６に対応するデータ（Ａ２）（Ｂ２）（Ｃ２）（Ｄ２）が、Ｗｒｉｔｅデータとして画像メモリ１０５に供給されそのデータが書戻される。
【０１０９】
同様の処理を繰り返し行うことで、第１の４（列）×４（行）ブロックのＨＶ変換が終了する。
【０１１０】
＜画像メモリからＨＶバッファへのデータ読込み：第２ブロック＞
メモリ制御部１０４は第２の４（列）×４（行）ブロックのＨＶ変換を行うために、あらかじめ設定されたアドレスに対して今度はＣｏｌｕｍｎアドレスを１インクリメントして、ＨＶバッファ制御部１０１からの画像メモリＲｅａｄ要求を待つ。
【０１１１】
ＨＶ制御回路１０１は、メモリ制御回路１０４に対して第２の４（列）×４（行）ブロックのＡ行目のメモリデータＲｅａｄを要求する。
【０１１２】
ここで本実施形態においては、この時点でＰｒｅバッファＡ１０３に（Ｃ５）（Ｃ６）（Ｃ７）（Ｃ８）が既に格納されている。これを利用するため、ＷＲ信号３及びＲＤ／ＷＲ信号９を同時に制御して、ＰｒｅバッファＡ１０３に格納されている（Ｃ５）（Ｃ６）（Ｃ７）（Ｃ８）のデータをＨＶバッファ１０２の第Ｃ行に転送する。
【０１１３】
同様に、ＰｒｅバッファＢ１０６には（Ｄ５）（Ｄ６）（Ｄ７）（Ｄ８）が既に格納されている。これを利用するため、ＷＲ信号４及びＲＤ／ＷＲ信号１０を同時に制御して、ＰｒｅバッファＢ１０６に格納されている（Ｄ５）（Ｄ６）（Ｄ７）（Ｄ８）のデータをＨＶバッファ１０２の第Ｄ行に転送する。
【０１１４】
一方、メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、上記設定されているＡ行目の次のＣｏｌｕｍｎブロックのメモリアドレスに対してＲｅａｄアクセスを行う。
【０１１５】
Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ａ５）〜（Ａ１２）を出力する。メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は、前述のタイミング信号でＷＲ信号１及びＲＤ／ＷＲ信号９を出力する。
【０１１６】
これらの処理によって、ＨＶバッファ１０２のＡ行目には（Ａ５）〜（Ａ８）、ＰｒｅバッファＡ１０３の（ｘ５）〜（ｘ８）には（Ａ９）〜（Ａ１２）のデータがそれぞれ格納される。
【０１１７】
次にＨＶ制御回路１０１は、第２のブロックのＢ行に対してメモリ制御回路１０４にメモリデータＲｅａｄを要求する。
【０１１８】
メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、同様にＢ行目の次のＣｏｌｕｍｎブロックのメモリアドレスに対してＲｅａｄアクセスを行う。
【０１１９】
Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ｂ５）〜（Ｂ１２）を出力する。メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は、前述のタイミング信号でＷＲ信号２と今度はＲＤ／ＷＲ信号１０を出力する。
【０１２０】
これらの処理によって、ＨＶバッファ１０２のＢ行目には（Ｂ５）〜（Ｂ８）、ＰｒｅバッファＢ１０６の（ｘ５）〜（ｘ８）には（Ｂ９）〜（Ｂ１２）のデータがそれぞれ格納される。
【０１２１】
従来のデータ変換回路では、この後でＨＶバッファ１０２のＣ行およびＤ行に格納するデータを画像メモリから読み込むＲｅａｄアクセスが必要であったが、上記のように本実施形態では、ＨＶバッファ１０２のＣ行およびＤ行にはＰｒｅバッファＡおよびＢを利用して、（Ｃ５）〜（Ｃ８）および（Ｄ５）〜（Ｄ８）のデータがそれぞれ格納されている。従って、ここで二回分の画像メモリ１０５へのＲｅａｄアクセスが省略できる。
【０１２２】
＜ＨＶバッファから画像メモリへのデータ書戻し：第２ブロック＞
ＨＶバッファ１０２に第２ブロックのデータがすべて格納されたので、このデータを画像メモリに書戻す処理になるが、これは前述の第１ブロックに対する処理と同じであるので、ここでは特に説明しない。
【０１２３】
＜画像メモリからＨＶバッファへのデータ読込み：第３ブロック＞
メモリ制御部１０４は第３の４（列）×４（行）ブロックのＨＶ変換を行うために、あらかじめ設定されたアドレスに対して今度はＣｏｌｕｍｎアドレスを１インクリメントして、ＨＶバッファ制御部１０１からの画像メモリＲｅａｄ要求を待つ。
【０１２４】
ここで本実施形態においては、この時点でＰｒｅバッファＡ１０３に（Ａ９）（Ａ１０）（Ａ１１）（Ａ１２）、ＰｒｅバッファＢ１０６には（Ｂ９）（Ｂ１０）（Ｂ１１）（Ｂ１２）が既に格納されている。このためＨＶ制御回路１０１はメモリ制御回路１０４に対して３番目の４×４ブロックのＣ行目のメモリデータのＲｅａｄを要求する。
【０１２５】
ＨＶ制御回路は、ＰｒｅバッファＡ１０３に格納されたデータを利用するため、ＷＲ信号１及びＲＤ／ＷＲ信号９を同時に制御して、ＰｒｅバッファＡ１０３に格納されている（Ａ９）（Ａ１０）（Ａ１１）（Ａ１２）のデータをＨＶバッファ１０２の第Ｃ行に転送する。
【０１２６】
同様に、ＰｒｅバッファＢ１０６に格納されたデータを利用するため、ＷＲ信号２及びＲＤ／ＷＲ信号１０を同時に制御して、ＰｒｅバッファＢ１０６に格納されている（Ｂ９）（Ｂ１０）（Ｂ１１）（Ｂ１２）のデータをＨＶバッファ１０２の第Ｄ行に転送する。
【０１２７】
一方、メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、上記設定されているＡ行目の次のＣｏｌｕｍｎブロックのメモリアドレスに対してＲｅａｄアクセスを行う。
【０１２８】
Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ｃ９）〜（Ｃ１６）を出力する。メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は、前述のタイミング信号でＷＲ信号１及びＲＤ／ＷＲ信号９を出力する。
【０１２９】
これらの処理によって、ＨＶバッファ１０２のＣ行目には（Ｃ９）〜（Ｃ１２）、ＰｒｅバッファＡ１０３の（ｘ５）〜（ｘ８）には（Ｃ１３）〜（Ｃ１６）のデータがそれぞれ格納される。
【０１３０】
次にＨＶ制御回路１０１は、第３のブロックのＤ行に対してメモリ制御回路１０４にメモリデータＲｅａｄを要求する。
【０１３１】
メモリデータＲｅａｄ要求を受けたメモリ制御回路１０４は、同様にＤ行目の次のＣｏｌｕｍｎブロックのメモリアドレスに対してＲｅａｄアクセスを行う。
【０１３２】
Ｒｅａｄアクセスされた画像メモリ１０５は、８ビットの画像データ（Ｄ９）〜（Ｄ１６）を出力する。メモリ制御部１０４は、画像メモリ１０５から出力されたデータが確定するタイミングをＨＶ制御回路１０１に知らせる。ＨＶ制御回路１０１は、前述のタイミング信号でＷＲ信号４と今度はＲＤ／ＷＲ信号１０を出力する。
【０１３３】
これらの処理によって、ＨＶバッファ１０２のＤ行目には（Ｄ９）〜（Ｄ１２）、ＰｒｅバッファＢ１０６の（ｘ５）〜（ｘ８）には（Ｄ１３）〜（Ｄ１６）のデータがそれぞれ格納される。
【０１３４】
このように従来のデータ変換回路では、ＨＶバッファ１０２のＡ行およびＢ行に格納するデータを画像メモリから読み込むＲｅａｄアクセスが必要であったが、上記のように本実施形態では、ＨＶバッファ１０２のＡ行およびＢ行には、ＰｒｅバッファＡおよびＢを利用して、（Ａ９）〜（Ａ１２）および（Ｂ９）〜（Ｂ１２）のデータがそれぞれ格納されている。従って、ここで二回分の画像メモリ１０５へのＲｅａｄアクセスが省略できる。
【０１３５】
以上説明したように、本実施形態では上記のような処理を繰り返し行うことで、従来例えば４×４のブロックのＨＶ変換を行うのに必要なメモリに対するＲｅａｄアクセスの数を、第２のブロック以降に対して２回に減らすことができ、ＨＶ変換に関するメモリアクセス数を削減して処理速度を向上することができる。
【０１３６】
また、本実施形態の構成は従来の構成にＰｒｅバッファを２つ追加するのみであるので、あまりコストをかけずに比較的小規模な回路構成で実現できる。
【０１３７】
［他の実施形態］
以上の実施形態は、特にインクジェット記録方式の中でも、インク吐出を行わせるために利用されるエネルギーとして熱エネルギーを発生する手段（例えば電気熱変換体やレーザ光等）を備え、前記熱エネルギーによりインクの状態変化を生起させる方式を用いることにより記録の高密度化、高精細化が達成できる。
【０１３８】
その代表的な構成や原理については、例えば、米国特許第４７２３１２９号明細書、同第４７４０７９６号明細書に開示されている基本的な原理を用いて行うものが好ましい。この方式はいわゆるオンデマンド型、コンティニュアス型のいずれにも適用可能であるが、特に、オンデマンド型の場合には、液体（インク）が保持されているシートや液路に対応して配置されている電気熱変換体に、記録情報に対応していて核沸騰を越える急速な温度上昇を与える少なくとも１つの駆動信号を印加することによって、電気熱変換体に熱エネルギーを発生せしめ、記録ヘッドの熱作用面に膜沸騰を生じさせて、結果的にこの駆動信号に１対１で対応した液体（インク）内の気泡を形成できるので有効である。
【０１３９】
この気泡の成長、収縮により吐出用開口を介して液体（インク）を吐出させて、少なくとも１つの滴を形成する。この駆動信号をパルス形状とすると、即時適切に気泡の成長収縮が行われるので、特に応答性に優れた液体（インク）の吐出が達成でき、より好ましい。
【０１４０】
このパルス形状の駆動信号としては、米国特許第４４６３３５９号明細書、同第４３４５２６２号明細書に記載されているようなものが適している。なお、上記熱作用面の温度上昇率に関する発明の米国特許第４３１３１２４号明細書に記載されている条件を採用すると、さらに優れた記録を行うことができる。
【０１４１】
記録ヘッドの構成としては、上述の各明細書に開示されているような吐出口、液路、電気熱変換体の組み合わせ構成（直線状液流路または直角液流路）の他に熱作用面が屈曲する領域に配置されている構成を開示する米国特許第４５５８３３３号明細書、米国特許第４４５９６００号明細書に記載された構成も本発明に含まれるものである。加えて、複数の電気熱変換体に対して、共通するスロットを電気熱変換体の吐出部とする構成を開示する特開昭５９−１２３６７０号公報や熱エネルギーの圧力波を吸収する開口を吐出部に対応させる構成を開示する特開昭５９−１３８４６１号公報に基づいた構成としても良い。
【０１４２】
さらに、記録装置が記録できる最大記録媒体の幅に対応した長さを有するフルラインタイプの記録ヘッドとしては、上述した明細書に開示されているような複数記録ヘッドの組み合わせによってその長さを満たす構成や、一体的に形成された１個の記録ヘッドとしての構成のいずれでもよい。
【０１４３】
加えて、上記の実施形態で説明した記録ヘッド自体に一体的にインクタンクが設けられたカートリッジタイプの記録ヘッドのみならず、装置本体に装着されることで、装置本体との電気的な接続や装置本体からのインクの供給が可能になる交換自在のチップタイプの記録ヘッドを用いてもよい。
【０１４４】
また、以上説明した記録装置の構成に、記録ヘッドに対する回復手段、予備的な手段等を付加することは記録動作を一層安定にできるので好ましいものである。これらを具体的に挙げれば、記録ヘッドに対してのキャッピング手段、クリーニング手段、加圧あるいは吸引手段、電気熱変換体あるいはこれとは別の加熱素子あるいはこれらの組み合わせによる予備加熱手段などがある。また、記録とは別の吐出を行う予備吐出モードを備えることも安定した記録を行うために有効である。
【０１４５】
さらに、記録装置の記録モードとしては黒色等の主流色のみの記録モードだけではなく、記録ヘッドを一体的に構成するか複数個の組み合わせによってでも良いが、異なる色の複色カラー、または混色によるフルカラーの少なくとも１つを備えた装置とすることもできる。
【０１４６】
以上説明した実施の形態においては、インクが液体であることを前提として説明しているが、室温やそれ以下で固化するインクであっても、室温で軟化もしくは液化するものを用いても良く、あるいはインクジェット方式ではインク自体を３０°Ｃ以上７０°Ｃ以下の範囲内で温度調整を行ってインクの粘性を安定吐出範囲にあるように温度制御するものが一般的であるから、使用記録信号付与時にインクが液状をなすものであればよい。
【０１４７】
加えて、積極的に熱エネルギーによる昇温をインクの固形状態から液体状態への状態変化のエネルギーとして使用せしめることで積極的に防止するため、またはインクの蒸発を防止するため、放置状態で固化し加熱によって液化するインクを用いても良い。いずれにしても熱エネルギーの記録信号に応じた付与によってインクが液化し、液状インクが吐出されるものや、記録媒体に到達する時点では既に固化し始めるもの等のような、熱エネルギーの付与によって初めて液化する性質のインクを使用する場合も本発明は適用可能である。
【０１４８】
このような場合インクは、特開昭５４−５６８４７号公報あるいは特開昭６０−７１２６０号公報に記載されるような、多孔質シート凹部または貫通孔に液状または固形物として保持された状態で、電気熱変換体に対して対向するような形態としてもよい。本発明においては、上述した各インクに対して最も有効なものは、上述した膜沸騰方式を実行するものである。
【０１４９】
なお、本発明は、複数の機器（例えばホストコンピュータ、インタフェイス機器、リーダ、プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機、ファクシミリ装置など）に適用してもよい。
【０１５０】
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（または記録媒体）を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはCPUやMPU）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているオペレーティングシステム(OS)などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【０１５１】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるCPUなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【０１５２】
【発明の効果】
以上説明したように本発明によれば、あまりコストをかけずに小規模なバッファを追加するのみで、ＨＶ変換処理を行う際に画像メモリへのアクセス数を削減して処理速度を向上することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の回路構成を示すブロック図である。
【図２】ＨＶ変換を行う前のメモリの内容を示す図である。
【図３】従来のＨＶ変換回路の構成を示すブロック図である。
【図４】ＨＶ変換を行った後のメモリの内容を示す図である。
【図５】本発明の第２の実施形態の回路構成を示すブロック図である。
【図６】本発明の第３の実施形態の回路構成を示すブロック図である。
【図７】本発明を適用するプリンタの外観を示す斜視図である。
【図８】図７のプリンタの制御構成を示すブロック図である。
【図９】図８のプリンタのインクジェットカートリッジを示す図である。
【符号の説明】
１０１ 制御回路ブロック
１０２ ＨＶバッファ
１０３ Ｐｒｅバッファ
１０４ メモリ制御回路ブロック
１０５ 画像メモリ

Claims (8)

1. 行方向に配列された画像データを、列方向に所定数毎に配列された形式に変換する画像データ変換回路であって、
   行方向に配列された画像データを記憶する画像メモリと、
   ｍ行ｎ列のマトリクス状に配置された記憶素子を有し、行方向に書き込んだデータを列方向から読み出し可能な第１のバッファ手段と、
   ｎ個の記憶素子を有し、行方向に書き込みと読み出しが可能な第２のバッファ手段と、
   前記画像メモリに記憶された画像データをｍ行ｎ列単位で前記第１のバッファ手段に対してデータを転送するときに、前記画像メモリのアドレスを更新して繰り返して行うべく、前記画像メモリから画像データを２ｎ個単位で読み出して、前記第１のバッファ手段および前記第２のバッファ手段に対してｎ個単位でデータの転送を制御する制御手段とを備え、
   前記制御手段は、前記画像メモリからｍ行ｎ列を単位として前記第１のバッファ手段に対してデータを転送する際に、前記第２のバッファ手段に書き込まれたｎ個のデータを前記第１のバッファ手段に転送することを特徴とする画像データ変換回路。
2. 前記第２のバッファ手段を複数備えることを特徴とする請求項１に記載の画像データ変換回路。
3. 前記制御手段は、前記第２のバッファ手段に書き込まれたｎ個のデータを前記第１のバッファ手段に転送する際に、第１のバッファ手段に対して格納する位置を指定する信号を出力することを特徴とする請求項１または２に記載の画像データ変換回路。
4. 前記第１のバッファ手段と前記第２のバッファ手段とを同数備えることを特徴とする請求項３に記載の画像データ変換回路。
5. 請求項１から４のいずれかに記載の画像データ変換回路を有する記録装置であって、所定方向に配列されたｍ個の記録素子を有する記録ヘッドを搭載したキャリッジを、前記記録素子の配列方向と略直交する方向に記録媒体上で走査させて記録を行うことを特徴とする記録装置。
6. 前記記録ヘッドは、インクを吐出して記録を行うインクジェット記録ヘッドであることを特徴とする請求項５に記載の記録装置。
7. 前記記録ヘッドは、熱エネルギーを利用してインクを吐出する記録ヘッドであって、インクに与える熱エネルギーを発生するための熱エネルギー変換体を備えていることを特徴とする請求項６に記載の記録装置。
8. 行方向に配列された画像データを記憶する画像メモリと、ｍ行ｎ列のマトリクス状に配置された記憶素子を有し、行方向に書き込んだデータを列方向から読み出し可能な第１のバッファ手段と、ｎ個の記憶素子を有し、行方向に書き込みと読み出しが可能な第２のバッファ手段とを用いて、行方向に配列された画像データを、列方向に所定数毎に配列された形式に変換する画像データ変換方法であって、
   前記画像メモリに記憶された画像データをｍ行ｎ列単位で前記第１のバッファ手段に対してデータの転送を行なう場合、前記第１のバッファ手段および前記第２のバッファ手段に対してｎ個単位でデータを転送するステップと、
   前記画像メモリのアドレスを更新するステップと、
   前記画像メモリからｍ行ｎ列単位で前記第１のバッファ手段に対してデータを転送する際に、前記第２のバッファ手段に書き込まれたｎ個のデータを前記第１のバッファ手段に転送するステップとを有する
   ことを特徴とする画像データ変換方法。

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