JP2002246705A - 回路基板装置 - Google Patents
回路基板装置Info
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- JP2002246705A JP2002246705A JP2001039086A JP2001039086A JP2002246705A JP 2002246705 A JP2002246705 A JP 2002246705A JP 2001039086 A JP2001039086 A JP 2001039086A JP 2001039086 A JP2001039086 A JP 2001039086A JP 2002246705 A JP2002246705 A JP 2002246705A
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 基板等に製造誤差が生じる場合であって
も、インダクタンス値を調整して製造誤差を吸収するこ
とができる回路基板装置を提供する。 【解決手段】 基板1の両面には、電子部品2,3を搭
載すると共に、電子部品2,3の端子2A,3A間に
は、インダクタンス調整回路6を接続する。また、イン
ダクタンス調整回路6は、9個のスルーホール7と接続
部材8とによって構成する。そして、接続部材8によっ
て各スルーホール7を任意の経路で直列または並列に接
続し、端子2A,3A間のインダクタンス値を調整する
ことができる。
も、インダクタンス値を調整して製造誤差を吸収するこ
とができる回路基板装置を提供する。 【解決手段】 基板1の両面には、電子部品2,3を搭
載すると共に、電子部品2,3の端子2A,3A間に
は、インダクタンス調整回路6を接続する。また、イン
ダクタンス調整回路6は、9個のスルーホール7と接続
部材8とによって構成する。そして、接続部材8によっ
て各スルーホール7を任意の経路で直列または並列に接
続し、端子2A,3A間のインダクタンス値を調整する
ことができる。
Description
【0001】
【発明の属する技術分野】本発明は、例えば高周波信号
を取り扱う通信機器、携帯端末等に用いて好適な回路基
板装置に関する。
を取り扱う通信機器、携帯端末等に用いて好適な回路基
板装置に関する。
【0002】
【従来の技術】一般に、絶縁材料からなる基板にマイク
ロストリップ線路、高周波信号用の半導体IC等が設け
られた回路基板装置が知られている(例えば、特開平7
−86802号公報等)。また、このような回路基板装
置では、マイクロストリップ線路と半導体ICとの間で
インピーダンス整合をとるために、これらの間にインピ
ーダンス整合回路が接続されており、該インピーダンス
整合回路は、インダクタをなすスルーホールを基板に形
成すると共に、該スルーホールとチップキャパシタ等を
相互に接続することによって構成されている。
ロストリップ線路、高周波信号用の半導体IC等が設け
られた回路基板装置が知られている(例えば、特開平7
−86802号公報等)。また、このような回路基板装
置では、マイクロストリップ線路と半導体ICとの間で
インピーダンス整合をとるために、これらの間にインピ
ーダンス整合回路が接続されており、該インピーダンス
整合回路は、インダクタをなすスルーホールを基板に形
成すると共に、該スルーホールとチップキャパシタ等を
相互に接続することによって構成されている。
【0003】
【発明が解決しようとする課題】ところで、上述した従
来技術による回路基板装置では、例えばマイクロストリ
ップ線路の出力インピーダンスと半導体ICの入力イン
ピーダンスを予め決められた値に設定し、これらのイン
ピーダンスを整合させるためにスルーホール等からなる
インピーダンス整合回路が接続されている。このため、
インピーダンス整合回路のインダクタンス等は予め決め
られた入力インピーダンス、出力インピーダンスに適合
した固定値に設定されている。
来技術による回路基板装置では、例えばマイクロストリ
ップ線路の出力インピーダンスと半導体ICの入力イン
ピーダンスを予め決められた値に設定し、これらのイン
ピーダンスを整合させるためにスルーホール等からなる
インピーダンス整合回路が接続されている。このため、
インピーダンス整合回路のインダクタンス等は予め決め
られた入力インピーダンス、出力インピーダンスに適合
した固定値に設定されている。
【0004】しかし、半導体IC、基板等の製造誤差に
よってマイクロストリップ線路の出力インピーダンス、
半導体ICの入力インピーダンスは変動する。このた
め、従来技術のようにインダクタンス値を固定値とした
場合には、インピーダンス整合がとれないことがあり、
マイクロストリップ線路と半導体ICとの間で信号が劣
化するという問題がある。
よってマイクロストリップ線路の出力インピーダンス、
半導体ICの入力インピーダンスは変動する。このた
め、従来技術のようにインダクタンス値を固定値とした
場合には、インピーダンス整合がとれないことがあり、
マイクロストリップ線路と半導体ICとの間で信号が劣
化するという問題がある。
【0005】本発明は上述した従来技術の問題に鑑みな
されたもので、本発明の目的は、基板等に製造誤差が生
じる場合であっても、インダクタンス値を調整して製造
誤差を吸収することができる回路基板装置を提供するこ
とにある。
されたもので、本発明の目的は、基板等に製造誤差が生
じる場合であっても、インダクタンス値を調整して製造
誤差を吸収することができる回路基板装置を提供するこ
とにある。
【0006】
【課題を解決するための手段】上述した課題を解決する
ために、請求項1の発明は、絶縁材料からなる基板と、
該基板に設けられインダクタを接続する2つの端子と、
前記基板に設けられ前記インダクタのインダクタンス値
を調整するインダクタンス調整回路とを備え、前記イン
ダクタンス調整回路は、前記2つの端子とは別個に前記
基板に貫通して設けられ相互に絶縁された複数のスルー
ホールと、前記2つの端子間で該各スルーホールを任意
の経路で直列または並列に接続し、接続経路に応じてイ
ンダクタンス値を調整する導電性の接続部材とによって
構成したことにある。
ために、請求項1の発明は、絶縁材料からなる基板と、
該基板に設けられインダクタを接続する2つの端子と、
前記基板に設けられ前記インダクタのインダクタンス値
を調整するインダクタンス調整回路とを備え、前記イン
ダクタンス調整回路は、前記2つの端子とは別個に前記
基板に貫通して設けられ相互に絶縁された複数のスルー
ホールと、前記2つの端子間で該各スルーホールを任意
の経路で直列または並列に接続し、接続経路に応じてイ
ンダクタンス値を調整する導電性の接続部材とによって
構成したことにある。
【0007】このように構成したことにより、接続部材
は2つの端子間で各スルーホールを任意の経路で直列ま
たは並列に接続することができる。そして、各スルーホ
ールがインダクタとして作用するから、接続部材によっ
て2つの端子間のインダクタンス値を可変に設定するこ
とができる。
は2つの端子間で各スルーホールを任意の経路で直列ま
たは並列に接続することができる。そして、各スルーホ
ールがインダクタとして作用するから、接続部材によっ
て2つの端子間のインダクタンス値を可変に設定するこ
とができる。
【0008】また、請求項2の発明は、2つの端子のう
ち一方の端子は接地端子によって構成したことにある。
ち一方の端子は接地端子によって構成したことにある。
【0009】これにより、接続部材は端子と接地端子と
の間で各スルーホールを任意の経路で直列または並列に
接続することができる。この結果、接続部材によって接
地端子に接続されるインダクタのインダクタンス値を可
変に設定することができる。
の間で各スルーホールを任意の経路で直列または並列に
接続することができる。この結果、接続部材によって接
地端子に接続されるインダクタのインダクタンス値を可
変に設定することができる。
【0010】さらに、請求項3の発明は、各スルーホー
ルを縦方向、横方向に多数個配置したことにある。
ルを縦方向、横方向に多数個配置したことにある。
【0011】これにより、多数のスルーホールを密集さ
せて配置することができ、スルーホールの実装面積を狭
めて小型化することができると共に、スルーホールの数
を増やしてインダクタンス値の調整範囲を広げることが
できる。
せて配置することができ、スルーホールの実装面積を狭
めて小型化することができると共に、スルーホールの数
を増やしてインダクタンス値の調整範囲を広げることが
できる。
【0012】
【発明の実施の形態】以下、本発明の実施の形態による
回路基板装置を添付図面に従って詳細に説明する。
回路基板装置を添付図面に従って詳細に説明する。
【0013】まず、図1ないし図9は本発明の第1の実
施の形態を示し、図において、1は例えば絶縁性樹脂材
料からなる基板で、該基板1は、略四角形状に形成され
ている。また、基板1の表面1Aと裏面1Bとには後述
の電子部品2,3がそれぞれ搭載されている。
施の形態を示し、図において、1は例えば絶縁性樹脂材
料からなる基板で、該基板1は、略四角形状に形成され
ている。また、基板1の表面1Aと裏面1Bとには後述
の電子部品2,3がそれぞれ搭載されている。
【0014】2,3は基板1の表面1Aと裏面1Bとに
それぞれ搭載された電子部品で、該各電子部品2,3
は、例えば半導体IC、能動部品、あるいは受動部品等
によって構成され、数100MHz〜数10GHz程度
の高周波の信号を処理する。また、電子部品2の端子2
Aは、半田付け等の接合手段を用いて基板1の表面1A
に設けた電極パッド4に接合され、電子部品3の端子3
Aは、基板1の裏面1Bに設けた電極パッド5に接合さ
れている。そして、電子部品2の端子2Aは、電子部品
3の端子3Aに向けて高周波の信号を出力し、高周波の
信号は端子2Aから端子3Aに向けて伝達されるもので
ある。
それぞれ搭載された電子部品で、該各電子部品2,3
は、例えば半導体IC、能動部品、あるいは受動部品等
によって構成され、数100MHz〜数10GHz程度
の高周波の信号を処理する。また、電子部品2の端子2
Aは、半田付け等の接合手段を用いて基板1の表面1A
に設けた電極パッド4に接合され、電子部品3の端子3
Aは、基板1の裏面1Bに設けた電極パッド5に接合さ
れている。そして、電子部品2の端子2Aは、電子部品
3の端子3Aに向けて高周波の信号を出力し、高周波の
信号は端子2Aから端子3Aに向けて伝達されるもので
ある。
【0015】6は電極パッド4,5間に位置して端子2
A,3A間のインダクタンス値LABを調整するインダク
タンス調整回路で、該インダクタンス調整回路6は後述
のスルーホール7と接続部材8とによって構成され、そ
の両端間のインダクタンス値LABは、可変に設定可能と
なっている。
A,3A間のインダクタンス値LABを調整するインダク
タンス調整回路で、該インダクタンス調整回路6は後述
のスルーホール7と接続部材8とによって構成され、そ
の両端間のインダクタンス値LABは、可変に設定可能と
なっている。
【0016】7,7,…は基板1に貫通して合計9個設
けられたスルーホールで、該各スルーホール7は、例え
ば3行3列のアレイ状をなして、縦方向、横方向に多数
個配置されている。また、各スルーホール7は、例えば
0.1nH程度のインダクタンス値Lを有すると共に、
相互に電気的に絶縁されている。そして、スルーホール
7は、基板1に貫通して穿設された貫通孔7Aと、該貫
通孔7Aの内壁面を覆って設けられた導体膜7Bとによ
って構成され、基板1の表面1Aと裏面1Bとには貫通
孔7Aの開口端を取囲み導体膜7Bに接続された円環状
のランド7C,7Dがそれぞれ設けられている。
けられたスルーホールで、該各スルーホール7は、例え
ば3行3列のアレイ状をなして、縦方向、横方向に多数
個配置されている。また、各スルーホール7は、例えば
0.1nH程度のインダクタンス値Lを有すると共に、
相互に電気的に絶縁されている。そして、スルーホール
7は、基板1に貫通して穿設された貫通孔7Aと、該貫
通孔7Aの内壁面を覆って設けられた導体膜7Bとによ
って構成され、基板1の表面1Aと裏面1Bとには貫通
孔7Aの開口端を取囲み導体膜7Bに接続された円環状
のランド7C,7Dがそれぞれ設けられている。
【0017】また、アレイ状に配置されたスルーホール
7のうち角隅側に位置する一のスルーホール7には電極
パッド4が接続され、角隅側に位置する他のスルーホー
ル7には電極パッド5が接続されている。
7のうち角隅側に位置する一のスルーホール7には電極
パッド4が接続され、角隅側に位置する他のスルーホー
ル7には電極パッド5が接続されている。
【0018】8,8,…は各スルーホール7を任意の経
路で直列または並列に接続する導電性の接続部材で、該
接続部材8は、例えば銅箔テープ、半田、チップ部品、
表面実装部品等によって構成されている。また、表面1
A側の接続部材8は、隣合う2つのランド7C,7C間
を短絡し、裏面1B側の接続部材8は、隣合う2つのラ
ンド7D,7D間を短絡している。そして、接続部材8
は、例えば5個のスルーホール7を直列接続すると共
に、その両端を端子2A,3Aにそれぞれ接続してい
る。これにより、接続部材8は、端子2A,3A間のイ
ンダクタンス値LABを例えばスルーホール7のインダク
タンス値Lに対して5倍程度の値(LAB≒5×L)に設
定している。
路で直列または並列に接続する導電性の接続部材で、該
接続部材8は、例えば銅箔テープ、半田、チップ部品、
表面実装部品等によって構成されている。また、表面1
A側の接続部材8は、隣合う2つのランド7C,7C間
を短絡し、裏面1B側の接続部材8は、隣合う2つのラ
ンド7D,7D間を短絡している。そして、接続部材8
は、例えば5個のスルーホール7を直列接続すると共
に、その両端を端子2A,3Aにそれぞれ接続してい
る。これにより、接続部材8は、端子2A,3A間のイ
ンダクタンス値LABを例えばスルーホール7のインダク
タンス値Lに対して5倍程度の値(LAB≒5×L)に設
定している。
【0019】なお、接続部材8は、上述のように5個の
スルーホール7を直列接続する場合に限らず、図6およ
び図7に示す接続部材8′のように5個のスルーホール
7を並列接続してもよい。この場合には、端子2A,3
A間のインダクタンス値LABは、例えばスルーホール7
のインダクタンス値Lに対して5分の1程度の値(LAB
≒L/5)に設定している。
スルーホール7を直列接続する場合に限らず、図6およ
び図7に示す接続部材8′のように5個のスルーホール
7を並列接続してもよい。この場合には、端子2A,3
A間のインダクタンス値LABは、例えばスルーホール7
のインダクタンス値Lに対して5分の1程度の値(LAB
≒L/5)に設定している。
【0020】このように、接続部材8は、直列接続また
は並列接続するスルーホール7の個数を1個から9個の
範囲で適宜設定し、図8および図9に示すように端子2
A,3A間のインダクタンス値LABを以下の数1に示す
範囲で可変に設定するものである。
は並列接続するスルーホール7の個数を1個から9個の
範囲で適宜設定し、図8および図9に示すように端子2
A,3A間のインダクタンス値LABを以下の数1に示す
範囲で可変に設定するものである。
【0021】
【数1】(L/9)≦LAB≦(9×L)
【0022】そして、このような接続形態や接続個数
は、端子2A側の出力インピーダンスと端子3A側の入
力インピーダンスに合わせて、これらが整合するように
適宜決められるものである。
は、端子2A側の出力インピーダンスと端子3A側の入
力インピーダンスに合わせて、これらが整合するように
適宜決められるものである。
【0023】本実施の形態による回路基板装置は上述の
ように構成されるものであり、基板1の表面1Aに実装
された電子部品2や裏面1Bに実装された電子部品3
は、各種の信号処理等を行うと共に、電子部品2の端子
2Aは電子部品3の端子3Aに向けて信号が伝達され
る。
ように構成されるものであり、基板1の表面1Aに実装
された電子部品2や裏面1Bに実装された電子部品3
は、各種の信号処理等を行うと共に、電子部品2の端子
2Aは電子部品3の端子3Aに向けて信号が伝達され
る。
【0024】然るに、本実施の形態では、インダクタン
ス調整回路6を複数のスルーホール7と、2つの端子2
A,3A間で該各スルーホール7を任意の経路で直列ま
たは並列に接続する接続部材8とによって構成したか
ら、接続部材8によって1個または9個の範囲内でスル
ーホール7を直列または並列に接続し、端子2A,3A
間のインダクタンス値LABを可変に設定することができ
る。
ス調整回路6を複数のスルーホール7と、2つの端子2
A,3A間で該各スルーホール7を任意の経路で直列ま
たは並列に接続する接続部材8とによって構成したか
ら、接続部材8によって1個または9個の範囲内でスル
ーホール7を直列または並列に接続し、端子2A,3A
間のインダクタンス値LABを可変に設定することができ
る。
【0025】このため、電子部品2,3、基板1等の製
造誤差によって端子2A,3Aの入力インピーダンス、
出力インピーダンスが予め設定した値からずれる場合で
あっても、インダクタンス調整回路6によって端子2
A,3A間のインダクタンス値LABを調整してインピー
ダンス整合させることができ、端子2Aから端子3Aに
向けて確実に信号を伝達することができる。この結果、
電子部品2,3、基板1等の特性バラツキを吸収するこ
とができ、回路基板装置の生産性を高め、製造歩留まり
を向上させることができる。
造誤差によって端子2A,3Aの入力インピーダンス、
出力インピーダンスが予め設定した値からずれる場合で
あっても、インダクタンス調整回路6によって端子2
A,3A間のインダクタンス値LABを調整してインピー
ダンス整合させることができ、端子2Aから端子3Aに
向けて確実に信号を伝達することができる。この結果、
電子部品2,3、基板1等の特性バラツキを吸収するこ
とができ、回路基板装置の生産性を高め、製造歩留まり
を向上させることができる。
【0026】また、各スルーホール7を縦方向、横方向
に多数個配置する構成としたから、多数のスルーホール
7を密集させてアレイ状に配置することができる。この
ため、スルーホール7の実装面積を狭めて小型化するこ
とができると共に、スルーホール7の数を増やしてイン
ダクタンス値LABの調整範囲を広げることができる。
に多数個配置する構成としたから、多数のスルーホール
7を密集させてアレイ状に配置することができる。この
ため、スルーホール7の実装面積を狭めて小型化するこ
とができると共に、スルーホール7の数を増やしてイン
ダクタンス値LABの調整範囲を広げることができる。
【0027】なお、本実施の形態において、偶数個のス
ルーホール7を直列接続する場合には、端子3Aを基板
1の表面1A側に導く構成としてもよい。
ルーホール7を直列接続する場合には、端子3Aを基板
1の表面1A側に導く構成としてもよい。
【0028】次に、図10ないし図15は第2の実施の
形態による回路基板装置を示し、本実施の形態の特徴
は、2つの端子のうち一方の端子を接地端子によって構
成したことにある。なお、本実施の形態では前記第1の
実施の形態と同一の構成要素に同一の符号を付し、その
説明を省略するものとする。
形態による回路基板装置を示し、本実施の形態の特徴
は、2つの端子のうち一方の端子を接地端子によって構
成したことにある。なお、本実施の形態では前記第1の
実施の形態と同一の構成要素に同一の符号を付し、その
説明を省略するものとする。
【0029】11は基板1の表面1Aに搭載された電子
部品としての電界効果トランジスタ(以下、FET11
という)で、該FET11は、ゲート端子11A、ドレ
イン端子11B、ソース端子11Cを有している。そし
て、FET11のゲート端子11Aは、基板1に設けら
れた入力整合回路12に接続されると共に、ドレイン端
子11Bは、基板1に設けられた出力整合回路13に接
続されている。また、ソース端子11Cは、基板1の表
面1Aに設けられた電極パッド14に接合されると共
に、後述するインダクタンス調整回路16を介して接地
端子15に接続されている。これにより、FET11
は、低雑音増幅器を構成している。
部品としての電界効果トランジスタ(以下、FET11
という)で、該FET11は、ゲート端子11A、ドレ
イン端子11B、ソース端子11Cを有している。そし
て、FET11のゲート端子11Aは、基板1に設けら
れた入力整合回路12に接続されると共に、ドレイン端
子11Bは、基板1に設けられた出力整合回路13に接
続されている。また、ソース端子11Cは、基板1の表
面1Aに設けられた電極パッド14に接合されると共
に、後述するインダクタンス調整回路16を介して接地
端子15に接続されている。これにより、FET11
は、低雑音増幅器を構成している。
【0030】15,15は基板1の表面1Aと裏面1B
とにそれぞれ設けられた接地端子で、該接地端子15
は、アース電位に接続されると共に、後述するインダク
タンス調整回路16を取り囲んで設けられている。
とにそれぞれ設けられた接地端子で、該接地端子15
は、アース電位に接続されると共に、後述するインダク
タンス調整回路16を取り囲んで設けられている。
【0031】16はソース端子11Cと接地端子15と
の間のインダクタンス値LSGを調整するインダクタンス
調整回路で、該インダクタンス調整回路16は後述のス
ルーホール17と接続部材18とによって構成され、そ
の両端間のインダクタンス値LSGを可変に設定するもの
である。
の間のインダクタンス値LSGを調整するインダクタンス
調整回路で、該インダクタンス調整回路16は後述のス
ルーホール17と接続部材18とによって構成され、そ
の両端間のインダクタンス値LSGを可変に設定するもの
である。
【0032】17,17,…は基板1に貫通して合計9
個設けられたスルーホールで、該各スルーホール17
は、例えば3行3列のアレイ状に配置され、例えば0.
1nH程度のインダクタンス値Lを有すると共に、相互
に電気的に絶縁されている。そして、各スルーホール1
7は、第1の実施の形態によるスルーホール7と同様に
貫通孔17Aと導体膜17Bとによって構成され、導体
膜17Bは基板1の表面1Aと裏面1Bとに設けられた
ランド17C,17Dに接続されている。
個設けられたスルーホールで、該各スルーホール17
は、例えば3行3列のアレイ状に配置され、例えば0.
1nH程度のインダクタンス値Lを有すると共に、相互
に電気的に絶縁されている。そして、各スルーホール1
7は、第1の実施の形態によるスルーホール7と同様に
貫通孔17Aと導体膜17Bとによって構成され、導体
膜17Bは基板1の表面1Aと裏面1Bとに設けられた
ランド17C,17Dに接続されている。
【0033】また、アレイ状に配置されたスルーホール
17のうち角隅側に位置する一のスルーホール17には
電極パッド14が接続されている。
17のうち角隅側に位置する一のスルーホール17には
電極パッド14が接続されている。
【0034】18,18,…は各スルーホール17を任
意の経路で直列または並列に接続する導電性の接続部材
で、該接続部材18は、例えば図11および図12に示
すように4個のスルーホール17を直列接続すると共
に、その両端をFET11のソース端子11Cと基板1
の表面1Aに形成された接地端子15とにそれぞれ接続
している。
意の経路で直列または並列に接続する導電性の接続部材
で、該接続部材18は、例えば図11および図12に示
すように4個のスルーホール17を直列接続すると共
に、その両端をFET11のソース端子11Cと基板1
の表面1Aに形成された接地端子15とにそれぞれ接続
している。
【0035】なお、接続部材18は、上述のように4個
のスルーホール17を直列接続する場合に限らず、図1
3および図14に示す接続部材18′ように4個のスル
ーホール17を並列接続してもよい。このように、接続
部材18は、直列接続または並列接続するスルーホール
17の数は1個から9個の範囲で適宜設定し、ソース端
子11Cと接地端子15間のインダクタンス値LSGを可
変に設定するものである。
のスルーホール17を直列接続する場合に限らず、図1
3および図14に示す接続部材18′ように4個のスル
ーホール17を並列接続してもよい。このように、接続
部材18は、直列接続または並列接続するスルーホール
17の数は1個から9個の範囲で適宜設定し、ソース端
子11Cと接地端子15間のインダクタンス値LSGを可
変に設定するものである。
【0036】本実施の形態による回路基板装置は上述の
ように構成されるものであり、インダクタンス調整回路
16によるインダクタンス値LSGの設定方法について図
15を参照しつつ説明する。
ように構成されるものであり、インダクタンス調整回路
16によるインダクタンス値LSGの設定方法について図
15を参照しつつ説明する。
【0037】図15のスミスチャートに示すように、例
えばインダクタンス値LSGが0nHから0.6nHまで
変化するときには、NF(雑音指数)整合の最適信号源
インピーダンスは特性線Aのように変化し、利得整合の
最適信号源インピーダンスは特性線Bのように変化す
る。このため、最適なインダクタンス値LSGは、これら
の特性線A,Bの交点近傍となる領域C内の値となる。
えばインダクタンス値LSGが0nHから0.6nHまで
変化するときには、NF(雑音指数)整合の最適信号源
インピーダンスは特性線Aのように変化し、利得整合の
最適信号源インピーダンスは特性線Bのように変化す
る。このため、最適なインダクタンス値LSGは、これら
の特性線A,Bの交点近傍となる領域C内の値となる。
【0038】しかし、基板1、FET11等の製造誤差
によって特性バラツキが生じたときには、特性線A,B
は矢示a,bのように位置ずれし、特性線A′,B′の
ようになることがある。この場合、最適なインダクタン
ス値LSGも領域C内の値から領域C′内の値に変化す
る。
によって特性バラツキが生じたときには、特性線A,B
は矢示a,bのように位置ずれし、特性線A′,B′の
ようになることがある。この場合、最適なインダクタン
ス値LSGも領域C内の値から領域C′内の値に変化す
る。
【0039】本実施の形態では、このように最適なイン
ダクタンス値LSGがFET11、基板1毎に異なる場合
でも、FET11等の特性に合わせて接続部材18の接
続形態、接続するスルーホール17の数を設定し、最適
なインダクタンス値LSGを設定することができる。
ダクタンス値LSGがFET11、基板1毎に異なる場合
でも、FET11等の特性に合わせて接続部材18の接
続形態、接続するスルーホール17の数を設定し、最適
なインダクタンス値LSGを設定することができる。
【0040】かくして、本実施の形態による回路基板装
置でも前記第1の実施の形態と同様の作用効果を得るこ
とができる。
置でも前記第1の実施の形態と同様の作用効果を得るこ
とができる。
【0041】なお、前記各実施の形態では、基板1に9
個のスルーホール7,17を形成するものとしたが、ス
ルーホールの数は2個から8個でもよく、10個以上で
もよい。
個のスルーホール7,17を形成するものとしたが、ス
ルーホールの数は2個から8個でもよく、10個以上で
もよい。
【0042】また、前記各実施の形態では、端子2A,
3A、ソース端子11Cは、電子部品2,3、FET1
1に取付けられるものとしたが、例えばマイクロストリ
ップ線路によるフィルタ等の端子でもよい。
3A、ソース端子11Cは、電子部品2,3、FET1
1に取付けられるものとしたが、例えばマイクロストリ
ップ線路によるフィルタ等の端子でもよい。
【0043】
【発明の効果】以上詳述した通り、請求項1の発明によ
れば、インダクタンス調整回路を、基板に貫通して設け
られた複数のスルーホールと、2つの端子間で該各スル
ーホールを任意の経路で直列または並列に接続する接続
部材とによって構成したから、スルーホールをインダク
タとして作用させると共に、接続部材によってこのスル
ーホールを任意の個数だけ直列または並列に接続するこ
とができる。これにより、2つの端子間のインダクタン
ス値を可変に設定することができるから、2つの端子間
のインピーダンス整合をとることができ、端子間で確実
に信号を伝搬することができる。この結果、端子を有す
る電子部品、基板等の特性バラツキを吸収することがで
き、回路基板装置の生産性を高め、製造歩留まりを向上
させることができる。
れば、インダクタンス調整回路を、基板に貫通して設け
られた複数のスルーホールと、2つの端子間で該各スル
ーホールを任意の経路で直列または並列に接続する接続
部材とによって構成したから、スルーホールをインダク
タとして作用させると共に、接続部材によってこのスル
ーホールを任意の個数だけ直列または並列に接続するこ
とができる。これにより、2つの端子間のインダクタン
ス値を可変に設定することができるから、2つの端子間
のインピーダンス整合をとることができ、端子間で確実
に信号を伝搬することができる。この結果、端子を有す
る電子部品、基板等の特性バラツキを吸収することがで
き、回路基板装置の生産性を高め、製造歩留まりを向上
させることができる。
【0044】また、請求項2の発明によれば、2つの端
子のうち一方の端子は接地端子によって構成したから、
接続部材は端子と接地端子との間で各スルーホールを任
意の経路で直列または並列に接続することができる。こ
の結果、接続部材によって接地端子に接続されるインダ
クタのインダクタンス値を可変に設定することができ
る。
子のうち一方の端子は接地端子によって構成したから、
接続部材は端子と接地端子との間で各スルーホールを任
意の経路で直列または並列に接続することができる。こ
の結果、接続部材によって接地端子に接続されるインダ
クタのインダクタンス値を可変に設定することができ
る。
【0045】さらに、請求項3の発明によれば、各スル
ーホールを縦方向、横方向に多数個配置する構成とした
から、多数のスルーホールを密集させて配置することが
できる。このため、スルーホールの実装面積を狭めて小
型化することができると共に、スルーホールの数を増や
してインダクタンス値の調整範囲を広げることができ
る。
ーホールを縦方向、横方向に多数個配置する構成とした
から、多数のスルーホールを密集させて配置することが
できる。このため、スルーホールの実装面積を狭めて小
型化することができると共に、スルーホールの数を増や
してインダクタンス値の調整範囲を広げることができ
る。
【図1】本発明の第1の実施の形態による回路基板装置
を示す斜視図である。
を示す斜視図である。
【図2】図1中の回路基板装置を示す平面図である。
【図3】電子部品とインダクタンス調整回路との接続関
係を示す回路図である。
係を示す回路図である。
【図4】5個のスルーホールを直列接続した状態でイン
ダクタンス調整回路を拡大して示す平面図である。
ダクタンス調整回路を拡大して示す平面図である。
【図5】図4中の矢示V−V方向からみたスルーホー
ル、接続部材等を示す断面図である。
ル、接続部材等を示す断面図である。
【図6】5個のスルーホールを並列接続した状態でイン
ダクタンス調整回路を拡大して示す平面図である。
ダクタンス調整回路を拡大して示す平面図である。
【図7】図6中の矢示VII−VII方向からみたスルーホー
ル、接続部材等を示す断面図である。
ル、接続部材等を示す断面図である。
【図8】直列接続したスルーホールの数に対するインダ
クタンス値を示す特性線図である。
クタンス値を示す特性線図である。
【図9】並列接続したスルーホールの数に対するインダ
クタンス値を示す特性線図である。
クタンス値を示す特性線図である。
【図10】第2の実施の形態によるFET、インダクタ
ンス調整回路等の接続関係を示す回路図である。
ンス調整回路等の接続関係を示す回路図である。
【図11】4個のスルーホールを直列接続した状態でイ
ンダクタンス調整回路を拡大して示す平面図である。
ンダクタンス調整回路を拡大して示す平面図である。
【図12】図11中の矢示XII−XII方向からみたスルー
ホール、接続部材等を示す断面図である。
ホール、接続部材等を示す断面図である。
【図13】4個のスルーホールを並列接続した状態でイ
ンダクタンス調整回路を拡大して示す平面図である。
ンダクタンス調整回路を拡大して示す平面図である。
【図14】図13中の矢示XIV−XIV方向からみたスルー
ホール、接続部材等を示す断面図である。
ホール、接続部材等を示す断面図である。
【図15】第2の実施の形態によるFETおよびインピ
ーダンス調整回路のスミスチャートである。
ーダンス調整回路のスミスチャートである。
1 基板 1A 表面 1B 裏面 2,3 電子部品 2A,3A 端子 6,16 インダクタンス調整回路 7,17 スルーホール 8,18 接続部材 11 FET 11C ソース端子(端子) 15 接地端子
フロントページの続き (72)発明者 伊東 祐一 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Fターム(参考) 5E070 AA01 AB04 5E317 AA24 BB01 BB11 CD34 CD40 GG11 GG17 5E338 AA16 BB02 BB13 BB16 BB25 BB75 CC01 CC06 CD01 CD11 CD32 EE13 EE32 EE33
Claims (3)
- 【請求項1】 絶縁材料からなる基板と、該基板に設け
られインダクタを接続する2つの端子と、前記基板に設
けられ前記インダクタのインダクタンス値を調整するイ
ンダクタンス調整回路とを備え、前記インダクタンス調
整回路は、前記2つの端子とは別個に前記基板に貫通し
て設けられ相互に絶縁された複数のスルーホールと、前
記2つの端子間で該各スルーホールを任意の経路で直列
または並列に接続し、接続経路に応じてインダクタンス
値を調整する導電性の接続部材とによって構成してなる
回路基板装置。 - 【請求項2】 前記2つの端子のうち一方の端子は接地
端子によって構成してなる請求項1に記載の回路基板装
置。 - 【請求項3】 前記各スルーホールは縦方向、横方向に
多数個配置してなる請求項1または2に記載の回路基板
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001039086A JP2002246705A (ja) | 2001-02-15 | 2001-02-15 | 回路基板装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001039086A JP2002246705A (ja) | 2001-02-15 | 2001-02-15 | 回路基板装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002246705A true JP2002246705A (ja) | 2002-08-30 |
Family
ID=18901950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001039086A Pending JP2002246705A (ja) | 2001-02-15 | 2001-02-15 | 回路基板装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002246705A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101175831B1 (ko) | 2006-06-29 | 2012-08-24 | 인텔 코포레이션 | 집적 인덕터를 포함하는 장치 및 시스템 |
JP2013532377A (ja) * | 2010-06-01 | 2013-08-15 | クアルコム,インコーポレイテッド | プログラマビリティを伴う高抵抗基板での貫通ビアのインダクタまたはトランス |
JP2016031963A (ja) * | 2014-07-28 | 2016-03-07 | Tdk株式会社 | コイル部品、コイル部品複合体およびトランス、ならびに電源装置 |
JP2016136486A (ja) * | 2015-01-23 | 2016-07-28 | 矢崎総業株式会社 | 基板付きコネクタ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60194315U (ja) * | 1984-06-01 | 1985-12-24 | 株式会社リコー | インダクタンス素子 |
JPH04348097A (ja) * | 1991-02-05 | 1992-12-03 | Taiyo Yuden Co Ltd | 回路装置の製造方法 |
-
2001
- 2001-02-15 JP JP2001039086A patent/JP2002246705A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60194315U (ja) * | 1984-06-01 | 1985-12-24 | 株式会社リコー | インダクタンス素子 |
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JP2016136486A (ja) * | 2015-01-23 | 2016-07-28 | 矢崎総業株式会社 | 基板付きコネクタ |
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