JP2002246705A - 回路基板装置 - Google Patents

Abstract

(57)【要約】 【課題】 基板等に製造誤差が生じる場合であって
も、インダクタンス値を調整して製造誤差を吸収するこ
とができる回路基板装置を提供する。 【解決手段】 基板１の両面には、電子部品２，３を搭
載すると共に、電子部品２，３の端子２Ａ，３Ａ間に
は、インダクタンス調整回路６を接続する。また、イン
ダクタンス調整回路６は、９個のスルーホール７と接続
部材８とによって構成する。そして、接続部材８によっ
て各スルーホール７を任意の経路で直列または並列に接
続し、端子２Ａ，３Ａ間のインダクタンス値を調整する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば高周波信号
を取り扱う通信機器、携帯端末等に用いて好適な回路基
板装置に関する。

【０００２】

【従来の技術】一般に、絶縁材料からなる基板にマイク
ロストリップ線路、高周波信号用の半導体ＩＣ等が設け
られた回路基板装置が知られている（例えば、特開平７
−８６８０２号公報等）。また、このような回路基板装
置では、マイクロストリップ線路と半導体ＩＣとの間で
インピーダンス整合をとるために、これらの間にインピ
ーダンス整合回路が接続されており、該インピーダンス
整合回路は、インダクタをなすスルーホールを基板に形
成すると共に、該スルーホールとチップキャパシタ等を
相互に接続することによって構成されている。

【０００３】

【発明が解決しようとする課題】ところで、上述した従
来技術による回路基板装置では、例えばマイクロストリ
ップ線路の出力インピーダンスと半導体ＩＣの入力イン
ピーダンスを予め決められた値に設定し、これらのイン
ピーダンスを整合させるためにスルーホール等からなる
インピーダンス整合回路が接続されている。このため、
インピーダンス整合回路のインダクタンス等は予め決め
られた入力インピーダンス、出力インピーダンスに適合
した固定値に設定されている。

【０００４】しかし、半導体ＩＣ、基板等の製造誤差に
よってマイクロストリップ線路の出力インピーダンス、
半導体ＩＣの入力インピーダンスは変動する。このた
め、従来技術のようにインダクタンス値を固定値とした
場合には、インピーダンス整合がとれないことがあり、
マイクロストリップ線路と半導体ＩＣとの間で信号が劣
化するという問題がある。

【０００５】本発明は上述した従来技術の問題に鑑みな
されたもので、本発明の目的は、基板等に製造誤差が生
じる場合であっても、インダクタンス値を調整して製造
誤差を吸収することができる回路基板装置を提供するこ
とにある。

【０００６】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、絶縁材料からなる基板と、
該基板に設けられインダクタを接続する２つの端子と、
前記基板に設けられ前記インダクタのインダクタンス値
を調整するインダクタンス調整回路とを備え、前記イン
ダクタンス調整回路は、前記２つの端子とは別個に前記
基板に貫通して設けられ相互に絶縁された複数のスルー
ホールと、前記２つの端子間で該各スルーホールを任意
の経路で直列または並列に接続し、接続経路に応じてイ
ンダクタンス値を調整する導電性の接続部材とによって
構成したことにある。

【０００７】このように構成したことにより、接続部材
は２つの端子間で各スルーホールを任意の経路で直列ま
たは並列に接続することができる。そして、各スルーホ
ールがインダクタとして作用するから、接続部材によっ
て２つの端子間のインダクタンス値を可変に設定するこ
とができる。

【０００８】また、請求項２の発明は、２つの端子のう
ち一方の端子は接地端子によって構成したことにある。

【０００９】これにより、接続部材は端子と接地端子と
の間で各スルーホールを任意の経路で直列または並列に
接続することができる。この結果、接続部材によって接
地端子に接続されるインダクタのインダクタンス値を可
変に設定することができる。

【００１０】さらに、請求項３の発明は、各スルーホー
ルを縦方向、横方向に多数個配置したことにある。

【００１１】これにより、多数のスルーホールを密集さ
せて配置することができ、スルーホールの実装面積を狭
めて小型化することができると共に、スルーホールの数
を増やしてインダクタンス値の調整範囲を広げることが
できる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態による
回路基板装置を添付図面に従って詳細に説明する。

【００１３】まず、図１ないし図９は本発明の第１の実
施の形態を示し、図において、１は例えば絶縁性樹脂材
料からなる基板で、該基板１は、略四角形状に形成され
ている。また、基板１の表面１Ａと裏面１Ｂとには後述
の電子部品２，３がそれぞれ搭載されている。

【００１４】２，３は基板１の表面１Ａと裏面１Ｂとに
それぞれ搭載された電子部品で、該各電子部品２，３
は、例えば半導体ＩＣ、能動部品、あるいは受動部品等
によって構成され、数１００ＭＨｚ〜数１０ＧＨｚ程度
の高周波の信号を処理する。また、電子部品２の端子２
Ａは、半田付け等の接合手段を用いて基板１の表面１Ａ
に設けた電極パッド４に接合され、電子部品３の端子３
Ａは、基板１の裏面１Ｂに設けた電極パッド５に接合さ
れている。そして、電子部品２の端子２Ａは、電子部品
３の端子３Ａに向けて高周波の信号を出力し、高周波の
信号は端子２Ａから端子３Ａに向けて伝達されるもので
ある。

【００１５】６は電極パッド４，５間に位置して端子２
Ａ，３Ａ間のインダクタンス値ＬABを調整するインダク
タンス調整回路で、該インダクタンス調整回路６は後述
のスルーホール７と接続部材８とによって構成され、そ
の両端間のインダクタンス値ＬABは、可変に設定可能と
なっている。

【００１６】７，７，…は基板１に貫通して合計９個設
けられたスルーホールで、該各スルーホール７は、例え
ば３行３列のアレイ状をなして、縦方向、横方向に多数
個配置されている。また、各スルーホール７は、例えば
０．１ｎＨ程度のインダクタンス値Ｌを有すると共に、
相互に電気的に絶縁されている。そして、スルーホール
７は、基板１に貫通して穿設された貫通孔７Ａと、該貫
通孔７Ａの内壁面を覆って設けられた導体膜７Ｂとによ
って構成され、基板１の表面１Ａと裏面１Ｂとには貫通
孔７Ａの開口端を取囲み導体膜７Ｂに接続された円環状
のランド７Ｃ，７Ｄがそれぞれ設けられている。

【００１７】また、アレイ状に配置されたスルーホール
７のうち角隅側に位置する一のスルーホール７には電極
パッド４が接続され、角隅側に位置する他のスルーホー
ル７には電極パッド５が接続されている。

【００１８】８，８，…は各スルーホール７を任意の経
路で直列または並列に接続する導電性の接続部材で、該
接続部材８は、例えば銅箔テープ、半田、チップ部品、
表面実装部品等によって構成されている。また、表面１
Ａ側の接続部材８は、隣合う２つのランド７Ｃ，７Ｃ間
を短絡し、裏面１Ｂ側の接続部材８は、隣合う２つのラ
ンド７Ｄ，７Ｄ間を短絡している。そして、接続部材８
は、例えば５個のスルーホール７を直列接続すると共
に、その両端を端子２Ａ，３Ａにそれぞれ接続してい
る。これにより、接続部材８は、端子２Ａ，３Ａ間のイ
ンダクタンス値ＬABを例えばスルーホール７のインダク
タンス値Ｌに対して５倍程度の値（ＬAB≒５×Ｌ）に設
定している。

【００１９】なお、接続部材８は、上述のように５個の
スルーホール７を直列接続する場合に限らず、図６およ
び図７に示す接続部材８′のように５個のスルーホール
７を並列接続してもよい。この場合には、端子２Ａ，３
Ａ間のインダクタンス値ＬABは、例えばスルーホール７
のインダクタンス値Ｌに対して５分の１程度の値（ＬAB
≒Ｌ／５）に設定している。

【００２０】このように、接続部材８は、直列接続また
は並列接続するスルーホール７の個数を１個から９個の
範囲で適宜設定し、図８および図９に示すように端子２
Ａ，３Ａ間のインダクタンス値ＬABを以下の数１に示す
範囲で可変に設定するものである。

【００２１】

【数１】（Ｌ／９）≦ＬAB≦（９×Ｌ）

【００２２】そして、このような接続形態や接続個数
は、端子２Ａ側の出力インピーダンスと端子３Ａ側の入
力インピーダンスに合わせて、これらが整合するように
適宜決められるものである。

【００２３】本実施の形態による回路基板装置は上述の
ように構成されるものであり、基板１の表面１Ａに実装
された電子部品２や裏面１Ｂに実装された電子部品３
は、各種の信号処理等を行うと共に、電子部品２の端子
２Ａは電子部品３の端子３Ａに向けて信号が伝達され
る。

【００２４】然るに、本実施の形態では、インダクタン
ス調整回路６を複数のスルーホール７と、２つの端子２
Ａ，３Ａ間で該各スルーホール７を任意の経路で直列ま
たは並列に接続する接続部材８とによって構成したか
ら、接続部材８によって１個または９個の範囲内でスル
ーホール７を直列または並列に接続し、端子２Ａ，３Ａ
間のインダクタンス値ＬABを可変に設定することができ
る。

【００２５】このため、電子部品２，３、基板１等の製
造誤差によって端子２Ａ，３Ａの入力インピーダンス、
出力インピーダンスが予め設定した値からずれる場合で
あっても、インダクタンス調整回路６によって端子２
Ａ，３Ａ間のインダクタンス値ＬABを調整してインピー
ダンス整合させることができ、端子２Ａから端子３Ａに
向けて確実に信号を伝達することができる。この結果、
電子部品２，３、基板１等の特性バラツキを吸収するこ
とができ、回路基板装置の生産性を高め、製造歩留まり
を向上させることができる。

【００２６】また、各スルーホール７を縦方向、横方向
に多数個配置する構成としたから、多数のスルーホール
７を密集させてアレイ状に配置することができる。この
ため、スルーホール７の実装面積を狭めて小型化するこ
とができると共に、スルーホール７の数を増やしてイン
ダクタンス値ＬABの調整範囲を広げることができる。

【００２７】なお、本実施の形態において、偶数個のス
ルーホール７を直列接続する場合には、端子３Ａを基板
１の表面１Ａ側に導く構成としてもよい。

【００２８】次に、図１０ないし図１５は第２の実施の
形態による回路基板装置を示し、本実施の形態の特徴
は、２つの端子のうち一方の端子を接地端子によって構
成したことにある。なお、本実施の形態では前記第１の
実施の形態と同一の構成要素に同一の符号を付し、その
説明を省略するものとする。

【００２９】１１は基板１の表面１Ａに搭載された電子
部品としての電界効果トランジスタ（以下、ＦＥＴ１１
という）で、該ＦＥＴ１１は、ゲート端子１１Ａ、ドレ
イン端子１１Ｂ、ソース端子１１Ｃを有している。そし
て、ＦＥＴ１１のゲート端子１１Ａは、基板１に設けら
れた入力整合回路１２に接続されると共に、ドレイン端
子１１Ｂは、基板１に設けられた出力整合回路１３に接
続されている。また、ソース端子１１Ｃは、基板１の表
面１Ａに設けられた電極パッド１４に接合されると共
に、後述するインダクタンス調整回路１６を介して接地
端子１５に接続されている。これにより、ＦＥＴ１１
は、低雑音増幅器を構成している。

【００３０】１５，１５は基板１の表面１Ａと裏面１Ｂ
とにそれぞれ設けられた接地端子で、該接地端子１５
は、アース電位に接続されると共に、後述するインダク
タンス調整回路１６を取り囲んで設けられている。

【００３１】１６はソース端子１１Ｃと接地端子１５と
の間のインダクタンス値ＬSGを調整するインダクタンス
調整回路で、該インダクタンス調整回路１６は後述のス
ルーホール１７と接続部材１８とによって構成され、そ
の両端間のインダクタンス値ＬSGを可変に設定するもの
である。

【００３２】１７，１７，…は基板１に貫通して合計９
個設けられたスルーホールで、該各スルーホール１７
は、例えば３行３列のアレイ状に配置され、例えば０．
１ｎＨ程度のインダクタンス値Ｌを有すると共に、相互
に電気的に絶縁されている。そして、各スルーホール１
７は、第１の実施の形態によるスルーホール７と同様に
貫通孔１７Ａと導体膜１７Ｂとによって構成され、導体
膜１７Ｂは基板１の表面１Ａと裏面１Ｂとに設けられた
ランド１７Ｃ，１７Ｄに接続されている。

【００３３】また、アレイ状に配置されたスルーホール
１７のうち角隅側に位置する一のスルーホール１７には
電極パッド１４が接続されている。

【００３４】１８，１８，…は各スルーホール１７を任
意の経路で直列または並列に接続する導電性の接続部材
で、該接続部材１８は、例えば図１１および図１２に示
すように４個のスルーホール１７を直列接続すると共
に、その両端をＦＥＴ１１のソース端子１１Ｃと基板１
の表面１Ａに形成された接地端子１５とにそれぞれ接続
している。

【００３５】なお、接続部材１８は、上述のように４個
のスルーホール１７を直列接続する場合に限らず、図１
３および図１４に示す接続部材１８′ように４個のスル
ーホール１７を並列接続してもよい。このように、接続
部材１８は、直列接続または並列接続するスルーホール
１７の数は１個から９個の範囲で適宜設定し、ソース端
子１１Ｃと接地端子１５間のインダクタンス値ＬSGを可
変に設定するものである。

【００３６】本実施の形態による回路基板装置は上述の
ように構成されるものであり、インダクタンス調整回路
１６によるインダクタンス値ＬSGの設定方法について図
１５を参照しつつ説明する。

【００３７】図１５のスミスチャートに示すように、例
えばインダクタンス値ＬSGが０ｎＨから０．６ｎＨまで
変化するときには、ＮＦ（雑音指数）整合の最適信号源
インピーダンスは特性線Ａのように変化し、利得整合の
最適信号源インピーダンスは特性線Ｂのように変化す
る。このため、最適なインダクタンス値ＬSGは、これら
の特性線Ａ，Ｂの交点近傍となる領域Ｃ内の値となる。

【００３８】しかし、基板１、ＦＥＴ１１等の製造誤差
によって特性バラツキが生じたときには、特性線Ａ，Ｂ
は矢示ａ，ｂのように位置ずれし、特性線Ａ′，Ｂ′の
ようになることがある。この場合、最適なインダクタン
ス値ＬSGも領域Ｃ内の値から領域Ｃ′内の値に変化す
る。

【００３９】本実施の形態では、このように最適なイン
ダクタンス値ＬSGがＦＥＴ１１、基板１毎に異なる場合
でも、ＦＥＴ１１等の特性に合わせて接続部材１８の接
続形態、接続するスルーホール１７の数を設定し、最適
なインダクタンス値ＬSGを設定することができる。

【００４０】かくして、本実施の形態による回路基板装
置でも前記第１の実施の形態と同様の作用効果を得るこ
とができる。

【００４１】なお、前記各実施の形態では、基板１に９
個のスルーホール７，１７を形成するものとしたが、ス
ルーホールの数は２個から８個でもよく、１０個以上で
もよい。

【００４２】また、前記各実施の形態では、端子２Ａ，
３Ａ、ソース端子１１Ｃは、電子部品２，３、ＦＥＴ１
１に取付けられるものとしたが、例えばマイクロストリ
ップ線路によるフィルタ等の端子でもよい。

【００４３】

【発明の効果】以上詳述した通り、請求項１の発明によ
れば、インダクタンス調整回路を、基板に貫通して設け
られた複数のスルーホールと、２つの端子間で該各スル
ーホールを任意の経路で直列または並列に接続する接続
部材とによって構成したから、スルーホールをインダク
タとして作用させると共に、接続部材によってこのスル
ーホールを任意の個数だけ直列または並列に接続するこ
とができる。これにより、２つの端子間のインダクタン
ス値を可変に設定することができるから、２つの端子間
のインピーダンス整合をとることができ、端子間で確実
に信号を伝搬することができる。この結果、端子を有す
る電子部品、基板等の特性バラツキを吸収することがで
き、回路基板装置の生産性を高め、製造歩留まりを向上
させることができる。

【００４４】また、請求項２の発明によれば、２つの端
子のうち一方の端子は接地端子によって構成したから、
接続部材は端子と接地端子との間で各スルーホールを任
意の経路で直列または並列に接続することができる。こ
の結果、接続部材によって接地端子に接続されるインダ
クタのインダクタンス値を可変に設定することができ
る。

【００４５】さらに、請求項３の発明によれば、各スル
ーホールを縦方向、横方向に多数個配置する構成とした
から、多数のスルーホールを密集させて配置することが
できる。このため、スルーホールの実装面積を狭めて小
型化することができると共に、スルーホールの数を増や
してインダクタンス値の調整範囲を広げることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による回路基板装置
を示す斜視図である。

【図２】図１中の回路基板装置を示す平面図である。

【図３】電子部品とインダクタンス調整回路との接続関
係を示す回路図である。

【図４】５個のスルーホールを直列接続した状態でイン
ダクタンス調整回路を拡大して示す平面図である。

【図５】図４中の矢示Ｖ−Ｖ方向からみたスルーホー
ル、接続部材等を示す断面図である。

【図６】５個のスルーホールを並列接続した状態でイン
ダクタンス調整回路を拡大して示す平面図である。

【図７】図６中の矢示VII−VII方向からみたスルーホー
ル、接続部材等を示す断面図である。

【図８】直列接続したスルーホールの数に対するインダ
クタンス値を示す特性線図である。

【図９】並列接続したスルーホールの数に対するインダ
クタンス値を示す特性線図である。

【図１０】第２の実施の形態によるＦＥＴ、インダクタ
ンス調整回路等の接続関係を示す回路図である。

【図１１】４個のスルーホールを直列接続した状態でイ
ンダクタンス調整回路を拡大して示す平面図である。

【図１２】図１１中の矢示XII−XII方向からみたスルー
ホール、接続部材等を示す断面図である。

【図１３】４個のスルーホールを並列接続した状態でイ
ンダクタンス調整回路を拡大して示す平面図である。

【図１４】図１３中の矢示XIV−XIV方向からみたスルー
ホール、接続部材等を示す断面図である。

【図１５】第２の実施の形態によるＦＥＴおよびインピ
ーダンス調整回路のスミスチャートである。

【符号の説明】

１ 基板 １Ａ 表面 １Ｂ 裏面 ２，３ 電子部品 ２Ａ，３Ａ 端子 ６，１６ インダクタンス調整回路 ７，１７ スルーホール ８，１８ 接続部材 １１ ＦＥＴ １１Ｃ ソース端子（端子） １５ 接地端子

フロントページの続き (72)発明者 伊東 祐一 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 5E070 AA01 AB04 5E317 AA24 BB01 BB11 CD34 CD40 GG11 GG17 5E338 AA16 BB02 BB13 BB16 BB25 BB75 CC01 CC06 CD01 CD11 CD32 EE13 EE32 EE33

Claims (3)

【特許請求の範囲】
1. 【請求項１】 絶縁材料からなる基板と、該基板に設け
   られインダクタを接続する２つの端子と、前記基板に設
   けられ前記インダクタのインダクタンス値を調整するイ
   ンダクタンス調整回路とを備え、前記インダクタンス調
   整回路は、前記２つの端子とは別個に前記基板に貫通し
   て設けられ相互に絶縁された複数のスルーホールと、前
   記２つの端子間で該各スルーホールを任意の経路で直列
   または並列に接続し、接続経路に応じてインダクタンス
   値を調整する導電性の接続部材とによって構成してなる
   回路基板装置。
2. 【請求項２】 前記２つの端子のうち一方の端子は接地
   端子によって構成してなる請求項１に記載の回路基板装
   置。
3. 【請求項３】 前記各スルーホールは縦方向、横方向に
   多数個配置してなる請求項１または２に記載の回路基板
   装置。