JP2002245712A

JP2002245712A - メモリ制御装置

Info

Publication number: JP2002245712A
Application number: JP2001038184A
Authority: JP
Inventors: Toshiyuki Uchisawa; 俊幸宇治澤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-02-15
Filing date: 2001-02-15
Publication date: 2002-08-30

Abstract

(57)【要約】（修正有）【課題】高速ダビング中に聴覚可能なモニター音声を出
力する。【解決手段】再生データが一時蓄積されるバッファメ
モリに対する読み出し制御として、Ｎ倍速による読み出
し速度によってバッファメモリの全アドレスに対してア
クセスする読み出しが行われるようにするための読み出
しアドレスＲＡによって読み出しを行うようにされる。
これに加えて、１倍速による読み出し速度によって読み
出しが行われるようにすると共に、単位アドレス量の１
／Ｎ分に相当するアドレス量のデータに対して分割的に
アクセスが行われるようにするためのモニタ用読み出し
アドレスＲＡ２によって読み出しを行うようにする。こ
れにより、再生データが欠落することなく連続したＮ倍
速による再生データを出力することができる一方で、元
の再生データの連続性は欠落するものの、１倍速による
再生データの出力を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばディスク状
記録媒体に対応する再生装置に搭載され、ディスク状記
録媒体から読みだしたデータが一時蓄積されるメモリに
対するデータの読み出し動作を制御するメモリ制御装置
に関するものである。

【０００２】

【従来の技術】ＣＤ(Compact Disc)に対応してオーディ
オデータの再生出力が可能とされる再生装置として、い
わゆるＣＤプレーヤが広く普及している。このようなＣ
Ｄプレーヤにあっては、例えば衝撃や振動などの外乱が
加わると、例えばトラッキングサーボ、フォーカスサー
ボなどが外れてデータの読み出しにエラーが発生する。
これは、例えば実際においては再生音声が途切れるとい
う状態となって現れる。そこで、近年においては、この
ような外乱に対する耐性を有する、いわゆるショックプ
ルーフ機能が与えられたＣＤプレーヤも広く普及してい
る。

【０００３】このようなショックプルーフ機能が与えら
れたＣＤプレーヤの構成としては、周知のように、ＣＤ
からの再生データを一時蓄積するバッファメモリが備え
られる。そして、ＣＤからのデータの読み出しは、例え
ば２倍速以上の再生速度によって行い、この再生速度に
対応するデータレートによってバッファメモリへの書き
込みを行う。そして、バッファメモリにおいてデータが
或る所定量以上蓄積された段階で、バッファメモリから
のデータの読み出しを１倍速に対応する再生速度によっ
て行うようにされる。このようにして、ＣＤからの再生
データをバッファメモリに対して一時蓄積することで、
振動等の外乱によってサーボが外れるなどしてデータの
読み出しが中断したとしても、バッファメモリに再生デ
ータが蓄積されているうちに再度、データの読み出して
バッファメモリに書き込む動作を再開させれば、バッフ
ァメモリ上で再生データの連続性が保たれることにな
る。つまり、再生データの音切れは内容にされる。

【０００４】なお、上記のようにして、バッファメモリ
に対するデータの書き込み速度は、読み出し速度よりも
高速であることから、バッファメモリ上でのデータのオ
ーバーフローが生じないように、或る所定量以上のデー
タの書き込みが行われた段階で、ＣＤからのデータ再生
及びバッファメモリへのデータ書き込みの動作は休止す
るようにされる。これに対してバッファメモリからのデ
ータの読み出しは継続的に行われる。そして、バッファ
メモリに蓄積されているデータが所定量以下になると、
再度、ＣＤからのデータ再生及びバッファメモリへのデ
ータ書き込みの動作を開始するようになっている。

【０００５】そして、上記したバッファメモリに対する
書き込み／読み出しのための実際のアドレス指定は、例
えば次のようにして行われている。バッファメモリは、
例えば実際には、図９に示すようにして、いわゆるリン
グバッファといわれる構成を採る。ここでバッファメモ
リのデータにアクセスするためのアドレスとしては、読
み出しアドレスＲＡと書き込みアドレスＷＡがあるもの
とされる。前述もしたように、バッファメモリへのデー
タの書き込みは、読み出しよりも高速とされており、書
き込みアドレスＷＡはそのデータ書き込み速度に応じた
速度で、１倍速のデータレートに応じた速度の読み出し
アドレスＲＡよりも高速に先行する。また、確定アドレ
スＶＷＡによっては、読み出しアドレスＲＡからこの確
定アドレスＶＷＡにより指定されるアドレスまでに記憶
されているデータが、適正に書き込まれた有効データで
あることを示すようになっている。これに対して、確定
アドレスＶＷＡから書き込みアドレスＷＡまでの領域に
おいて保持されているデータは、適正であるとの確定が
行われていない「保留データ」として扱われる。

【０００６】つまり、バッファメモリに対して書き込ま
れるデータは、常に正しいものであるとは限らないため
に、時間軸的連続性のある正しいデータであることを確
認する必要がある。このために、システムコントローラ
１４では、サブコード（サブＱデータ）の絶対時間アド
レスのチェックを行うことでこれまでに書き込みを行っ
たデータについての確認を行い、正常であるとの確認が
得られると、その確認が得られたデータの位置まで確定
アドレスＶＷＡを進行させて、内部レジスタに取り込む
ようにされる。

【０００７】そして、例えば通常にバッファメモリへの
書き込み及び読み出しが行われている状態では、ある時
点で書き込みアドレスＷＡが読み出しアドレスＲＡに追
いつくことになるが、このときには、バッファメモリ上
のデータ蓄積量が満杯になったとして、書き込みが禁止
されるものである。そして、データの読み出しのみが継
続されて、この後のある時点で、バッファメモリに所定
以上の空き領域が形成されると、再度、書き込みが許可
されることになる。また、読み出しアドレスＲＡが確定
アドレスＶＷＡに追いついたときには、有効データがな
くなるためにデータの読み出しが禁止されることにな
る。

【０００８】このようにして、ディスク１からのデータ
の再生及びバッファメモリへの書き込みは、通常は間欠
的に行われることが分かる。つまりは、例えばバッファ
メモリのデータ蓄積量が満杯になったり、また、ディス
ク上のゴミ、傷などのディフェクトや、外乱などにより
サーボが外れるなどの状態となったときには、データの
書き込みが中断されることになる。また、上記のことか
ら、再度書き込みを実行するには、既にバッファメモリ
に保持されているデータに対して、時間軸的に繋がりが
得られるようにする必要のあることも理解される。この
ために、システムコントローラ１４は、書き込みを開始
する際には、最終の確定アドレスＶＷＡに戻ると共に、
この確定アドレスＶＷＡに対応するディスク上の位置に
アクセスを実行させる。そして、このアクセス位置から
再生したサブコードのサブＱデータを読み出し、これが
確定アドレスと一致したのであればバッファメモリに対
して書き込みを開始するようにしている。

【０００９】上記のようにバッファメモリは、本来はＣ
Ｄプレーヤにショックプルーフ機能を与えることを目的
としているのであるが、これを、例えばＣＤから他の記
録可能な記録媒体への高速ダビングが可能なシステムを
構成する場合に、ＣＤプレーヤにバッファメモリを備え
るようにすることが考えられる。

【００１０】つまり、ＣＤから他の記録媒体に対して、
通常の１倍速よりも高速とされる所定倍速度によってダ
ビングを行う場合には、ＣＤに対する再生も高速とされ
る所定の倍速度で行われることになる。このように、Ｃ
Ｄに対して高倍速度による再生を行う場合には、低速再
生を行う場合と比較してデータの読み出しについてエラ
ーが発生する可能性が高くなり、そのままでは再生オー
ディオデータの連続性を保つことができなくなる。そこ
で、このような場合にもバッファメモリを搭載するもの
である。この場合には、ＣＤからの再生及びバッファメ
モリへのデータの書き込みは、他の記録媒体にデータを
ダビングするためのデータレートよりも高速な倍速度に
よって行うことで、バッファメモリに対してデータを蓄
積させる。そして、バッファメモリからのデータの読み
出しは、ダビング速度として規定された所定の高倍速度
に対応するデータレートで以て行うようにされる。この
ようにすれば、再生エラーが生じたとしても、バッファ
メモリにデータが蓄積されているうちにリトライ再生が
行われるようにすることでダビングデータの連続性を保
つことが容易に可能となるものである。

【００１１】

【発明が解決しようとする課題】上記のようにして、Ｃ
Ｄから他の記録媒体への高倍速度によるダビング自体は
バッファメモリを搭載することで容易となるのではある
が、現実には次のような問題を有している。１倍速によ
るダビング時においては、そのダビングされるオーディ
オデータをモニタ音声として出力することが行われてい
るのであるが、高倍速ダビング時においても、少なくと
もダビングの状況が把握される程度にはモニタ音声が出
力されるようにすることが好ましく、また、そうするこ
とが求められるであろうことは当然考えられる。

【００１２】しかし、現状のシステムでは、高倍速度ダ
ビングの動作の元でユーザが聴覚的に確認可能な状態で
モニタ音声を出力することは、次のような理由から非常
に困難となる。再生オーディオデータが蓄積されるバッ
ファメモリに対する書き込み及び読み出し制御の構成
は、高倍速度で再生されたデータをモニタ音声として出
力することを前提とした構成を採ってはいない。つま
り、図９により説明した動作からも分かるように、バッ
ファメモリを高倍速度ダビングに適用するとすれば、バ
ッファメモリへのデータの書き込みはＣＤから再生され
た高倍速度に対応した転送レートによって行い、読み出
しもまた、高速ダビングとしての倍速度に対応する転送
レートによって行うように構成することになる。従っ
て、ＣＤから再生されたオーディオデータをアナログオ
ーディオ信号に変換するＤ／Ａコンバータに対しては、
高速ダビングの倍速度に対応する速度で読み出されたオ
ーディオデータが転送されるものである。

【００１３】そして上記Ｄ／Ａコンバータは、ＣＤに記
録されるデジタルオーディオデータのフォーマットに対
応することのみを前提として設計されている。つまり、
ＣＤに対応するデジタルオーディオデータは、周知のよ
うにサンプリング周波数４４．１ＫＨｚ、量子化１６ビ
ットのフォーマットであり、従って、Ｄ／Ａコンバータ
についてもサンプリング周波数４４．１ＫＨｚに対応し
た設計となっている。このため、高速度のダビングデー
タをそのままＤ／Ａコンバータに入力しても、その再生
音声としては、モニタ音声としての実用に耐えることが
できないことになる。つまり、より高速度で変換するこ
とのできるＤ／Ａコンバータが必要となるものである
が、このようなデバイスは著しく高価となってしまう。

【００１４】

【課題を解決するための手段】そこで本発明は上記した
課題を考慮して、例えばダビング元の記録媒体からダビ
ング先の記録媒体に対して、高速とされる倍速度によっ
てダビングを行う際において、ユーザがダビング状況を
把握できるのに充分な品質のモニタ音声の出力を、簡易
な構成によって実現することを目的とする。

【００１５】このため、ディスク状記録媒体から再生さ
れたデータを一時蓄積するためのメモリ手段に対する読
み出し制御を行うことのできるメモリ制御装置として次
のように構成する。つまり、メモリ手段に蓄積されてい
るデータについて、Ｎ（Ｎ＞１）倍速による読み出し速
度によって読み出しを実行すると共に、メモリ手段が有
する全アドレスに対してアクセスする読み出しを実行す
るための第１の読み出しアドレスを発生させる第１のア
ドレス発生手段と、メモリ手段に蓄積されているデータ
について、Ｍ（Ｎ＞Ｍ≧１）倍速による読み出し速度に
よって読み出しを実行すると共に、メモリ手段における
所定の単位アドレス量のＭ／Ｎ分に相当するアドレス範
囲ごとに対して分割的にアクセスするための第２の読み
出しアドレスを発生させる第２のアドレス発生手段とを
備えるものである。

【００１６】上記構成によれば、第１の読み出しアドレ
スにより再生時間的に欠落の無い連続したデータがＮ倍
速により再生されると共に、再生時間的には欠落するも
のの、Ｎ倍速よりも低速なＭ倍速による再生データを再
生出力することも可能となる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明を行うこととする。本実施の形態のメモリ制御装
置としては、ＣＤ−ＤＡ(Compact Disc-Digital Audio)
に対応して再生を行う再生装置に搭載されている場合を
挙げることとする。また、以降の説明は次の順序で行
う。１．再生装置２．高速ダビング再生時におけるモニタ音声出力２−１．バッファメモリ制御の概念２−２．メモリ制御動作２−３．回路構成

【００１８】１．再生装置図１は、本実施の形態の再生装置の内部構成として、そ
の全体を示しているブロック図である。この図におい
て、ディスク１は、この場合にはＣＤ−ＤＡフォーマッ
トに準拠しているものとされ、スピンドルモータ２によ
り線速度一定（ＣＬＶ）により回転駆動された状態で光
学ヘッド３により情報が読みとられる。光学ヘッド３は
ディスク１に対してレーザ光を照射し、その反射光か
ら、例えばディスク１にピット形態で記録されている情
報を読みとる。

【００１９】上記のようにしてディスク１からのデータ
読み出し動作を行うため、光学ヘッド３はレーザ出力を
行うレーザダイオード３ｃや、偏光ビームスプリッタ、
１／４波長板などから構成される光学系３ｄ、レーザ出
力端となる対物レンズ３ａ、及び反射光を検出するため
のディテクタ３ｂなどが備えられている。対物レンズ３
ａは２軸機構４によってディスク半径方向（トラッキン
グ方向）及びディスクに接離する方向に変移可能に保持
されており、また、光学ヘッド３全体はスレッド機構５
によりディスク半径方向に移動可能とされている。

【００２０】上記した光学ヘッド３の再生動作により、
ディスク１から検出された情報はＲＦアンプ６に供給さ
れる。この場合、ＲＦアンプ６においては、入力された
情報について増幅処理、及び所要の演算処理等を施すこ
とにより、再生ＲＦ信号、トラッキングエラー信号、フ
ォーカスエラー信号等を得る。光学系サーボ回路１２で
は、ＲＦアンプ６から供給されたトラッキングエラー信
号、フォーカスエラー信号、及びシステムコントローラ
１４からのトッラクジャンプ指令、アクセス指令などに
基づいて各種サーボ駆動信号を発生させ、２軸機構４及
びスレッド機構５を制御してフォーカス及びトラッキン
グ制御を行う

【００２１】また、ＲＦアンプ６にて得られた再生ＲＦ
信号は、信号処理部７内の２値化回路２０に供給される
ことで、２値化されたＥＦＭ信号（８−１４変調信号）
として出力され、レジスタ２１、ＰＬＬ／ＣＬＶサーボ
回路２５、及び同期検出回路２６に対して供給される。
また、トラッキングエラー信号、フォーカスエラー信号
は光学系サーボ回路１２に供給される。

【００２２】上記２値化回路２０からレジスタ２１を介
してＥＦＭデコード回路２２に供給されたＥＦＭ信号
は、ここでＥＦＭ復調される。即ち、いわゆる１４−８
変換処理が行われる。ＥＦＭデコード回路２２によりＥ
ＦＭ復調されたデータはＥＣＣ／デインターリーブ処理
回路２３に供給される。ＥＣＣ／デインターリーブ処理
回路２３では、ＲＡＭ２４に対してデータの書き込み及
び読み出し動作を所定タイミングで行いながらエラー訂
正処理及びデインターリーブ処理を実行していく。ま
た、エラー訂正処理はＣＩＲＣ符号を利用することで、
Ｃ１パリティ及びＣ２パリティによる処理が行われる。
ＥＣＣ／デインターリーブ処理回路２３によりエラー訂
正処理及びデインターリーブ処理が施されたデータは、
後述するメモリコントローラ８に対して供給される。

【００２３】また、サブコード処理部２７は、ＥＦＭデ
コード回路２２から出力されるデータを入力して、サブ
コーディングフレーム単位のデータを抽出する。このよ
うに抽出されたデータは、例えばシステムコントローラ
１４が読み取りを行うことで、後述するバッファメモリ
９に対する書き込み制御を始め、各種の制御に用いられ
ることになる。

【００２４】ＰＬＬ／ＣＬＶサーボ回路２５では、２値
化回路２０から供給されたＥＦＭ信号を入力してＰＬＬ
回路を動作させることにより、ＥＦＭ信号に同期した再
生クロックとしての信号ＰＬＣＫを出力する。この信号
ＰＬＣＫは、マスタークロックとして、信号処理部７内
における処理基準クロックとなる。従って、信号処理部
７の信号処理系の動作タイミングは、スピンドルモータ
２の回転速度に追従したものとなる。ここで、ディスク
１がｎ倍速によりＣＬＶで駆動されている条件のもとで
ＰＬＬ回路がロックした状態での信号ＰＬＣＫの周波数
は、例えばｎ×４．３２１８ＭＨｚとされる。

【００２５】また、ＰＬＬ／ＣＬＶサーボ回路２５で
は、上記ＰＬＬ回路の動作により得られる信号や入力さ
れたＥＦＭ信号等を利用してＣＬＶ制御のためのＣＬＶ
サーボ信号を生成してモータドライバ１３に供給する。
モータドライバ１３は、ＰＬＬ／ＣＬＶサーボ回路２５
から供給されたＣＬＶサーボ信号に基づいてモータ駆動
信号を生成してスピンドルモータ２に供給する。これに
より、スピンドルモータ２は、ディスクに対して一定線
速度で回転するように駆動される。

【００２６】同期検出回路２６では、ＰＬＬ／ＣＬＶサ
ーボ回路２５から入力される信号ＰＬＣＫを基準クロッ
クとして、２値化回路２０から入力されるＥＦＭ信号か
らフレームシンクを検出するための動作を行う。また、
同期検出回路２６では、ドロップアウトやジッターの影
響でデータ中のフレームシンクパターンが欠落したり、
同じフレームシンクパターンが検出されたりした場合の
ために、フレームシンクの内挿処理及びウィンドウ保護
等の処理も実行する。レジスタ２１は、同期検出回路２
６の出力に応じて動作することになる。

【００２７】前述のようにして信号処理部７のＥＣＣ／
デインターリーブ処理回路２３から出力されたデータ
は、例えばこれがオーディオ信号であるとすれば、１６
ビット量子化及び44.1KHz サンプリングに基づくフォー
マットのデジタルオーディオデータとされる。そして、
このようにしてＥＣＣ／デインターリーブ処理回路２３
にて処理が施されたデータはメモリコントローラ８に対
して供給される。

【００２８】ここで、通常１倍速による再生時において
は、スピンドルモータ２は１倍速よりも高速（例えば２
倍程度）な速度範囲にて回転制御されることで信号処理
部７における信号処理も、スピンドルモータ２の回転速
度に応じて、１倍速時より高速レートで行われるように
される。そして、高速レートにより信号処理部７から出
力されるデジタルオーディオデータを、メモリコントロ
ーラ８の制御によりバッファメモリ９に対して書き込み
を行ってデータの蓄積を行い、バッファメモリ９に対す
る読み出しは、メモリコントローラ８が通常レートに従
って制御を行うようにされる。これにより、Ｄ／Ａコン
バータ１０によりアナログ信号に変換され、オーディオ
出力端子１１から出力されるオーディオ信号としては、
通常のピッチ及び速度によるものとなる。なお、本実施
の形態としては、Ｄ／Ａコンバータ１０は、通常１倍速
によるデータレートに対応した構成を採っているものと
される。つまり、サンプリング周波数４４．１ＫＨｚの
デジタルオーディオデータについてＤ／Ａ変換するよう
にして構成されているものであり、特に、これ以上のデ
ータレートのオーディオデータの変換には対応してはい
ないものとされる。

【００２９】さらに本実施の形態の場合には、他の記録
媒体への高速ダビングが可能とされている。この高速ダ
ビングを実行する動作モードにおいては、外部記録媒体
に対応するメディアドライバ３０に対して、例えば８倍
〜３２倍速程度の高速なデータレートによってデータ転
送を行うようにされる。このため、スピンドルモータ２
は通常１倍速再生時に設定される倍速度よりもさらに高
速な速度範囲にて回転制御される。この回転速度は、例
えばメディアドライバへのデータ転送速度（ダビング倍
速度）が８倍速であるとすれば、この８倍速よりも高速
とされる所要の倍速度が設定されることになる。そし
て、信号処理部７における信号処理及びバッファメモリ
９に対するデータの書き込みも、スピンドルモータ２の
回転速度に応じた高速レートで行うことで、バッファメ
モリ９に対するデータの蓄積を行う。このバッファメモ
リ９に対する読み出しは、上記したダビング倍速度に対
応したデータレートによって継続的に行われるようにさ
れる。このようにして高速ダビングを実行するモードに
おいては、バッファメモリ９から所定の高倍速度に対応
するデータレートでオーディオデータが読み出される。
この場合、本実施の形態の記録再生装置に対してはメデ
ィアドライバ３０が装填されており、メモリコントロー
ラ８は、高倍速度のデータレートによって読み出したデ
ータを所定のデータ転送ラインを介してメディアドライ
バ３０に転送するようにされる。

【００３０】メディアドライバ３０は、所定種類の記録
媒体に対応してデータの記録再生が可能とされており、
上記のようにして所定の高倍速度で転送されてくるオー
ディオデータを入力し、必要があれば所定方式による圧
縮処理、記録符号化処理等のを施して、記録媒体に対し
て記録を行う。このようにして、本実施の形態の記録再
生装置に装填されたディスク１（ＣＤ）をダビング元と
して、ダビング先であるメディアドライバ３０の記録媒
体に対して、高速ダビングを行うことが可能とされるも
のである。なお、本実施の形態としては、メディアドラ
イバ３０が対応すべき記録可能な記録媒体としては特に
限定されるべきものではないが、例えば現状であれば、
ハードディスク、ミニディスク、ＣＤ−Ｒ、ＣＤ−Ｒ
Ｗ、記録可能なＤＶＤ系等のディスクメディアや、近年
普及しつつあるフラッシュメモリ等のメモリ素子を採用
した記録媒体等を挙げることができる。

【００３１】本実施の形態の再生装置のシステムコント
ローラ１４は、マイクロコンピュータ等を備えて構成さ
れ、当該再生装置を構成する各機能回路部が実行すべき
所要の動作に応じて適宜制御処理を実行する。なお、こ
こでは、操作部及び表示部等のユーザインターフェイス
機能に対応する部位の図示は省略されているが、もちろ
んのこと、実際にはこれらの部位が設けられるように構
成されて構わないものである。

【００３２】ここで、信号処理部７からメモリコントロ
ーラ８に対して伝送される再生データのインターフェイ
スフォーマットを図２に示す。信号処理部７内のＥＣＣ
／デインターリーブ処理回路２３から出力されるオーデ
ィオデータのシリアル出力をＰＣＭＤとすると、このＰ
ＣＭＤを出力するタイミングとしては、信号ＬＲＣＫ
（４４，１ＫＨｚ）によりステレオのＬチャンネルデー
タとＲチャンネルデータとの伝送タイミングの同期を得
るようにされ、ＢＣＫ（２．１２ＭＨｚ）によってビッ
ト単位の同期を得るようにされる。また、ＷＤＣＫ（８
８．２ＫＨ）はワードクロックとなる。そして本実施の
形態においては、メモリコントローラ８の制御によるバ
ッファメモリ９からＤ／Ａコンバータ１０へのデジタル
オーディオデータの転送も、同様にして、図２に示すイ
ンターフェイスフォーマットにより行われる。また、メ
モリコントローラ８の制御によるバッファメモリ９から
メディアドライバへのデジタルオーディオデータの転送
も、図２に準じたインターフェイスフォーマットにより
行われることとなるが、この場合には、例えば高速ダビ
ング速度が通常の１倍速に対してＮ倍速であるとすれ
ば、信号ＬＲＣＫ（４４，１ＫＨｚ×Ｎ）、ＢＣＫ
（２．１２ＭＨｚ×Ｎ）と、それぞれ周波数をＮ倍に高
速化した信号に同期してＰＣＭＤを転送するようにされ
る。

【００３３】２．高速ダビング再生時におけるモニタ音
声出力２−１．バッファメモリ制御の概念前述もしたように本実施の形態の再生装置では、高速ダ
ビングのための高倍速再生（以降、「高速ダビング再
生」ともいう）を行うことができる。そして、この際に
は、Ｄ／Ａコンバータ１０からオーディオ出力端子１１
を介して、１倍速によるモニタ音声としてのアナログオ
ーディオ信号を出力するようにされる。但し、本実施の
形態においては、後述する説明からも分かるように、こ
のモニタ音声としては、元のオーディオ信号の時系列に
ついて或る一定区間ごとに間引いたようにしたうえで、
これを時間軸的に連結するようにして連続的に再生出力
されるものとなる。このようなモニタ音声の出力のしか
たであっても、一定時間ごとに元のオーディオ信号から
抜き出す区間の長さについて、聴感上聞き取り可能なだ
けの長さを与えるようにすることで、少なくとも、現在
はどこの部分をダビングしているのか、また、ダビング
がだめになってしまうようなおおきな再生エラーがない
のかなどの、ダビングの状況を把握するのには充分とさ
れるものであり、全くモニタ音声を出力しない場合と比
較すれば、ユーザにとっての利便性や信頼性は、格段に
向上されるものである。

【００３４】そしてこのようにして高速ダビング再生時
において１倍速によるモニタ音声を出力できるようにす
るためには、本実施の形態の再生装置がバッファメモリ
９に対してオーディオデータを一旦蓄積する構成を採っ
ている以上、このバッファメモリ９に対する書き込み／
読み出し制御を従来通りとするのではなく、次に説明す
るような読み出し制御に切り換えるようにされる。な
お、確認のために述べておくと、通常の１倍速再生時に
おいては、先に図９により説明した従来からのアドレス
制御を実行すればよい。

【００３５】図３は、高速ダビング再生時におけるメモ
リからの読み出し制御の動作概念を模式的に示してい
る。図３（ａ）には、バッファメモリ９上に書き込まれ
るデータがアドレスとの関係により示されている。な
お、実際のバッファメモリ９は、前述もしたようにリン
グバッファとして構成されるのであるが、ここでは説明
の便宜上、開始アドレス000000h（hは１６進法による表
記であることを示す）から終端アドレスFFFFFFhまでを
１方向に展開した状態で示している。

【００３６】ここで、高速ダビング再生によるダビング
速度、つまり再生装置からメディアドライバ３０に対す
るデータ転送速度についてはＮ倍速であるとする。そし
て、バッファメモリ９に対するデータの読み出しとし
て、ダビングデータをメディアドライバ３０に転送する
ためには、図３（ｂ）に示す矢印に表されるようにし
て、図３（ａ）に示される全アドレスにアクセスして読
み出しを行うことになる。また、その読み出しの速度と
しては、１倍速時のサンプリング周波数が４４．１ＫＨ
ｚであることから、Ｎ×４４．１ＫＨｚごとのタイミン
グによる転送レートとなる。

【００３７】これに対して、モニタ音声として利用する
ためにバッファメモリ９から読み出すデータ（モニタデ
ータ）は１倍速の転送レートである必要があり、従って
上記ダビングデータの転送レートに対して、１／Ｎ遅く
なる。従って、Ｎ倍速読み出しが行われる上記ダビング
データの転送タイミングとモニタ音声とのタイミングの
整合を図ろうとすれば、全アドレスにアクセスすること
はできない。そこで、本実施の形態は、モニタデータに
ついては図３（ｃ）に示すようにして、全アドレスにア
クセスするのではなく、所定の単位アドレス量（モニタ
データ読み出し区間Ａ＋スキップ区間Ｂ）のうちで、１
／Ｎ分のアドレス量を有する範囲とされるモニタデータ
読み出し区間Ａのみにアクセスして、この区間について
は１倍速で読み出しを行い、残るＮ−１／Ｎ分のアドレ
ス範囲であるスキップ区間Ｂはアクセスすることなくス
キップするようにされる。このようなアクセスが行われ
る結果、再生されるモニタ音声としては、モニタデータ
読み出し区間Ａとして読み出されたオーディオデータが
時間的に連続することになるものである。そして、この
ような読み出しを、図３（ｂ）に示すダビングデータの
アドレスの進行タイミングにほぼ合わせていくようにす
ることで、ダビングデータに対して同期するようにして
１倍速によるモニタ音声を得ることが可能になるもので
ある。

【００３８】ここで、例としてバッファメモリ９につい
て６４ＭbitのＤＲＡＭを使用した場合には、通常１倍
速再生時における読み出し速度では約４７．５５４ｓに
相当する音楽データを蓄積することが可能とされていた
のであるが、同じメモリ容量にてＮ倍速により読み出し
を行う場合には、その蓄積時間は４７．５５４ｓ／Ｎと
なる。そして、高速ダビング時において１倍速で読み出
されるべきモニタデータのデータ量としては、バッファ
メモリ９全体の容量に対して４７．５５４ｓ／Ｎ分が相
当することになる。

【００３９】また、本実施の形態における高速ダビング
再生時のモニタデータの読み出しの基本的概念として
は、図３により説明したとおりであるが、単純にモニタ
データ読み出し区間Ａを、比較的速い周期により一定間
隔で設定したとしても、Ｄ／Ａコンバータ１０を介して
出力されるモニタ音声としては、ダビングの状況が把握
できる程度に人間が聞き取れるようなものにはならな
い。従って、モニタ音声について聴感的に聞き取れる程
度のものとするためには、データ読み出し区間Ａとして
の時間（即ちアドレス連続数）を長く取ることが必要と
なる。個々のデータ読み出し区間Ａが長くなれば、聴感
上、例えば楽曲の一部であるとして認識しやすくなるわ
けである。但し、上記もしたように、高速ダビングの倍
速度及びバッファメモリ９の容量に応じて、バッファメ
モリ９全体の容量に対して読み出しができるモニタデー
タの容量は制限を受け、データ読み出し区間Ａが１／Ｎ
分のアドレス量であるのに対し、スキップ区間Ｂは残る
Ｎ−１／Ｎ分のアドレス量であるという関係を維持する
必要がある。このため、データ読み出し区間Ａを長く取
れば、スキップ区間Ｂについてもその分長く取る必要が
あることになる。

【００４０】上記したデータ読み出し区間Ａとスキップ
区間Ｂとの関係について、図４に示す。図４（ａ）は、
バッファメモリ９からＮ倍速により読み出されるダビン
グデータを時間軸に従って模式的に示している。そし
て、図４（ｂ）には、比較的短く設定されたデータ読み
出し区間Ａによりモニタデータの読み出しを行った場合
の、データ読み出し区間Ａとスキップ区間Ｂが示されて
いる。ここで、例えば図４（ｂ）に示すデータ読み出し
区間Ａに対して、図４（ｃ）に示すようにしてその２倍
の長さのデータ読み出し区間Ａを設定したとすれば、こ
れに対応するスキップ区間Ｂも２倍の長さとされること
になる。そして、図４（ｂ）と図４（ｃ）とを比較した
場合には、データ読み出し区間Ａ＋スキップ区間Ｂから
成る１周期は、図４（ｃ）に示す読み出しパターンのほ
うが図４（ｂ）に示す読み出しパターンに対して１／２
となる。また、これによっては、図４（ｃ）に示す読み
出しパターンのほうが、図４（ｂ）に示す読み出しパタ
ーンよりも単位時間あたりのスキップ回数が少なくな
る。また、図４（ｃ）のほうが図４（ｂ）の場合より
も、モニタ音声としては聴感上聞き取りやすいものとな
る。

【００４１】このように、モニタ音声の品質としては、
データ読み出し区間Ａが長いほど有利とはなるのである
が、図３及び図４に示されるような読み出し動作を実現
するためのバッファメモリ９に対するアドレス制御が後
述するようにして行われることで、データ読み出し区間
Ａをいたずらに長くすると、バッファメモリ９の空きエ
リアに余裕が無くなり、オーバーフローを生じやすくす
るというデメリットも有している。従って、実際として
は、モニタ音声の品質と空きエリアの有効利用とが両立
されるように、両者のバランスを考慮してデータ読み出
し区間Ａの長さが設定される必要がある。

【００４２】ここで、高速ダビング再生の倍速度（ダビ
ングデータの読み出し／転送速度）が８倍速であり、バ
ッファメモリ９は６４Ｍbitの容量である場合を例に挙
げて、データ読み出し区間Ａの設定についての具体例を
説明する。バッファメモリ９が６４Ｍbitであれば１シ
ンボル１６bitのデータは、４Ｍ回読み出すことが可能
となる。つまり、これが最大の読み出し回数となる。ま
た、６４Ｍbitのバッファメモリ９におけるデータ蓄積
量は、時間的に４×１０２４×１０２４×０．５×１／４４．１ＫＨｚ＝４７．５５ｓ・・・（式１）となる。なお、この式１において０．５を乗算している
のは、実際のデジタルオーディオデータは、ステレオの
Ｌ，Ｒの各チャンネルのデータがシリアルに配列されて
いることによる。そして、８倍速による高速ダビング再
生を行っている際における、１倍速のモニタデータの読
み出し回数としては、４Ｍ／８＝０．５Ｍ・・・（式２）であらわされるように、０．５Ｍ回となる。従って、モ
ニタデータは、トータルで４７．５５ｓ／８≒５．９４４ｓ・・・（式３）であらわされるようにして、５．９４４ｓのデータ読み
出し時間となり、４７．５５ｓ×７／８≒４１．６０ｓ・・・（式４）のデータを捨てることとなる。そして、０．５Ｍ＝５２
４２８８回であるから、これを８分割して読み出すとす
れば、１分割分で５２４２８８／８＝６５５３６回分、
データ読み出し区間Ａによる１倍速によるデータ読み出
しを実行することとなる。そして、これについて時間換
算すると、６５５３６×０．５×１／４４．１ＫＨｚ≒０．７４３ｓ・・・（式５）で表されるように、０．７４３秒間にわたってモニタデ
ータの読み出しを行うこととなる。また、スキップ区間
Ｂは、６５５３６×７×０．５×１／４４．１ＫＨｚ≒５．２０ｓ・・・（式６）で表され、５．２０秒となる。このような概念に従って
適切にデータ読み出し区間Ａとスキップ区間Ｂの長さを
設定すれば、時系列的な連続性を失った継続的な音声出
力とはなるが、聴感上としてダビング状況を充分に確認
できる程度のモニタ音声を出力させることができる。

【００４３】２−２．メモリ制御動作そして、上記図３及び図４により説明したバッファメモ
リ９からのダビングデータ及びモニタデータの読み出し
タイミングを実際に行うのにあたっては、リングバッフ
ァとして構成されるバッファメモリ９に対しては、次に
説明するようにしてアドレス制御を実行するようにされ
る。

【００４４】図５は、高速ダビング再生モード時におけ
るバッファメモリ９へのアドレス制御を概念的に示して
いる。この場合には、バッファメモリのデータにアクセ
スするためのアドレスとして、読み出しアドレスＲＡ、
書き込みアドレスＷＡ、及びモニタ用読み出しアドレス
ＲＡ２が設定される。また、読み出しデータの信頼性を
高めるために確定アドレスＶＷＡも設定される。つま
り、本実施の形態においては、高速ダビング再生時にお
いては、バッファメモリ９に対して設定するアドレスと
しては、図９に示した読み出しアドレスＲＡ、書き込み
アドレスＷＡ、及び確定アドレスＶＷＡに加えて、モニ
タ用読み出しアドレスＲＡ２がさらに設定されるもので
ある。

【００４５】ここで、高速ダビング再生モードとしてダ
ビング速度がＮ倍速であることを前提として、上記図５
及び図６を参照して各アドレスの制御について述べる。
図６には、各アドレスの進行を時間経過に従って示して
いる先ず、バッファメモリ９へのデータの書き込みは読
み出しよりも高速である必要があるから、書き込みアド
レスＷＡについてはＮ倍速よりも高速とされる所定のデ
ータ書き込み速度が設定された上で、読み出しアドレス
ＲＡに先行する。また、この場合の読み出しアドレスＲ
Ａとしては、ダビングデータの読み出しを行うためのア
ドレスとなる。従って、読み出しアドレスＲＡは、Ｎ倍
速のデータレートに対応した読み出し速度で進行する。

【００４６】確定アドレスＶＷＡは、読み出しアドレス
ＲＡからこの確定アドレスＶＷＡにより指定されるアド
レスまでに記憶されているデータが、適正に書き込まれ
た有効データであることを示すものである。この場合に
も、通常１倍速再生時の場合と同様、システムコントロ
ーラ１４は、サブコード（サブＱデータ）の絶対時間ア
ドレスのチェックを行うことでこれまでに書き込みを行
ったデータについての確認を行い、正常であるとの確認
が得られると、その確認が得られたデータの位置まで確
定アドレスＶＷＡを進行させるようにしている。従っ
て、確定アドレスＶＷＡは、連続的に進行していくので
はなく、図６にも示されているように、データが正常で
あるとの確定が得られた時点で所要のアドレスにジャン
プするようにして進行することで、有効データを指定し
ていくようにされている。なお、確定アドレスＶＷＡか
ら書き込みアドレスＷＡまでの領域において保持されて
いるデータは、適正であるとの確定が行われていない
「保留データ」として扱われる点も１倍速再生時と同様
となる。上記のようにして、書き込みアドレスＷＡ、読
み出しアドレスＲＡ、及び確定アドレスＶＷＡとの速度
関係によって、図５及び図６に示すようにして有効デー
タのエリアが確保されることになる。

【００４７】そして、モニタ用読み出しアドレスＲＡ２
は、図３及び図４に示したようにして、モニタデータに
ついて読み出しを行うためのアドレスとされる。このモ
ニタ用読み出しアドレスＲＡ２は、図６において示され
ているように、ある時点から、読み出しアドレスＲＡと
同じアドレス位置から、１倍速に対応する速度によって
進行を開始するようにされる。一方の読み出しアドレス
ＲＡはＮ倍速で進行するため、モニタ用読み出しアドレ
スＲＡ２に対しては読み出しアドレスＲＡのほうが常に
先行することになる。そして、モニタデータ読み出し区
間Ａとしての期間が経過すると、スキップ区間Ｂで示さ
れるアドレス量だけジャンプし、このジャンプにより到
達したアドレス位置から１倍速に対応する速度によって
進行を再開するようにされる。このようにしてモニタ用
読み出しアドレスＲＡ２が進行することで、前述もした
ようにして、データ読み出し区間Ａとしての再生データ
が連続して出力されるモニタ音声を得ることが可能にな
る。

【００４８】ちなみに、バッファメモリ９上に形成され
る空きエリアについてであるが、通常の１倍速再生時に
おいてはモニタ用読み出しアドレスＲＡ２が設定されな
い。このため、空きエリアは、図９にも示したようにし
て書き込みアドレスＷＡから読み出しアドレスＲＡの区
間となる。例えば１倍速再生時の場合の、図６の時点ｔ
における空きエリアのサイズとしては、空きエリアＡ＋空きエリアＣであらわされることになる。これに対して、モニタ用読
み出しアドレスＲＡ２が追加設定される高速ダビング再
生時においては、書き込みアドレスＷＡからモニタ用読
み出しアドレスＲＡ２までの区間となり、図６の時点ｔ
における空きエリアのサイズとしては、空きエリアＢ＋空きエリアＣとなるものである。

【００４９】２−３．回路構成続いて、上記図５及び図６に示した本実施の形態として
の、高速ダビング再生時におけるバッファメモリ９への
メモリ制御を実行するための回路構成について説明す
る。図７は、高速ダビング再生時におけるバッファメモ
リ９へのメモリ制御に対応した、メモリコントローラ８
内の回路構成例を示している。なお、この図において
は、説明の便宜上、読み出し制御系のみを示しており、
この場合のバッファメモリ９に対する書き込みは、図５
及び図６にて説明したようにＮ倍速以上の所定速度によ
る書き込みが継続的もしくは間欠的に行われているもの
とする。また、バッファメモリ９もその構成の一部とし
て示すこととしている。

【００５０】第１アドレスカウンタ４１は、Ｎ倍速で読
み出されるダビングデータについての読み出しアドレス
ＲＡを発生させるためのカウンタとされる。つまり、デ
ジタルオーディオデータのチャネルビット周波数（サン
プリング周波数）が４４．１ＫＨｚであるから、４４．
１ＫＨｚ×Ｎの速度でアドレスのカウント値を進行させ
るようにして読み出しアドレスＲＡを発生させるもので
ある。第２アドレスカウンタ４２は、１倍速による読み
出しが行われるモニタデータ用のモニタ用読み出しアド
レスＲＡ２を発生させるためのカウンタとされる。な
お、この第２アドレスカウンタ４２の内部構成例につい
ては後述する。このようにして発生された読み出しアド
レスＲＡ及びモニタ用読み出しアドレスＲＡ２は、セレ
クタ４５に対して入力されるようになっている。

【００５１】タイミング生成回路４３は、図２に示した
ワードクロックであるＷＤＣＫ（８８．２ＫＨ）の立ち
下がりエッジについてのカウントを行うことで、４４．
１ＫＨｚごとのタイミングで第１トリガ信号を発生させ
る。この第１トリガ信号のタイミングは、読み出しアド
レスＲＡに対応する。また、同様にしてＷＤＣＫの立ち
下がりエッジについてのカウントを行って、４４．１Ｋ
Ｈｚ×Ｎごとのタイミングにより、モニタ用読み出しア
ドレスＲＡ２に対応する第２トリガ信号を発生させる。
このようにして発生された第１，第２トリガ信号は、メ
モリコントロール信号生成回路４４に対して入力され
る。

【００５２】メモリコントロール信号生成回路４４にお
いては、入力された第１，第２トリガ信号を利用して、
バッファメモリ９への読み出しのトリガとなるリクエス
トを所要のタイミングで発生させ、セレクタ４５に対し
て出力する。セレクタ４５では、このリクエストに応じ
て、各アドレスカウンタ４１，４２にて生成された読み
出しアドレスＲＡ及びモニタ用読み出しアドレスＲＡ２
についての出力タイミングをコントロールしてバッファ
メモリ９に対して与えるようにされる。これにより、バ
ッファメモリ９においては、読み出しアドレスＲＡの指
定に基づいてＮ倍速でデータの読み出しが行われると共
に、モニタ用読み出しアドレスＲＡ２の指定に基づいて
の１倍速でのデータの読み出しが行われる。また、この
場合のメモリコントロール信号生成回路４４は、書き込
みアドレスＷＡを生成してバッファメモリ９に与えるこ
とも行うようにされている。

【００５３】上述のようにして、バッファメモリ９に対
して読み出しアドレスＲＡ及びモニタ用読み出しアドレ
スＲＡ２を与えることによって、バッファメモリ９から
は、４４．１ＫＨｚ×Ｎの転送レートによってダビング
データを読み出すことができる。また、４４．１ＫＨｚ
の転送レートによるモニタデータを読み出すことができ
る。ここで、バッファメモリ９から読み出されたダビン
グデータは、ダビングデータ用のパラレル／シリアル変
換回路４６に転送される。、パラレル／シリアル変換回
路４６では、例えば４bit幅単位でパラレルに入力され
てくるデータをシリアルに変換する。そして、このよう
にして得られるストリームデータを、ダビング元のオー
ディオデータとしてメディアドライバ３０に対して転送
する。同様にして、バッファメモリ９から読み出された
モニタデータは、モニタデータ用のパラレル／シリアル
変換回路４７に入力され、パラレルなストリームデータ
に変換される。そしてモニタ音声として出力されるため
に、Ｄ／Ａコンバータ１０に対して転送されることにな
る。

【００５４】そして、上記図７に示される第２アドレス
カウンタ４２の内部構成例を図８に示す。この図に示さ
れるようにして、第２アドレスカウンタ４２、第１カウ
ンタ５１、第２カウンタ５２、アダー（加算器）５３、
及びエッジ検出回路５４を備える。エッジ検出回路５４
では、入力したＷＤＣＫ（８８．２ＫＨ）についての立
ち下がりエッジを検出し、この検出タイミングに対応す
るパルスを第１カウンタ５１のキャリーイン端子に対し
て入力する。これにより第１カウンタ５１は、４４．１
ＫＨｚに対応する速度でカウントを行う。ここでカウン
ト最大値としては、モニタデータ読み出し区間Ａとして
の時間に対応する値が設定されており、このカウント最
大値にまでカウントが行われると、第２カウンタのロー
ド端子に対してキャリーアウト出力を為す。また、この
ときにはカウント値は０にリセットされてカウントアッ
プを再開するようにされる。

【００５５】第２カウンタ５２においても、キャリーイ
ン端子に対してＷＤＣＫ（８８．２ＫＨ）が入力されて
おり、４４．１ＫＨｚに対応する速度でカウントアップ
を行うようにされる。この第２カウンタ５２のカウント
値がモニタ用読み出しアドレスＲＡ２とされる。

【００５６】ここで、上記のようにして第１カウンタ５
１においてカウント最大値までのカウントが行われ、ロ
ード端子に対してキャリーアウトが入力されると、第２
カウンタ５２では、アダー５３が現在保持している値を
ロードしてカウント値として出力するようにされる。ア
ダー５３では、予め設定されたスキップ区間値と、現在
の第２カウンタ５２のカウント値を加算した値を保持す
るようにしている。ここで、スキップ区間値とは、図３
に示したスキップ区間Ｂのアドレス量に対応するカウン
ト値とされる。そして、上記のようにして、第２カウン
タ５２がアダー５３の保持値をロードした場合には、第
２カウンタ５２のカウント値は、スキップ区間値だけス
キップすることになる。

【００５７】図８に示す回路は上記した動作を繰り返す
ようにされるのであるが、これによって、第１カウンタ
５１のカウント値が最大値に至っておらず、第２カウン
タ５２に対してキャリーイン出力がなされないときに
は、第２カウンタ５２では、４４．１ＫＨｚに対応する
速度で、アドレス値（ＲＡ２）をインクリメントしなが
らバッファメモリ９に与えていることになる。これによ
り、図３におけるモニタデータ読み出し区間Ａとしての
読み出し動作が行われる。そして、第１カウンタ５１の
カウント値が最大値に至ることで第２カウンタ５２に対
してキャリーイン出力がなされ、そのときのアダー５３
の保持値をロードすると、アドレス値（ＲＡ２）として
は、図３における１スキップ区間Ｂをスキップするよう
にして、次のモニタデータ読み出し区間Ａの開始位置と
なるようにされる。このようにして、先に説明したモニ
タ用読み出しアドレスＲＡ２が生成されるものである。

【００５８】なお、本発明としては上記した構成に限定
されるものではなく、各種変更が可能である。例えば、
上記実施の形態では、モニタデータの読み出しは１倍速
であることとして説明しているが、例えば、ダビングデ
ータの読み出しよりも低速であれば、１倍速以上の所定
倍速度が設定されて構わないものであり、この際にはか
ならずしも整数倍による倍速度であることに限定される
必要はないものである。また、上記実施の形態において
は、バッファメモリを備えるＣＤプレーヤを例に挙げて
いるが、例えばダビング元記録媒体及びこれに対応する
再生装置としては、ＣＤプレーヤのみに限定されるもの
ではなく、再生データが一時蓄積されるメモリ手段を備
えると共に、所定種類の記録媒体に対応する再生装置で
あれば、本発明の適用は可能である。また、再生対象と
なるデータの種類としては、実施の形態のようなオーデ
ィオデータに限定されるものではなく、ビデオデータそ
の他の種類のデータとされても構わないものである。更
には、例えば本発明としてのメモリ制御装置を備える再
生装置を単体とするのではなく、ダビング先の記録媒体
に対応して記録が可能な記録装置と一体化したダビング
装置として構成することも構わない。

【００５９】

【発明の効果】以上説明したように本発明は、再生デー
タが一時蓄積されるメモリ手段（バッファメモリ）に対
する読み出し制御として、Ｎ倍速による読み出し速度に
よってバッファメモリの全アドレスに対してアクセスす
る読み出しが行われるようにするための第１の読み出し
アドレス（ＲＡ）によって読み出しを行うようにされ
る。これに加えて、Ｍ（Ｎ＞Ｍ≧１）倍速による読み出
し速度によって読み出しが行われるようにすると共に、
単位アドレス量のＭ／Ｎ分に相当するアドレス量のデー
タに対して分割的にアクセスが行われるようにするため
の第２の読み出しアドレス（ＲＡ２）によって読み出し
を行うようにされる。このような構成であれば、再生デ
ータが欠落することなく連続したＮ倍速による再生デー
タを出力することができる一方で、元の再生データの連
続性は欠落するものの、例えば１（Ｍ＝１の場合）倍速
による再生データを出力することができる。従って、例
えば高倍速再生したデータをダビングのために転送しな
がらも、これよりも低速なデータレートによって再生さ
れるデータをモニタ出力させることが可能となり、この
ような機能を有する再生装置としての利便性や信頼性が
向上されることになる。また、本発明のようにして、第
２の読み出しアドレスを設定することでＭ倍速再生を可
能とすれば、大規模な回路の追加や変更は無いことか
ら、低コストで簡易に実現できるというメリットも有し
ているものである。

【図面の簡単な説明】

【図１】本発明の実施の形態としての再生装置の構成例
を示すブロック図である。

【図２】再生データ（ＰＣＭＤ）の伝送フォーマットを
示すタイミングチャートである。

【図３】倍速ダビング再生時におけるメモリ読み出し制
御動作を模式的に示す説明図である。

【図４】高速ダビング再生時におけるメモリ読み出し制
御動作として、モニタデータ読み出し区間とスキップ区
間との関係を示す説明図である。

【図５】高速ダビング再生時におけるバッファメモリに
対するアドレス制御を概念的に示す説明図である。

【図６】高速ダビング再生時におけるバッファメモリに
対するアドレス制御の動作を模式に示す説明図である。

【図７】高速ダビング再生に対応するメモリコントロー
ラの内部構成例を示すブロック図である。

【図８】第２アドレスカウンタの内部構成例を示す説明
図である。

【図９】通常再生時におけるバッファメモリに対するア
ドレス制御を概念的に示す説明図である。

【符号の説明】

１ディスク、２スピンドルモータ、３ａ対物レン
ズ、３ｂディテクタ、３ｃレーザダイオード、３ｄ
光学系、３光学ヘッド、４二軸機構、５スレッ
ド機構、６ＲＦアンプ、７信号処理回路、８メ
モリコントローラ、９ＲＡＭ（バッファメモリ）、１
０Ｄ／Ａコンバータ、１１オーディオ出力端子、１
２光学系サーボ回路、１３モータドライバ、１４
システムコントローラ、１５操作部、２０２値化回
路、２１レジスタ、２２ＥＦＭデコード回路、２３
エラー訂正／デインターリーブ処理回路、２５ＰＬ
Ｌ／ＣＬＶサーボ回路、２６同期検出回路、２７サ
ブコード処理部、３０メディアドライバ、４１第１ア
ドレスカウンタ、４２第２アドレスカウンタ、４３
タイミング生成回路、４４メモリコントロール信号生
成回路、４５セレクタ、４６，４７パラレル／シリア
ル変換回路、５１第１カウンタ、５２第２カウン
タ、５３アダー、５４エッジ検出回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｂ 27/36 Ｇ１１Ｂ 27/36 Ａ

Claims

【特許請求の範囲】

【請求項１】ディスク状記録媒体から再生されたデー
タを一時蓄積するためのメモリ手段に対する読み出し制
御を行うことのできるメモリ制御装置において、上記メモリ手段に蓄積されているデータについて、Ｎ
（Ｎ＞１）倍速による読み出し速度によって読み出しを
実行すると共に、メモリ手段が有する全アドレスに対し
てアクセスする読み出しを実行するための第１の読み出
しアドレスを発生させる第１のアドレス発生手段と、上記メモリ手段に蓄積されているデータについて、Ｍ
（Ｎ＞Ｍ≧１）倍速による読み出し速度によって読み出
しを実行すると共に、メモリ手段における所定の単位ア
ドレス量のＭ／Ｎ分に相当するアドレス範囲ごとに対し
て分割的にアクセスするための第２の読み出しアドレス
を発生させる第２のアドレス発生手段と、を備えていることを特徴とするメモリ制御装置。
【請求項２】上記第１のアドレス発生手段により読み
出されたＮ倍速に対応するデータレートを有するデータ
を、他の記録媒体に記録が行われるようにして転送する
ことのできる転送手段を備えていることを特徴とする請
求項１に記載のメモリ制御装置。
【請求項３】上記第２のアドレス発生手段により読み
出されたＭ倍速に対応するデータレートを有するデータ
を外部にモニタ情報として出力するモニタ出力手段を備
えていることを特徴する請求項１に記載のメモリ制御装
置。