JP2002244762A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル信号処理ユニットの動作周波数に変
更があった場合、ハードウェア部分の修正を必要としな
い汎用性の高いクロック生成回路を提供する。 【解決手段】 本発明のクロック生成回路において、ク
ロック生成回路１０は、デジタル信号処理ユニット１０
０の主信号処理回路４０がデジタル入力信号ＳＡの処理
に用いるクロックＣＬＫを供給する。クロック生成回路
のクロック出力部２０は、デジタル入力信号からサンプ
リング周波数を検出し、その周波数を有する矩形波信号
を生成する。クロック生成回路のクロック制御部３０
は、矩形波信号の位相とデジタル入力信号の位相とが適
切に合致するようにＰＬＬ調整してクロックとして主信
号処理回路に出力する。したがって、デジタル入力信号
の周波数が変わっても、その周波数に適合するクロック
を生成し、デジタル信号処理ユニットおよびクロック生
成回路の汎用性を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック生成回路に
関し、特に、デジタル信号処理ユニットの主信号処理回
路がデジタル入力信号を処理するために使用するクロッ
クを供給するクロック生成回路に関する。

【０００２】

【従来の技術】近年、さまざまな分野における新製品の
開発サイクルが短くなっている。このために、特に電気
および電子機器に関連した分野の製品開発においては、
設計上の資源の共有化や、同じ分野の製品における共通
部分のモジュール化を行い、設計および開発期間の短縮
化を行う必要性が高くなっている。例えば、図６は、従
来のデジタル信号の処理を行うデジタル信号処理ユニッ
トの一例を示すブロック図であるが、この場合、デジタ
ル信号処理ユニット２００は、デジタル入力信号ＳＡに
所定の処理を施してデジタル出力信号ＳＺを出力する主
信号処理回路２４０と、主信号処理回路２４０が入力信
号ＳＡに所定の処理を施すのに必要なクロックＣＬＧを
供給するクロック生成回路２２０とから構成されてい
る。

【０００３】クロック生成回路２２０は、例えば、固定
周波数のクロック信号源となる素子を有し、その出力信
号を定倍し、あるいは、定分周してクロックＣＬＧを生
成する。あるいは、他のシステム、ユニット、または、
モジュールから動作クロックＣＬＧと同じ周波数の矩形
波信号の供給を受け、それをそのまま動作クロックＣＬ
Ｇとし、あるいは、基準クロックのような、動作クロッ
クとは異なる周波数の矩形波信号が外部から入力され、
それを定倍し、あるいは、定分周することによりクロッ
クＣＬＧを生成して主信号処理回路２４０を動作させて
いる。

【０００４】しかし、上述のような場合において、特定
の周波数のクロックＣＬＧを得るためには、その仕様に
あった信号源素子や定倍回路、あるいは、分周回路など
が必要となる。このことは、主信号処理回路２４０をど
のような周波数のクロックＣＬＧで動作させるかによ
り、クロック生成回路２２０が使用する回路素子や回路
規模が変ってしまうことになる。さらに、デジタル信号
処理ユニット２００の動作周波数を一旦決定してしまう
と、このデジタル信号処理ユニット２００を動作周波数
の異なる他のシステムで使用しようとした場合に、動作
周波数の変更のために、クロック生成回路２２０の部品
の交換や回路変更などのハードウェア部分の修正が必要
となる。そのような場合に、使用すべき部品に互換性が
無いと、置き換えができず、デジタル信号処理ユニット
２００の転用ができないこととなり、ユニット単位ある
いはモジュール単位のハードウェアの汎用性を向上させ
ることができないという問題がある。

【０００５】

【発明が解決しようとする課題】上述した従来のデジタ
ル信号処理ユニット２００のクロック生成回路２２０
は、動作周波数に変更があった場合、柔軟に対応でき
ず、部品の交換や回路変更などのハードウェア部分の修
正が必要となり、汎用性を向上できないという問題があ
る。

【０００６】本発明は、上記の問題を解決すべくなされ
たものであって、デジタル信号処理ユニットの動作周波
数に変更があった場合、部品の交換や回路変更などのハ
ードウェア部分の修正を必要とせずに柔軟に対応でき、
デジタル信号処理ユニットの汎用性を向上することがで
きるクロック生成回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】前述した課題を解決する
ために、本発明は、デジタル信号処理ユニットの主信号
処理回路がデジタル入力信号を処理するために使用する
クロックを供給するクロック生成回路において、前記デ
ジタル入力信号からサンプリング周波数を検出し、検出
したサンプリング周波数を有する矩形波信号を生成する
クロック出力部と、 矩形波信号の位相と前記デジタル
入力信号の位相とが所定値に合致するようにＰＬＬ調整
して前記クロックとして出力するクロック制御部とを有
する。

【０００８】このような構成によれば、クロック出力部
は、入力されるデジタル入力信号からデジタル入力信号
のサンプリング周波数を検出し、そのサンプリング周波
数と同じ周波数を有する矩形波信号を生成する。クロッ
ク制御部は、前記主信号処理回路がデジタル入力信号を
適切に処理できるように、矩形波信号とデジタル入力信
号との位相を合わせ、前記主信号処理回路に供給する。
したがって、クロック生成回路は、処理対象となるデジ
タル入力信号の周波数が変わっても、その周波数に適合
するクロックを生成するので、クロック生成回路、ひい
ては、デジタル信号処理ユニットの汎用性を向上させる
ことができる。

【０００９】そして、本発明の実施の形態において、ク
ロック生成回路１０は、デジタル信号処理ユニット１０
０の主信号処理回路４０がデジタル入力信号ＳＡを処理
するために使用するクロックＣＬＫを供給する。クロッ
ク生成回路１０は、クロック出力部２０と、クロック制
御部３０とから構成されている。クロック出力部２０
は、デジタル入力信号ＳＡからサンプリング周波数を検
出し、検出したサンプリング周波数を有する矩形波信号
を生成する。クロック制御部３０は、矩形波信号の位相
と前記デジタル入力信号ＳＡの位相とが適切に合致する
ようにＰＬＬ調整して前記クロックＣＬＫとして主信号
処理回路４０に出力する。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面に基づいて説明する。図１は、本発明のクロ
ック生成回路が使用されているデジタル信号処理ユニッ
トを示すブロック図、図２は、図１のクロック生成回路
の構成を詳細に示すブロック図、図３は、図２における
各部の信号を説明するタイムチャート、図４は、図２の
信号監視部の動作を説明するためのタイムチャート、図
５は、図２の位相比較部の動作を説明するためのタイム
チャートである。

【００１１】図１のデジタル信号処理ユニット１００
は、デジタル入力信号ＳＡに所望の処理を行い、その結
果をデジタル出力信号ＳＺとして出力する主信号処理回
路４０と、主信号処理回路４０が信号処理に必要とする
クロックＣＬＫを生成するクロック生成回路１０とから
構成されている。クロック生成回路１０は、デジタル入
力信号ＳＡの周波数と同じ周波数の矩形波信号ＫＳを出
力するクロック出力部２０と、クロック出力部２０が生
成する矩形波信号ＫＳの周波数と位相とを主信号処理回
路４０の処理に最適になるように制御するクロック制御
部３０とから構成されている。この例においては、クロ
ック出力部２０は、エッジ検出部２１と、信号設定部２
２と、クロック信号部２３とから構成され、クロック制
御部３０は、位相調整部３１と、信号監視部３２と、位
相比較部３３とから構成されている。

【００１２】図１および図２で示されるデジタル信号処
理ユニット１００には、図３（ａ）に示されるように、
例えば、処理対象となるｎビットでパラレルなデジタル
入力信号ＳＡが与えられ、主信号処理回路４０は、この
デジタル入力信号ＳＡに対して、位相調整部３１から与
えられるクロックＣＬＫに基づいて信号処理を実行す
る。クロック出力部２０のエッジ検出部２１は、デジタ
ル入力信号ＳＡを入力し、全ビット信号の立ち上がりエ
ッジと立ち下がりエッジとを検出することにより、図３
（ｂ）に示されるように、時間軸上でデジタル入力信号
ＳＡの変化点の位置を示す変化点パルスＣＣＰの信号列
（図３（ｂ））を出力する。

【００１３】上述のエッジ検出部２１が出力するパルス
信号列を用いて、主信号処理回路４０が必要とするパル
スを生成することは、一応可能であるように観察される
が、このデジタル入力信号ＳＡは、（ａ）有効データが
バースト的に現れる場合、（ｂ）同じ値（情報）が連続
する場合があり、このような場合に、安定したクロック
を生成するためには、これらの条件の影響を受けないよ
うな構成にしなければならず、順次説明するように、生
成すべきクロックＣＬＫの周波数を初期設定する必要が
ある。また、主信号処理回路以外の各部は、クロックＣ
ＬＫよりも高い周波数（クロックＣＬＫの４倍以上の周
波数）のクロックＣＬＨ（図３（ｃ））で動作するもの
とし、そのクロックの生成も必要である。

【００１４】ここで上述の初期設定時の動作について説
明する。初期設定時においては、デジタル入力信号ＳＡ
と同じサンプリング周波数を有し、同じ値が続くことの
無いｎビットのデジタル入力信号Ｓａがデジタル信号処
理ユニット１００に一定時間Ｔｃだけ入力される。その
期間Ｔｃにおいて、エッジ検出部２１は、デジタル入力
信号Ｓａの変化点を検出し、その結果をパルス列（図３
（ｂ））として出力する。信号設定部２２は、エッジ検
出部２１が出力したパルス列の間隔Ｔp#k｛ｋ＝1,2,--
-｝を検出し、その結果をメモリに保存する。さらに、
信号設定部２２は、一定時間（＜Ｔｃ）の間に取得し、
メモリに保存した間隔Ｔp#k｛ｋ＝1,2,---｝（図３
（ｄ））の平均値を計算し、クロックＣＬＫの生成のた
めの初期設定値Ｔｐとしてメモリの所定アドレスに保存
し、初期設定を完了する。

【００１５】初期設定の完了後、クロック信号部２３
は、クロックＣＬＨを発生させるとともに、含有するカ
ウンタに関し、クロックＣＬＨ（図３（ｃ））を以下の
ようにカウントするカウンタとして設定する。すなわ
ち、クロック信号部２３は、信号設定部２２のメモリか
ら初期設定値Ｔｐを読み出し、読み出した値の１／２で
あるＴｐ／２の期間に対応するカウント値をカウントす
るように動作する前記カウンタを設定する。したがっ
て、このカウンタは、Ｔｐ／２に対応する数だけクロッ
クＣＬＨ（図３（ｃ））をカウントし、カウントする毎
に、図３（ｅ）に示されるような桁上がり信号ＫＵをパ
ルス列として生成し、さらに、桁上がり信号ＫＵの立ち
上がりエッジのタイミングでハイレベル（Ｈ）とロウレ
ベル（Ｌ）とを切り換えて矩形波信号ＫＳ（図３
（ｆ））を生成出力する。

【００１６】クロック信号部２３で生成された矩形波信
号ＫＳは、クロック制御部３０の位相調整部３１に引き
渡される。位相調整部３１は、位相比較部３３からの制
御信号ＰＨに基づき、矩形波信号ＫＳの位相を調整して
クロックＣＬＫ（図３（ｇ））として主信号処理回路４
０に出力する。位相調整部３１の上述の位相調整は、主
信号処理回路４０がデジタル入力信号ＳＡを誤り無く処
理できるように、デジタル入力信号ＳＡに対する矩形波
信号ＫＳの位相を調整し、クロックＣＬＫを生成するこ
とにある。この場合、一例として、位相調整部３１は、
直列接続された複数のフリップフロップを有し、クロッ
クＣＬＨ（図３（ｃ））に同期して前段の値を後段のフ
リップフロップにシフトするシフトレジスタで構成し、
位相比較部３３からの制御信号ＰＨに基づき、適切な位
相に対応するフリップフロップの出力をクロックＣＬＫ
（図３（ｇ））として選択出力するようにしてもよい。

【００１７】次に、図４を参照して信号監視部３２の動
作について説明する。デジタル入力信号ＳＡに対して、
エッジ検出部２１が図３（ｂ）に示されるような変化点
パルスＣＣＰを出力しているものとし、さらに時間範囲
を広げて（時間軸を縮小して）見ると、図４（ｔ）の時
刻ｔ１〜ｔ９において、図４（ｂ）のように出力してい
るものとする。すなわち、デジタル入力信号ＳＡがバー
スト信号である場合や、同じ値が連続する場合には、エ
ッジ検出部２１の変化点パルスＣＣＰのパルス信号列に
図４（ｂ）の時刻ｔ３近辺に示すように、不連続な（出
力されていない）部分が発生する。

【００１８】そこで、信号監視部３２は、図４（ｈ）に
示されるように、所定の時間である積分区間τの各期間
において、変化点パルスＣＣＰを入力する毎に一定値を
加算し、すなわち、積分区間τにおいて積分し、その結
果が閾値ＴＨ以上であった場合には、図４（ｉ）に示さ
れるように、直後の積分区間τにおいて監視出力ＧＤを
ハイレベル（Ｈ）とし、閾値ＴＨ以上でなかった場合に
は、直後の積分区間τにおいて監視出力ＧＤをロウレベ
ル（Ｌ）とする。この場合、閾値ＴＨは、変化点パルス
ＣＣＰが連続して出力されるときの積分値より若干低い
値に設定されている。

【００１９】次に、図５を参照して位相比較部３３の動
作について説明する。図４（ｂ），（ｈ）からわかるよ
うに、監視出力ＧＤは、該当する積分区間τに対して１
積分区間τだけ遅延する。そこで、位相比較部３３は、
監視出力ＧＤが“Ｈ”の場合、入力するデジタル入力信
号ＳＡに１積分区間τだけ遅延を与え、通常の位相比較
を行い、制御信号ＰＨを設定する。他方、監視出力ＧＤ
が“Ｌ”の場合には、デジタル入力信号ＳＡに対応し
て、１積分区間τだけ遅延を与え、それまでの制御信号
ＰＨを維持し、新たな制御信号ＰＨの設定は行わない。

【００２０】監視出力ＧＤが“Ｈ”の場合における信号
監視部３２の上述の動作をさらに詳しく説明する。位相
比較部３３は、先ず、デジタル入力信号ＳＡ（図５
（ａ））と、位相調整部３１の出力であるクロックＣＬ
Ｋ（図５（ｊ））とを比較し、図５（ｋ）に示されるよ
うな結果を得る。すなわち、“Ｌ”の区間τ１と、
“Ｈ”の区間τ２と、どちらともいえない区間とであ
る。ここで、位相比較部３３は、信号設定部２２のメモ
リから初期設定値Ｔｐを読み出し、τ１，τ２，Ｔｐ／
２を比較し、以下に述べるような制御信号ＰＨの設定を
行う。

【００２１】ａ）τ１＞０、かつ、τ１＜Ｔｐ／２、か
つ、τ２＝Ｔｐ／２であるならば、制御信号ＰＨは、変
更せずに、位相調整部３１の現在のフリップフロップか
らの出力を継続する。 ｂ）τ１＞Ｔｐ／２であるならば、（τ１−（Ｔｐ／
２））だけ遅延を増加させるように、位相調整部３１で
出力を行っているフリップフロップを選択しなおす。 ｃ）τ２＜Ｔｐ／２であるならば、（（Ｔｐ／２）−τ
２）だけ遅延を減少させるように、位相調整部３１で出
力を行っているフリップフロップを選択しなおす。この
ようにして位相調整部３１から出力されるクロックＣＫ
Ｌは、最適なものとして主信号処理回路４０に与えられ
る。

【００２２】上述の説明から明らかなように、このデジ
タル信号処理ユニット１００に用いられるクロック生成
回路１０は、初期設定におけるデジタル入力信号Ｓａお
よび信号設定部２２の初期設定値Ｔｐにより、異なる周
波数のデジタル入力信号ＳＡの処理に使用するクロック
ＣＬＫを自在に生成することができ、これを用いて主信
号処理回路４０は、どのような周波数のデジタル入力信
号であってもハードウェアを変更せずに柔軟に処理する
ことができ、ハードウェアの汎用性を高めることができ
る。

【００２３】また、上述のことから、設計工数と製作コ
ストの大幅な削減が可能となる。その他の利点として
は、デジタル入力信号ＳＡとクロックＣＬＫとのタイミ
ングが自動調整されるので、タイミング外れによる誤動
作を回避することができる。クロックを自身の中で生成
しているので外部とのクロック供給用のラインが不要と
なる。適切な周波数で動作するので、オーバークロック
による無駄な電力消費をなくすことができる。また、上
述のようなデジタル信号処理ユニット１００あるいはク
ロック生成回路１０は、ＰＬＤやＦＰＧＡ等のプログラ
マブルなデバイスで容易に実現できるので、少ないデバ
イス量で構成することが可能である。

【００２４】

【発明の効果】本発明のクロック生成回路は、以上にお
いて説明したように構成されているので、そのクロック
出力部は、入力されるデジタル入力信号からデジタル入
力信号のサンプリング周波数を検出し、そのサンプリン
グ周波数と同じ周波数を有する矩形波信号を生成し、ク
ロック制御部は、前記主信号処理回路がデジタル入力信
号を適切に処理できるように、矩形波信号とデジタル入
力信号との位相を合わせ、前記主信号処理回路に供給す
る。このことにより、クロック生成回路は、デジタル入
力信号の周波数が変わっても、ハードウェアを変更する
ことなく、その周波数に適合するクロックを生成し、主
信号処理回路に供給することができ、デジタル信号処理
ユニットおよびクロック生成回路の汎用性を向上させる
ことができる。

【図面の簡単な説明】

【図１】本発明のクロック生成回路が使用されているデ
ジタル信号処理ユニットを示すブロック図である。

【図２】図１のクロック生成部とクロック制御部とを詳
細に示すブロック図である。

【図３】（ａ）〜（ｇ）は、図２における各部の信号を
説明するタイムチャートである。

【図４】（ｂ），（ｈ），（ｉ）は、図２の信号監視部
の動作を説明するためのタイムチャートである。（ｔ）
は、上記の動作の経過を示す時間表示である。

【図５】（ａ），（ｃ），（ｊ），（ｋ）は、図２の位
相比較部３３の動作を説明するためのタイムチャートで
ある。

【図６】デジタル信号処理ユニットの従来例を示すブロ
ック図である。

【符号の説明】

１０ クロック生成回路、２０ クロック出力部、２１
エッジ検出部、２２信号設定部、２３ クロック信号
部、３０ クロック制御部、３１ 位相調整部、３２
信号監視部、３３ 位相比較部、４０ 主信号処理回
路、１００ デジタル信号処理ユニット、ＳＡ デジタ
ル入力信号、ＳＺ デジタル出力信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 デジタル信号処理ユニットの主信号処理
   回路がデジタル入力信号を処理するために使用するクロ
   ックを供給するクロック生成回路において、 前記デジタル入力信号からサンプリング周波数を検出
   し、検出したサンプリング周波数を有する矩形波信号を
   生成するクロック出力部と、 矩形波信号の位相と前記デジタル入力信号の位相とが所
   定値に合致するようにＰＬＬ調整して前記クロックとし
   て出力するクロック制御部とを有することを特徴とする
   クロック生成回路。