JP2002237752A - レベルシフト電圧出力器 - Google Patents
レベルシフト電圧出力器Info
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- JP2002237752A JP2002237752A JP2001031167A JP2001031167A JP2002237752A JP 2002237752 A JP2002237752 A JP 2002237752A JP 2001031167 A JP2001031167 A JP 2001031167A JP 2001031167 A JP2001031167 A JP 2001031167A JP 2002237752 A JP2002237752 A JP 2002237752A
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Abstract
(57)【要約】
【課題】シフト電圧がＭＯＳＦＥＴのしきい値電圧より
小さな場合でも正確にレベルシフトするレベルシフト電
圧出力器を提供する。 【解決手段】反転入力端子に第１の電位が入力された演
算増幅器１２と、ゲートが演算増幅器１２の出力端子に
接続されドレインが演算増幅器１２の非反転入力端子に
接続された第１のＭＯＳＦＥＴ１５と、第１のＭＯＳＦ
ＥＴ１５のドレインと第２の電位との間に接続された第
１の抵抗器１４と、ゲートが第１のＭＯＳＦＥＴ１５の
ゲートに接続されドレインが出力端子に接続された第２
のＭＯＳＦＥＴ１６と、第２のＭＯＳＦＥＴ１６のドレ
インと入力端子との間に接続された第２の抵抗器１７
と、を備える。
小さな場合でも正確にレベルシフトするレベルシフト電
圧出力器を提供する。 【解決手段】反転入力端子に第１の電位が入力された演
算増幅器１２と、ゲートが演算増幅器１２の出力端子に
接続されドレインが演算増幅器１２の非反転入力端子に
接続された第１のＭＯＳＦＥＴ１５と、第１のＭＯＳＦ
ＥＴ１５のドレインと第２の電位との間に接続された第
１の抵抗器１４と、ゲートが第１のＭＯＳＦＥＴ１５の
ゲートに接続されドレインが出力端子に接続された第２
のＭＯＳＦＥＴ１６と、第２のＭＯＳＦＥＴ１６のドレ
インと入力端子との間に接続された第２の抵抗器１７
と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明はアナログインターフ
ェース回路に適用するレベルシフト電圧出力器に関す
る。
ェース回路に適用するレベルシフト電圧出力器に関す
る。
【０００２】
【従来の技術】通信機器に利用される変調回路や音声コ
ーデック回路等のアナログインターフェースを持つ回路
は、一般にアナログ信号のＤＣ電圧レベルを整合するた
めのレベルシフト電圧出力器を備えている。以下、従来
のレベルシフト電圧出力器について説明する。
ーデック回路等のアナログインターフェースを持つ回路
は、一般にアナログ信号のＤＣ電圧レベルを整合するた
めのレベルシフト電圧出力器を備えている。以下、従来
のレベルシフト電圧出力器について説明する。
【０００３】図４は従来のレベルシフト電圧出力器の構
成を示す回路図である。図４において、４１は第１の電
位、４２は演算増幅器、４３は第２の電位、４４は第１
のＭＯＳＦＥＴ、４５は第２のＭＯＳＦＥＴ、４６は第
２のＭＯＳＦＥＴ４５と特性の等しい第３のＭＯＳＦＥ
Ｔ、４７は第１のＭＯＳＦＥＴ４４と特性の等しい第４
のＭＯＳＦＥＴ、４８は入力端子、４９は出力端子であ
る。
成を示す回路図である。図４において、４１は第１の電
位、４２は演算増幅器、４３は第２の電位、４４は第１
のＭＯＳＦＥＴ、４５は第２のＭＯＳＦＥＴ、４６は第
２のＭＯＳＦＥＴ４５と特性の等しい第３のＭＯＳＦＥ
Ｔ、４７は第１のＭＯＳＦＥＴ４４と特性の等しい第４
のＭＯＳＦＥＴ、４８は入力端子、４９は出力端子であ
る。
【０００４】以上のように構成された従来のレベルシフ
ト電圧出力器について、以下、その動作を説明する。第
１の電位４１は演算増幅器４２の反転入力端子に入力さ
れ、第２の電位４３は第１のＭＯＳＦＥＴ４４のゲート
に入力されている。また、演算増幅器４２の非反転入力
端子は第１のＭＯＳＦＥＴ４４のソース及び第２のＭＯ
ＳＦＥＴ４５のドレインに接続され、演算増幅器４２の
出力は第２のＭＯＳＦＥＴ４５のゲートに入力されて、
第１のＭＯＳＦＥＴ４４のソース電位が第１の電位４１
に等しくなるよう第２のＭＯＳＦＥＴ４５の電流値を制
御する。
ト電圧出力器について、以下、その動作を説明する。第
１の電位４１は演算増幅器４２の反転入力端子に入力さ
れ、第２の電位４３は第１のＭＯＳＦＥＴ４４のゲート
に入力されている。また、演算増幅器４２の非反転入力
端子は第１のＭＯＳＦＥＴ４４のソース及び第２のＭＯ
ＳＦＥＴ４５のドレインに接続され、演算増幅器４２の
出力は第２のＭＯＳＦＥＴ４５のゲートに入力されて、
第１のＭＯＳＦＥＴ４４のソース電位が第１の電位４１
に等しくなるよう第２のＭＯＳＦＥＴ４５の電流値を制
御する。
【０００５】このとき、演算増幅器４２の出力は第３の
ＭＯＳＦＥＴ４６のゲートにも接続されているため、第
３のＭＯＳＦＥＴ４６及び第４のＭＯＳＦＥＴ４７には
第１のＭＯＳＦＥＴ４４及び第２のＭＯＳＦＥＴ４５と
等しい向きで等しい大きさの電流が流れる。よって、第
４のＭＯＳＦＥＴ４７のゲート・ソース間電位は第１の
ＭＯＳＦＥＴ４４のゲート・ソースの間電位と等しくな
る。
ＭＯＳＦＥＴ４６のゲートにも接続されているため、第
３のＭＯＳＦＥＴ４６及び第４のＭＯＳＦＥＴ４７には
第１のＭＯＳＦＥＴ４４及び第２のＭＯＳＦＥＴ４５と
等しい向きで等しい大きさの電流が流れる。よって、第
４のＭＯＳＦＥＴ４７のゲート・ソース間電位は第１の
ＭＯＳＦＥＴ４４のゲート・ソースの間電位と等しくな
る。
【０００６】従って、第４のＭＯＳＦＥＴ４７のゲート
を入力端子４８、ソースを出力端子４９とすれば、入力
端子４８と出力端子４９との電位差は、第１のＭＯＳＦ
ＥＴ４４のゲート・ソースの間電位、すなわち第１の電
位４１と第２の電位４２との電位差と常に等しくなり、
入力したアナログ電位を任意のシフト電圧で容易にレベ
ルシフトすることができる。
を入力端子４８、ソースを出力端子４９とすれば、入力
端子４８と出力端子４９との電位差は、第１のＭＯＳＦ
ＥＴ４４のゲート・ソースの間電位、すなわち第１の電
位４１と第２の電位４２との電位差と常に等しくなり、
入力したアナログ電位を任意のシフト電圧で容易にレベ
ルシフトすることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
レベルシフト電圧出力器の構成では、第１の電位４１と
第２の電位４２との電位差がＭＯＳＦＥＴのしきい値電
圧よりも小さい場合にはＭＯＳＦＥＴに電流が流れなく
なってしまい、正常に機能しなくなる。
レベルシフト電圧出力器の構成では、第１の電位４１と
第２の電位４２との電位差がＭＯＳＦＥＴのしきい値電
圧よりも小さい場合にはＭＯＳＦＥＴに電流が流れなく
なってしまい、正常に機能しなくなる。
【０００８】本発明は上記問題点を解決するもので、シ
フト電圧がＭＯＳＦＥＴのしきい値電圧より小さい場合
にも正常に動作するレベルシフト電圧出力器を提供する
ことを目的とする。
フト電圧がＭＯＳＦＥＴのしきい値電圧より小さい場合
にも正常に動作するレベルシフト電圧出力器を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１に記載
のレベルシフト電圧出力器は、反転入力端子に第１の電
位が入力された演算増幅器（演算増幅器１２）と、ゲー
トが前記演算増幅器の出力端子に接続されドレインが前
記演算増幅器の非反転入力端子に接続された第１のＭＯ
ＳＦＥＴ（第１のＭＯＳＦＥＴ１５）と、前記第１のＭ
ＯＳＦＥＴのドレインと第２の電位との間に接続された
第１の抵抗器（第１の抵抗器１４）と、ゲートが前記第
１のＭＯＳＦＥＴのゲートに接続されドレインが出力端
子に接続された第２のＭＯＳＦＥＴ（第２のＭＯＳＦＥ
Ｔ１６）と、前記第２のＭＯＳＦＥＴのドレインと入力
端子との間に接続された第２の抵抗器（第２の抵抗器１
７）と、を備えることを特徴とする。
のレベルシフト電圧出力器は、反転入力端子に第１の電
位が入力された演算増幅器（演算増幅器１２）と、ゲー
トが前記演算増幅器の出力端子に接続されドレインが前
記演算増幅器の非反転入力端子に接続された第１のＭＯ
ＳＦＥＴ（第１のＭＯＳＦＥＴ１５）と、前記第１のＭ
ＯＳＦＥＴのドレインと第２の電位との間に接続された
第１の抵抗器（第１の抵抗器１４）と、ゲートが前記第
１のＭＯＳＦＥＴのゲートに接続されドレインが出力端
子に接続された第２のＭＯＳＦＥＴ（第２のＭＯＳＦＥ
Ｔ１６）と、前記第２のＭＯＳＦＥＴのドレインと入力
端子との間に接続された第２の抵抗器（第２の抵抗器１
７）と、を備えることを特徴とする。
【００１０】請求項１に記載のレベルシフト電圧出力器
によれば、入力したアナログ電位を任意のシフト電圧で
容易にレベルシフトすることができるとともに、抵抗器
を用いてレベルシフト電圧の生成を行うので、ＭＯＳＦ
ＥＴのしきい値のようなシフト電圧の制限がなく、極め
て小さな電位差でも正確にレベルシフトすることができ
る。
によれば、入力したアナログ電位を任意のシフト電圧で
容易にレベルシフトすることができるとともに、抵抗器
を用いてレベルシフト電圧の生成を行うので、ＭＯＳＦ
ＥＴのしきい値のようなシフト電圧の制限がなく、極め
て小さな電位差でも正確にレベルシフトすることができ
る。
【００１１】本発明の請求項２に記載のレベルシフト電
圧出力器は、請求項１に記載のレベルシフト電圧出力器
において、前記出力端子と第３の電位との間に接続され
た容量（容量２７ｃ）を備えることを特徴とする。
圧出力器は、請求項１に記載のレベルシフト電圧出力器
において、前記出力端子と第３の電位との間に接続され
た容量（容量２７ｃ）を備えることを特徴とする。
【００１２】請求項２に記載のレベルシフト電圧出力器
によれば、線形受動素子である抵抗器を用いてレベルシ
フト電圧の生成を行っているために、出力端子と第３の
電位との間に容量を付加することにより、小さな電位差
でも正確にレベルシフトすることができるとともに、フ
ィルタ機能を合わせ持つレベルシフト電圧出力器を容易
に得ることができる。
によれば、線形受動素子である抵抗器を用いてレベルシ
フト電圧の生成を行っているために、出力端子と第３の
電位との間に容量を付加することにより、小さな電位差
でも正確にレベルシフトすることができるとともに、フ
ィルタ機能を合わせ持つレベルシフト電圧出力器を容易
に得ることができる。
【００１３】本発明の請求項３に記載のレベルシフト電
圧出力器は、請求項１又は請求項２に記載のレベルシフ
ト電圧出力器において、前記入力端子に電流加算型デジ
タルアナログ変換器（電流加算型ＤＡ変換器３８）の電
流出力端子（アナログ出力端子３８ｇ）が接続されたこ
とを特徴とする。
圧出力器は、請求項１又は請求項２に記載のレベルシフ
ト電圧出力器において、前記入力端子に電流加算型デジ
タルアナログ変換器（電流加算型ＤＡ変換器３８）の電
流出力端子（アナログ出力端子３８ｇ）が接続されたこ
とを特徴とする。
【００１４】請求項３に記載のレベルシフト電圧出力器
によれば、レベルシフト電圧が抵抗器の抵抗値と抵抗器
に流れる電流値のみで決定されるため、通常は入力イン
ピーダンスの高い回路にしか接続できない電流加算型Ｄ
Ａ変換器の出力も、本発明によるレベルシフト電圧出力
器に直接接続した場合には正確にレベルシフト電圧を出
力することができ、電流加算型ＤＡ変換器を含めた系の
簡素化と、回路の低インピーダンス化による高速化が可
能になる。
によれば、レベルシフト電圧が抵抗器の抵抗値と抵抗器
に流れる電流値のみで決定されるため、通常は入力イン
ピーダンスの高い回路にしか接続できない電流加算型Ｄ
Ａ変換器の出力も、本発明によるレベルシフト電圧出力
器に直接接続した場合には正確にレベルシフト電圧を出
力することができ、電流加算型ＤＡ変換器を含めた系の
簡素化と、回路の低インピーダンス化による高速化が可
能になる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態に係るレベルシフト電圧出力器の構成を示す回路図で
ある。図１において、１１は第１の電位、１２は演算増
幅器、１３は第２の電位、１４は第１の抵抗器、１５は
第１のＭＯＳＦＥＴ、１６は第１のＭＯＳＦＥＴ１５と
特性の等しい第２のＭＯＳＦＥＴ、１７は第１の抵抗器
１４と抵抗値の等しい第２の抵抗器、１８は入力端子、
１９は出力端子である。
て図面を参照して説明する。図１は本発明の一実施の形
態に係るレベルシフト電圧出力器の構成を示す回路図で
ある。図１において、１１は第１の電位、１２は演算増
幅器、１３は第２の電位、１４は第１の抵抗器、１５は
第１のＭＯＳＦＥＴ、１６は第１のＭＯＳＦＥＴ１５と
特性の等しい第２のＭＯＳＦＥＴ、１７は第１の抵抗器
１４と抵抗値の等しい第２の抵抗器、１８は入力端子、
１９は出力端子である。
【００１６】以上のように構成された図１のレベルシフ
ト電圧出力器について、以下、その動作を説明する。第
１の電位１１は演算増幅器１２の反転入力端子に入力さ
れ、第２の電位１３は第１の抵抗器１４の一端に供給さ
れている。また、演算増幅器１２の非反転入力端子は第
１の抵抗器１４の他端と第１のＭＯＳＦＥＴ１５のドレ
インに接続され、演算増幅器１２の出力は第１のＭＯＳ
ＦＥＴ１５のゲートに供給されて、第１の抵抗器１４の
両端の電位差が第１の電位１１と第２の電位１３との電
位差に等しくなるように第１のＭＯＳＦＥＴ１５の電流
値を制御する。
ト電圧出力器について、以下、その動作を説明する。第
１の電位１１は演算増幅器１２の反転入力端子に入力さ
れ、第２の電位１３は第１の抵抗器１４の一端に供給さ
れている。また、演算増幅器１２の非反転入力端子は第
１の抵抗器１４の他端と第１のＭＯＳＦＥＴ１５のドレ
インに接続され、演算増幅器１２の出力は第１のＭＯＳ
ＦＥＴ１５のゲートに供給されて、第１の抵抗器１４の
両端の電位差が第１の電位１１と第２の電位１３との電
位差に等しくなるように第１のＭＯＳＦＥＴ１５の電流
値を制御する。
【００１７】このとき、演算増幅器１２の出力は第２の
ＭＯＳＦＥＴ１６のゲートにも供給されているため、第
２のＭＯＳＦＥＴ１６には第１のＭＯＳＦＥＴ１５と等
しい向きで等しい大きさの電流が流れる。よって、第２
の抵抗器１７の両端の電位差は第１の抵抗器１４の両端
の電位差と等しくなる。
ＭＯＳＦＥＴ１６のゲートにも供給されているため、第
２のＭＯＳＦＥＴ１６には第１のＭＯＳＦＥＴ１５と等
しい向きで等しい大きさの電流が流れる。よって、第２
の抵抗器１７の両端の電位差は第１の抵抗器１４の両端
の電位差と等しくなる。
【００１８】従って、第２の抵抗器１７の一端を入力端
子１８、他端を出力端子１９とすれば、入力端子１８と
出力端子１９との電位差は第１の電位１１と第２の電位
１３との電位差と常に等しくなり、入力したアナログ電
位を任意のシフト電圧で容易にレベルシフトすることが
できる。また、抵抗器を用いてレベルシフトを行うの
で、ＭＯＳＦＥＴのしきい値のようなシフト電圧の制限
がないため、極めて小さな電位差でも正確にレベルシフ
トすることができる。
子１８、他端を出力端子１９とすれば、入力端子１８と
出力端子１９との電位差は第１の電位１１と第２の電位
１３との電位差と常に等しくなり、入力したアナログ電
位を任意のシフト電圧で容易にレベルシフトすることが
できる。また、抵抗器を用いてレベルシフトを行うの
で、ＭＯＳＦＥＴのしきい値のようなシフト電圧の制限
がないため、極めて小さな電位差でも正確にレベルシフ
トすることができる。
【００１９】以上のように、本実施形態によれば、小さ
な電位差でも正確にレベルシフトすることが可能なレベ
ルシフト電圧出力器を容易に得ることができる。また、
レベルシフト電圧の生成を線形受動素子である抵抗器で
行うため、回路的に様々な応用が可能となる。
な電位差でも正確にレベルシフトすることが可能なレベ
ルシフト電圧出力器を容易に得ることができる。また、
レベルシフト電圧の生成を線形受動素子である抵抗器で
行うため、回路的に様々な応用が可能となる。
【００２０】図２は本発明の他の実施の形態に係るレベ
ルシフト電圧出力器の構成を示す回路図である。図２に
おいて、２１は第１の電位、２２は演算増幅器、２３は
第２の電位、２４は第１の抵抗器、２５は第１のＭＯＳ
ＦＥＴ、２６は第１のＭＯＳＦＥＴ２５と特性の等しい
第２のＭＯＳＦＥＴ、２７ａは第１の抵抗器２４と抵抗
値の等しい第２の抵抗器、２７ｂは第３の電位、２７ｃ
は容量、２８は入力端子、２９は出力端子である。
ルシフト電圧出力器の構成を示す回路図である。図２に
おいて、２１は第１の電位、２２は演算増幅器、２３は
第２の電位、２４は第１の抵抗器、２５は第１のＭＯＳ
ＦＥＴ、２６は第１のＭＯＳＦＥＴ２５と特性の等しい
第２のＭＯＳＦＥＴ、２７ａは第１の抵抗器２４と抵抗
値の等しい第２の抵抗器、２７ｂは第３の電位、２７ｃ
は容量、２８は入力端子、２９は出力端子である。
【００２１】以上のように構成された図２のレベルシフ
ト電圧出力器について、以下、その動作を説明する。第
１の電位２１は演算増幅器２２の反転入力端子に入力さ
れ、第２の電位２３は第１の抵抗器２４の一端に供給さ
れている。また、演算増幅器２２の非反転入力端子は第
１の抵抗器２４の他端と第１のＭＯＳＦＥＴ２５のドレ
インに接続され、演算増幅器２２の出力は第１のＭＯＳ
ＦＥＴ２５のゲートに供給されて、第１の抵抗器２４の
両端の電位差が第１の電位２１と第２の電位２３との電
位差に等しくなるように第１のＭＯＳＦＥＴ２５の電流
値を制御する。
ト電圧出力器について、以下、その動作を説明する。第
１の電位２１は演算増幅器２２の反転入力端子に入力さ
れ、第２の電位２３は第１の抵抗器２４の一端に供給さ
れている。また、演算増幅器２２の非反転入力端子は第
１の抵抗器２４の他端と第１のＭＯＳＦＥＴ２５のドレ
インに接続され、演算増幅器２２の出力は第１のＭＯＳ
ＦＥＴ２５のゲートに供給されて、第１の抵抗器２４の
両端の電位差が第１の電位２１と第２の電位２３との電
位差に等しくなるように第１のＭＯＳＦＥＴ２５の電流
値を制御する。
【００２２】このとき、演算増幅器２２の出力は第２の
ＭＯＳＦＥＴ２６のゲートにも供給されているため、第
２のＭＯＳＦＥＴ２６には第１のＭＯＳＦＥＴ２５と等
しい向きで等しい大きさの電流が流れる。よって、第２
の抵抗器２７ａの両端の電位差は第１の抵抗器２４の両
端の電位差と等しくなる。
ＭＯＳＦＥＴ２６のゲートにも供給されているため、第
２のＭＯＳＦＥＴ２６には第１のＭＯＳＦＥＴ２５と等
しい向きで等しい大きさの電流が流れる。よって、第２
の抵抗器２７ａの両端の電位差は第１の抵抗器２４の両
端の電位差と等しくなる。
【００２３】従って、第２の抵抗器２７ａの一端を入力
端子２８、他端を出力端子２９とすれば、入力端子２８
と出力端子２９との電位差は第１の電位２１と第２の電
位２３との電位差と常に等しくなり、入力したアナログ
電位を任意のシフト電圧で容易にレベルシフトすること
ができる。
端子２８、他端を出力端子２９とすれば、入力端子２８
と出力端子２９との電位差は第１の電位２１と第２の電
位２３との電位差と常に等しくなり、入力したアナログ
電位を任意のシフト電圧で容易にレベルシフトすること
ができる。
【００２４】また、第２の抵抗器２７ａと第３の電位２
７ｂとの間に接続された容量２７ｃは、抵抗器２７ａと
ともに１次のローパスフィルタを形成しているので、小
さな電位差でも正確にアナログ電位をレベルシフトする
だけではなく、フィルタ機能もわずかな回路追加で容易
に実現することができる。
７ｂとの間に接続された容量２７ｃは、抵抗器２７ａと
ともに１次のローパスフィルタを形成しているので、小
さな電位差でも正確にアナログ電位をレベルシフトする
だけではなく、フィルタ機能もわずかな回路追加で容易
に実現することができる。
【００２５】以上のように、本実施形態によれば、小さ
な電位差でも正確にレベルシフトすることができ、か
つ、フィルタ機能を合わせ持つレベルシフト電圧出力器
を容易に得ることができる。
な電位差でも正確にレベルシフトすることができ、か
つ、フィルタ機能を合わせ持つレベルシフト電圧出力器
を容易に得ることができる。
【００２６】さらに、本実施形態ではレベルシフト電圧
が抵抗器の抵抗値と抵抗器に流れる電流値のみで決定さ
れるため、通常は入力インピーダンスの高い回路にしか
接続できない電流加算型ＤＡ変換器の出力も、本発明に
よるレベルシフト電圧出力器に直接接続した場合は正確
にレベルシフト電圧を出力することができる。そのた
め、電流加算型ＤＡ変換器を含めた系の簡素化と、高速
化に必須の回路の低インピーダンス化を容易に実現する
ことができる。
が抵抗器の抵抗値と抵抗器に流れる電流値のみで決定さ
れるため、通常は入力インピーダンスの高い回路にしか
接続できない電流加算型ＤＡ変換器の出力も、本発明に
よるレベルシフト電圧出力器に直接接続した場合は正確
にレベルシフト電圧を出力することができる。そのた
め、電流加算型ＤＡ変換器を含めた系の簡素化と、高速
化に必須の回路の低インピーダンス化を容易に実現する
ことができる。
【００２７】図３は本発明に係るレベルシフト電圧出力
器を電流加算型ＤＡ変換器のアナログ出力端子に接続し
た構成を示す回路図である。図３において、３１は第１
の電位、３２は演算増幅器、３３は第２の電位、３４は
第１の抵抗器、３５は第１のＭＯＳＦＥＴ、３６は第１
のＭＯＳＦＥＴ３５と特性の等しい第２のＭＯＳＦＥ
Ｔ、３７は第１の抵抗器３４と抵抗値の等しい第２の抵
抗器、３８は４ビットの電流加算型ＤＡ変換器、３９は
出力端子である。
器を電流加算型ＤＡ変換器のアナログ出力端子に接続し
た構成を示す回路図である。図３において、３１は第１
の電位、３２は演算増幅器、３３は第２の電位、３４は
第１の抵抗器、３５は第１のＭＯＳＦＥＴ、３６は第１
のＭＯＳＦＥＴ３５と特性の等しい第２のＭＯＳＦＥ
Ｔ、３７は第１の抵抗器３４と抵抗値の等しい第２の抵
抗器、３８は４ビットの電流加算型ＤＡ変換器、３９は
出力端子である。
【００２８】さらに、電流加算型ＤＡ変換器３８におい
て、３８ａは電流加算型ＤＡ変換器３８のデジタル入力
のＬＳＢが供給されるデジタル入力端子、３８ｂは電流
加算型ＤＡ変換器３８のデジタル入力の２ビット目が供
給されるデジタル入力端子、３８ｃは電流加算型ＤＡ変
換器３８のデジタル入力の３ビット目が供給されるデジ
タル入力端子、３８ｄは電流加算型ＤＡ変換器３８のデ
ジタル入力のＭＳＢが供給されるデジタル入力端子、３
８ｅは電流加算型ＤＡ変換器３８の出力電流、３８ｆは
電流加算型ＤＡ変換器３８の出力負荷抵抗、３８ｇは電
流加算型ＤＡ変換器３８のアナログ出力が出力されるア
ナログ出力端子である。
て、３８ａは電流加算型ＤＡ変換器３８のデジタル入力
のＬＳＢが供給されるデジタル入力端子、３８ｂは電流
加算型ＤＡ変換器３８のデジタル入力の２ビット目が供
給されるデジタル入力端子、３８ｃは電流加算型ＤＡ変
換器３８のデジタル入力の３ビット目が供給されるデジ
タル入力端子、３８ｄは電流加算型ＤＡ変換器３８のデ
ジタル入力のＭＳＢが供給されるデジタル入力端子、３
８ｅは電流加算型ＤＡ変換器３８の出力電流、３８ｆは
電流加算型ＤＡ変換器３８の出力負荷抵抗、３８ｇは電
流加算型ＤＡ変換器３８のアナログ出力が出力されるア
ナログ出力端子である。
【００２９】以上のように構成された図３のレベルシフ
ト電圧出力器について、以下、その動作を説明する。第
１の電位３１は演算増幅器３２の反転入力端子に入力さ
れ、第２の電位３３は第１の抵抗器３４の一端に供給さ
れている。また、演算増幅器３２の非反転入力端子は第
１の抵抗器３４の他端と第１のＭＯＳＦＥＴ３５のドレ
インに接続され、演算増幅器３２の出力は第１のＭＯＳ
ＦＥＴ３５のゲートに供給されて、第１の抵抗器３４の
両端の電位差が、第１の電位３１と第２の電位３３との
電位差に等しくなるように第１のＭＯＳＦＥＴ３５の電
流値を制御する。
ト電圧出力器について、以下、その動作を説明する。第
１の電位３１は演算増幅器３２の反転入力端子に入力さ
れ、第２の電位３３は第１の抵抗器３４の一端に供給さ
れている。また、演算増幅器３２の非反転入力端子は第
１の抵抗器３４の他端と第１のＭＯＳＦＥＴ３５のドレ
インに接続され、演算増幅器３２の出力は第１のＭＯＳ
ＦＥＴ３５のゲートに供給されて、第１の抵抗器３４の
両端の電位差が、第１の電位３１と第２の電位３３との
電位差に等しくなるように第１のＭＯＳＦＥＴ３５の電
流値を制御する。
【００３０】このとき、演算増幅器３２の出力は第２の
ＭＯＳＦＥＴ３６のゲートにも接続されているため、第
２のＭＯＳＦＥＴ３６には第１のＭＯＳＦＥＴ３５と等
しい向きで等しい大きさの電流が流れる。すなわち、第
２のＭＯＳＦＥＴ３６に流れる電流は、第１の電位３１
と第２の電位３３によって容易に設定することができ
る。
ＭＯＳＦＥＴ３６のゲートにも接続されているため、第
２のＭＯＳＦＥＴ３６には第１のＭＯＳＦＥＴ３５と等
しい向きで等しい大きさの電流が流れる。すなわち、第
２のＭＯＳＦＥＴ３６に流れる電流は、第１の電位３１
と第２の電位３３によって容易に設定することができ
る。
【００３１】また、電流加算型ＤＡ変換器３８は、デジ
タル入力端子３８ａ、３８ｂ、３８ｃ、３８ｄに入力さ
れる４ビットのデジタル入力に応じた出力電流３８ｅを
出力負荷抵抗３８ｆに出力する。出力負荷抵抗３８ｆに
は、この出力電流３８ｅと第２のＭＯＳＦＥＴ３６に流
れる電流の和に等しい電流が流れる。アナログ出力端子
３８ｇからは本来の電圧出力に第２のＭＯＳＦＥＴ３６
に流れる電流によるＤＣオフセットが加わった電圧が出
力される。
タル入力端子３８ａ、３８ｂ、３８ｃ、３８ｄに入力さ
れる４ビットのデジタル入力に応じた出力電流３８ｅを
出力負荷抵抗３８ｆに出力する。出力負荷抵抗３８ｆに
は、この出力電流３８ｅと第２のＭＯＳＦＥＴ３６に流
れる電流の和に等しい電流が流れる。アナログ出力端子
３８ｇからは本来の電圧出力に第２のＭＯＳＦＥＴ３６
に流れる電流によるＤＣオフセットが加わった電圧が出
力される。
【００３２】従って、第２の抵抗器３７の一端を電流加
算型ＤＡ変換器３８のアナログ出力端子３８ｇ、他端を
レベルシフト電圧出力器の出力端子３９とすれば、アナ
ログ出力端子３８ｇと出力端子３９との電位差は第１の
電位３１と第２の電位３３により任意に設定できるよう
になり、入力したアナログ電位を任意のシフト電圧で容
易にレベルシフトすることができる。
算型ＤＡ変換器３８のアナログ出力端子３８ｇ、他端を
レベルシフト電圧出力器の出力端子３９とすれば、アナ
ログ出力端子３８ｇと出力端子３９との電位差は第１の
電位３１と第２の電位３３により任意に設定できるよう
になり、入力したアナログ電位を任意のシフト電圧で容
易にレベルシフトすることができる。
【００３３】このとき、電流加算型ＤＡ変換器３８のア
ナログ出力端子３８ｇには第２の抵抗器３７と電流加算
型ＤＡ変換器３８の出力負荷抵抗３８ｆのみが接続さ
れ、レベルシフト電圧出力器の出力端子３９には第２の
ＭＯＳＦＥＴ３６のドレインと第２の抵抗器３７のみが
接続されるので、出力インピーダンスを低く設定でき、
回路の高速化と簡素化を容易に実現することができる。
ナログ出力端子３８ｇには第２の抵抗器３７と電流加算
型ＤＡ変換器３８の出力負荷抵抗３８ｆのみが接続さ
れ、レベルシフト電圧出力器の出力端子３９には第２の
ＭＯＳＦＥＴ３６のドレインと第２の抵抗器３７のみが
接続されるので、出力インピーダンスを低く設定でき、
回路の高速化と簡素化を容易に実現することができる。
【００３４】以上のように、本実施形態によれば、電流
加算型ＤＡ変換器の出力を正確にレベルシフトすること
ができ、かつ、回路の高速化と簡素化が可能なＤＡ変換
器及びレベルシフト電圧出力器を容易に得ることができ
る。
加算型ＤＡ変換器の出力を正確にレベルシフトすること
ができ、かつ、回路の高速化と簡素化が可能なＤＡ変換
器及びレベルシフト電圧出力器を容易に得ることができ
る。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
入力したアナログ電位を任意のシフト電圧で容易にレベ
ルシフトすることができるとともに、抵抗器を用いてレ
ベルシフト電圧の生成を行うことによりＭＯＳＦＥＴの
しきい値のようなシフト電圧の制限がないため、極めて
小さな電位差でも正確にレベルシフトすることが可能な
レベルシフト電圧出力器を提供することができる。
入力したアナログ電位を任意のシフト電圧で容易にレベ
ルシフトすることができるとともに、抵抗器を用いてレ
ベルシフト電圧の生成を行うことによりＭＯＳＦＥＴの
しきい値のようなシフト電圧の制限がないため、極めて
小さな電位差でも正確にレベルシフトすることが可能な
レベルシフト電圧出力器を提供することができる。
【００３６】さらに、本発明によれば、出力端子と第３
の電位との間に容量を付加することにより、フィルタ機
能を合わせ持つレベルシフト電圧出力器を提供すること
ができる。
の電位との間に容量を付加することにより、フィルタ機
能を合わせ持つレベルシフト電圧出力器を提供すること
ができる。
【００３７】さらに、本発明によれば、通常は負荷の入
力インピーダンスを高くする必要がある電流加算型ＤＡ
変換器の出力も、本発明によるレベルシフト電圧出力器
に直接接続することにより、正確にレベルシフト電圧を
出力することができ、電流加算型ＤＡ変換器を含めた系
の簡素化と、回路の低インピーダンス化による高速化が
可能になる。
力インピーダンスを高くする必要がある電流加算型ＤＡ
変換器の出力も、本発明によるレベルシフト電圧出力器
に直接接続することにより、正確にレベルシフト電圧を
出力することができ、電流加算型ＤＡ変換器を含めた系
の簡素化と、回路の低インピーダンス化による高速化が
可能になる。
【図１】本発明の一実施の形態に係るレベルシフト電圧
出力器の構成を示す回路図である。
出力器の構成を示す回路図である。
【図２】本発明の他の実施の形態に係るレベルシフト電
圧出力器の構成を示す回路図である。
圧出力器の構成を示す回路図である。
【図３】本発明に係るレベルシフト電圧出力器を電流加
算型ＤＡ変換器の出力端子に接続した構成を示す回路図
である。
算型ＤＡ変換器の出力端子に接続した構成を示す回路図
である。
【図４】従来のレベルシフト電圧出力器の構成を示す回
路図である。
路図である。
１１、２１、３１、４１ 第１の電位 １２、２２、３２、４２ 演算増幅器 １３、２３、３３、４３ 第２の電位 １４、２４、３４ 第１の抵抗器 １５、２５、３５、４４ 第１のＭＯＳＦＥＴ １６、２６、３６、４５ 第２のＭＯＳＦＥＴ １７、２７、３７ 第２の抵抗器 １８、２８、４８ 入力端子 １９、２９、３９、４９ 出力端子 ３８ 電流加算型ＤＡ変換器 ３８ａ、３８ｂ、３８ｃ、３８ｄ 電流加算型ＤＡ変換
器のデジタル入力端子 ３８ｅ 電流加算型ＤＡ変換器の出力電流 ３８ｆ 電流加算型ＤＡ変換器の出力負荷抵抗 ３８ｇ 電流加算型ＤＡ変換器のアナログ出力端子 ４６ 第３のＭＯＳＦＥＴ ４７ 第４のＭＯＳＦＥＴ
器のデジタル入力端子 ３８ｅ 電流加算型ＤＡ変換器の出力電流 ３８ｆ 電流加算型ＤＡ変換器の出力負荷抵抗 ３８ｇ 電流加算型ＤＡ変換器のアナログ出力端子 ４６ 第３のＭＯＳＦＥＴ ４７ 第４のＭＯＳＦＥＴ
フロントページの続き Ｆターム(参考） 5H420 BB12 CC02 DD02 EA14 EA23 EA39 EB15 EB37 FF03 FF23 LL01 LL08 NB02 NB25 NB28 NB36 NC02 NC03 NC23 NC26 NE28 5J022 AB06 BA01 BA05 CF02 CF04 CG01 5J039 DA13 DB07 KK19 KK34 MM01 MM03
Claims (3)
- 【請求項１】 反転入力端子に第１の電位が入力された
演算増幅器と、 ゲートが前記演算増幅器の出力端子に接続されドレイン
が前記演算増幅器の非反転入力端子に接続された第１の
ＭＯＳＦＥＴと、 前記第１のＭＯＳＦＥＴのドレインと第２の電位との間
に接続された第１の抵抗器と、 ゲートが前記第１のＭＯＳＦＥＴのゲートに接続されド
レインが出力端子に接続された第２のＭＯＳＦＥＴと、 前記第２のＭＯＳＦＥＴのドレインと入力端子との間に
接続された第２の抵抗器と、を備えることを特徴とする
レベルシフト電圧出力器。 - 【請求項２】 請求項１に記載のレベルシフト電圧出力
器において、前記出力端子と第３の電位との間に接続さ
れた容量を備えることを特徴とするレベルシフト電圧出
力器。 - 【請求項３】 請求項１又は請求項２に記載のレベルシ
フト電圧出力器において、前記入力端子に電流加算型デ
ジタルアナログ変換器の電流出力端子が接続されたこと
を特徴とするレベルシフト電圧出力器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031167A JP2002237752A (ja) | 2001-02-07 | 2001-02-07 | レベルシフト電圧出力器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031167A JP2002237752A (ja) | 2001-02-07 | 2001-02-07 | レベルシフト電圧出力器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002237752A true JP2002237752A (ja) | 2002-08-23 |
Family
ID=18895291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001031167A Pending JP2002237752A (ja) | 2001-02-07 | 2001-02-07 | レベルシフト電圧出力器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002237752A (ja) |
-
2001
- 2001-02-07 JP JP2001031167A patent/JP2002237752A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060208 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060607 |