JP2002237533A - 半導体装置、メモリシステムおよび電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの小型化が可能なＳＲＡＭを提供
すること。 【解決手段】 ＳＲＡＭのメモリセルは、フィールドの
上方に５層の導電層を有する構造をしている。フリップ
フロップは、第１層導電層に位置する二つのゲート-ゲ
ート電極層、第２層導電層に位置する二つのドレイン-
ドレイン接続層、第３層導電層に位置する二つのドレイ
ン-ゲート接続層により構成される。第４層導電層に
は、ビット線用局所配線層５１ａ、／ビット線用局所配
線層５１ｂが位置している。第５層導電層には、ビット
線６１ａ、／ビット線６１ｂが位置している。ビット線
６１ａはビット線用局所配線層５１ａを介して転送トラ
ンジスタＱ₁と接続される。／ビット線６１ｂは／ビッ
ト線用局所配線層５１ｂを介して転送トランジスタＱ₂
と接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＳＲＡＭ
（static random access memory）のような半導体装
置、および、これを備えるメモリシステム、電子機器に
関する。

【０００２】

【背景技術および発明が解決しようとする課題】半導体
記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が
不要なのでシステムを簡単にできることや低消費電力で
あるという特徴を有する。このため、ＳＲＡＭは、例え
ば、携帯電話のような電子機器のメモリに好適に使用さ
れる。

【０００３】本発明の目的は、メモリセルの小型化が可
能な半導体装置、および、これを備えるメモリシステ
ム、電子機器を提供することである。

【０００４】

【課題を解決するための手段】（１）本発明にかかる半
導体装置は、第１負荷トランジスタ、第２負荷トランジ
スタ、第１駆動トランジスタ、第２駆動トランジスタ、
第１転送トランジスタおよび第２転送トランジスタを含
むメモリセルを備える半導体装置であって、（ａ）第１
方向に延びており、かつ、前記第１および第２負荷トラ
ンジスタが形成される、第１活性領域と、（ｂ）第１方
向に延びており、かつ、前記第１および第２駆動トラン
ジスタ、前記第１および第２転送トランジスタが形成さ
れる、第２活性領域と、（ｃ）第２方向に延びており、
かつ、前記第１および第２活性領域の上層である第１層
導電層に位置し、かつ、前記第２活性領域と平面的に見
て交差して位置し、かつ、前記第１転送トランジスタの
ゲート電極を含む、第１ワード線と、（ｄ）第２方向に
延びており、かつ、前記第１層導電層に位置し、かつ、
前記第２活性領域と平面的に見て交差して位置し、か
つ、前記第２転送トランジスタのゲート電極を含む、第
２ワード線と、（ｅ）第２方向に延びており、かつ、前
記第１層導電層に位置し、かつ、前記第１および第２活
性領域と平面的に見て交差して位置し、かつ、前記第１
ワード線と前記第２ワード線との間に位置し、かつ、前
記第１負荷トランジスタおよび前記第１駆動トランジス
タのゲート電極を含む、第１ゲート-ゲート電極層と、
（ｆ）第２方向に延びており、かつ、前記第１層導電層
に位置し、かつ、前記第１および第２活性領域と平面的
に見て交差して位置し、かつ、前記第１ワード線と前記
第２ワード線との間に位置し、かつ、前記第２負荷トラ
ンジスタおよび前記第２駆動トランジスタのゲート電極
を含む、第２ゲート-ゲート電極層と、（ｇ）第１方向
に延びるパターンを有し、かつ、前記第１層導電層の上
層に位置し、かつ、前記第１転送トランジスタと接続す
る、ビット線と、（ｈ）第１方向に延びるパターンを有
し、かつ、前記ビット線と同じ層に位置し、かつ、前記
第２転送トランジスタと接続する、／ビット線と、
（ｉ）第２方向に延びるパターンを有し、かつ、前記ビ
ット線および前記／ビット線の下層に位置し、かつ、前
記ビット線と前記第１転送トランジスタとの接続に用い
られる、ビット線用局所配線層と、（ｊ）第２方向に延
びるパターンを有し、かつ、前記ビット線用局所配線層
と同じ層に位置し、かつ、前記／ビット線と前記第２転
送トランジスタとの接続に用いられる、／ビット線用局
所配線層と、を備える。

【０００５】ここで、「活性領域」とは、素子分離領域
によって画定された素子形成領域をいい、具体的には、
不純物拡散層が形成される領域と、ゲート電極の下のチ
ャネルが形成される領域とを含む。

【０００６】本発明によれば、ビット線用局所配線層お
よび／ビット線用局所配線層を備えるので、メモリセル
のレイアウトの自由度を向上させることができ、メモリ
セルの小型化が可能となる。また、いずれか一方のみで
はなく両方を備えるので、ビット線と、／ビット線との
バランスをとることができ、データの読み出しや書き込
みの確実性を向上させることができる。

【０００７】（２）本発明にかかる半導体装置は、以下
のようにすることができる。

【０００８】前記ビット線用局所配線層と前記／ビット
線用局所配線層とは同様の寸法をしている。

【０００９】本発明によれば、ビット線用局所配線層の
配線容量と、／ビット線用局所配線層の配線容量とが同
じ値になる。よって、ビット線の配線容量と、／ビット
線の配線容量とを同じ値にでき、ビット線と、／ビット
線とのバランスをとることができるので、データの読み
出しや書き込みの確実性をより向上させることができ
る。

【００１０】なお、同様の寸法とは、同一の寸法でもよ
いし、ビット線と、／ビット線とにアンバランスが生じ
ない程度の差であれば、その寸法でもよい。

【００１１】（３）本発明にかかる半導体装置は、以下
のようにすることができる。

【００１２】前記ビット線と前記／ビット線用局所配線
層とが平面的に見て交差している箇所に形成される第１
交差部と、前記／ビット線と前記ビット線用局所配線層
とが平面的に見て交差している箇所に形成される第２交
差部と、を備える。

【００１３】メモリセルのレイアウトの都合やビット線
用局所配線層と／ビット線用局所配線層とを同様な形状
にする等の理由から第１、第２交差部が生じる。第１、
第２交差部は寄生容量となる。よって、ビット線の配線
容量には、ビット線自身の配線容量の他、第１、第２交
差部による寄生容量、ビット線用局所配線層の配線容量
も含まれ、同様に、／ビット線の配線容量には、／ビッ
ト線自身の配線容量の他、第１、第２交差部による寄生
容量、／ビット線用局所配線層の配線容量も含まれる。
このように、本発明によれば、ビット線の配線容量と、
／ビット線の配線容量とを同じような値にでき、ビット
線と、／ビット線とのバランスをとることができる。

【００１４】（４）本発明にかかる半導体装置は、以下
のようにすることができる。

【００１５】（ｋ）第２方向に延びており、かつ、前記
第１層導電層の上層である第２層導電層に位置し、か
つ、前記第１負荷トランジスタのドレインと前記第１駆
動トランジスタのドレインとを接続する、第１ドレイン
-ドレイン接続層と、（ｌ）第２方向に延びており、か
つ、前記第２層導電層に位置し、かつ、前記第２負荷ト
ランジスタのドレインと前記第２駆動トランジスタのド
レインとを接続する、第２ドレイン-ドレイン接続層
と、（ｍ）前記第２層導電層の上層である第３層導電層
に位置し、かつ、前記第１ドレイン-ドレイン接続層と
前記第２ゲート-ゲート電極層とを接続する、第１ドレ
イン-ゲート接続層と、（ｎ）前記第３層導電層に位置
し、かつ、前記第２ドレイン-ドレイン接続層と前記第
１ゲート-ゲート電極層とを接続する、第２ドレイン-ゲ
ート接続層と、を備える。

【００１６】第１負荷トランジスタ、第２負荷トランジ
スタ、第１駆動トランジスタ、第２駆動トランジスタに
所定の接続をすることにより、フリップフロップが構成
される。本発明によれば、三層の導電層（ゲート-ゲー
ト電極層、ドレイン-ドレイン接続層、ドレイン-ゲート
接続層）を用いて、フリップフロップが構成される。こ
のため、二層の導電層を用いてフリップフロップを構成
する場合に比べて、各層のパターンを単純化（例えば、
ほぼ直線状のパターン）することができる。このよう
に、本発明によれば、各層のパターンを単純化できるの
で、例えば、メモリセルサイズが、２．５μｍ²以下の
微細な半導体装置にすることができる。

【００１７】（５）本発明にかかる半導体装置は、以下
のようにすることができる。

【００１８】（ｏ）第１方向に延びるパターンを有し、
かつ、前記第２層導電層に位置し、かつ、前記第１およ
び第２負荷トランジスタのソースと接続する、電源線
と、（ｐ）第２方向に延びるパターンを有し、かつ、前
記第２層導電層に位置し、かつ、前記第１および第２駆
動トランジスタのソースと接続する、接地線用局所配線
層と、（ｑ）前記第２層導電層に位置し、かつ、前記第
１転送トランジスタおよび前記ビット線用局所配線層と
接続する、ビット線用コンタクトパッド層と、（ｒ）前
記第２層導電層に位置し、かつ、前記第２転送トランジ
スタおよび前記／ビット線用局所配線層と接続する、／
ビット線用コンタクトパッド層と、（ｓ）第２方向に延
びるパターンを有し、かつ、前記第３層導電層の上層で
ある第４層導電層に位置し、かつ、前記接地線用局所配
線層と接続する、接地線と、（ｔ）第２方向に延びるパ
ターンを有し、かつ、前記第４層導電層に位置する、主
ワード線と、を備え、前記ビット線用局所配線層および
前記／ビット線用局所配線層は、前記第４層導電層に位
置し、前記ビット線および前記／ビット線は、前記第４
層導電層の上層である第５層導電層に位置する。

【００１９】本発明によれば、電源線、接地線、主ワー
ド線、ビット線、および、／ビット線をバランスよく配
置することができる。接地線用局所配線層とは、第１お
よび第２駆動トランジスタのソースと接地線との接続に
用いられる配線層である。なお、電源線とは、例えば、
Ｖ_DD配線である。接地線とは、例えば、Ｖ_SS配線であ
る。また、主ワード線を設ける場合、上記のワード線は
副ワード線となる。

【００２０】（６）本発明にかかる半導体装置は、以下
のようにすることができる。

【００２１】前記第１および第２活性領域、前記第１お
よび第２ゲート-ゲート電極層、前記第１および第２ワ
ード線は、ほぼ直線状のパターンを有する。

【００２２】これらによりバルク層が構成される。本発
明によれば、これらがほぼ直線状のパターン、つまり単
純なパターンを有するので、バルク層の微細化を図れ
る。

【００２３】（７）本発明にかかる半導体装置は、以下
のようにすることができる。

【００２４】前記メモリセルのサイズが、２．５μｍ²
以下である。

【００２５】（８）本発明にかかるメモリシステムは、
上記（１）〜（７）のいずれかに記載の前記半導体装置
を備える。

【００２６】（９）本発明にかかる電子機器は、上記
（１）〜（７）のいずれかに記載の前記半導体装置を備
える。

【００２７】

【発明の実施の形態】本発明の一実施形態について説明
する。本実施形態は、本発明にかかる半導体装置を、Ｓ
ＲＡＭに適用したものである。まず、本実施形態にかか
るＳＲＡＭの構造の概略を説明し、それから構造の詳細
を説明する。

【００２８】［ＳＲＡＭの構造の概略］図１は、本実施
形態にかかるＳＲＡＭの等価回路図である。本実施形態
にかかるＳＲＡＭは、６個のＭＯＳ電界効果トランジス
タにより、一つのメモリセルが構成されるタイプであ
る。つまり、ｎチャネル型の駆動トランジスタＱ₃とｐ
チャネル型の負荷トランジスタＱ₅とで、一つのＣＭＯ
Ｓインバータが構成されている。また、ｎチャネル型の
駆動トランジスタＱ₄とｐチャネル型の負荷トランジス
タＱ₆とで、一つのＣＭＯＳインバータが構成されてい
る。この二つのＣＭＯＳインバータをクロスカップルす
ることにより、フリップフロップが構成される。そし
て、このフリップフロップと、ｎチャネル型の転送トラ
ンジスタＱ₁、Ｑ₂とにより、一つのメモリセルが構成さ
れる。

【００２９】本実施形態にかかるＳＲＡＭのメモリセル
は、図２〜図７に示すように、フィールドの上方に５層
の導電層を有する構造をしている。以下、図１を参照し
ながら、図２〜図７について簡単に説明する。なお、こ
れらの図中の記号Ｒは、一つのメモリセルの形成領域を
示している。

【００３０】図２は、フィールドを示す平面図であり、
Ｙ方向にほぼ直線状に延びるパターンを有する活性領域
１１、１３を含む。図３は、第１層導電層を示す平面図
であり、Ｘ方向に延びかつＩ字型をしたパターンを有す
るゲート-ゲート電極層２１ａ、２１ｂ、Ｘ方向にほぼ
直線状に延びるパターンを有する副ワード線２３ａ、２
３ｂを含む。ゲート-ゲート電極層２１ａは、駆動トラ
ンジスタＱ₃および負荷トランジスタＱ₅のゲート電極を
含み、ゲート-ゲート電極層２１ｂは、駆動トランジス
タＱ₄および負荷トランジスタＱ₆のゲート電極を含み、
副ワード線２３ａは、転送トランジスタＱ₁のゲート電
極を含み、副ワード線２３ｂは、転送トランジスタＱ₂
のゲート電極を含む。図４は、第２層導電層を示す平面
図であり、Ｘ方向に延びかつＩ字型をしたパターンを有
するドレイン-ドレイン接続層３１ａ、Ｌ字型のパター
ンを有するドレイン-ドレイン接続層３１ｂ、Ｙ方向に
ほぼ直線状に延びるパターンを有するＶ_DD配線３３等を
含む。図５は、第３層導電層を示す平面図であり、Ｌ字
型のパターンを有するドレイン-ゲート接続層４１ａ、
コ字型のパターンを有するドレイン-ゲート接続層４１
ｂを含む。図６は、第４層導電層を示す平面図であり、
Ｘ方向にほぼ直線状に延びるパターンを有する、ビット
線用局所配線層５１ａ、／ビット線用局所配線層５１
ｂ、主ワード線５３、Ｖ_SS配線５５を含む。図７は、第
５層導電層を示す平面図であり、Ｙ方向にほぼ直線状に
延びるパターンを有するビット線６１ａ、／ビット線６
１ｂを含む。

【００３１】［ＳＲＡＭの構造の詳細］本実施形態にか
かるＳＲＡＭの構造の詳細を、下層から順に、図２〜図
１５を用いて説明する。図８はフィールドおよび第１層
導電層を示す平面図であり、図９はフィールド、第１層
導電層および第２層導電層を示す平面図であり、図１０
は第２層導電層および第３層導電層を示す平面図であ
り、図１１は第１層導電層および第３層導電層を示す平
面図であり、図１２は第２層導電層および第４層導電層
を示す平面図であり、図１３は第４層導電層および第５
層導電層を示す平面図であり、図１４は図２〜図１３の
Ａ１−Ａ２線に沿った断面図であり、図１５は図２〜図
１３のＢ１−Ｂ２線に沿った断面図である。

【００３２】｛フィールド、第１層導電層｝まず、フィ
ールドについて説明する。図２に示すように、フィール
ドは、活性領域１１、１３および素子分離領域１９を有
する。活性領域１１、１３は、シリコン基板の表面に形
成されている。

【００３３】活性領域１１は、Ｙ方向にほぼ直線状に延
びるパターンを有する。活性領域１１は、メモリセルの
形成領域Ｒに対して図２中の上下に位置する他のメモリ
セルの形成領域に延びている。活性領域１１は、駆動ト
ランジスタＱ₃、Ｑ₄が形成される領域１１ａと転送トラ
ンジスタＱ₁、Ｑ₂が形成される領域１１ｂとを含む。領
域１１ａの幅は、例えば、０．２２〜０．３３μｍであ
り、領域１１ｂの幅は、例えば、０．１６〜０．２０μ
ｍである。

【００３４】活性領域１３は、Ｙ方向にほぼ直線状に延
びるパターンを有し、活性領域１１と間隔を設けて形成
されている。活性領域１３の両端は、メモリセルの形成
領域Ｒ内で延びが止まっている。活性領域１３には、負
荷トランジスタＱ₅、Ｑ₆が形成される。活性領域１３の
幅は、例えば、０．１６〜０．２０μｍである。

【００３５】活性領域１１と活性領域１３とは、素子分
離領域１９（深さ、例えば、０．３５〜０．４５μｍ）
により、互いに分離されている。素子分離領域１９とし
ては、例えば、ＳＴＩ（shallow trench isolation）が
ある。なお、メモリセルの形成領域ＲのＸ方向の長さ
は、例えば、１．０〜１．４μｍであり、Ｙ方向の長さ
は、例えば、１．６〜２．０μｍである。

【００３６】図２に示すフィールドのＡ１−Ａ２断面、
Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５に示すと
おりである。これらの断面には、シリコン基板中に形成
されたｐウェル１２、ｎウェル１４等が表れている。

【００３７】次に、フィールドの上層に位置する第１層
導電層について、図３、図８を用いて説明する。一組の
ゲート-ゲート電極層２１ａ、２１ｂが、互いに平行
に、一つのメモリセルの形成領域Ｒに配置されている。
ゲート-ゲート電極層２１ａ、２１ｂは、活性領域１
１、１３と平面的に見て交差している。ゲート-ゲート
電極層２１ａは、駆動トランジスタＱ₃および負荷トラ
ンジスタＱ₅のゲート電極を構成し、さらに、これらの
ゲート電極同士を接続している。ゲート-ゲート電極層
２１ｂは、駆動トランジスタＱ₄および負荷トランジス
タＱ₆のゲート電極を構成し、さらに、これらのゲート
電極同士を接続している。駆動トランジスタＱ₃、Ｑ₄の
ゲート長は、例えば、０．１２〜０．１５μｍである。
負荷トランジスタＱ₅、Ｑ₆のゲート長は、例えば、０．
１４〜０．１７μｍである。

【００３８】副ワード線２３ａ、２３ｂは、活性領域１
３と平面的に見て離れて位置し、かつ、活性領域１１と
平面的に見て交差して位置する。副ワード線２３ａと副
ワード線２３ｂとの間にゲート-ゲート電極層２１ａ、
２１ｂが位置している。副ワード線２３ａは、転送トラ
ンジスタＱ₁のゲート電極となり、副ワード線２３ｂ
は、転送トランジスタＱ₂のゲート電極となる。転送ト
ランジスタＱ₁、Ｑ₂のゲート長は、例えば、０．１４〜
０．１７μｍである。

【００３９】ゲート-ゲート電極層２１ａ、２１ｂおよ
び副ワード線２３ａ、２３ｂは、例えば、ポリシリコン
層上にシリサイド層を形成した構造を有する。

【００４０】図３、図８に示す第１層導電層のＡ１−Ａ
２断面、Ｂ１−Ｂ２断面は、それぞれ、図１４、図１５
に示すとおりである。これらの断面には、副ワード線２
３ａやゲート-ゲート電極層２１ａが表れている。

【００４１】次に、活性領域１１に形成される、ｎ⁺型
不純物領域１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅに
ついて、図８を用いて説明する。平面的に見て副ワード
線２３ａを挟むように、ｎ⁺型不純物領域１５ａとｎ⁺型
不純物領域１５ｂとが位置し、ゲート-ゲート電極層２
１ａを挟むように、ｎ⁺型不純物領域１５ｂとｎ⁺型不純
物領域１５ｃとが位置し、ゲート-ゲート電極層２１ｂ
を挟むように、ｎ⁺型不純物領域１５ｃとｎ⁺型不純物領
域１５ｄとが位置し、副ワード線２３ｂを挟むように、
ｎ⁺型不純物領域１５ｄとｎ⁺型不純物領域１５ｅとが位
置している。

【００４２】ｎ⁺型不純物領域１５ａは、転送トランジ
スタＱ₁のソースまたはドレインとなる。ｎ⁺型不純物領
域１５ｂは、転送トランジスタＱ₁のソースまたはドレ
イン、駆動トランジスタＱ₃のドレインとなる。ｎ⁺型不
純物領域１５ｃは、駆動トランジスタＱ₃、Ｑ₄の共通の
ソースとなる。ｎ⁺型不純物領域１５ｄは、駆動トラン
ジスタＱ₄のドレイン、転送トランジスタＱ₂のソースま
たはドレインとなる。ｎ ⁺型不純物領域１５ｅは、転送
トランジスタＱ₂のソースまたはドレインとなる。

【００４３】次に、活性領域１３に形成される、ｐ⁺型
不純物領域１７ａ、１７ｂ、１７ｃについて、図８を用
いて説明する。平面的に見てゲート-ゲート電極層２１
ａを挟むように、ｐ⁺型不純物領域１７ａとｐ⁺型不純物
領域１７ｂとが位置し、ゲート-ゲート電極層２１ｂを
挟むように、ｐ⁺型不純物領域１７ｂとｐ⁺型不純物領域
１７ｃとが位置している。ｐ⁺型不純物領域１７ａは、
負荷トランジスタＱ₅のドレインとなり、ｐ⁺型不純物領
域１７ｃは、負荷トランジスタＱ₆のドレインとなり、
ｐ⁺型不純物領域１７ｂは、負荷トランジスタＱ₅、Ｑ₆
の共通のソースとなる。図１４に示すように、この断面
には、ｎ⁺型不純物領域１５ａ、１５ｂ、ｐ⁺型不純物領
域１７ａが表れている。

【００４４】図１４および図１５に示すように、フィー
ルドおよび第１層導電層を覆うように、例えば、シリコ
ン酸化層のような層間絶縁層７１が形成されている。層
間絶縁層７１は、ＣＭＰにより平坦化の処理がなされて
いる。

【００４５】｛第２層導電層｝第２層導電層について、
図４、図９を用いて説明する。第２層導電層は、第１層
導電層の上層に位置する。第２層導電層は、ドレイン-
ドレイン接続層３１ａ、３１ｂ、Ｖ_DD配線３３、ビット
線用コンタクトパッド層３５ａ、／ビット線用コンタク
トパッド層３５ｂ、接地線用局所配線層３７を含む。第
２層導電層は、第２層導電層とフィールドとを接続する
導電部であるコンタクト導電部７３（以下、フィールド
・第２層-コンタクト導電部７３という）を介して、フ
ィールドのｎ⁺型不純物領域やｐ⁺型不純物領域と接続さ
れる。

【００４６】ドレイン-ドレイン接続層３１ａとドレイ
ン-ドレイン接続層３１ｂと間に、平面的に見て、ゲー
ト-ゲート電極層２１ａ、２１ｂが位置するように、ド
レイン-ドレイン接続層３１ａ、３１ｂが位置してい
る。ドレイン-ドレイン接続層３１ａは、ｎ⁺型不純物領
域１５ｂ（ドレイン）およびｐ⁺型不純物領域１７ａ
（ドレイン）の上方に位置している。Ｉ字型のドレイン
-ドレイン接続層３１ａは、その第１端部３１ａ１にお
いて、フィールド・第２層-コンタクト導電部７３を介
して、ｎ⁺型不純物領域１５ｂ（ドレイン）と接続さ
れ、その第２端部３１ａ２において、フィールド・第２
層-コンタクト導電部７３を介して、ｐ⁺型不純物領域１
７ａ（ドレイン）と接続されている。ドレイン-ドレイ
ン接続層３１ｂは、ｎ⁺型不純物領域１５ｄ（ドレイ
ン）およびｐ⁺型不純物領域１７ｃ（ドレイン）の上方
に位置している。Ｌ字型のドレイン-ドレイン接続層３
１ｂは、その第１端部３１ｂ１において、フィールド・
第２層-コンタクト導電部７３を介して、ｎ⁺型不純物領
域１５ｄ（ドレイン）と接続され、その角部３１ｂ３に
おいて、フィールド・第２層-コンタクト導電部７３を
介して、ｐ⁺型不純物領域１７ｃ（ドレイン）と接続さ
れている。ドレイン-ドレイン接続層３１ａ、３１ｂの
幅は、例えば、０．１６〜０．２０μｍである。

【００４７】Ｖ_DD配線３３の幅は、例えば、０．１６〜
０．２０μｍである。Ｖ_DD配線３３の凸部３３ａは、Ｘ
方向に延び、かつ、ｐ⁺型不純物領域１７ｂ（ソース）
の上方に位置している。凸部３３ａは、フィールド・第
２層-コンタクト導電部７３を介して、ｐ⁺型不純物領域
１７ｂと接続されている。

【００４８】接地線用局所配線層３７は、ｎ⁺型不純物
領域１５ｃ（ソース）の上方に位置している。接地線用
局所配線層３７は、フィールド・第２層-コンタクト導
電部７３を介して、ｎ⁺型不純物領域１５ｃと接続され
ている。接地線用局所配線層３７は、Ｖ_SS配線５５（図
６）と、駆動トランジスタＱ₃、Ｑ₄のソースとなるｎ ⁺
型不純物領域１５ｃとを接続するための配線層として機
能する。接地線用局所配線層３７は、形成領域Ｒのメモ
リセル、および、形成領域Ｒに対して、図９中の右隣に
位置するメモリセルにおいて共用される。

【００４９】ビット線用コンタクトパッド層３５ａは、
ｎ⁺型不純物領域１５ａの上方に位置している。ビット
線用コンタクトパッド層３５ａは、フィールド・第２層
-コンタクト導電部７３を介して、ｎ⁺型不純物領域１５
ａと接続されている。ビット線用コンタクトパッド層３
５ａは、ビット線６１ａ（図７）と、転送トランジスタ
Ｑ₁のソースおよびドレインとなるｎ⁺型不純物領域１５
ａとを接続するためのパッド層として機能する。ビット
線用コンタクトパッド層３５ａは、形成領域Ｒのメモリ
セル、および、形成領域Ｒに対して、図９中の上に位置
するメモリセルにおいて共用される。

【００５０】／ビット線用コンタクトパッド層３５ｂ
は、ｎ⁺型不純物領域１５ｅの上方に位置している。／
ビット線用コンタクトパッド層３５ｂは、フィールド・
第２層-コンタクト導電部７３を介して、ｎ⁺型不純物領
域１５ｅと接続されている。／ビット線用コンタクトパ
ッド層３５ｂは、／ビット線６１ｂ（図７）と、転送ト
ランジスタＱ₂のソースおよびドレインとなるｎ⁺型不純
物領域１５ｅとを接続するためのパッド層として機能す
る。／ビット線用コンタクトパッド層３５ｂは、形成領
域Ｒのメモリセル、および、形成領域Ｒに対して、図９
中の下に位置するメモリセルにおいて共用される。

【００５１】次に、第２層導電層の断面構造について、
図１４を用いて説明する。第２層導電層は、例えば、高
融点金属の窒化物層のみからなることができる。第２層
導電層の厚さは、たとえば１００〜２００ｎｍである。
高融点金属の窒化物層は、例えば、チタンナイトライド
層がある。また、第２層導電層は、次のいずれかの態様
であってもよい。１）高融点金属からなる金属層３０上
に、高融点金属の窒化物層３２を形成した構造を有して
いてもよい。この場合、高融点金属からなる金属層３０
は、下敷きとなり、例えば、チタン層がある。高融点金
属の金属層の材料としては、チタン、タングステンを挙
げることができる。２）第２層導電層は、高融点金属の
金属層のみから構成されてもよい。

【００５２】次に、フィールド・第２層-コンタクト導
電部７３の断面構造について、図１４を用いて説明す
る。層間絶縁層７１には、フィールドにあるｎ⁺型不純
物領域やｐ⁺型不純物領域を露出する複数のスルーホー
ル７５が形成されている。これらのスルーホール７５
に、フィールド・第２層-コンタクト導電部７３が埋め
込まれている。フィールド・第２層-コンタクト導電部
７３は、スルーホール７５に埋め込まれたプラグ７７
と、スルーホール７５の底面上および側面上に位置する
バリア層７９と、を含む。プラグ７７の材料としては、
例えば、タングステンがある。バリア層７９は、高融点
金属からなる金属層と、その金属層の上に形成された高
融点金属の窒化物層とからなることが好ましい。高融点
金属からなる金属層の材料としては、たとえばチタンが
挙げられる。高融点金属の窒化物層の材料としては、例
えば、チタンナイトライドがある。スルーホール７５の
上端部の径は、例えば、０．１８〜０．２２μｍであ
り、下端部の径は、例えば、０．１４〜０．１８μｍで
ある。

【００５３】図１４、図１５に示すように、第２層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層８１が形成されている。層間絶縁層８１は、ＣＭ
Ｐにより平坦化の処理がなされている。

【００５４】｛第３層導電層｝第３層導電層について、
図５、図１０、図１１を用いて説明する。第３層導電層
は、第２層導電層の上層に位置する。第３層導電層は、
ドレイン-ゲート接続層４１ａ、４１ｂを含む。ドレイ
ン-ゲート接続層４１ａ、４１ｂの幅は、例えば、０．
１６〜０．２０μｍである。

【００５５】ドレイン-ゲート接続層４１ａは、Ｌ字型
のパターンを有し、その第１端部４１ａ１がドレイン-
ドレイン接続層３１ａの第１端部３１ａ１の上方に位置
している（図１０）。ドレイン-ゲート接続層４１ａの
第１端部４１ａ１は、第３層導電層と第２層導電層とを
接続する導電部であるコンタクト導電部８３（以下、第
２層・第３層-コンタクト導電部８３という）を介し
て、ドレイン-ドレイン接続層３１ａの第１端部３１ａ
１と接続されている（図１０）。ドレイン-ゲート接続
層４１ａの第２端部４１ａ２がゲート-ゲート電極層２
１ｂの中央部の上方に位置している（図１１）。ドレイ
ン-ゲート接続層４１ａの第２端部４１ａ２は、第３層
導電層と第１層導電層とを接続する導電部であるコンタ
クト導電部９３（以下、第１層・第３層-コンタクト導
電部９３という）を介して、ゲート-ゲート電極層２１
ｂの中央部と接続されている（図１１）。

【００５６】ドレイン-ゲート接続層４１ｂは、コ字型
をし、その第１端部４１ｂ１がドレイン-ドレイン接続
層３１ｂの第２端部３１ｂ２の上方に位置している（図
１０）。ドレイン-ゲート接続層４１ｂの第１端部４１
ｂ１は、第２層・第３層-コンタクト導電部８３を介し
て、ドレイン-ドレイン接続層３１ｂの第２端部３１ｂ
２と接続されている（図１０）。ドレイン-ゲート接続
層４１ｂの第２端部４１ｂ２がゲート-ゲート電極層２
１ａの中央部の上方に位置している（図１１）。ドレイ
ン-ゲート接続層４１ｂの第２端部４１ｂ２は、第１層
・第３層-コンタクト導電部９３を介して、ゲート-ゲー
ト電極層２１ａの中央部と接続されている（図１１）。

【００５７】次に、第３層導電層の断面構造について、
図１４、図１５を用いて説明する。第３層導電層は、第
２層導電層で述べた構造と同様の構造をとることができ
る。

【００５８】次に、第２層・第３層-コンタクト導電部
８３の断面構造について、図１４を用いて説明する。層
間絶縁層８１を貫通するスルーホール８５には、第２層
・第３層-コンタクト導電部８３が埋め込まれている。
第２層・第３層-コンタクト導電部８３は、フィールド
・第２層-コンタクト導電部７３で述べた構造と同様の
構造をとることができる。

【００５９】次に、第１層・第３層-コンタクト導電部
９３の断面構造について、図１５を用いて説明する。第
１層・第３層-コンタクト導電部９３は、二つの層間絶
縁層７１、８１を貫通するスルーホール９５に埋め込ま
れている。この断面において、第１層・第３層-コンタ
クト導電部９３は、ゲート-ゲート電極層２１ａと接続
されている。第１層・第３層-コンタクト導電部９３
は、フィールド・第２層-コンタクト導電部７３で述べ
た構造と同様の構造をとることができる。スルーホール
９５の上端部の径は、例えば、０．１８〜０．２２μｍ
であり、下端部の径は、例えば、０．１４〜０．１８μ
ｍである。

【００６０】図１４、図１５に示すように、第３層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層１０１が形成されている。層間絶縁層１０１は、
ＣＭＰにより平坦化の処理がなされている。

【００６１】｛第４層導電層｝第４層導電層について、
図６、図１２を用いて説明する。第４層導電層は、第３
層導電層の上層に位置する。第４層導電層は、Ｘ方向に
ほぼ直線状に延びるパターンを有するビット線用局所配
線層５１ａ、／ビット線用局所配線層５１ｂ、主ワード
線５３、Ｖ_SS配線５５を含む。ビット線用局所配線層５
１ａと、／ビット線用局所配線層５１ｂとの間に、主ワ
ード線５３、Ｖ_SS配線５５が位置している。

【００６２】Ｖ_SS配線５５は、接地線用局所配線層３７
の上方に位置し、第４層導電層と第２層導電層とを接続
する導電部であるコンタクト導電部１１３（以下、第２
層・第４層-コンタクト導電部１１３という）を介し
て、接地線用局所配線層３７と接続されている（図１
２）。Ｖ_SS配線５５の幅は、例えば、０．４〜１．０μ
ｍである。

【００６３】主ワード線５３は、ドレイン-ドレイン接
続層３１ａの上方に位置する。主ワード線５３によっ
て、副ワード線２３ａ、２３ｂ（図８）が活性化および
非活性化される。主ワード線５３の幅は、例えば、０．
１８〜０．２４μｍである。なお、本実施形態では、ワ
ード線を副ワード線と主ワード線からなる構造としてい
るが、主ワード線を設けない構造でもよい。

【００６４】ビット線用局所配線層５１ａは、ビット線
用コンタクトパッド層３５ａの上方に位置する。ビット
線用局所配線層５１ａは、ビット線６１ａ（図７）と、
転送トランジスタＱ₁のソースおよびドレインとなるｎ⁺
型不純物領域１５ａ（図８）とを接続するための配線層
として機能する。ビット線用局所配線層５１ａは、その
第１端部５１ａ１において、第２層・第４層-コンタク
ト導電部１１３を介して、ビット線用コンタクトパッド
層３５ａと接続されている。ビット線用局所配線層５１
ａは、形成領域Ｒのメモリセル、および、形成領域Ｒに
対して、図１２中の上に位置するメモリセルにおいて共
用される。

【００６５】／ビット線用局所配線層５１ｂは、／ビッ
ト線用コンタクトパッド層３５ｂの上方に位置する。／
ビット線用局所配線層５１ｂは、ビット線６１ｂ（図
７）と、転送トランジスタＱ₂のソースおよびドレイン
となるｎ⁺型不純物領域１５ｅ（図８）とを接続するた
めの配線層として機能する。／ビット線用局所配線層５
１ｂは、その端部５１ｂ１において、第２層・第４層-
コンタクト導電部１１３を介して、／ビット線用コンタ
クトパッド層３５ｂと接続されている。／ビット線用局
所配線層５１ｂは、形成領域Ｒのメモリセル、および、
形成領域Ｒに対して、図１２中の下に位置するメモリセ
ルにおいて共用される。

【００６６】ビット線用局所配線層５１ａと、／ビット
線用局所配線層５１ｂとは、同様の寸法をし、その幅
は、例えば、０．２〜０．４μｍであり、その長さは、
０．６〜１．０μｍである。

【００６７】次に、第４層導電層の断面構造について、
図１４を用いて説明する。第４層導電層は、例えば、下
から順に、高融点金属の窒化物層５２、金属層５４、高
融点金属の窒化物層５６が積層された構造を有する。各
層の具体例は、次のとおりである。高融点金属の窒化物
層５２としては、例えば、チタンナイトライド層があ
る。金属層５４としては、例えば、アルミニウム層、銅
層または、これらの合金層がある。高融点金属の窒化物
層５６としては、例えば、チタンナイトライド層があ
る。また、第４層導電層は、次のいずれかの態様であっ
てもよい。１）高融点金属の窒化物層のみから構成され
る態様。２）金属層のみから構成される態様。

【００６８】第４層導電層上には、シリコン酸化層から
なるハードマスク層５９が形成されている。ハードマス
ク層５９をマスクとして、第４層導電層のパターンニン
グがなされる。これは、メモリセルの小型化により、レ
ジストのみをマスクとして、第４層導電層のパターンニ
ングをするのが困難だからである。

【００６９】次に、第２層・第４層-コンタクト導電部
１１３の断面構造について、図１４を用いて説明する。
第２層・第４層-コンタクト導電部１１３は、二つの層
間絶縁層８１、１０１を貫通するスルーホール１１５に
埋め込まれている。この断面において、第２層・第４層
-コンタクト導電部１１３は、ビット線用コンタクトパ
ッド層３５ａとビット線用局所配線層５１ａとを接続し
ている。第２層・第４層-コンタクト導電部１１３は、
フィールド・第２層-コンタクト導電部７３で述べた構
造と同様の構造をとることができる。スルーホール１１
５の上端部の径は、例えば、０．１８〜０．２４μｍで
あり、下端部の径は、例えば、０．１４〜０．１８μｍ
である。

【００７０】図１４、図１５に示すように、第４層導電
層を覆うように、例えば、シリコン酸化層のような層間
絶縁層１２１が形成されている。層間絶縁層１２１は、
ＣＭＰにより平坦化の処理がなされている。

【００７１】｛第５層導電層｝第５層導電層について、
図７、図１３を用いて説明する。第５層導電層は、第４
層導電層の上層に位置する。第５層導電層は、Ｙ方向に
ほぼ直線状に延びるパターンを有するビット線６１ａ、
／ビット線６１ｂを含む。／ビット線６１ｂには、ビッ
ト線６１ａに流れる信号と相補の信号が流れる。ビット
線６１ａ、／ビット線６１ｂの幅は、例えば、０．２０
〜０．２６μｍである。

【００７２】ビット線６１ａは、第５層導電層と第４層
導電層とを接続する導電部であるコンタクト導電部１３
３（以下、第４層・第５層-コンタクト導電部１３３と
いう）を介して、ビット線用局所配線層５１ａの第１端
部５１ａ１と接続される。／ビット線６１ｂは、第４層
・第５層-コンタクト導電部１３３を介して、／ビット
線用局所配線層５１ｂの第２端部５１ｂ２と接続され
る。

【００７３】次に、第５層導電層の断面構造について、
図１４、図１５を用いて説明する。第５層導電層は、第
４層導電層で述べた構造と同様の構造をとることができ
る。第５層導電層上には、シリコン酸化層からなるハー
ドマスク層６９が形成されている。ハードマスク層６９
の形成理由は、ハードマスク層５９と同じである。

【００７４】以上が本実施形態にかかるＳＲＡＭの構造
の詳細である。

【００７５】［本実施形態にかかるＳＲＡＭの主な効
果］本実施形態の主な効果は次の三つである。

【００７６】（効果１）図１３に示すように、本実施形
態は、ビット線用局所配線層５１ａ、／ビット線用局所
配線層５１ｂを備えるので、転送トランジスタＱ₁、Ｑ₂
の位置を考慮することなく、ビット線６１ａ、／ビット
線６１ｂを配置することができる。よって、本実施形態
によれば、メモリセルのレイアウトの自由度を向上させ
ることができるので、メモリセルの小型化が可能とな
る。

【００７７】（効果２）本実施形態によれば、ビット線
６１ａと、／ビット線６１ｂとのバランスをとることが
できる。以下、図１３を用いて詳細に説明する。ビット
線６１ａと、／ビット線用局所配線層５１ｂの第１端部
５１ｂ１とが平面的に見て交差することにより、第１交
差部１４１が形成される。／ビット線６１ｂと、ビット
線用局所配線層５１ａの第２端部５１ａ２とが平面的に
見て交差することにより、第２交差部１４３が形成され
る。第１交差部１４１、第２交差部１４３は寄生容量で
ある。

【００７８】ビット線６１ａは、ビット線用局所配線層
５１ａを介して転送トランジスタＱ ₁と接続されるの
で、ビット線６１ａの配線容量には、ビット線６１ａ自
身の配線容量の他、ビット線用局所配線層５１ａの配線
容量や第１交差部１４１、第２交差部１４３による寄生
容量も含まれる。／ビット線６１ｂも同様に、／ビット
線６１ｂ自身の配線容量の他、／ビット線用局所配線層
５１ｂの配線容量や第１交差部１４１、第２交差部１４
３による寄生容量も含まれる。そして、ビット線用局所
配線層５１ａと、／ビット線用局所配線層５１ｂとは同
様の寸法をしているので、これらの配線容量は等しくな
る。よって、ビット線６１ａの配線容量と、／ビット線
６１ｂの配線容量とを同じ値にでき、ビット線６１ａ
と、／ビット線６１ｂとのバランスをとることができ
る。この結果、本実施形態によれば、メモリセルへのデ
ータの書き込みや読み出しの確実性を向上させることが
できる。

【００７９】なお、ビット線６１ａとビット線用コンタ
クトパッド層３５ａ（図１２）とは、ビット線用局所配
線層５１ａの第１端部５１ａ１を介して接続されてい
る。よって、第１端部５１ａ１以外の部分はなくても、
ビット線６１ａとビット線用コンタクトパッド層３５ａ
との接続は可能である。これにもかかわらず、ビット線
用局所配線層５１ａの長さを延長したのは、その寸法
を、／ビット線用局所配線層５１ｂと同様にするためで
ある。

【００８０】（効果３）本実施形態によれば、次の点か
らもＳＲＡＭのメモリセルの小型化を図ることができ
る。本実施形態では、メモリセルのフリップフロップで
情報の記憶を行う。フリップフロップは、一方のインバ
ータの入力端子（ゲート電極）を他方のインバータの出
力端子（ドレイン）に接続し、かつ他方のインバータの
入力端子（ゲート電極）を一方のインバータの出力端子
（ドレイン）に接続することにより、構成される。つま
り、フリップフロップは、第１のインバータと第２のイ
ンバータをクロスカップル接続したものである。二層の
導電層を用いてフリップフロップを構成する場合、例え
ば、インバータのドレイン同士を接続するドレイン-ド
レイン接続層と、インバータのゲートとインバータのド
レインを接続するドレイン-ゲート接続層と、を一つの
導電層にすることにより、クロスカップル接続ができ
る。

【００８１】しかし、この構造によれば、この導電層
は、一方のインバータのドレインが位置する領域と、他
方のインバータのゲートが位置する領域と、これらを連
結する領域と、にわたって形成される。よって、この導
電層は、三つ端部を有するパターン（例えば、Ｔ字型や
ｈ字型のような分岐部を有するパターン）や、互いに腕
部分が入り込み合った渦巻き状のパターンとなる。な
お、Ｔ字型のパターンとしては、例えば、特開平１０−
４１４０９号公報の図１に開示されている。ｈ字型のパ
ターンとしては、例えば、Ｍ.Ｉshida,et.al.,ＩＥＤＭ
Ｔech.Ｄigest(1998)、第２０３頁の図４（ｂ）に開示
されている。渦巻き状のパターンとしては、例えば、
Ｍ.Ｉshida,et.al.,ＩＥＤＭ Ｔech.Ｄigest(1998)、第
２０３頁の図３（ｂ）に開示されている。このような複
雑なパターンは、パターンが微細化すると、フォトエッ
チング工程での正確な形状再現が困難となるので、所望
のパターンが得られず、メモリセルサイズの小型化の妨
げとなる。

【００８２】本実施形態によれば、図３、図４、図５に
示すように、ＣＭＯＳインバータのゲートとなるゲート
-ゲート電極層（２１ａ、２１ｂ）、ＣＭＯＳインバー
タのドレイン同士を接続するドレイン-ドレイン接続層
（３１ａ、３１ｂ）、一方のＣＭＯＳインバータのゲー
トと他方のＣＭＯＳインバータのドレインとを接続する
ドレイン-ゲート接続層（４１ａ、４１ｂ）を、それぞ
れ、異なる層に形成している。このように、本実施形態
では、三層の導電層を用いてフリップフロップを構成す
るので、二層の導電層を用いてフリップフロップを構成
する場合に比べて、各層のパターンを単純化できる。例
えば、Ｉ字型のパターンのような、端部が二つのほぼ直
線状のパターンや、Ｌ字型、コ字型のパターンのよう
な、端部が二つで、ほぼ直線状の要素が組み合わされた
パターンにすることができる。以上のように、本実施形
態によれば、各層のパターンを単純化できるので、例え
ば、０．１２μｍ世代において、メモリセルサイズが、
２．５μｍ²以下の微細なＳＲＡＭにすることができ
る。

【００８３】［ＳＲＡＭの電子機器への応用例］本実施
形態にかかるＳＲＡＭは、例えば、携帯機器のような電
子機器に応用することができる。図１６は、携帯電話機
のシステムの一部のブロック図である。ＣＰＵ、ＳＲＡ
Ｍ、ＤＲＡＭはバスラインにより、相互に接続されてい
る。さらに、ＣＰＵは、バスラインにより、キーボード
およびＬＣＤドライバと接続されている。ＬＣＤドライ
バは、バスラインにより、液晶表示部と接続されてい
る。ＣＰＵ、ＳＲＡＭおよびＤＲＡＭでメモリシステム
を構成している。

【００８４】図１７は、図１６に示す携帯電話機のシス
テムを備える携帯電話機６００の斜視図である。携帯電
話機６００は、キーボード６１２、液晶表示部６１４、
受話部６１６およびアンテナ部６１８を含む本体部６１
０と、送話部６２２を含む蓋部６２０と、を備える。

【図面の簡単な説明】

【図１】本実施形態にかかるＳＲＡＭの等価回路図であ
る。

【図２】本実施形態にかかるＳＲＡＭのメモリセルアレ
イのフィールドを示す平面図である。

【図３】本実施形態にかかるＳＲＡＭのメモリセルアレ
イの第１層導電層を示す平面図である。

【図４】本実施形態にかかるＳＲＡＭのメモリセルアレ
イの第２層導電層を示す平面図である。

【図５】本実施形態にかかるＳＲＡＭのメモリセルアレ
イの第３層導電層を示す平面図である。

【図６】本実施形態にかかるＳＲＡＭのメモリセルアレ
イの第４層導電層を示す平面図である。

【図７】本実施形態にかかるＳＲＡＭのメモリセルアレ
イの第５層導電層を示す平面図である。

【図８】本実施形態にかかるＳＲＡＭのメモリセルアレ
イのフィールドおよび第１層導電層を示す平面図であ
る。

【図９】本実施形態にかかるＳＲＡＭのメモリセルアレ
イのフィールド、第１層導電層および第２層導電層を示
す平面図である。

【図１０】本実施形態にかかるＳＲＡＭのメモリセルア
レイの第２層導電層および第３層導電層を示す平面図で
ある。

【図１１】本実施形態にかかるＳＲＡＭのメモリセルア
レイの第１層導電層および第３層導電層を示す平面図で
ある。

【図１２】本実施形態にかかるＳＲＡＭのメモリセルア
レイの第２層導電層および第４層導電層を示す平面図で
ある。

【図１３】本実施形態にかかるＳＲＡＭのメモリセルア
レイの第４層導電層および第５層導電層を示す平面図で
ある。

【図１４】図２〜図１３のＡ１−Ａ２線に沿った断面図
である。

【図１５】図２〜図１３のＢ１−Ｂ２線に沿った断面図
である。

【図１６】本実施形態にかかるＳＲＡＭを備えた、携帯
電話機のシステムの一部のブロック図である。

【図１７】図１６に示す携帯電話機のシステムを備える
携帯電話機の斜視図である。

【符号の説明】

１１ 活性領域 １１ａ 領域 １１ｂ 領域 １２ ｐウェル １３ 活性領域 １４ ｎウェル １５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ ｎ⁺型不純
物領域 １７ａ、１７ｂ、１７ｃ ｐ⁺型不純物領域 １９ 素子分離領域 ２１ａ、２１ｂ ゲート-ゲート電極層 ２３ａ、２３ｂ 副ワード線 ３０ 高融点金属からなる金属層 ３１ａ、３１ｂ ドレイン-ドレイン接続層 ３１ａ１、３１ｂ１ 第１端部 ３１ａ２、３１ｂ２ 第２端部 ３１ｂ３ 角部 ３２ 高融点金属の窒化物層 ３３ Ｖ_DD配線 ３３ａ 凸部 ３５ａ ビット線用コンタクトパッド層 ３５ｂ ／ビット線用コンタクトパッド層 ３７ 接地線用局所配線層 ４０ 高融点金属からなる金属層 ４１ａ、４１ｂ ドレイン-ゲート接続層 ４１ａ１、４１ｂ１ 第１端部 ４１ａ２、４１ｂ２ 第２端部 ４２ 高融点金属の窒化物層 ５１ａ ビット線用局所配線層 ５１ａ１ 第１端部 ５１ａ２ 第２端部 ５１ｂ ／ビット線用局所配線層 ５１ｂ１ 第１端部 ５１ｂ２ 第２端部 ５２ 高融点金属の窒化物層 ５３ 主ワード線 ５４ 金属層 ５５ Ｖ_SS配線 ５６ 高融点金属の窒化物層 ５９ ハードマスク ６１ａ ビット線 ６１ｂ ／ビット線 ６２ 高融点金属の窒化物層 ６４ 金属層 ６６ 高融点金属の窒化物層 ６９ ハードマスク ７１ 層間絶縁層 ７３ フィールド・第２層-コンタクト導電部 ７５ スルーホール ７７ プラグ ７９ 高融点金属の窒化物層 ８１ 層間絶縁層 ８３ 第２層・第３層-コンタクト導電部 ８５ スルーホール ８７ プラグ ８９ 高融点金属の窒化物層 ９３ 第１層・第３層-コンタクト導電部 ９５ スルーホール ９７ プラグ ９９ 高融点金属の窒化物層 １０１ 層間絶縁層 １１３ 第２層・第４層-コンタクト導電部 １１５ スルーホール １１７ プラグ １１９ 高融点金属の窒化物層 １２１ 層間絶縁層 １３３ 第４層・第５層-コンタクト導電部 １４１ 第１交差部 １４３ 第２交差部 Ｒ 一つのメモリセルの形成領域

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ11 JJ31 KA13 KA28 KA38 PP02 QQ01 5F083 BS05 BS17 BS27 BS47 BS48 GA09 JA32 JA35 JA36 JA37 JA39 JA40 JA53 JA56 KA03 MA06 MA16 MA19 NA01 PR07 PR40 ZA13 ZA14

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１負荷トランジスタ、第２負荷トラン
   ジスタ、第１駆動トランジスタ、第２駆動トランジス
   タ、第１転送トランジスタおよび第２転送トランジスタ
   を含むメモリセルを備える半導体装置であって、 （ａ）第１方向に延びており、かつ、前記第１および第
   ２負荷トランジスタが形成される、第１活性領域と、 （ｂ）第１方向に延びており、かつ、前記第１および第
   ２駆動トランジスタ、前記第１および第２転送トランジ
   スタが形成される、第２活性領域と、 （ｃ）第２方向に延びており、かつ、前記第１および第
   ２活性領域の上層である第１層導電層に位置し、かつ、
   前記第２活性領域と平面的に見て交差して位置し、か
   つ、前記第１転送トランジスタのゲート電極を含む、第
   １ワード線と、 （ｄ）第２方向に延びており、かつ、前記第１層導電層
   に位置し、かつ、前記第２活性領域と平面的に見て交差
   して位置し、かつ、前記第２転送トランジスタのゲート
   電極を含む、第２ワード線と、 （ｅ）第２方向に延びており、かつ、前記第１層導電層
   に位置し、かつ、前記第１および第２活性領域と平面的
   に見て交差して位置し、かつ、前記第１ワード線と前記
   第２ワード線との間に位置し、かつ、前記第１負荷トラ
   ンジスタおよび前記第１駆動トランジスタのゲート電極
   を含む、第１ゲート-ゲート電極層と、 （ｆ）第２方向に延びており、かつ、前記第１層導電層
   に位置し、かつ、前記第１および第２活性領域と平面的
   に見て交差して位置し、かつ、前記第１ワード線と前記
   第２ワード線との間に位置し、かつ、前記第２負荷トラ
   ンジスタおよび前記第２駆動トランジスタのゲート電極
   を含む、第２ゲート-ゲート電極層と、 （ｇ）第１方向に延びるパターンを有し、かつ、前記第
   １層導電層の上層に位置し、かつ、前記第１転送トラン
   ジスタと接続する、ビット線と、 （ｈ）第１方向に延びるパターンを有し、かつ、前記ビ
   ット線と同じ層に位置し、かつ、前記第２転送トランジ
   スタと接続する、／ビット線と、 （ｉ）第２方向に延びるパターンを有し、かつ、前記ビ
   ット線および前記／ビット線の下層に位置し、かつ、前
   記ビット線と前記第１転送トランジスタとの接続に用い
   られる、ビット線用局所配線層と、 （ｊ）第２方向に延びるパターンを有し、かつ、前記ビ
   ット線用局所配線層と同じ層に位置し、かつ、前記／ビ
   ット線と前記第２転送トランジスタとの接続に用いられ
   る、／ビット線用局所配線層と、 を備える、半導体装置。
2. 【請求項２】 請求項１において、 前記ビット線用局所配線層と前記／ビット線用局所配線
   層とは同様の寸法をしている、半導体装置。
3. 【請求項３】 請求項１または２において、 前記ビット線と前記／ビット線用局所配線層とが平面的
   に見て交差している箇所に形成される第１交差部と、 前記／ビット線と前記ビット線用局所配線層とが平面的
   に見て交差している箇所に形成される第２交差部と、 を備える、半導体装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 （ｋ）第２方向に延びており、かつ、前記第１層導電層
   の上層である第２層導電層に位置し、かつ、前記第１負
   荷トランジスタのドレインと前記第１駆動トランジスタ
   のドレインとを接続する、第１ドレイン-ドレイン接続
   層と、 （ｌ）第２方向に延びており、かつ、前記第２層導電層
   に位置し、かつ、前記第２負荷トランジスタのドレイン
   と前記第２駆動トランジスタのドレインとを接続する、
   第２ドレイン-ドレイン接続層と、 （ｍ）前記第２層導電層の上層である第３層導電層に位
   置し、かつ、前記第１ドレイン-ドレイン接続層と前記
   第２ゲート-ゲート電極層とを接続する、第１ドレイン-
   ゲート接続層と、 （ｎ）前記第３層導電層に位置し、かつ、前記第２ドレ
   イン-ドレイン接続層と前記第１ゲート-ゲート電極層と
   を接続する、第２ドレイン-ゲート接続層と、 を備える、半導体装置。
5. 【請求項５】 請求項４において、 （ｏ）第１方向に延びるパターンを有し、かつ、前記第
   ２層導電層に位置し、かつ、前記第１および第２負荷ト
   ランジスタのソースと接続する、電源線と、 （ｐ）第２方向に延びるパターンを有し、かつ、前記第
   ２層導電層に位置し、かつ、前記第１および第２駆動ト
   ランジスタのソースと接続する、接地線用局所配線層
   と、 （ｑ）前記第２層導電層に位置し、かつ、前記第１転送
   トランジスタおよび前記ビット線用局所配線層と接続す
   る、ビット線用コンタクトパッド層と、 （ｒ）前記第２層導電層に位置し、かつ、前記第２転送
   トランジスタおよび前記／ビット線用局所配線層と接続
   する、／ビット線用コンタクトパッド層と、 （ｓ）第２方向に延びるパターンを有し、かつ、前記第
   ３層導電層の上層である第４層導電層に位置し、かつ、
   前記接地線用局所配線層と接続する、接地線と、 （ｔ）第２方向に延びるパターンを有し、かつ、前記第
   ４層導電層に位置する、主ワード線と、 を備え、 前記ビット線用局所配線層および前記／ビット線用局所
   配線層は、前記第４層導電層に位置し、 前記ビット線および前記／ビット線は、前記第４層導電
   層の上層である第５層導電層に位置する、半導体装置。
6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記第１および第２活性領域、前記第１および第２ゲー
   ト-ゲート電極層、前記第１および第２ワード線は、ほ
   ぼ直線状のパターンを有する、半導体装置。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記メモリセルのサイズが、２．５μｍ²以下である、
   半導体装置。
8. 【請求項８】 請求項１〜７のいずれかに記載の前記半
   導体装置を備える、メモリシステム。
9. 【請求項９】 請求項１〜７のいずれかに記載の前記半
   導体装置を備える、電子機器。