JP2002229967A - 計算機システム及びｃｐｕ・メモリ搭載装置並びに入出力制御装置 - Google Patents

計算機システム及びｃｐｕ・メモリ搭載装置並びに入出力制御装置

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JP2002229967A
JP2002229967A JP2001025246A JP2001025246A JP2002229967A JP 2002229967 A JP2002229967 A JP 2002229967A JP 2001025246 A JP2001025246 A JP 2001025246A JP 2001025246 A JP2001025246 A JP 2001025246A JP 2002229967 A JP2002229967 A JP 2002229967A
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Abstract

(57)【要約】 【課題】 計算機システムの可用性を向上させる。 【解決手段】 ＣＰＵ103 及びメモリ106 を有するＣＰ
Ｕ・メモリ搭載装置101-1 〜101-3 と、入出力制御装置
201-1 〜201-3 とをネットワーク301 により相互に接続
する。ＣＰＵ・メモリ搭載装置101-1 の通信回路109
は、自装置のＣＰＵ103 から発行された入出力命令を自
装置に事前に割り当てられた入出力制御装置201-1 に対
してネットワーク301 経由で送信し、その応答をネット
ワーク301 経由で受信する。入出力制御装置201-1 の通
信回路206 は、自装置に事前に割り当てられたＣＰＵ・
メモリ搭載装置101-1 からの入出力命令をネットワーク
301 経由で受信し、その応答をネットワーク301 経由で
送信する。ＣＰＵ・メモリ搭載装置101-1 が障害により
使用不能になると、入出力制御装置201-1 は他の正常な
ＣＰＵ・メモリ搭載装置101-2 に割り当てられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、計算機システム及
び計算機システムを構成するＣＰＵ・メモリ搭載装置並
びに入出力制御装置に関する。
【０００２】
【従来の技術】従来の計算機システムの一例を図１３に
示す。同図に示す計算機システム１００１では、ＣＰＵ
バス１００２によって相互に接続された４台のＣＰＵ１
００３及び制御回路１００４と、この制御回路１００４
にメモリ信号線１０１１を通じて接続されたメモリ１０
０５、及び入出力信号線１０１２を通じて接続された２
台の入出力制御回路１００６とが１つのボード１０１３
上に搭載されており、入出力制御回路１００６に、ＰＣ
Ｉ等の標準入出力バス１００７及び周辺機器制御機能を
有する入出力カード１００８を介して周辺機器１００９
が接続されている。また、診断制御回路（ＳＰ；サービ
スプロセッサ）１０１０があり、制御回路１００４及び
入出力制御回路１００６の故障診断や各部の初期設定等
がこの診断制御回路１０１０によって実行されるように
なっている。
【０００３】メモリ１００５には、オペレーティングシ
ステム（ＯＳ）やその他の各種のアプリケーションプロ
グラムが記憶されており、４台のＣＰＵ１００３は１つ
のＯＳの制御の下でアプリケーションプログラムを実行
することにより、所定の業務処理を遂行する。メモリ１
００５には、また、処理対象となる各種のデータが記憶
される。制御回路１００４は、ＣＰＵ１００３とメモリ
１００５及び入出力制御回路１００６との間にあって、
ＣＰＵ１００３から出される入出力命令やメモリアクセ
ス命令を入出力制御回路１００６やメモリ１００５に伝
達する機能や、それらの応答をＣＰＵ１００３に伝達す
る機能などを有する。入出力制御回路１００６は、制御
回路１００４を通じてＣＰＵ１００３から送られてきた
入出力命令に基づいて、その配下の標準入出力バス１０
０７及び入出力カード１００８を通じて周辺機器１００
９を制御し、その入出力命令の処理結果である応答デー
タを制御回路１００４を通じてＣＰＵ１００３に返却す
る機能などを持つ。
【０００４】他方、最近の計算機システムは、主にシス
テム全体の可用性を向上させるために、複数の計算機シ
ステムをネットワークで接続したクラスタ構成が一般的
になってきている。このようなクラスタ構成を採用した
従来の計算機システムの構成例を図１４に示す。図１４
に示したクラスタ計算機は、図１３で説明した従来の計
算機システム１００１を３台、ネットワーク１０２０に
よって相互に接続したものである。この例では、それぞ
れの計算機システム１００１におけるネットワーク接続
用の入出力カード１０２１を使ってネットワーク接続し
ているが、それぞれの計算機システム１００１の制御回
路１００４の部分でネットワーク接続する構成もある。
【０００５】このようなクラスタ計算機では、それぞれ
の計算機システム１００１は自システム専用のＯＳの制
御の下に１つの計算機として独立して動作し、また、ネ
ットワーク１０２０を通じて計算機システム１００１間
で通信を行うことができる。このため、異なるジョブを
別々の計算機システム１００１で実行させたり、１つの
ジョブを並列プログラムとして同時に複数の計算機シス
テム１００１で実行させるなど、多様なジョブ処理形態
を取ることができる。また、何れかの計算機システム１
００１がダウンしても、残りの正常な計算機システム１
００１で運用を継続することができる利点がある。
【０００６】
【発明が解決しようとする課題】従来の計算機システム
が抱える問題点は、計算機システム１００１を構成する
ＣＰＵ１００３やメモリ１００５に障害が発生して使用
不可能になると、その計算機システム１００１内の入出
力制御回路１００６に障害がなく正常であっても、その
正常な入出力制御回路１００６及びその配下の周辺機器
１００９も利用できなくなることである。その理由は、
従来の計算機システム１００１では、入出力制御回路１
００６はそれに制御回路１００４を介して直結されたＣ
ＰＵ１００３からしか制御することができないためであ
る。また、ＣＰＵ１００３とそれが発行する入出力命令
を遂行する入出力制御回路１００６とが同じボード１０
１３上に組み付けられており、このボード１０１３が保
守交換の最小単位になるからである。
【０００７】そこで本発明の目的は、計算機システムに
おける障害時の可用性をより一層高めることにある。
【０００８】他方、１台の装置に直結されていた周辺装
置などを共用化するためにネットワーク接続する考え
は、特開２０００−１４１８３１号公報、特開２０００
−１７２４６３号公報、特開２０００−２９３３４１号
公報など多数の文献に記載されている。しかしながら、
ＣＰＵとそれが専用に使用する入出力制御回路とをネッ
トワーク接続した文献は見当たらない。その理由は、一
般にネットワーク接続は共用化が目的であるため、ＣＰ
Ｕとそれが専用に使用する入出力制御回路とをネットワ
ーク接続しても意味がないと考えられていたことによ
る。また、入出力制御回路をネットワーク接続すると、
オペレーティングシステムの改造が必要になると考えら
れていたことも、理由の一つである。
【０００９】そこで本発明の別の目的は、オペレーティ
ングシステムの改造無しにＣＰＵとそれが専用に使用す
る入出力制御装置とをネットワーク接続し得るようにす
ることにある。
【００１０】更に、ネットワーク接続したときの問題と
して、ネットワーク上のどこからも基本的にアクセス可
能であるため予期せぬ相手からの誤ったアクセスによっ
て誤動作する危険性がある。
【００１１】そこで本発明の更に別の目的は、事前に設
定した相手以外からのアクセスをオペレーティングシス
テムの改造無しに禁止することによって、ネットワーク
接続に伴う危険性を除去することにある。
【００１２】本発明のその他の目的は、以下に述べる本
発明の実施の形態の説明によって明らかになるであろ
う。
【００１３】
【課題を解決するための手段】本発明を適用したクラス
タ型の計算機システムは、それぞれ少なくとも１個のＣ
ＰＵ及びメモリを有する複数のＣＰＵ・メモリ搭載装置
と複数の入出力制御装置とがネットワークで相互に接続
されている。より具体的には、本発明の第１の計算機シ
ステムは、それぞれ少なくとも１個のＣＰＵ及びメモリ
を有する複数のＣＰＵ・メモリ搭載装置と、複数の入出
力制御装置と、前記複数のＣＰＵ・メモリ搭載装置と前
記複数の入出力制御装置とを相互に接続するネットワー
クとを備え、且つ、前記それぞれのＣＰＵ・メモリ搭載
装置に、自装置の前記ＣＰＵから発行された入出力命令
を自装置に事前に割り当てられた前記入出力制御装置に
対して前記ネットワーク経由で送信すると共に前記入出
力制御装置からの応答を前記ネットワーク経由で受信す
る通信手段を備え、前記それぞれの入出力制御装置に、
自装置に事前に割り当てられた前記ＣＰＵ・メモリ搭載
装置からの入出力命令を前記ネットワーク経由で受信す
ると共に当該入出力命令の応答を前記ＣＰＵ・メモリ搭
載装置に対して前記ネットワーク経由で送信する通信手
段を備えている。
【００１４】また、本発明の第２の計算機システムは、
第１の計算機システムにおいて、前記入出力制御装置の
前記通信手段は、前記ネットワーク経由で受信した入出
力命令の送付元が事前に設定されたＣＰＵ・メモリ搭載
装置である場合に限って当該入出力命令を有効なものと
して受信する手段を備える。
【００１５】また、本発明の第３の計算機システムは、
第１または第２の計算機システムにおいて、前記ＣＰＵ
・メモリ搭載装置の前記通信手段は、前記ネットワーク
経由で受信した応答の送付元が事前に設定された入出力
制御装置である場合に限って当該応答を有効なものとし
て受信する手段を備える。
【００１６】また、本発明の第４の計算機システムは、
第１の計算機システムにおいて、前記ネットワークを前
記複数のＣＰＵ・メモリ搭載装置間の通信にも使用する
構成を有する。
【００１７】また、本発明の第５の計算機システムは、
第４の計算機システムにおいて、前記ＣＰＵ・メモリ搭
載装置の前記通信手段は、前記ネットワーク経由で他の
ＣＰＵ・メモリ搭載装置と通信する手段を備える。
【００１８】また、本発明の第６の計算機システムは、
第５の計算機システムにおいて、前記複数のＣＰＵ・メ
モリ搭載装置間の通信は、他のＣＰＵ・メモリ搭載装置
に搭載されたメモリのメモリアクセスにかかる通信とし
ている。
【００１９】また、本発明の第７の計算機システムは、
第１乃至第６の計算機システムにおいて、前記複数のＣ
ＰＵ・メモリ搭載装置の何れかが障害により動作不能に
なったとき、動作不能になった前記ＣＰＵ・メモリ搭載
装置が使用していた前記入出力制御装置を他の正常な前
記ＣＰＵ・メモリ搭載装置に割り当ててシステムの運用
を継続させる制御を行う手段を備える。
【００２０】また、本発明の第８の計算機システムは、
第７の計算機システムにおいて、前記他の正常なＣＰＵ
・メモリ搭載装置として、他の入出力制御装置を使って
処理を行っている現用系のＣＰＵ・メモリ搭載装置を使
用する。
【００２１】また、本発明の第９の計算機システムは、
第７の計算機システムにおいて、予備のＣＰＵ・メモリ
搭載装置を少なくとも１台備え、前記他の正常なＣＰＵ
・メモリ搭載装置として、前記予備のＣＰＵ・メモリ搭
載装置を使用する。
【００２２】また、本発明の第１０の計算機システム
は、第１乃至第６の計算機システムにおいて、予備の入
出力制御装置を少なくとも１台備え、且つ、現用の前記
複数の入出力制御装置の何れかが障害により動作不能に
なったとき、動作不能になった前記入出力制御装置を使
用していた前記ＣＰＵ・メモリ搭載装置に前記予備の入
出力制御装置を割り当ててシステムの運用を継続させる
制御を行う手段を備える。
【００２３】また、本発明の第１１の計算機システム
は、少なくとも１個のＣＰＵ及びメモリを有するＣＰＵ
・メモリ搭載装置と、入出力制御装置と、前記ＣＰＵ・
メモリ搭載装置と前記入出力制御装置とを接続する通信
ケーブルとを備え、且つ、前記ＣＰＵ・メモリ搭載装置
に、前記ＣＰＵから発行された入出力命令を前記入出力
制御装置に対して前記通信ケーブル経由で送信すると共
に前記入出力制御装置からの応答を前記通信ケーブル経
由で受信する通信手段を備え、前記入出力制御装置に、
前記ＣＰＵ・メモリ搭載装置からの入出力命令を前記通
信ケーブル経由で受信すると共に当該入出力命令の応答
を前記ＣＰＵ・メモリ搭載装置に対して前記通信ケーブ
ル経由で送信する通信手段を備える。
【００２４】他方、本発明の第１のＣＰＵ・メモリ搭載
装置は、少なくとも１個のＣＰＵ及びメモリと、外部と
の通信手段であって前記ＣＰＵから発行された入出力命
令を事前に割り当てられた入出力制御装置宛に送信する
と共に前記入出力制御装置からの応答を受信する通信手
段とを１つのボードに実装した構成を有する。
【００２５】また、本発明の第２のＣＰＵ・メモリ搭載
装置は、第１のＣＰＵ・メモリ搭載装置において、前記
通信手段は、前記受信した応答の送付元が事前に設定さ
れた入出力制御装置である場合に限って当該応答を有効
なものとして受信する手段を備える。
【００２６】更に、本発明の第１の入出力制御装置は、
入出力命令に基づいて周辺機器を制御する入出力制御回
路と、外部との通信手段であって事前に割り当てられた
ＣＰＵ・メモリ搭載装置からの入出力命令を受信して前
記入出力制御回路に伝達すると共に当該入出力命令の応
答を前記ＣＰＵ・メモリ搭載装置宛に送信する通信手段
とを１つのボードに実装した構成を有する。
【００２７】また、本発明の第２の入出力制御装置は、
第１の入出力制御装置において、前記通信手段は、前記
受信した入出力命令の送付元が事前に設定されたＣＰＵ
・メモリ搭載装置である場合に限って当該入出力命令を
有効なものとして受信する手段を備える。
【００２８】
【作用】本発明を適用したクラスタ型の計算機システム
にあっては、システムの立ち上げ時、ＣＰＵ・メモリ搭
載装置の通信手段に当該ＣＰＵ・メモリ搭載装置で使用
する入出力制御装置の宛先情報を設定し、他方、その入
出力制御装置の通信手段には当該入出力制御装置を使用
するＣＰＵ・メモリ搭載装置の宛先情報を設定してお
く。システムの運用が開始され、ＣＰＵ・メモリ搭載装
置上のＣＰＵから入出力命令が発行されると、それが通
信手段に渡され、通信手段がシステム立ち上げ時に設定
された宛先情報に従ってその入出力命令をネットワーク
経由で該当する入出力制御装置へ送信し、入出力制御装
置ではこの入出力命令を通信手段で受信してそれに基づ
いて周辺機器を制御する。そして、当該入出力命令の応
答を入出力制御装置の通信手段がシステム立ち上げ時に
設定された宛先情報に従ってネットワーク経由で該当す
るＣＰＵ・メモリ搭載装置に送信し、ＣＰＵ・メモリ搭
載装置ではこの応答を通信手段で受信し、ＣＰＵに伝達
する。
【００２９】このようにＣＰＵ・メモリ搭載装置におい
ては、通信手段がＣＰＵから発行された入出力命令の所
定の宛先への送信とその応答の受信を担っているため、
ＣＰＵは入出力命令の発行やその応答の受け取りに関し
て従来と何ら変わるところがなく、入出力制御装置があ
たかも直結されているかのように見える。従って、オペ
レーティングシステムに手を一切加える必要がない。そ
して、或る入出力制御装置を現に使用していたＣＰＵ・
メモリ搭載装置に障害が起きて使用不能になった場合、
診断制御回路等によって、当該入出力制御装置の通信手
段における宛先情報を他の正常なＣＰＵ・メモリ搭載装
置に変更すると共に、その正常なＣＰＵ・メモリ搭載装
置の通信手段に当該入出力制御装置の宛先情報を設定す
ることにより、その正常なＣＰＵ・メモリ搭載装置から
当該入出力制御装置を利用することが可能となり、シス
テムの可用性をより一層向上させることができる。ま
た、予備の入出力制御装置を用意しておけば、何れかの
入出力制御装置に障害が発生して使用不能になったと
き、それを使用していたＣＰＵ・メモリ搭載装置に前記
予備の入出力制御装置を割り当てることで、当該ＣＰＵ
・メモリ搭載装置における入出力処理を伴う業務の継続
が可能になる。
【００３０】
【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。
【００３１】図１は本発明を適用した計算機システムで
使用されるＣＰＵ・メモリ搭載装置の一例を示すブロッ
ク図である。この例のＣＰＵ・メモリ搭載装置１０１
は、ＣＰＵバス１０２によって相互に接続された４台の
ＣＰＵ１０３及び制御回路１０４と、この制御回路１０
４にメモリ信号線１０５を通じて接続されたメモリ１０
６と、制御回路１０４に２組の入出力信号線１０７、１
０８を通じて接続された通信回路１０９と、この通信回
路１０９に接続された通信ケーブル接続用の接続具（例
えばコネクタ）１１０とが、１つのボード上に実装され
ている。使用時には、接続具１１０に通信ケーブル１１
１が接続される。入出力信号線が１０７と１０８の２組
設けられているのは、このＣＰＵ・メモリ搭載装置１０
１が図１３の従来の計算機システム１００１と同じく２
つの入出力制御回路を制御できるようになっているため
である。入出力信号線１０７が入出力ポート０、入出力
信号線１０８が入出力ポート１に対応する。
【００３２】メモリ１０６は、例えばＲＯＭ及びＲＡＭ
で構成され、オペレーティングシステム（ＯＳ）やその
他各種のアプリケーションプログラム及び処理対象とな
る各種データを記憶する。４台のＣＰＵ１０３は、メモ
リ１０６に記憶されたＯＳの制御の下にアプリケーショ
ンプログラムを実行することにより、所定の業務処理を
遂行する。入出力命令を発行する際の動作及びメモリア
クセスを行う際の動作は従来の計算機システムと全く同
じであり、入出力命令及びメモリアクセス命令をＣＰＵ
バス１０２上に出力する。入出力命令の場合、その入出
力ポートを指定する。
【００３３】制御回路１０４は、ＣＰＵ１０３とメモリ
１０６及び通信回路１０９との間の命令やデータの授受
を中継する制御を行う。本例の場合、制御回路１０４
は、ＣＰＵ１０３からＣＰＵバス１０２に入出力命令が
発行されると、それを取り込んで２本ある入出力信号線
１０７、１０８のうち、指定された入出力ポートの入出
力信号線を通じて通信回路１０９へ伝達する。また、通
信回路１０９から入出力信号線１０７、１０８を通じて
入出力命令に対する応答を受信すると、それをＣＰＵバ
ス１０２を通じてＣＰＵ１０３に伝達する。他方、ＣＰ
Ｕ１０３からＣＰＵバス１０２にメモリアクセス命令が
発行されると、それを取り込んでメモリ信号線１０５を
通じてメモリ１０６に渡し、メモリに対するリード、ラ
イトの動作を行わせる。リードデータ等のメモリアクセ
ス命令に対する応答がメモリ１０６からメモリ信号線１
０５を通じて送られてくると、それをＣＰＵバス１０２
を通じてＣＰＵ１０３に返却する。
【００３４】入出力信号線１０７、１０８の先には、図
１３に示した従来の計算機システム１００１では入出力
制御回路１００６が接続されていたが、本例ではそれに
代えて通信回路１０９が接続されている。この通信回路
１０９には事前に送信先の宛先情報が設定されており、
入出力信号線１０７、１０８から入出力命令を受信する
と、この入出力命令に宛先情報を付加した通信メッセー
ジを接続具１１０に接続された通信ケーブル１１１に出
力する機能と、この出力した入出力命令に対する応答を
含む通信メッセージを通信ケーブル１１１から受信する
と、通信メッセージ中の応答を取り出して入出力信号線
１０７、１０８に出力する機能とを備えている。
【００３５】図２に通信回路１０９で行われる変換処理
の概要を示す。一般にＣＰＵ１０３が発行する入出力命
令、従って入出力信号線１０７、１０８を通じて制御回
路１０４から通信回路１０９へ渡される入出力命令は、
図２の符号１２１に示すように、入出力命令の種別等を
示すＩ／Ｏコマンド１２２とそれに付随するデータ１２
３とから構成される。データ１２３は一般的に出力デー
タであり、従って入力命令のようにデータ１２３が付随
しない場合もある。通信回路１０９は、このような入出
力命令１２１を受けると、図２の符号１３１に示すよう
に、Ｉ／Ｏコマンド１２２及びデータ１２３をそのまま
そっくり通信データ１３２として含み、それにネットワ
ークコマンド１３３、送付先ＩＤ１３４及び送付元ＩＤ
１３５を付加した通信メッセージに変換して通信ケーブ
ル１１１に出力する。送付先ＩＤ１３４及び送付元ＩＤ
１３５にはそれぞれ事前に設定されたＩＤが設定され
る。ＩＤは、上位数ビットがノード番号を示し、残りの
下位数ビットがノード内番号を示す。ネットワークコマ
ンド１３３にはメッセージ長等の情報が設定されるが、
具体的な中身は使用する通信方式に依存する。
【００３６】他方、通信ケーブル１１１から受信する通
信メッセージは、図２の符号１４１に示すようにネット
ワークコマンド１４３、送付先ＩＤ１４４、送付元ＩＤ
１４５及び通信データ１４２から構成され、形式的には
通信メッセージ１３１と同じであるが、通信データ１４
２の部分には、先に発行した入出力命令の応答が含まれ
ている。通信回路１０９では、通信メッセージ１４１を
受信すると、その中の通信データ１４２を抽出して図２
の符号１５１に示すような形式の応答に変換して入出力
信号線１０７、１０８に出力する。応答１５１は、通信
データ１４２に含まれていた応答コマンド１５２及びそ
れに付随するデータ１５３から構成される。
【００３７】以上のような機能を持つ通信回路１０９の
構成例を図３に示す。この例の通信回路１０９は、図２
で説明したような変換処理を行うポート０用の変換部１
６１及びポート１用の変換部１６２と、それぞれの変換
部１６１、１６２で作成された通信メッセージを順次に
選択して通信ケーブル１１１に出力する選択部１６３
と、通信ケーブル１１１から通信メッセージを受信し、
その送付先ＩＤ１４４に基づいてポート０用の変換部１
６１、ポート１用の変換部１６２に通信メッセージを振
り分ける振分部１６４と、ポート０用の変換部１６１に
振り分ける通信メッセージが持つべき送付先ＩＤ１４４
の値及びポート１用の変換部１６２に振り分ける通信メ
ッセージが持つべき送付先ＩＤ１４４の値を振分部１６
４に提供する振分情報レジスタ１６５とを備えている。
【００３８】また、ポート０用の変換部１６１は、通信
相手を一意に識別するためのＩＤを保持する相手ＩＤレ
ジスタ１７１と、通信の送り主を一意に識別するための
ＩＤを保持する自ＩＤレジスタ１７２と、入出力信号線
１０７から図２に示した入出力命令１２１を受信したと
き、通信データ１３２に入出力命令１２１を、送付先Ｉ
Ｄ１３４に相手ＩＤレジスタ１７１の設定値を、送付元
ＩＤ１３５に自ＩＤレジスタ１７２の設定値をそれぞれ
設定し、更にネットワークコマンド１３３を付加した通
信メッセージ１３１を作成して、選択部１６３に出力す
るＩ／Ｏ→Ｎ変換部１７３と、その逆に、振分部１６４
から図２に示した通信メッセージ１４１を受信したと
き、それに含まれる通信データ１４２を抽出し、応答１
５１として入出力信号線１０７に出力するＮ→Ｉ／Ｏ変
換部１７４とを備えている。
【００３９】相手ＩＤレジスタ１７１には、当該ＣＰＵ
・メモリ搭載装置１０１が使用する入出力制御装置を一
意に識別するノード番号とその入出力制御装置における
入出力制御回路を一意に識別するノード内番号とがそれ
ぞれ上位数ビット、下位数ビットに設定され、自ＩＤレ
ジスタ１７２には、当該ＣＰＵ・メモリ搭載装置１０１
を一意に識別するノード番号と当該ＣＰＵ・メモリ搭載
装置１０１における入出力ポート０を一意に識別するノ
ード内番号とがそれぞれ上位数ビット、下位数ビットに
設定される。
【００４０】また、本例のＮ→Ｉ／Ｏ変換部１７４は、
通信メッセージ１４１中の送付元ＩＤ１４５と相手ＩＤ
レジスタ１７１の設定値とを比較し、一致しなければ変
換処理を実施せず、従って応答１５１を入出力信号線１
０７に出力しない機能を有している。これは、図１３で
説明した従来の計算機システム１００１と異なり、本例
のＣＰＵ・メモリ搭載装置１０１は、後述するようにネ
ットワークに接続された全ての入出力制御装置と基本的
には通信可能であるが、実際のシステム運用において
は、ＣＰＵ・メモリ搭載装置１０１は事前に設定された
入出力制御装置だけを使用する必要がある。従って、事
前に設定された入出力制御装置以外の入出力制御装置か
ら誤って応答が送られてきた際には、エラーとしてそれ
をＣＰＵに伝達しない機構が必要である。Ｎ→Ｉ／Ｏ変
換部１７４に設けられた上記のチェック機構はこのよう
な役割を持つ。
【００４１】ポート１用の変換部１６２も、ポート０用
の変換部１６１と同様な構成要素１８１〜１８４で構成
されている。
【００４２】図４は本発明を適用した計算機システムで
使用される入出力制御装置の一例を示すブロック図であ
る。この例の入出力制御装置２０１は、１台の入出力制
御回路２０２と、この入出力制御回路２０２にＰＣＩ等
の標準入出力バス２０３を介して接続された周辺機器制
御機能を有する複数の入出力カード２０４と、入出力制
御回路２０２に入出力信号線２０５を通じて接続された
通信回路２０６と、この通信回路２０６に接続された通
信ケーブル接続用の接続具（例えばコネクタ）２０７と
が、１つのボード上に実装されている。使用時には、接
続具２０７に通信ケーブル２１１が接続される。また、
入出力カード２０４にはそのカード種別に応じた周辺機
器２１２が接続される。
【００４３】入出力制御回路２０２は、入出力信号線２
０５から受信した入出力命令に基づいて、その配下の標
準入出力バス２０３及び入出力カード２０４を通じて周
辺機器２１２を制御し、その入出力命令の処理結果であ
る応答を入出力信号線２０５に出力する機能を持ち、そ
の構成と動作は図１３に示した入出力制御回路１００６
と何ら変わるところがない。但し、入出力信号線２０５
の先には図１３に示した従来の計算機システム１００１
では制御回路１００４が接続されていたが、本例では、
その部分に通信回路２０６が設けられている。
【００４４】通信回路２０６は、通信ケーブル２１１か
ら通信メッセージを受信すると、通信メッセージ中の入
出力命令を取り出して入出力信号線２０５に出力する機
能と、入出力信号線２０５から入出力命令の応答を受信
すると、その応答に事前に設定された宛先情報を付加し
た通信メッセージを通信ケーブル２１１に出力する機能
とを備えている。この通信回路２０６で行われる変換処
理の概要を先の図２を参照して説明する。
【００４５】通信ケーブル２１１から受信する通信メッ
セージは、図２の符号１３１に示した形式となる。通信
回路２０６は、この通信メッセージ１３１を受信する
と、通信データ１３２を抽出して図２の符号１２１に示
したＩ／Ｏコマンド１２２及びそれに付随するデータ１
２３から構成される入出力命令１２１を生成し、それを
入出力信号線２０５を通じて入出力制御回路２０２へ出
力する。他方、入出力信号線２０５を通じて入出力制御
回路２０２から出力される応答は、図２の符号１５１に
示したような形式となる。通信回路２０６は、この応答
１５１を受信すると、図２の符号１４１に示すように、
応答コマンド１５２及びデータ１５３をそのままそっく
り通信データ１４２として含み、それにネットワークコ
マンド１４３、送付先ＩＤ１４４及び送付元ＩＤ１４５
を付加した通信メッセージ１４１に変換して通信ケーブ
ル２１１に出力する。送付先ＩＤ１４４及び送付元ＩＤ
１４５にはそれぞれ事前に設定されたＩＤが設定され
る。ネットワークコマンド１４３にはメッセージ長等の
情報が設定されるが、具体的な中身は使用する通信方式
に依存する。
【００４６】以上のような機能を持つ通信回路２０６
は、図３に示したＣＰＵ・メモリ搭載装置側の通信回路
１０９と同様に構成できる。この場合、本例の入出力制
御装置２０１は入出力制御回路２０２を１台しか有して
いないので、図３の変換部１６１、１６２に相当する部
分が１つだけ有れば足りる。その構成例を図５に示す。
この例の通信回路２０６は、通信相手を一意に識別する
ためのＩＤを保持する相手ＩＤレジスタ２２１と、通信
の送り主を一意に識別するためのＩＤを保持する自ＩＤ
レジスタ２２２と、通信ケーブル２１１から図２に示し
た通信メッセージ１３１を受信したとき、それに含まれ
る通信データ１３２を抽出し、入出力命令１２１として
入出力信号線２０５に出力するＮ→Ｉ／Ｏ変換部２２３
と、その逆に、入出力信号線２０５から図２に示した応
答１５１を受信したとき、通信データ１４２に応答１５
１を、送付先ＩＤ１４４に相手ＩＤレジスタ２２１の設
定値を、送付元ＩＤ１４５に自ＩＤレジスタ２２２の設
定値をそれぞれ設定し、更にネットワークコマンド１４
３を付加した通信メッセージ１４１を作成して、通信ケ
ーブル２１１に出力するＩ／Ｏ→Ｎ変換部２２４とを備
えている。
【００４７】相手ＩＤレジスタ２２１には、当該入出力
制御装置２０１を使用するＣＰＵ・メモリ搭載装置を一
意に識別するノード番号とそのＣＰＵ・メモリ搭載装置
におけるノード内番号とがそれぞれ上位数ビット、下位
数ビットに設定され、自ＩＤレジスタ２２２には、当該
入出力制御装置２０１を一意に識別するノード番号と当
該入出力制御装置２０１における入出力制御回路２０２
を一意に識別するノード内番号とがそれぞれ上位数ビッ
ト、下位数ビットに設定される。
【００４８】また、本例のＮ→Ｉ／Ｏ変換部２２３は、
通信メッセージ１３１中の送付元ＩＤ１３５と相手ＩＤ
レジスタ２２１の設定値とを比較し、一致しなければ変
換処理を実施せず、従って入出力命令１２１を入出力信
号線２０５に出力しない機能を有している。これは、図
１３で説明した従来の計算機システム１００１と異な
り、本例の入出力制御装置２０１は、後述するようにネ
ットワークに接続された全てのＣＰＵ・メモリ搭載装置
と基本的には通信可能であるが、実際のシステム運用に
おいては、入出力制御装置２０１は事前に設定されたＣ
ＰＵ・メモリ搭載装置だけで使用される必要がある。従
って、事前に設定されたＣＰＵ・メモリ搭載装置以外の
ＣＰＵ・メモリ搭載装置から入出力命令を含む通信メッ
セージが誤って送られてきた際には、エラーとしてそれ
を入出力制御回路２０２に伝達しない機構が必要であ
る。Ｎ→Ｉ／Ｏ変換部２２３に設けられた上記のチェッ
ク機構はこのような役割を持つ。
【００４９】図６は本発明を適用した計算機システムの
一例を示すブロック図である。この例の計算機システム
は、図１に示したＣＰＵ・メモリ搭載装置１０１及び図
４に示した入出力制御装置２０１をそれぞれ３台使用し
て、クラスタ型の計算機システムを実現している。図６
では、それぞれのＣＰＵ・メモリ搭載装置、入出力制御
装置を区別するために枝番を用いて、１０１−１〜１０
１−３、２０１−１〜２０１−３の符号を付けてある。
【００５０】各ＣＰＵ・メモリ搭載装置１０１−１〜１
０１−３は、通信ケーブル１１１によってネットワーク
３０１の接続点３０２〜３０４に接続され、各入出力制
御装置２０１−１〜２０１−３は、通信ケーブル２１１
によってネットワーク３０１の接続点３０５〜３０７に
接続されている。ネットワーク３０１には、各接続点３
０２〜３０７の宛先情報として、その接続点に接続され
ているＣＰＵ・メモリ搭載装置１０１−１〜１０１−３
及び入出力制御装置２０１−１〜２０１−３のノード番
号が事前に設定されており、各接続点３０２〜３０７か
ら流入する図２の通信メッセージ１３１、１４１をその
送付先ＩＤ１３４、１４４中のノード番号と同じノード
番号を持つ接続点に接続されたノード（ＣＰＵ・メモリ
搭載装置、入出力制御装置）に届ける。このようなネッ
トワーク３０１としては、例えばトーラス型ネットワー
ク、メッショ型ネットワーク、クロスバ型ネットワーク
等の高速ネットワークが使用される。
【００５１】このように本例の計算機システムは、複数
のＣＰＵ・メモリ搭載装置１０１−１〜１０１−３及び
複数の入出力制御装置２０１−１〜２０１−３がネット
ワーク３０１で相互に接続されているため、基本的に、
任意のＣＰＵ・メモリ搭載装置１０１−１〜１０１−３
に任意の入出力制御装置２０１−１〜２０１−３を割り
当てることができる。しかし、実際のシステム運用中
は、各ＣＰＵ・メモリ搭載装置１０１−１〜１０１−３
に特定の入出力制御装置２０１−１〜２０１−３を論理
的に割り当て、それらで情報処理装置を構成する。図６
では、ＣＰＵ・メモリ搭載装置１０１−１に入出力制御
装置２０１−１を、ＣＰＵ・メモリ搭載装置１０１−２
に入出力制御装置２０１−２を、ＣＰＵ・メモリ搭載装
置１０１−３に入出力制御装置２０１−３をそれぞれ割
り当てた例を示しており、ＣＰＵ・メモリ搭載装置１０
１−１と入出力制御装置２０１−１で１つの情報処理装
置３０８が構成され、ＣＰＵ・メモリ搭載装置１０１−
２と入出力制御装置２０１−２で別の１つの情報処理装
置３０９が構成され、ＣＰＵ・メモリ搭載装置１０１−
３と入出力制御装置２０１−３で更に別の１つの情報処
理装置３１０が構成されている。
【００５２】各ＣＰＵ・メモリ搭載装置１０１−１〜１
０１−３への入出力制御装置２０１−１〜２０１−３の
割り当ては、それらの通信回路１０９、２０６における
相手ＩＤの設定によって行われる。具体的には、ＣＰＵ
・メモリ搭載装置１０１−１の通信回路１０９では、図
３のポート０用の変換部１６１における相手ＩＤレジス
タ１７１に入出力制御装置２０１−１のノード番号及び
ノード内番号を設定し、入出力制御装置２０１−１の通
信回路２０６では、図５の相手ＩＤレジスタ２２１にＣ
ＰＵ・メモリ搭載装置１０１−１のノード番号及びノー
ド内番号を設定する。同様に、ＣＰＵ・メモリ搭載装置
１０１−２、１０１−３の通信回路１０９のポート０用
の変換部１６１における相手ＩＤレジスタ１７１に入出
力制御装置２０１−２、２０１−３のノード番号及びノ
ード内番号を設定し、入出力制御装置２０１−２、２０
１−３の通信回路２０６の相手ＩＤレジスタ２２１にＣ
ＰＵ・メモリ搭載装置１０１−２、１０１−３のノード
番号及びノード内番号を設定する。ＣＰＵ・メモリ搭載
装置１０１−１〜１０１−３の通信回路１０９における
ポート１用の変換部１６２はシステムの運用開始時点で
は使用しないため、相手ＩＤは設定されない。
【００５３】上述のような通信回路１０９、２０６への
相手ＩＤの設定は、通信回路１０９、２０６への自ＩＤ
の設定や振分情報の設定を含め、本例の計算機システム
では、各情報処理装置３０８〜３１０毎に設けた診断制
御回路（ＳＰ）３１１〜３１３で行うようにしている。
つまり、診断制御回路３１１〜３１３に通信回路１０
９、２０６へのパスを設け、このパスを通じて図３の相
手ＩＤレジスタ１７１、１８１、自ＩＤレジスタ１７
２、１８２及び振分情報レジスタ１６５の設定、及び図
５の相手ＩＤレジスタ２２１、自ＩＤレジスタ２２２の
設定を行う。また、各診断制御回路３１１〜３１３は、
図１３で示した従来の計算機システム１００１の診断制
御回路１０１０と同様の機能を併せ持ち、また診断用ネ
ットワーク３１４を通じて相互に通信可能になってい
る。
【００５４】更に、本例の計算機システムは、情報処理
装置３０８〜３１０相互間の通信を可能にするために、
図１４に示した従来の計算機システムと同様に、それぞ
れの情報処理装置３０８〜３１０の入出力制御装置２０
１−１〜２０１−３におけるネットワーク接続用の入出
力カード３１５を使ってネットワーク３１６で相互に接
続してある。ネットワーク３１６としては、例えばイー
サネット（登録商標）等が使用される。勿論、それぞれ
の情報処理装置３０８〜３１０のＣＰＵ・メモリ搭載装
置１０１−１〜１０１−３における制御回路１０４の部
分でネットワーク接続する構成も採用することができ
る。更に、ネットワーク３０１を利用することもできる
が、これについては後述する。
【００５５】次に本例の計算機システムの動作を説明す
る。
【００５６】図６の計算機システムのシステム立ち上げ
時、診断制御回路３１１〜３１３によってシステム各部
の初期設定が実施される。そして、その一環として前述
したように各通信回路１０９、２０６への相手ＩＤ、自
ＩＤ、振分情報の設定が実施される。また、各ＣＰＵ・
メモリ搭載装置１０１−１〜１０１−３の入出力ポート
０には１台の入出力制御装置２０１−１〜２０１−３が
接続されていること、入出力ポート１には入出力制御装
置が接続されていないといったシステムの構成情報が初
期設定される。従って、各ＣＰＵ・メモリ搭載装置１０
１−１〜１０１−３のＣＰＵ１０３は入出力命令を発行
する際、入出力ポート０を使用する。
【００５７】何れかのＣＰＵ・メモリ搭載装置、例えば
ＣＰＵ・メモリ搭載装置１０１−１のＣＰＵ１０３から
入出力ポート０への入出力命令が発行されると、制御回
路１０４がそれを通信回路１０９へ伝達する。通信回路
１０９は、図３のポート０用の変換部１６１におけるＩ
／Ｏ→Ｎ変換部１７３によって図２で説明したように入
出力命令１２１を通信メッセージ１３１に変換して選択
部１６３、接続具１１０、通信ケーブル１１１を通じて
ネットワーク３０１の接続点３０２へ送出する。このと
きの通信メッセージ１３１の送付先ＩＤ１３４は入出力
制御装置２０１−１を一意に識別するノード番号及び入
出力制御回路２０２を一意に識別するノード内番号を示
し、送付元ＩＤ１３５はＣＰＵ・メモリ搭載装置１０１
−１を一意に識別するノード番号及びポート０を一意に
識別するノード内番号を示している。
【００５８】ネットワーク３０１では、接続点３０２に
流入した通信メッセージ１３１をその送付先ＩＤ１３４
中のノード番号に従って接続点３０５へ届け、入出力制
御装置２０１−１に送り込む。入出力制御装置２０１−
１の通信回路２０６は、この通信メッセージ１３１を通
信ケーブル２１１及び接続具２０７を通じて受信し、図
５のＮ→Ｉ／Ｏ変換部２２３により送付元ＩＤ１３５が
相手ＩＤレジスタ２２１に設定された相手ＩＤと一致す
ることを確認して、図２で説明したように元の入出力命
令１２１に変換し、入出力制御回路２０２に出力する。
入出力制御回路２０２は、その入出力命令１２１を受け
取り解釈した上で、若し周辺機器２１２にかかる入出力
命令であれば入出力カード２０４を通じて周辺機器２１
２へその命令を伝達する等の制御を行い、周辺機器２１
２は命令を解釈し、必要な入出力命令を実行した後に、
結果を入出力制御回路２０２に返却する。他方、ネット
ワーク３１６経由による他の情報処理装置との間の通信
にかかる入出力命令であった場合には、入出力制御回路
２０２は入出力カード３１５へその命令を伝達する等の
制御を行い、入出力カード３１５はその命令を解釈し、
ネットワーク３１６経由で他の情報処理装置と通信を行
い、結果を入出力制御回路２０２に返却する。
【００５９】入出力制御回路２０２は、返却された結果
を入出力命令に対する応答として通信回路２０６に伝達
する。通信回路２０６は、図５のＩ／Ｏ→Ｎ変換部２２
４により、この応答を図２で説明したように応答１５１
から通信メッセージ１４１に変換してネットワーク３０
１の接続点３０５へ送り出す。このときの通信メッセー
ジ１４１の送付先ＩＤ１４４は、ＣＰＵ・メモリ搭載装
置１０１−１を一意に識別するノード番号及びポート０
を一意に識別するノード内番号であり、送付元ＩＤ１４
５は入出力制御装置２０１−１を一意に識別するノード
番号及び入出力制御回路２０２を一意に識別するノード
内番号である。
【００６０】ネットワーク３０１は、接続点３０５に流
入した通信メッセージ１４１をその送付先ＩＤ１４４中
のノード番号に従って接続点３０２へ届け、ＣＰＵ・メ
モリ搭載装置１０１−１に送り込む。ＣＰＵ・メモリ搭
載装置１０１−１の通信回路１０９は、この通信メッセ
ージ１４１を図３の通信ケーブル１１１、接続具１１０
を通じて振分部１６４で受信し、通信メッセージ１４１
の送付先ＩＤ１４４と振分情報レジスタ１６５の振分情
報とに基づいて、ポート０用の変換部１６１へ当該通信
メッセージ１４１を振り分ける。変換部１６１は、Ｎ→
Ｉ／Ｏ変換部１７４により、送付元ＩＤ１４５が相手Ｉ
Ｄレジスタ１７１に設定された相手ＩＤと一致すること
を確認して、図２で説明したように元の応答１５１に変
換し、制御回路１０４に出力する。制御回路１０４は、
その応答１５１をＣＰＵ１０３に通知する。
【００６１】他のＣＰＵ・メモリ搭載装置１０１−２、
１０１−３上のＣＰＵ１０３から入出力命令が発行され
た際にも、前述と同様の動作を行われる。但し、ＣＰＵ
・メモリ搭載装置１０１−２から発行された入出力命令
は、ネットワーク３０１経由で入出力制御装置２０１−
２に伝えられて処理され、ＣＰＵ・メモリ搭載装置１０
１−３から発行された入出力命令は、ネットワーク３０
１経由で入出力制御装置２０１−３に伝えられて処理さ
れることになる。
【００６２】さて、システムの運用中に何れかのＣＰＵ
・メモリ搭載装置、例えばＣＰＵ・メモリ搭載装置１０
１−１に障害が発生し、動作の継続が不可能になったも
のとすると、それが使用していた入出力制御装置２０１
−１は自らは障害がないのに入出力命令を出すものがな
くなるために、動作ができなくなる。診断制御回路３１
１はこのような状態を検出すると、他の診断制御回路３
１２、３１３と協調して、正常な入出力制御装置２０１
−１の有効利用を図る。先ず、診断制御回路３１１は、
入出力制御装置２０１−１を新たに使用するＣＰＵ・メ
モリ搭載装置を決定する。これは、どのＣＰＵ・メモリ
搭載装置に障害が発生したとき、それが使用していた入
出力制御装置を他のどのＣＰＵ・メモリ搭載装置が引き
取るかの情報を事前に診断制御装置３１１〜３１３に設
定しておいて、その情報に基づいて決定しても良いし、
他の診断制御回路とネゴシエーションを行って決定して
も良い。以下では、ＣＰＵ・メモリ搭載装置１０１−２
が入出力制御装置２０１−１を使用するものと決定され
た場合を想定して、以後の動作を説明する。
【００６３】診断制御回路３１１は、入出力制御装置２
０１−１の新たな使用元がＣＰＵ・メモリ搭載装置１０
１−２に決定すると、入出力制御装置２０１−１の再立
ち上げを実施し、その一環として、通信回路２０６の図
５に示した相手ＩＤレジスタ２２１にＣＰＵ・メモリ搭
載装置１０１−２のノード番号及びポート１を示すノー
ド内番号を設定し、自ＩＤレジスタ２２２には元と同じ
ＩＤを設定する。
【００６４】他方、ＣＰＵ・メモリ搭載装置１０１−２
側の診断制御回路３１２は、ＣＰＵ・メモリ搭載装置３
１２及び入出力制御装置２０１−２で仕掛かり中の処理
が終了した時点で、情報処理装置３０９のシステム再立
ち上げを実施し、その一環として、通信回路１０９の図
３に示したポート１用の変換部１６２における相手ＩＤ
レジスタ１８１に入出力制御装置２０１−１のノード番
号及びノード内番号を、自ＩＤレジスタ１８２にＣＰＵ
・メモリ搭載装置１０１−２のノード番号及びポート１
を示すノード内番号をそれぞれ設定する。また、振分情
報レジスタ１６５に所望の振分情報を設定し、通信メッ
セージ中の送付先ＩＤ１４４のノード内番号がポート０
を示す場合にはポート０の変換部１６１へ、ポート１を
示す場合にはポート１の変換部１６２へ、それぞれ通信
メッセージが振り分けられるようにする。ポート０用の
変換部１６１の相手ＩＤレジスタ１７１、自ＩＤレジス
タ１７２、入出力制御装置２０１−２の通信回路２０６
における相手ＩＤレジスタ２２１、自ＩＤレジスタ２２
２には元と同じＩＤを設定する。更に、ＣＰＵ・メモリ
搭載装置１０１−２の入出力ポート０には１台の入出力
制御装置２０１−２が接続され、入出力ポート１には１
台の入出力制御装置２０１−１が接続されているといっ
たシステムの構成情報を設定する。従って、ＣＰＵ・メ
モリ搭載装置１０１−２のＣＰＵ１０３は入出力命令を
発行する際、入出力ポート０及び入出力ポート１の双方
を使用することができる。
【００６５】その後、システムの運用が再開され、ＣＰ
Ｕ・メモリ搭載装置１０１−２のＣＰＵ１０３から入出
力ポート１に入出力命令が発行されると、通信回路１０
９のポート１用の変換部１６２により入出力制御装置２
０１−１のノード番号を含む送付先ＩＤを付加した通信
メッセージに変換されて、ネットワーク３０１経由で入
出力制御装置２０１−１に送られることになる。また、
入出力制御装置２０１−１からの応答は、通信回路２０
６によりＣＰＵ・メモリ搭載装置１０１−２のノード番
号及びポート１を示すノード内番号を含む送付先ＩＤを
付加した通信メッセージに変換されて、ネットワーク３
０１経由でＣＰＵ・メモリ搭載装置１０１−２に送ら
れ、通信回路１０９のポート１用の変換部１６２により
元の応答に変換されてＣＰＵ１０３に通知されることに
なる。
【００６６】図７は本発明を適用した計算機システムの
別のブロック図である。この例の計算機システムは、図
１に示したＣＰＵ・メモリ搭載装置１０１と図４に示し
た入出力制御装置２０１をそれぞれ１台使用し、両者の
接続具１１０と接続具２０７間を通信ケーブル４０１で
直接接続することにより、ＣＰＵ・メモリ搭載装置及び
入出力制御装置をそれぞれ１台だけ有する最小構成の情
報処理装置４０２を実現している。
【００６７】このような最小構成の情報処理装置４０２
は、性能や可用性の点ではクラスタ型に劣るが、価格が
安いため小規模な情報処理用に良く利用される。この場
合、ＣＰＵ・メモリ搭載装置１０１と入出力制御装置２
０１とは１対１に対応するため、制御回路１０４と入出
力制御回路２０２とを直結することも考えられるが、図
６に示したクラスタ型の計算機システムで使うＣＰＵ・
メモリ搭載装置及び入出力制御装置をそのままそっくり
利用できるため、最小構成専用の設計が不要になり、部
品点数も削減される利点がある。また、処理能力が不足
してきた場合に、ＣＰＵ・メモリ搭載装置及び入出力制
御装置を買い足して、図６に示すようなクラスタ型に再
構築できる利点もある。
【００６８】図７の情報処理装置４０２における動作
は、ＣＰＵ・メモリ搭載装置１０１と入出力制御装置２
０１との間でネットワーク経由でなく通信ケーブル４０
１を介して通信メッセージが直接授受される点を除き、
図６の計算機システムと同じである。
【００６９】図８は本発明を適用した計算機システムの
更に別のブロック図である。この例の計算機システム
は、図６の計算機システムにおけるＣＰＵ・メモリ搭載
装置１０１−１〜１０１−３間の通信をネットワーク３
１６でなく、ＣＰＵ・メモリ搭載装置１０１−１〜１０
１−３と入出力制御装置２０１−１〜２０１−３間を相
互に接続するネットワーク３０１を通じて行えるように
変更したものである。そのために、ＣＰＵ・メモリ搭載
装置は図１のＣＰＵ・メモリ搭載装置１０１でなく、図
９に示されるＣＰＵ・メモリ搭載装置１０１Ａを使用し
ている。
【００７０】図９のＣＰＵ・メモリ搭載装置１０１Ａが
図１のＣＰＵ・メモリ搭載装置１０１と相違するところ
は、制御回路１０４Ａ及び通信回路１０９Ａの機能と、
制御回路１０４Ａと通信回路１０９Ａとの間に新たにノ
ード間通信パス１１２を設けた点にある。
【００７１】制御回路１０４Ａは、ＣＰＵ１０３からＣ
ＰＵバス１０２にメモリアクセス命令が出されたとき、
そのアクセス先のメモリが自ノード上のメモリ１０６
か、他ノード上のメモリかをアクセスアドレスに基づい
て判断し、自ノード上のメモリ１０６のときは図１の制
御回路１０４と同様にメモリ信号線１０５を通じて自ノ
ードのメモリ１０６にメモリアクセス命令を伝達する
が、他ノード上のメモリのときはノード間通信パス１１
２を通じて通信回路１０９Ａに伝達する。アクセスアド
レスに基づいて、アクセス先が自ノード上のメモリ１０
６か、どの他ノード上のメモリかを判断する方法として
は、例えば、メモリアドレスの上位数ビットをノード番
号に対応させ、当該上位数ビットが自ノードのノード番
号と等しければ自ノードのメモリ１０６へのアクセス、
それ以外は当該上位数ビットで示されるノード番号に対
応するノード上のメモリへのアクセスと判断する方法な
どを採用することができる。また、制御回路１０４Ａ
は、ノード間通信パス１１２を通じて通信回路１０９Ａ
から前記メモリアクセス命令の応答を受信すると、それ
をＣＰＵ１０３へ伝達する。更に制御回路１０４Ａは、
ノード間通信パス１１２を通じて通信回路１０９Ａから
他ノードが発したメモリアクセス命令を受信すると、そ
れをメモリ信号線１０５を通じてメモリ１０６に送って
アクセスを行わせ、その結果をノード間通信パス１１２
を通じて通信回路１０９Ａに伝達する。それ以外の機能
は、図１の制御回路１０４と同じである。
【００７２】通信回路１０９Ａは、図１の通信回路１０
９の機能に加えて、ノード間通信パス１１２からメモリ
アクセス命令を受信すると、このメモリアクセス命令を
含む該当ノード宛の通信メッセージを作成して通信ケー
ブル１１１に出力する機能、このメモリアクセス命令に
対する応答を含む通信メッセージを通信ケーブル１１１
から受信すると、通信メッセージ中の応答を取り出して
ノード間通信パス１１２に出力する機能、通信ケーブル
１１１から他ノードが出したメモリアクセス命令を含む
通信メッセージを受信すると、通信メッセージ中のメモ
リアクセス命令を取り出してノード間通信パス１１２に
出力する機能、そのメモリアクセス命令に対する応答を
ノード間通信パス１１２から受信すると、その応答を含
む該当ノード宛の通信メッセージを作成して通信ケーブ
ル１１１に出力する機能を有している。
【００７３】図１０に通信回路１０９Ａで行われるメモ
リアクセス関連の変換処理の概要を示す。一般にＣＰＵ
１０３が発行するメモリアクセス命令、従ってノード間
通信パス１１２を通じて制御回路１０４Ａから通信回路
１０９Ａへ渡されるメモリアクセス命令は、図１０の符
号５０１に示すように、リードやライトのアクセス種別
等を示すメモリコマンド５０２とそれに付随するデータ
５０３とから構成される。データ５０３は一般的にライ
トデータであり、従ってリード命令のようにデータ５０
３が付随しない場合もある。通信回路１０９Ａは、この
ようなメモリアクセス命令５０１を受けると、図１０の
符号５１１に示すように、メモリコマンド５０２及びデ
ータ５０３をそのままそっくり通信データ５１２として
含み、それにネットワークコマンド５１３、送付先ＩＤ
５１４及び送付元ＩＤ５１５を付加した通信メッセージ
に変換して通信ケーブル１１１に出力する。送付先ＩＤ
５１４には、当該メモリアクセス命令を送るノードのノ
ード番号及びノード内番号が設定され、送付元ＩＤ５１
５には自ノードのノード番号及びノード内番号が設定さ
れる。
【００７４】アクセス先のノードから返されてくるメモ
リアクセス命令に対する通信メッセージは、図１０の符
号５２１に示すようにネットワークコマンド５２３、送
付先ＩＤ５２４、送付元ＩＤ５２５及び通信データ５２
２から構成され、形式的には通信メッセージ５１１と同
じであるが、通信データ５２２の部分には、先に発行し
たメモリアクセス命令の応答が含まれている。通信回路
１０９Ａでは、通信メッセージ５２１を受信すると、そ
の通信データ５２２を抽出して図１０の符号５３１に示
すような形式の応答に変換してノード間通信パス１１２
に出力する。応答５３１は、通信データ５２１に含まれ
ていた応答コマンド５３２及びそれに付随するデータ５
３３から構成される。
【００７５】他方、他のノードから送られてくるメモリ
アクセス命令を含む通信メッセージは図１０の符号５１
１の通信メッセージと同じ形式であり、これを受信した
とき、通信回路１０９Ａは、メモリアクセス命令５０１
に変換してノード間通信パス１１２に出力する。また、
このメモリアクセス命令５０１に対してノード間通信パ
ス１１２から受信する応答は図１０の符号５３１の応答
と同じ形式であり、これを受信したとき、通信回路１０
９Ａは、通信メッセージ５２１に変換して通信ケーブル
１１１に出力する。
【００７６】以上のような機能を持つ通信回路１０９Ａ
の構成例を図１１に示す。この例の通信回路１０９Ａが
図３の通信回路１０９と相違するところは、メモリアク
セス用の変換部１６６を有することと、変換部が１６
１、１６２、１６６の３つあるため、選択部１６３Ａ及
び振分部１６４Ａの機能が拡張されており、また振分情
報レジスタ１６５に変換部１６６への通信メッセージの
振分情報が追加されている点にある。
【００７７】メモリアクセス用の変換部１６６は、送付
先ＩＤレジスタ１９１、自ＩＤレジスタ１９２、Ｍ→Ｎ
変換部１９３及びＮ→Ｍ変換部１９４とで構成される。
Ｍ→Ｎ変換部１９３は、ノード間通信パス１１２から自
ノードのＣＰＵから出力された図１０のメモリアクセス
命令５０１を受信すると、図１０の通信メッセージ５１
１に変換して選択部１６３Ａを通じて通信ケーブル１１
１に出力する。通信メッセージ５１１の送付先ＩＤ５１
４には、メモリアクセス命令５０１のメモリアドレスか
ら求まるノード番号とメモリアクセス用変換部を指定す
るノード内番号とを設定し、送付元ＩＤ５１５には、自
ＩＤレジスタ１９２に事前に設定された自ノード番号及
び変換部１６６を示すノード内番号を設定する。Ｎ→Ｍ
変換部１９４は、他ノードから送られてきた図１０の通
信メッセージ５２１を振分部１６４Ａから受信すると、
図１０のメモリアクセス命令５３１に変換してノード間
通信パス１１２に出力する。
【００７８】また、Ｎ→Ｍ変換部１９４は、他ノードか
ら送られてきた図１０の通信メッセージ５１１を振分部
１６４Ａから受信すると、図１０のメモリアクセス命令
５０１に変換してノード間通信パス１１２に出力する。
このとき、通信メッセージ５１１の送付元ＩＤ５１５を
当該メモリアクセス命令の応答を返す送付先ＩＤとして
送付先ＩＤレジスタ１９１に格納しておく。ノード間通
信パス１１２から当該メモリアクセス命令の応答をＭ→
Ｎ変換部１９３が受信すると、図１０の応答５３１から
通信メッセージ５２１を生成するが、その送付先ＩＤ５
２４に送付先ＩＤレジスタ１９１に格納された送付先Ｉ
Ｄを設定する。
【００７９】このように本例の計算機システムは、図８
に示したように複数のＣＰＵ・メモリ搭載装置１０１−
１Ａ〜１０１−３Ａと複数の入出力制御装置２０１−１
〜２０１−３とを相互接続するネットワーク３０１を使
って、ＣＰＵ・メモリ搭載装置１０１−１Ａ〜１０１−
３Ａ間の通信を行うため、ネットワーク３０１の資源を
有効に利用することが可能になる。
【００８０】図１２は本発明を適用した計算機システム
の更に別の例を示すブロック図である。この例の計算機
システムは、図１または図９に示したＣＰＵ・メモリ搭
載装置１０１または１０１Ａ及び図４に示した入出力制
御装置２０１を、それぞれ６０１−１〜６０１−３、２
０１−１〜２０１−３で示す各３台ずつ使用して、図６
または図８と同様に３つの情報処理装置６０２〜６０４
を有するクラスタ型の計算機システムを実現すると共
に、ＣＰＵ・メモリ搭載装置６０１−１〜６０１−３及
び入出力制御装置２０１−１〜２０１−３と同様なＣＰ
Ｕ・メモリ搭載装置６０１−４及び入出力制御装置２０
１−４をそれぞれ１台ずつ、予備の装置として事前にネ
ットワーク３０１に接続した構成を有する。なお、予備
のＣＰＵ・メモリ搭載装置６０１−４及び入出力制御装
置２０１−４には、診断制御装置３１４が接続され、こ
の診断制御装置３１４は他の診断制御装置３１１〜３１
３と同じく診断用ネットワーク３１４に接続されてい
る。
【００８１】この例の計算機システムでは、ＣＰＵ・メ
モリ搭載装置６０１−４は通常のシステム運用時は使用
されず、待機系として用意されており、他の現用系のＣ
ＰＵ・メモリ搭載装置６０１−１〜６０１−３に障害が
発生して動作不能になった場合、動作不能となったＣＰ
Ｕ・メモリ搭載装置が使用していた入出力制御装置を引
き取って運用を継続する。例えば、図１２のＣＰＵ・メ
モリ搭載装置６０１−１が動作不能になると、診断制御
装置３１１によって入出力制御装置２０１−１における
通信回路２０６の相手ＩＤがＣＰＵ・メモリ搭載装置６
０１−４のＩＤに再設定される等の処理が行われ、また
診断制御装置３１４によりＣＰＵ・メモリ搭載装置６０
１−４の立ち上げが行われ、その際にＣＰＵ・メモリ搭
載装置６０１−４の通信回路１０９または１０９Ａのポ
ート０用の変換部１６１における相手ＩＤが入出力制御
装置２０１−１のＩＤに設定される等の初期設定が行わ
れ、ＣＰＵ・メモリ搭載装置６０１−１で実施されてい
た業務処理が、入出力制御装置２０１−１を使ってＣＰ
Ｕ・メモリ搭載装置６０１−４で再開される。
【００８２】また、入出力制御装置２０１−４は通常の
システム運用時は使用されず、待機系として用意されて
おり、他の入出力制御装置２０１−１〜２０１−３に障
害が発生して動作不能になった場合、動作不能となった
入出力制御装置を使用していたＣＰＵ・メモリ搭載装置
に割り当てて運用を継続する。例えば、図１２の入出力
制御装置２０１−１が動作不能になると、診断制御装置
３１１によってＣＰＵ・メモリ搭載装置６０１−１の再
立ち上げ時に通信回路１０９または１０９Ａのポート０
用の変換部１６１における相手ＩＤが入出力制御装置２
０１−４のＩＤに設定される等の初期設定が行われ、ま
た診断制御装置３１４により入出力制御装置２０１−１
における通信回路２０６の相手ＩＤがＣＰＵ・メモリ搭
載装置６０１−１のＩＤに設定される等の処理が行わ
れ、入出力制御装置２０１−１を使って実施されていた
業務が入出力制御装置２０１−４を使ってＣＰＵ・メモ
リ搭載装置６０１−１で再開される。
【００８３】以上本発明を幾つかの例を挙げて説明した
が、本発明は以上の例に限定されず以下に述べるような
各種の付加変更が可能である。
【００８４】ＣＰＵ・メモリ搭載装置は、４台のＣＰＵ
１０３を備えるようにしたが、４台以上でも、３台以下
でも良く、少なくとも１台のＣＰＵを備えていれば良
い。
【００８５】ＣＰＵ・メモリ搭載装置において、ＣＰＵ
１０３はＣＰＵバス１０２を介して制御回路１０４に接
続されていたが、制御回路１０４に個別の信号線によっ
て接続されていても良いし、共通バスを介してＣＰＵ１
０３、メモリ１０６、制御回路１０４及び通信回路１０
９が相互に接続される構成であっても良い。
【００８６】ＣＰＵ・メモリ搭載装置は、最大２台の入
出力制御装置を接続する構成としたが、３台以上の入出
力制御装置を接続できる構成にしても良く、また１台し
か接続できない構成であっても良い。
【００８７】入出力制御装置は、１つの入出力制御回路
２０２だけを備えていたが、２つ以上の入出力制御回路
を備えていても良い。この場合、通信回路２０６は、図
５に示した相手ＩＤレジスタ２２１、自ＩＤレジスタ２
２２、Ｎ→Ｉ／Ｏ変換部２２３及びＩ／Ｏ→Ｎ変換部２
２４を、入出力制御回路の数だけ備え、通信回路１０９
と同様な選択部１６３、振分部１６４及び振分情報レジ
スタ１６５を備える構成となる。
【００８８】１台のＣＰＵ・メモリ搭載装置には、シス
テムの通常運用時に１つの入出力制御装置だけを割り当
てたが、システムの通常運用時に１台のＣＰＵ・メモリ
搭載装置に複数の入出力制御装置を割り当てるようにし
ても良い。
【００８９】図７の最小構成の計算機システムは図１の
ＣＰＵ・メモリ搭載装置１０１を使ったが、図９のＣＰ
Ｕ・メモリ搭載装置１０１Ａを使用することもできる。
【００９０】図２で、通信回路１０９で行われる変換処
理の概要で、Ｉ／Ｏコマンド１２２とデータ１２３をそ
のままそっくり通信データ１３２に含むように変換した
が、Ｉ／Ｏコマンドと一対一のネットワークコマンドを
定義することで、Ｉ／Ｏコマンドとネットワークコマン
ドを統合させたり、データ自体は圧縮してネットワーク
データとして送るというような手法を取ることも出来
る。また、送付先ＩＤや送付元ＩＤとして、ノード番号
と入出力ポートを一意に識別するために上位数ビット、
下位数ビットを設定するようにしているが、入出力ポー
トをシステムで一意に決定する番号であればよく、入出
力ポート単位に連続した値をとっても良いし、任意の一
意な値と定義しても良い。
【００９１】
【発明の効果】以上説明したように本発明によれば、以
下のような効果が得られる。
【００９２】計算機システムにおける障害時の可用性を
より一層高めることができる。その理由は、従来の計算
機システムでは、ＣＰＵ及びメモリ部分に障害が発生し
て使用不能になると、それに直結されていた入出力制御
装置も、たとえ正常であっても使用できなくなるが、本
発明では、ＣＰＵ・メモリ搭載装置と入出力制御装置と
が分離しており、入出力制御装置を別のＣＰＵ・メモリ
搭載装置で使用することができるからである。また、従
来の計算機システムでは、入出力制御装置に障害が発生
して使用不能になると、それに直結されていたＣＰＵ及
びメモリがそれ以外に入出力制御装置を有しない場合、
たとえ正常であっても使用できなくなるが、本発明で
は、予備の入出力制御装置を当該ＣＰＵ・メモリ搭載装
置に割り当てることで、当該ＣＰＵ・メモリ搭載装置の
使用が可能になるからである。
【００９３】計算機システムのオペレーティングシステ
ムを改造する必要がない。その理由は、通信手段がＣＰ
Ｕから発行された入出力命令の所定の宛先への送信とそ
の応答の受信を担っているため、ＣＰＵは入出力命令の
発行やその応答の受け取りに関して従来と何ら変わると
ころがなく、入出力制御装置があたかも直結されている
かのように見えるからである。
【００９４】ネットワーク接続時に問題となり易い予期
せぬ相手からの通信による誤動作を防止することができ
る。その理由は、入出力制御装置の通信手段は、ネット
ワーク経由で受信した入出力命令の送付元が事前に設定
されたＣＰＵ・メモリ搭載装置である場合に限って当該
入出力命令を有効なものとして受信する手段を備えてい
るからである。また、ＣＰＵ・メモリ搭載装置の通信手
段は、ネットワーク経由で受信した応答の送付元が事前
に設定された入出力制御装置である場合に限って当該応
答を有効なものとして受信する手段を備えているからで
ある。
【図面の簡単な説明】
【図１】本発明を適用した計算機システムで使用される
ＣＰＵ・メモリ搭載装置の一例を示すブロック図であ
る。
【図２】ＣＰＵ・メモリ搭載装置及び入出力制御装置の
通信回路で行われる変換処理の概要を示す図である。
【図３】ＣＰＵ・メモリ搭載装置の通信回路の構成例を
示すブロック図である。
【図４】本発明を適用した計算機システムで使用される
入出力制御装置の一例を示すブロック図である。
【図５】入出力制御装置の通信回路の構成例を示すブロ
ック図である。
【図６】本発明を適用した計算機システムの一例を示す
ブロック図である。
【図７】本発明を適用した計算機システムの別のブロッ
ク図である。
【図８】本発明を適用した計算機システムの更に別のブ
ロック図である。
【図９】本発明を適用した計算機システムで使用される
ＣＰＵ・メモリ搭載装置の別の例を示すブロック図であ
る。
【図１０】ＣＰＵ・メモリ搭載装置の通信回路で行われ
るメモリアクセス関連の変換処理の概要を示す図であ
る。
【図１１】ＣＰＵ・メモリ搭載装置の通信回路の別の構
成例を示すブロック図である。
【図１２】本発明を適用した計算機システムの更に別の
例を示すブロック図である。
【図１３】従来の計算機システムの一例を示すブロック
図である。
【図１４】従来の計算機システムの別の例を示すブロッ
ク図である。
【符号の説明】
１０１…ＣＰＵ・メモリ搭載装置 １０２…ＣＰＵバス １０３…ＣＰＵ １０４…制御回路 １０５…メモリ信号線 １０６…メモリ １０７、１０８…入出力信号線 １０９…通信回路 １１０…接続具 １１０…通信ケーブル ２０１…入出力制御装置 ２０２…入出力制御回路 ２０３…標準入出力バス ２０４…入出力カード ２０５…入出力信号線 ２０６…通信回路 ２０７…接続具 ２１１…通信ケーブル ２１２…周辺機器 ３０１…ネットワーク

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ少なくとも１個のＣＰＵ及びメ
    モリを有する複数のＣＰＵ・メモリ搭載装置と複数の入
    出力制御装置とをネットワークで相互に接続したクラス
    タ型の計算機システム。
  2. 【請求項２】 それぞれ少なくとも１個のＣＰＵ及びメ
    モリを有する複数のＣＰＵ・メモリ搭載装置と、複数の
    入出力制御装置と、前記複数のＣＰＵ・メモリ搭載装置
    と前記複数の入出力制御装置とを相互に接続するネット
    ワークとを備え、且つ、前記それぞれのＣＰＵ・メモリ
    搭載装置に、自装置の前記ＣＰＵから発行された入出力
    命令を自装置に事前に割り当てられた前記入出力制御装
    置に対して前記ネットワーク経由で送信すると共に前記
    入出力制御装置からの応答を前記ネットワーク経由で受
    信する通信手段を備え、前記それぞれの入出力制御装置
    に、自装置に事前に割り当てられた前記ＣＰＵ・メモリ
    搭載装置からの入出力命令を前記ネットワーク経由で受
    信すると共に当該入出力命令の応答を前記ＣＰＵ・メモ
    リ搭載装置に対して前記ネットワーク経由で送信する通
    信手段を備えた計算機システム。
  3. 【請求項３】 前記入出力制御装置の前記通信手段は、
    前記ネットワーク経由で受信した入出力命令の送付元が
    事前に設定されたＣＰＵ・メモリ搭載装置である場合に
    限って当該入出力命令を有効なものとして受信する手段
    を備える請求項２記載の計算機システム。
  4. 【請求項４】 前記ＣＰＵ・メモリ搭載装置の前記通信
    手段は、前記ネットワーク経由で受信した応答の送付元
    が事前に設定された入出力制御装置である場合に限って
    当該応答を有効なものとして受信する手段を備える請求
    項２または３記載の計算機システム。
  5. 【請求項５】 前記ネットワークを前記複数のＣＰＵ・
    メモリ搭載装置間の通信にも使用する構成を有する請求
    項２記載の計算機システム。
  6. 【請求項６】 前記ＣＰＵ・メモリ搭載装置の前記通信
    手段は、前記ネットワーク経由で他のＣＰＵ・メモリ搭
    載装置と通信する手段を備えた請求項５記載の計算機シ
    ステム。
  7. 【請求項７】 前記複数のＣＰＵ・メモリ搭載装置間の
    通信は、他のＣＰＵ・メモリ搭載装置に搭載されたメモ
    リのメモリアクセスにかかる通信である請求項６記載の
    計算機システム。
  8. 【請求項８】 前記複数のＣＰＵ・メモリ搭載装置の何
    れかが障害により動作不能になったとき、動作不能にな
    った前記ＣＰＵ・メモリ搭載装置が使用していた前記入
    出力制御装置を他の正常な前記ＣＰＵ・メモリ搭載装置
    に割り当ててシステムの運用を継続させる制御を行う手
    段を備えた請求項２乃至７の何れか１項に記載の計算機
    システム。
  9. 【請求項９】 前記他の正常なＣＰＵ・メモリ搭載装置
    として、他の入出力制御装置を使って処理を行っている
    現用系のＣＰＵ・メモリ搭載装置を使用する請求項８記
    載の計算機システム。
  10. 【請求項１０】 予備のＣＰＵ・メモリ搭載装置を少な
    くとも１台備え、前記他の正常なＣＰＵ・メモリ搭載装
    置として、前記予備のＣＰＵ・メモリ搭載装置を使用す
    る請求項８記載の計算機システム。
  11. 【請求項１１】 予備の入出力制御装置を少なくとも１
    台備え、且つ、現用の前記複数の入出力制御装置の何れ
    かが障害により動作不能になったとき、動作不能になっ
    た前記入出力制御装置を使用していた前記ＣＰＵ・メモ
    リ搭載装置に前記予備の入出力制御装置を割り当ててシ
    ステムの運用を継続させる制御を行う手段を備えた請求
    項２乃至７の何れか１項に記載の計算機システム。
  12. 【請求項１２】 少なくとも１個のＣＰＵ及びメモリを
    有するＣＰＵ・メモリ搭載装置と、入出力制御装置と、
    前記ＣＰＵ・メモリ搭載装置と前記入出力制御装置とを
    接続する通信ケーブルとを備え、且つ、前記ＣＰＵ・メ
    モリ搭載装置に、前記ＣＰＵから発行された入出力命令
    を前記入出力制御装置に対して前記通信ケーブル経由で
    送信すると共に前記入出力制御装置からの応答を前記通
    信ケーブル経由で受信する通信手段を備え、前記入出力
    制御装置に、前記ＣＰＵ・メモリ搭載装置からの入出力
    命令を前記通信ケーブル経由で受信すると共に当該入出
    力命令の応答を前記ＣＰＵ・メモリ搭載装置に対して前
    記通信ケーブル経由で送信する通信手段を備えた計算機
    システム。
  13. 【請求項１３】 少なくとも１個のＣＰＵ及びメモリ
    と、外部との通信手段であって前記ＣＰＵから発行され
    た入出力命令を事前に割り当てられた入出力制御装置宛
    に送信すると共に前記入出力制御装置からの応答を受信
    する通信手段とを１つのボードに実装したＣＰＵ・メモ
    リ搭載装置。
  14. 【請求項１４】 前記通信手段は、前記受信した応答の
    送付元が事前に設定された入出力制御装置である場合に
    限って当該応答を有効なものとして受信する手段を備え
    る請求項１３記載のＣＰＵ・メモリ搭載装置。
  15. 【請求項１５】 入出力命令に基づいて周辺機器を制御
    する入出力制御回路と、外部との通信手段であって事前
    に割り当てられたＣＰＵ・メモリ搭載装置からの入出力
    命令を受信して前記入出力制御回路に伝達すると共に当
    該入出力命令の応答を前記ＣＰＵ・メモリ搭載装置宛に
    送信する通信手段とを１つのボードに実装した入出力制
    御装置。
  16. 【請求項１６】 前記通信手段は、前記受信した入出力
    命令の送付元が事前に設定されたＣＰＵ・メモリ搭載装
    置である場合に限って当該入出力命令を有効なものとし
    て受信する手段を備える請求項１５記載の入出力制御装
    置。
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