JP2002204159A - パルス信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル処理で精密に制御することにより複
数の周波数に同期できる高精度のパルス信号を発生し、
低電圧動作が可能で無調整かつ安価な、受像管の水平偏
向に用いるパルス発生信号回路を提供する。 【解決手段】 出力パルス信号の周波数と基準信号の周
波数とを比較して周波数差データを生成する周波数差デ
ータ生成回路と、上記周波数差データに応じたアナログ
信号の周波数調節信号を生成する周波数調節信号生成回
路とを有する周波数比較回路と、上記出力パルス信号の
位相と上記基準信号の位相とを比較して位相差に応じた
アナログ信号の位相調節信号を生成する位相比較回路
と、その出力電圧と上記周波数調節信号と上記位相調節
信号とを入力して発振パルス信号を生成するヒステリシ
スコンパレータを有し、上記出力パルス信号を生成する
パルス信号生成回路とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号に同期し
たパルス信号を発生するパルス信号発生回路に係わり、
特に、水平同期信号に同期して受像管の電子線を偏向さ
せる水平偏向回路に用いられるパルス信号発生回路に関
するものである。

【０００２】

【従来の技術】始めに、テレビジョン受像機の基本構成
について説明する。

【０００３】図１６は、カラーテレビジョン受像機の構
成例を示すブロック図である。図１６において、１０１
はアンテナを、１０２はチューナー回路を、１０３は映
像検波回路を、１０４は同期分離回路を、１０５は偏向
信号生成回路を、１０６は水平・垂直偏向駆動回路を、
１０７はフォーカス・コンバージェンス回路を、１０８
は駆動回路を、１０９は色信号再生回路を、１１０は受
像管を、１１１は音声信号再生回路を、１１２は音声信
号増幅回路を、１１３はスピーカをそれぞれ示してい
る。

【０００４】次に、上記のカラーテレビ受像機の動作を
説明する。図示しない放送局より発信された電波信号は
アンテナ１０１で受信されて電気信号に変換され、チュ
ーナー回路１０２に出力される。チューナー回路１０２
はアンテナから送られてきた電気信号より希望する電波
を選択して増幅するとともに中間周波数信号に変換し、
この中間周波数信号がさらに増幅されて映像検波回路１
０３に出力される。

【０００５】映像検波回路１０３に入力された中間周波
数信号はカラーテレビ信号に変換されて、同期分離回路
１０４や色信号再生回路１０９、音声信号再生回路１１
１に出力される。

【０００６】同期分離回路１０４に入力されたカラーテ
レビ信号は、ここで水平同期信号および垂直同期信号が
分離されて、分離された水平および垂直の各同期信号が
偏向信号生成回路１０５やフォーカス・コンバージェン
ス回路１０７に出力される。水平同期信号および垂直同
期信号は、この信号に同期して受像管１１０の電子線を
水平および垂直に走査し、受像管１１０の図示しない蛍
光面に画像を再生させるための信号である。

【０００７】偏向信号生成回路１０５に入力された水平
および垂直同期信号は、これらの同期信号に周波数と位
相が同期した水平および垂直偏向信号に再生される。水
平偏向信号の再生においては、水平・垂直偏向駆動回路
１０６から出力される水平偏向コイルのドライブ信号と
水平同期信号との位相差が小さくなるよう、周波数の負
帰還による制御が行われる。

【０００８】水平・垂直偏向駆動回路１０６に入力され
た水平および垂直偏向信号によって受像管１１０の図示
しない水平および垂直偏向コイルに電流が流され、この
電流に応じて電子線が偏向されることにより、電子線の
水平および垂直走査がなされる。

【０００９】フォーカス・コンバージェンス回路１０７
に入力された水平および垂直偏向信号に同期してフォー
カス・コンバージェンス調整のための信号が駆動回路１
０８に出力される。この信号に応じて発生した電圧がフ
ォーカス調整、コンバージェンス調整のための電極やコ
イルに印加されて、電子線のフォーカス調整およびコン
バージェンス調整が画面の形状に合わせて動的に行われ
る。

【００１０】色信号再生回路１０９に入力された映像検
波回路１０３によるカラーテレビ信号は、赤・緑・青の
各原色信号に再生され、各色に対応した図示しない電子
銃に印加されて電子線を発生し、受像管１１０に画像を
再生させる。

【００１１】音声信号再生回路１１１に入力された映像
検波回路１０３によるカラーテレビ信号は、音声信号に
再生されて音声信号増幅回路１１２により増幅されて、
スピーカー１１３に音声信号を再生させる。

【００１２】次に、上記構成のカラーテレビジョン受像
機における水平偏向回路について説明する。水平偏向回
路は、図１６において偏向信号生成回路１０５および水
平・垂直偏向駆動回路１０６に対応する。

【００１３】カラーテレビ信号には映像信号その他の種
々の信号が含まれており、同期分離回路１０４を通して
テレビ信号から分離した同期信号にはノイズが多く、そ
の信号をそのまま用いて電子線の走査を行うと画像が不
安定になる。従って、水平偏向回路は、水平同期信号に
周波数および位相が同期するよう制御したパルス信号発
生回路を有しており、このパルス信号を用いて電子線の
走査を行っている。このように、パルス信号発生回路の
位相および周波数を水平同期信号に同期して制御する回
路を、ＡＦＣ回路（Auto Frequency Control: 自動周波
数制御回路）と呼んでいる。

【００１４】図１７は、ＡＦＣ回路の基本的構成を示す
ブロック図である。図１７において、１は同期分離回路
を、３０は位相比較回路を、１０は発振回路を、８０は
水平偏向駆動回路を、９０は比較信号発生回路をそれぞ
れ示している。

【００１５】ここで、上記のＡＦＣ回路の動作について
説明する。

【００１６】同期分離回路１において、テレビ信号Ｓ０
から水平同期信号Ｓ１が分離されて、分離された水平同
期信号Ｓ１が位相比較回路３０に出力される。また、比
較信号発生回路９０において、水平偏向駆動回路８０か
ら帰還されるパルス状の帰還信号Ｓ８０が、位相比較回
路３０のアナログ回路で位相の比較に使用できるノコギ
リ波形などに変換されて帰還信号Ｓ９０が生成され、位
相比較回路３０に出力される。

【００１７】位相比較回路３０において、パルス状の水
平同期信号Ｓ１とノコギリ波状の帰還信号Ｓ９０の位相
が比較され、位相の進み・遅れに応じた振幅を有する位
相差信号Ｓ３０が発振回路１０に出力される。

【００１８】位相差信号Ｓ３０を受けた発振回路１０に
おいて、位相の進み・遅れに応じた周波数を有する駆動
信号Ｓ１０が生成されて、水平偏向駆動回路８０に出力
される。具体的には、発振回路１０に帰還信号Ｓ９０の
位相が水平同期信号Ｓ１に対して遅れていることを示す
位相差信号Ｓ３０が入力された場合、位相差信号Ｓ３０
の振幅に応じて駆動信号Ｓ１０の周波数は上昇し、帰還
信号Ｓ９０の位相が水平同期信号Ｓ１に対して進んでい
ることを示す位相差信号Ｓ３０が入力された場合、位相
差信号Ｓ３０の振幅に応じて駆動信号Ｓ１０の周波数は
低下する。

【００１９】水平偏向駆動回路８０は、駆動信号Ｓ１０
に応じて電子線を偏向させるための磁界を発生し、この
磁界に同期するパルス状の帰還信号Ｓ８０が、例えば電
子線偏向のための磁界を発生させるフライバックトラン
スの１巻線などから取り出されて、比較信号発生回路９
０に出力される。

【００２０】以上に述べたように、図１７に示す基本的
構成のＡＦＣ回路においては、水平偏向駆動回路８０の
磁界の位相と水平同期信号Ｓ１の位相が一致するよう、
負帰還のループによって発振回路１０の周波数は自動的
に制御される。

【００２１】次に、上述したＡＦＣ回路における、従来
の位相比較回路について説明する。図１８は、上述した
ＡＦＣ回路の基本構成における、従来の位相比較回路を
示す回路図である。図１７と図１８の同一符号は同一内
容を表している。その他、３０ａは位相比較回路を、９
０は比較信号発生回路を、Ｒ３０１ａ〜３０６ａおよび
Ｒ９０１，Ｒ９０２は抵抗を、ＶＲ９０１はボリューム
を、Ｃ３０１ａ〜３０５ａおよびＣ９０１，Ｃ９０２は
キャパシタを、Ｑ３０１ａはｐｎｐトランジスタを、Ｄ
３０１ａ，Ｄ３０２ａはダイオードを、それぞれ示して
いる。また、Ｖｃｃは電源電圧を、Ｎ９１，Ｎ９２は回
路のノードをそれぞれ示している。

【００２２】ここで、従来の位相比較回路３０ａおよび
比較信号発生回路９０の動作を説明する。

【００２３】同期分離回路１からの水平同期信号Ｓ１が
無信号の場合、キャパシタＣ３０１ａに電流は流れず、
また抵抗Ｒ３０１ａによってエミッタ−ベース間を接続
されているため、ｐｎｐトランジスタＱ３０１ａのベー
スには電流が流れない。したがって、ｐｎｐトランジス
タＱ３０１ａのコレクタ−エミッタ間はオフ状態にあ
る。

【００２４】同期分離回路１から、立ち下がりのパルス
信号である水平同期信号Ｓ１がキャパシタＣ３０１ａに
入力されると、キャパシタＣ３０１ａを通してｐｎｐト
ランジスタＱ３０１ａのベースに電流が流れるため、ｐ
ｎｐトランジスタＱ３０１ａのコレクタ−エミッタ間は
オン状態になる。

【００２５】この状態において、もし水平偏向回路８０
による帰還信号Ｓ８０がキャパシタＣ９０１に入力され
ておらず、また可変抵抗ＶＲ９０１と抵抗Ｒ９０２によ
るバイアス電圧を無視するならば、ダイオードＤ３０１
ａおよびダイオードＤ３０２ａに印加される電圧は等し
くなり、よってキャパシタＣ３０２ａおよびキャパシタ
Ｃ３０３ａに充電される電荷も等しくなるので、抵抗Ｒ
３０４ａおよび抵抗Ｒ３０５ａに電流が流れず、ノード
Ｎ９２の電位は変化しない。実際には、水平偏向回路８
０による帰還信号Ｓ８０がキャパシタＣ９０１に入力さ
れており、また可変抵抗ＶＲ９０１と抵抗Ｒ９０２によ
るバイアス電圧が印加されるため、ノードＮ９２はこれ
らの信号に応じて電位が変化する。

【００２６】図１９は、水平同期信号Ｓ１と帰還信号Ｓ
８０の位相に対する、ダイオードＤ３０１ａおよびダイ
オードＤ３０２ａに印加される順方向電圧の波形を示す
図である。図１９において、Ｓ８０は水平偏向駆動回路
による帰還信号Ｓ８０の電圧波形を、Ｓ９０は比較信号
発生回路９０による帰還信号Ｓ９０の電圧波形を、Ｓ１
は水平同期信号Ｓ１の電圧波形を、Ｄ３０１ａおよびＤ
３０２ａはダイオードＤ３０１ａおよびダイオードＤ３
０２ａに印加される順電圧をそれぞれ示している。

【００２７】水平偏向駆動回路８０からの帰還信号Ｓ８
０による立ち下がりパルス信号は、キャパシタＣ９０１
に入力されて直流成分を除去されたのち、抵抗Ｒ９０１
とキャパシタＣ９０２によるローパスフィルタによって
平滑される。これにより、帰還信号Ｓ９０の電圧波形は
図１９に示すようなノコギリ波になる。また、ｐｎｐト
ランジスタＱ３０１ａのコレクタ−エミッタ間がオン状
態になったとき、ダイオードＤ３０１ａおよびダイオー
ドＤ３０２ａに順方向に印加される電圧の波形は、図１
９に示すように、帰還信号Ｓ９０のノコギリ波形とキャ
パシタＣ３０２ａおよびＣ３０３ａによるパルス波形を
重畳した波形になる。

【００２８】図１９のＢに示す帰還信号Ｓ８０の１周期
において、帰還信号Ｓ８０の位相は水平同期信号Ｓ１と
一致している。このときダイオードＤ３０１ａおよびダ
イオードＤ３０２ａに印加される順電圧は、図１９に示
すように同じ大きさになる。すなわち、帰還信号Ｓ９０
によるノコギリ波の急傾斜の期間（水平走査の帰線期
間）の中央において水平同期信号Ｓ１によるパルス電圧
が重畳されるので、ダイオードＤ３０１ａおよびダイオ
ードＤ３０２ａに印加されるパルス電圧の大きさは同じ
になる。したがって、ダイオードＤ３０１ａおよびダイ
オードＤ３０２ａに流れる電流は等しくなり、抵抗Ｒ３
０４ａおよびＲ３０５ａに電流が流れないので、ノード
Ｎ９２の電位は変化しない。

【００２９】図１９のＡに示す帰還信号Ｓ９０の１周期
において、帰還信号Ｓ８０の位相は水平同期信号Ｓ１に
対して進んでおり、帰還信号Ｓ８０の周波数は水平同期
信号Ｓ１に比べて高くなっている。このときダイオード
Ｄ３０１ａおよびダイオードＤ３０２ａに印加される順
方向電圧は、図１９に示すように、ダイオードＤ３０２
ａに印可される順電圧がダイオードＤ３０１ａに比べて
大きくなる。すなわち、水平同期信号Ｓ１のパルス電圧
によってダイオードＤ３０２ａに重畳される順電圧はノ
コギリ波の頂上側にシフトし、ダイオードＤ３０１ａに
重畳される順電圧はノコギリ波の谷側にシフトするの
で、ダイオードＤ３０２ａに印可される順電圧はダイオ
ードＤ３０１ａに比べて大きくなる。したがって、ダイ
オードＤ３０２ａに流れる電流がダイオードＤ３０１ａ
に比べて大きくなるので、ノードＮ９２から抵抗Ｒ３０
５ａを通して負側に電流が流れ、ノードＮ９２の電位は
負側に低下する。

【００３０】図１９のＣに示す帰還信号Ｓ９０の１周期
において、帰還信号Ｓ８０の位相は水平同期信号Ｓ１に
対して遅れており、帰還信号Ｓ８０の周波数は水平同期
信号Ｓ１に比べて低くなっている。このときダイオード
Ｄ３０１ａおよびダイオードＤ３０２ａに印加される順
方向電圧は、図１９に示すように、ダイオードＤ３０１
ａに印可される順電圧がダイオードＤ３０２ａに比べて
大きくなる。すなわち、水平同期信号Ｓ１のパルス電圧
によってダイオードＤ３０１ａに重畳される順電圧はノ
コギリ波の頂上側にシフトし、ダイオードＤ３０２ａに
重畳される順電圧はノコギリ波の谷側にシフトするの
で、ダイオードＤ３０１ａに印可される順電圧はダイオ
ードＤ３０２ａに比べて大きくなる。したがって、ダイ
オードＤ３０１ａに流れる電流がダイオードＤ３０２ａ
に比べて大きくなるので、ノードＮ９２から抵抗Ｒ３０
４ａを通して正側に電流が流れるので、ノードＮ９２の
電位は正側に上昇する。

【００３１】ノードＮ９２の電位は、可変抵抗ＶＲ９０
１と抵抗Ｒ９０２によってノードＮ９１に印加されるバ
イアス電圧によっても変化する。すなわち、バイアス電
圧によってノードＮ９１の電圧が上昇するとダイオード
Ｄ３０１ａに流れる電流が増えるためノードＮ９２の電
圧は上昇し、ノードＮ９１の電圧が低下するとダイオー
ドＤ３０２ａに流れる電流が増えるためノードＮ９２の
電圧も低下する。したがって、可変抵抗ＶＲ９０１を調
節することにより、水平同期を調節することができる。

【００３２】以上述べたように、図１８に示す従来の位
相比較回路３０ａおよび比較信号発生回路９０によっ
て、水平同期信号Ｓ１と帰還信号Ｓ８０の位相差に応じ
た電圧を有する位相差信号Ｓ３０ａを発振回路１０に出
力することができる。

【００３３】次に、上述したＡＦＣ回路の基本構成にお
ける、従来の発振回路について説明する。図２０は、上
述したＡＦＣ回路の基本構成における、従来の発振回路
を示す回路図である。図１７と図２０の同一符号は同一
内容を表している。その他、Ｒ１０１ａ，Ｒ１０２ａは
抵抗を、Ｃ１０１ａはキャパシタを、ＶＣ１０１ａは可
変容量キャパシタを、ＶＤ１０１ａは可変容量ダイオー
ドを、Ｘ１０１ａは水晶発振子を、Ｕ１０１ａ，Ｕ１０
２ａはＣＭＯＳの反転ゲートをそれぞれ示している。

【００３４】ここで、従来の発振回路の動作を説明す
る。反転ゲートＵ１０１ａと水晶発振子Ｘ１０１ａ、可
変容量キャパシタＶＣ１０１ａ、キャパシタＣ１０１ａ
および可変容量ダイオードＶＤ１０１ａは、いわゆるコ
ルピッツの発振回路を形成しており、水晶発振子は誘導
性素子として用いられている。

【００３５】抵抗Ｒ１０２ａは、反転ゲートＵ１０１ａ
を反転増幅器として動作させるために、反転ゲートＵ１
０１ａの入力へバイアス電圧を供給するための抵抗であ
る。反転ゲートＵ１０２ａは、次段の入力インピーダン
スが発振周波数に影響しないにするためのバッファアン
プである。

【００３６】発振周波数ｆｈは、可変容量キャパシタＶ
Ｃ１０１ａおよび可変容量ダイオードＶＤ１０１ａの容
量値を変化させることで調節することができる。可変容
量キャパシタＶＣ１０１ａは発振の中心周波数ｆｏを手
動で調整するためのものである。可変容量ダイオードＶ
Ｄ１０１ａは、抵抗Ｒ１０１ａを介して逆方向に印加さ
れる位相差信号Ｓ３０の電圧によって容量値を可変する
ことにより、発振周波数をわずかに変化させるためのも
のである。このように、外部から電圧を加えることによ
って発振周波数を変化させることができる水晶発振器は
ＶＣＸＯ（Voltage Controlled Crystal Oscillator ）
と呼ばれている。

【００３７】図２１は、ＶＣＸＯの周波数制御電圧に対
する周波数偏差の特性の一例を示すグラフである。縦軸
は発振の中心周波数ｆｏに対する偏差を表し、横軸は周
波数を制御するためにＶＣＸＯへ入力する電圧の大きさ
を表している。このグラフに示すように、ＶＣＸＯの発
振周波数の可変域は大変狭く、標準的なものでも高々±
１００ｐｐｍ程度である。

【００３８】

【発明が解決しようとする課題】上述した従来の位相比
較回路には、次のような問題点がある。上述した構成を
有する位相比較回路をＩＣで実現する場合、ダイオード
などのバイポーラ素子によるアナログ回路を含むため
に、昨今のＣＭＯＳプロセスによるロジック回路のよう
な低電圧化を実現することが難しい。上述したダイオー
ドによる位相比較回路の他にも、アナログ掛算器を含ん
だ構成の位相比較回路が現在ＩＣ化されているが、やは
りバイポーラ素子によるアナログ回路を含んでいるた
め、低電圧化への壁となっている。また、低電圧化を阻
む上述の事情は、低電圧のＣＭＯＳプロセスに移行しつ
つある他の回路ブロックと水平ＡＦＣ回路を統合したＩ
Ｃを実現する上での障害にもなっている。さらに、たと
えば可変抵抗ＶＲ９０１のような、位相の調整のために
半固定の調整が必要な素子が残っているため、こうした
外付け部品の価格や、調整に要する手間が製品コストの
上昇を招いている。

【００３９】上述した従来の発振回路には次のような問
題点がある。図２１のＶＣＸＯの周波数制御電圧に対す
る周波数偏差の特性の一例を示すグラフでも分かるよう
に、ＶＣＸＯは可変できる周波数の範囲が大変狭いた
め、複数の異なる水平同期周波数を有するテレビ信号に
対して１つの水晶発振子を有するＶＣＸＯでは対応する
ことができない。

【００４０】多様化しつつあるテレビ放送に水平ＡＦＣ
回路を対応させるために、現在では、次に述べるように
ＶＣＸＯの水晶発振子を切り替える方式が採用されてい
る。図２２は、ＶＣＸＯの水晶発振子の切り替えによっ
て、複数の水平同期信号に対応できるＡＦＣ回路を示す
ブロック図である。図１７と図２２の同一記号は同一内
容を表している。その他、１０１ｂはＶＣＸＯを、Ｘ１
０１ｂ〜Ｘ１０３ｂは水晶発振子を、１０２ｂは外部信
号によって電子的な切換スイッチをそれぞれ表してい
る。

【００４１】図２２のＡＦＣ回路では、図１７に示す基
本構成のＡＦＣ回路における発振回路にＶＣＸＯを使用
し、SYNC-SELECT 信号によって切換スイッチ１０２ｂを
切り換えることで、ＶＣＸＯの発振に用いる水晶発振子
を水晶発振子Ｘ１０１ｂ〜Ｘ１０３ｂの中から選択させ
ている。これにより、ＡＦＣ回路は複数の異なる周波数
の水平同期信号を有するテレビ信号Ｓ０に対応すること
ができる。

【００４２】しかしながら、水晶発振子は他の回路に使
用する部品に比べて高価であるため、これらを複数用い
る方式はコストの大幅な上昇を招いてしまう。また、位
相比較回路と同様に半固定の手動調整が必要な素子が残
ってしまうことも、コストを上昇させる要因となってい
る。

【００４３】さらに、上述した従来の位相比較回路およ
び発振回路はいずれもアナログ回路によって構成されて
いるため、調整を自動化したり、発振周波数や位相を外
部信号によって精密に制御することが困難である。

【００４４】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、複数の異なる周波数を有する同期
信号に対し、周波数と位相を精密に同期させたパルス信
号を出力できるとともに、外部信号によって前記パルス
信号の周波数と位相の精密な制御ができ、かつ安価に製
造可能なパルス信号発生回路を提供することにある。

【００４５】

【課題を解決するための手段】上記目的を達成するた
め、本発明のパルス信号発生回路は、出力パルス信号の
周波数と基準信号の周波数とを比較して周波数差データ
を生成する周波数差データ生成回路と、上記周波数差デ
ータに応じたアナログ信号の周波数調節信号を生成する
周波数調節信号生成回路とを有する周波数比較回路と、
上記出力パルス信号の位相と上記基準信号の位相とを比
較して位相差に応じたアナログ信号の位相調節信号を生
成する位相比較回路と、その出力電圧と上記周波数調節
信号と上記位相調節信号とを入力して発振パルス信号を
生成するヒステリシスコンパレータを有し、上記出力パ
ルス信号を生成するパルス信号生成回路とを有する。

【００４６】本発明のパルス信号発生回路においては、
上記周波数差データ生成回路は、上記出力パルス信号と
上記基準信号とを入力してアップ信号又はダウン信号を
生成するエッジ比較回路と、上記アップ信号及びダウン
信号を入力してカウントアップ又はカウントダウン動作
を行なって上記周波数差データを生成するアップダウン
カウンタとを有し、上記周波数調整信号生成回路は、上
記周波数差データをラッチするラッチ回路と、上記周波
数差データをアナログ信号に変換して周波数調節信号を
生成する電流出力型Ｄ／Ａコンバータとを有し、上記パ
ルス信号生成回路は、上記コンパレータの入力と基準電
位との間に接続されたキャパシタと、上記コンパレータ
の入力にアノードが接続され、上記コンパレータの出力
にカソードが接続されたダイオードと、上記発振パルス
信号をクロック信号として入力し、反転出力信号を入力
信号として入力するフリップフロップを含む分周回路と
を有する。

【００４７】また、本発明のパルス信号発生回路におい
ては、上記位相比較回路は、上記基準信号に応答して入
力された上記出力パルス信号を出力するバッファ回路
と、上記バッファ回路の出力信号を電流信号に変換する
アナログ回路とを有する。

【００４８】また、本発明のパルス信号発生回路におい
ては、上記基準信号が水平同期信号であり、上記位相比
較回路が上記出力パルス信号と上記水平同期信号との周
波数差が所定の値よりも低いときに活性化される。

【００４９】

【発明の実施の形態】図１は、本発明に係るパルス信号
発生回路の第１の実施形態を示す回路図である。図１に
おいて、１０は発振回路を、２０は周波数比較回路を、
３１は位相比較回路を、４０は分周回路を、Ｕ１はＮＡ
ＮＤゲートを、Ｕ４１はＤタイプのフリップフロップを
それぞれ示している。また、Ｓ１は水平同期信号を、Ｓ
１ａはＮＡＮＤゲートＵ１を介した水平同期信号を、Ｓ
２０は周波数調節信号を、Ｓ２１は位相比較回路を有効
にするゲート信号を、Ｓ３１は位相調節信号を、Ｓ１０
は発振回路１０のパルス信号を、Ｓ４０はパルス信号発
生回路のパルス信号を、Ｓ２は周波数可変信号を、Ｓ７
１はパルスクロックをそれぞれ示している。

【００５０】発振回路１０は、周波数比較回路２０によ
る周波数調節信号Ｓ２０と位相比較回路３１による位相
調節信号Ｓ３１を受けて、パルス信号Ｓ１０を分周回路
４０に出力している。

【００５１】この発振回路１０は、具体的には図２に示
す回路を有している。図１と図２の同一符号は同一内容
を示している。その他、図２において、Ｃ１０１はキャ
パシタを、Ｄ１０１はダイオードを、Ｕ１０１はしきい
値にヒステリシス特性を有するシュミット型の反転ゲー
トをそれぞれ示している。また、Ｎ１０１は回路のノー
ドを示している。

【００５２】キャパシタＣ１０１は、周波数調節信号Ｓ
２０と位相調節信号Ｓ３１による電流の信号を受けてお
り、接地電位に対する充電電圧をシュミット型反転ゲー
トＵ１０１に出力している。

【００５３】ダイオードＤ１０１は、シュミット型反転
ゲートＵ１０１の入力と出力の間に、入力から出力へ順
方向に接続されている。シュミット型反転ゲートＵ１０
１は、キャパシタＣ１０１の電圧を受けて、パルス信号
Ｓ１０を分周回路４０に出力している。

【００５４】分周回路４０は、発振回路１０のパルス信
号Ｓ１０を受けて、パルス信号Ｓ１０に対し２分の１の
周波数を有するパルス信号Ｓ４０を周波数比較回路２０
と位相比較回路３１に帰還している。

【００５５】この分周回路４０は、具体的にはＤタイプ
・フリップフロップＵ４１を有しており、２分の１の分
周比を有する分周回路を構成している。すなわちＤタイ
プ・フリップフロップＵ４は、パルス信号Ｓ１０を受け
て、パルス信号Ｓ１０の立ち上がり信号に同期して、デ
ータ入力端子Ｄに与えられている信号をデータ出力Ｑに
出力する。同時に、データ入力Ｄに与えられている信号
を反転した信号を反転データ出力Ｑ＿に出力し、この信
号をデータ入力Ｄに帰還する。また、データ出力Ｑから
パルス信号Ｓ４０を出力している。

【００５６】周波数比較回路２０は、水平同期信号Ｓ
１、パルス信号Ｓ４０、周波数比較信号Ｓ２を受けて、
周波数調節信号Ｓ２０を発振回路１０に出力するととも
に、位相比較回路３１を有効にするゲート信号Ｓ２１を
ＮＡＮＤゲートＵ１に出力している。

【００５７】この周波数比較回路２０は、具体的には図
３に示すブロックを有している。図１と図３の同一符号
は同一内容を表す。その他図３において、２１はパルス
エッジ比較回路を、２２はアップ・ダウンカウンタを、
２３はレジスタを、２４は電流出力型Ｄ／Ａコンバータ
をそれぞれ示している。

【００５８】パルスエッジ比較回路２１は、水平同期信
号Ｓ１とパルス信号Ｓ４０の立ち上がりエッジを受け
て、アップ信号Ｓ２１１およびダウン信号Ｓ２１２をア
ップ・ダウンカウンタ２２に出力するとともに、データ
ラッチ信号Ｓ２１３をレジスタ２３へ出力している。ア
ップ・ダウンカウンタ２２は、アップ信号Ｓ２１１、ダ
ウン信号Ｓ２１２およびクロックパルスＳ７１を受け
て、周波数差データＳ２２１をレジスタ２３に出力して
いる。レジスタ２３は、周波数差データＳ２２１、周波
数可変信号Ｓ２、データラッチ信号Ｓ２１３およびクロ
ックパルスＳ７１を受けて、電流設定信号Ｓ２３１を電
流出力型Ｄ／Ａコンバータ２４に出力している。電流出
力型Ｄ／Ａコンバータ２４は電流設定信号Ｓ２３１を受
けて、周波数調節信号Ｓ２０を発振回路１０に出力して
いる。

【００５９】ＮＡＮＤゲートＵ１は、水平同期信号Ｓ１
および位相比較回路３１を有効にするゲート信号Ｓ２１
を受けて、ＮＡＮＤゲートＵ１を介した水平同期信号Ｓ
１ａを位相比較回路３１に出力している。

【００６０】位相比較回路３１は、ＮＡＮＤゲートＵ１
を介した水平同期信号Ｓ１ａおよびパルス信号Ｓ４０を
受けて、位相調節信号Ｓ３１を発振回路１０に出力して
いる。

【００６１】この位相比較回路３１は、具体的には図４
に示す回路を有している。図１と図４の同一符号は同一
内容を表す。その他図４において、Ｒ３１１〜Ｒ３１５
は抵抗を、Ｃ３１１，Ｃ３１２はキャパシタを、Ｕ３１
１は３ステート・バッファをそれぞれ示している。ま
た、Ｎ３１１およびＮ３１２は回路のノードを示してい
る。

【００６２】３ステート・バッファＵ３１１は、パルス
信号Ｓ４０を入力端子に受けるとともに、ＮＡＮＤゲー
トＵ１を介した水平同期信号Ｓ１ａを出力イネーブル端
子に受けて、出力信号を抵抗Ｒ３１１に出力している。
抵抗Ｒ３１１は、一方の端子が３ステート・バッファＵ
３１１の出力信号を受けており、他方の端子が、電源Ｖ
ｃｃと接地電位の間で縦列接続されている抵抗値の等し
い抵抗Ｒ３１３と抵抗３１４の接続中点に接続されてい
る。この抵抗Ｒ３１３と抵抗３１４による接続中点と接
地電位の間には、抵抗Ｒ３１２およびキャパシタＣ３１
１の縦列回路と、キャパシタＣ３１２が接続されてい
る。また位相調節信号Ｓ３１が、前記接続中点から抵抗
Ｒ３１５を介して発振回路１０に出力されている。

【００６３】次に、上述した構成を有する、本発明のパ
ルス信号発生回路の第１の実施形態について、動作の詳
細を説明する。本発明のパルス信号発生回路の動作の特
徴は、位相比較回路３１の位相調節信号Ｓ３１に加え
て、周波数比較回路２０の周波数調節信号Ｓ２０によっ
て発振回路１０の発振周波数および位相を調節する点に
ある。

【００６４】まず、周波数調節信号Ｓ２０および位相調
節信号Ｓ３１に応じた発振周波数を有するパルス信号Ｓ
１０を出力する、発振回路１０の詳細な動作を説明す
る。

【００６５】図２に示すように、発振回路１０のキャパ
シタＣ１０１は、周波数調節信号Ｓ２０および位相調節
信号Ｓ３１による電流を受けて充電される。そしてこの
充電電圧は、シュミット型反転ゲートＵ１０１によって
監視されている。シュミット型反転ゲートＵ１０１は、
出力信号がハイレベルからローレベルおよびローレベル
からハイレベルに反転する２つの入力電圧のしきい値を
有しており、ハイレベルからローレベルに反転するしき
い値ＶH はローレベルからハイレベルに反転するしきい
値ＶL ｌに比べて大きい。

【００６６】ここで、キャパシタＣ１０１が、周波数調
節信号Ｓ２０および位相調節信号Ｓ３１による一定の電
流によって接地電位から充電される場合を考える。この
初期状態において、シュミット型反転ゲートＵ１０１の
出力電圧はハイレベルになっている。したがって、ダイ
オードＤ１０１は逆電圧が印可されてオフの状態になっ
ている。

【００６７】一定の電流によって充電されるため、キャ
パシタＣ１０１の充電電圧は時間に比例して上昇してい
き、そして充電電圧がしきい値ＶH を超えたとき、シュ
ミット型反転ゲートＵ１０１の出力電圧はハイレベルか
らローレベルに反転する。すると、ダイオードＤ１０１
は順電圧が印可されてオン状態になり、キャパシタＣ１
０１の電圧はシュミット型反転ゲートＵ１０１のローレ
ベル出力に向かって急速に放電される。急速に低下する
キャパシタＣ１０１の電圧がしきい値ＶL を下回ると、
シュミット型反転ゲートＵ１０１の出力電圧はローレベ
ルからハイレベルに反転する。すると、ダイオードＤ１
０１は逆電圧が印可されてオフの状態になり、ダイオー
ドによる放電が停止する。ここでまた周波数調節信号Ｓ
２０および位相調節信号Ｓ３１による電流により充電さ
れて、キャパシタＣ１０１の電圧は時間に比例して上昇
する。以上の過程を繰り返すことにより、キャパシタＣ
１０１の電圧波形はしきい値ＶH とＶL の間で振動する
ノコギリ波になり、またシュミット型反転ゲートＵ１０
１によるパルス信号Ｓ１０は、ローレベル期間の短いパ
ルス波形になっている。

【００６８】この発振回路１０の発振周波数は、周波数
調節信号Ｓ２０および位相調節信号Ｓ３１による電流の
合成値によって可変される。例えば周波数調節信号Ｓ２
０および位相調節信号Ｓ３１による電流の合成値が小さ
くなると、この電流によってキャパシタＣ１０１が充電
される速さが遅くなるので、発振周期が長くなり、発振
周波数は低下する。逆に、電流の合成値が大きくなる
と、キャパシタＣ１０１が充電される速さが速くなるの
で、発振周期が短くなり、発振周波数は上昇する。

【００６９】次に、パルス信号Ｓ１０に対し２分の１の
周波数を有するパルス信号Ｓ４０を出力する、分周回路
４０の詳細な動作を説明する。

【００７０】発振回路１０からのパルス信号Ｓ１０を受
ける分周回路４０のＤタイプ・フリップフロップＵ４１
は、図１に示すような周波数２分の１の分周回路を構成
している。例えば、データ出力Ｑがハイレベル、反転デ
ータ出力Ｑ＿がローレベルの状態で、パルス信号Ｓ１０
の立ち上がりエッジを検出すると、反転データ出力Ｑ＿
がデータ入力Ｄに帰還されていることによって、データ
出力Ｑがローレベル、反転データ出力Ｑ＿がハイレベル
に反転する。さらにもう一度パルス信号Ｓ１０の立ち上
がりエッジを検出すると、データ出力Ｑがハイレベル、
反転データ出力Ｑ＿がローレベルになり、もとの状態に
戻る。このように、Ｄタイプ・フリップフロップＵ４１
による出力信号Ｓ４０は、パルス信号Ｓ１０の２分の１
の周波数で、ローレベルの期間とハイレベルの期間が等
しい、デューティ比が５０％のパルス波形になってい
る。

【００７１】次に、パルス信号Ｓ４０および水平同期信
号Ｓ１の周波数差を検出し、周波数調節信号Ｓ２０を出
力する周波数比較回路２０の詳細な動作を説明する。

【００７２】図３に示すパルスエッジ比較回路２１によ
って、水平同期信号Ｓ１とパルス信号Ｓ４０の立ち上が
りまたは立ち下がりエッジのいずれか一方のエッジが検
出される。エッジ検出の初期状態では、アップ信号Ｓ２
１１およびダウン信号Ｓ２１２はいずれも非アクティブ
状態になっており、水平同期信号Ｓ１とパルス信号Ｓ４
０のエッジが検出されるのを待っている。

【００７３】水平同期信号Ｓ１とパルス信号Ｓ４０のど
ちらかのエッジが先に検出されると、先に検出された信
号の種類に応じて、アップ信号Ｓ２１１およびダウン信
号Ｓ２１２のいずれか一方がアクティブ状態に変化す
る。たとえば水平同期信号Ｓ１の立ち上がりエッジが先
に検出された場合はアップ信号Ｓ２１１をアクティブ状
態にし、パルス信号Ｓ４０の立ち上がりエッジが先に検
出された場合はダウン信号Ｓ２１２をアクティブにす
る。そして、水平同期信号Ｓ１とパルス信号Ｓ４０のエ
ッジが両方とも検出された時点で、アップ信号Ｓ２１１
またはダウン信号Ｓ２１２は両方とも非アクティブ状態
に戻され、エッジ検出の初期状態に戻る。

【００７４】水平同期信号Ｓ１とパルス信号Ｓ４０のエ
ッジが同時に検出された場合は、アップ信号Ｓ２１１お
よびダウン信号Ｓ２１２が両方とも非アクティブ状態に
設定される。

【００７５】データラッチ信号Ｓ２１３は、エッジ検出
の初期状態にある期間に、レジスタ２３へ出力される。

【００７６】例えば、水平同期信号Ｓ１に対してパルス
信号Ｓ４０の位相が遅れており、水平同期信号Ｓ１の立
ち上がりエッジが先に検出された場合はアップ信号Ｓ２
１１をアクティブ状態にし、逆に水平同期信号Ｓ１に対
してパルス信号Ｓ４０の位相が進んでおり、パルス信号
Ｓ４０の立ち上がりエッジが先に検出された場合はダウ
ン信号Ｓ２１２をアクティブにする。そして両方の信号
のエッジが検出されたら、アップ信号Ｓ２１１またはダ
ウン信号Ｓ２１２を非アクティブに戻し、アップ・ダウ
ンカウンタ２２の計数動作を止めて、次のエッジの検出
を待つ動作に戻る。

【００７７】アップ・ダウンカウンタ２２は、上述した
ように変化するアップ信号Ｓ２１１およびダウン信号Ｓ
２１２を受けて、パルスクロックＳ７１を計数する。ア
ップ信号Ｓ２１１がアクティブ状態のときはパルスクロ
ックＳ７１を受ける毎に計数値を加算し、ダウン信号Ｓ
２１２がアクティブ状態のときはパルスクロックＳ７１
を受ける毎に計数値を減算する。また、アップ信号Ｓ２
１１およびダウン信号Ｓ２１２がともに非アクティブ状
態の場合は、計数を行わない。アップ・ダウンカウンタ
２２の計数値は、周波数差データＳ２２１としてレジス
タ２３に出力される。

【００７８】上述したパルスエッジ比較回路２１とアッ
プ・ダウンカウンタ２２の動作によって、アップ・ダウ
ンカウンタ２２の計数値は水平同期信号Ｓ１とパルス信
号Ｓ４０の周波数の差に応じた値になる。例えば水平同
期信号Ｓ１に対しパルス信号Ｓ４０の位相が遅れている
ためにアップ信号Ｓ２１１がアクティブ状態になると、
パルス信号Ｓ４０のエッジが検出されるまでの間、アッ
プ・ダウンカウンタ２２の値はパルスクロックＳ７１を
計数して増加する。パルス信号Ｓ４０の周波数が上昇し
てパルス信号Ｓ４０の位相遅れが小さくなると、水平同
期信号Ｓ１とパルス信号Ｓ４０の入力エッジの時間間隔
が減少するので、パルスクロックＳ７１の計数によるア
ップ・ダウンカウンタ２２の増加値は減少し、そして、
水平同期信号Ｓ１とパルス信号Ｓ４０の位相が一致した
ときにアップ・ダウンカウンタ２２の増加値はゼロにな
る。このときアップ・ダウンカウンタ２２の計数値は、
周波数の差に応じた一定の値を保持している。

【００７９】アップ・ダウンカウンタ２２による周波数
差データＳ２２１を受けたレジスタ２３は、データラッ
チ信号Ｓ２１３受けたとき、クロックパルスＳ７１に同
期して周波数差データＳ２２１を記憶する。レジスタ２
３に記憶される周波数差のデータは、周波数可変信号Ｓ
２によってＤＳＰなどの外部の信号処理手段が読み出し
および書き換えをおこなうことができる。

【００８０】レジスタ２３に記憶されている周波数差の
データは、例えば周波数可変信号Ｓ２による制御信号を
受けて、電流設定信号Ｓ２３１として電流出力型Ｄ／Ａ
コンバータ２４に出力される。電流設定信号Ｓ２３１を
受けた電流出力型Ｄ／Ａコンバータ２４は、電流設定信
号Ｓ２３１に応じた電流値を有する周波数調節信号Ｓ２
０の電流を、発振回路１０のキャパシタＣ１０１に流し
込む。

【００８１】以上説明したように、発振回路１０の発振
周波数は、周波数比較回路２０の周波数調節信号Ｓ２０
によって、水平同期信号Ｓ１とパルス信号Ｓ４０の周波
数の差が小さくなるように自動的に制御される。すなわ
ち、水平同期信号Ｓ１の周波数に対してパルス信号Ｓ４
０の周波数が高い場合は、周波数調節信号Ｓ２０による
電流を減らして発振回路１０の発振周波数を低下させ、
水平同期信号Ｓ１の周波数に対してパルス信号Ｓ４０の
周波数が低い場合は、周波数調節信号Ｓ２０による電流
を増やして発振回路１０の発振周波数を上昇させる。

【００８２】位相比較回路３１を有効にするゲート信号
Ｓ２１は、水平同期信号Ｓ１とパルス信号Ｓ４０の周波
数の差が位相比較回路３１によって調整可能になる程度
まで小さくなっていることを判断する図示しない制御回
路によって出力される。この信号Ｓ２１は、水平同期信
号Ｓ１とパルス信号Ｓ４０の周波数の差が大きい状態で
位相比較回路３１を動作させることにより、位相比較回
路３１の位相調節信号Ｓ３１が飽和してしまうことを防
ぐための信号である。

【００８３】次に、パルス信号Ｓ４０および水平同期信
号Ｓ１の位相差を検出し、位相調節信号Ｓ３１を出力す
る位相比較回路３１の詳細な動作を説明する。

【００８４】位相比較回路３１は、発振回路１０の発振
周波数を調節するための電流をキャパシタＣ１０１に流
し込む点において、周波数比較回路２０と同様の機能を
有している。位相比較回路３１と周波数比較回路２０の
違いは、発振周波数を調節する度合いにある。まず周波
数比較回路２０によって水平同期信号Ｓ１とパルス信号
Ｓ４０の周波数が一致するように発振回路１０の発振周
波数を大まかに調整させる。次に、水平同期信号Ｓ１と
パルス信号Ｓ４０の周波数がほぼ一致した時点で、位相
比較回路３１を動作させて発振回路１０の発振周波数を
僅かに調整させ、水平同期信号Ｓ１とパルス信号Ｓ４０
の位相を精密に一致させる。このように、位相比較回路
３１と周波数比較回路２０が連携して動作することによ
り、水平同期信号Ｓ１とパルス信号Ｓ４０の位相をＶＣ
ＸＯに匹敵する精度で、安定かつ確実に一致させること
ができる。

【００８５】図５は、本発明のパルス信号発生回路にお
ける位相比較回路３１の動作を説明するためのタイミン
グチャートである。図５において、Ｓ１ａはＮＡＮＤゲ
ートＵ１を介した水平同期信号Ｓ１ａの電圧波形を、Ｃ
１０１は発振回路１０のキャパシタＣ１０１の電圧波形
を、Ｓ４０はパルス信号Ｓ４０の電圧波形を、Ｎ３１１
は３ステート・バッファＵ３１１の出力の電圧波形をそ
れぞれ示している。

【００８６】３ステート・バッファＵ３１１は、ＮＡＮ
ＤゲートＵ１を介した水平同期信号Ｓ１ａがローレベル
の電圧になると入力から出力へ非反転の信号を伝送する
非反転のゲートと同じ動作をする。また、ＮＡＮＤゲー
トＵ１を介した水平同期信号Ｓ１ａがハイレベルの電圧
になると、出力インピーダンスが大きくなる。つまり、
３ステート・バッファＵ３１１は、ローレベル、ハイレ
ベル、ハイ・インピーダンスの３つの出力状態を有す
る。この３つの出力状態を表すために、図５に示すノー
ドＮ３１１の波形は、ハイレベルとローレベルの間にハ
イ・インピーダンスを表す中間のレベルを設けている。

【００８７】図５に示すように、ＮＡＮＤゲートＵ１を
介した水平同期信号Ｓ１ａがローレベルのとき、パルス
信号Ｓ４０と同じ信号がノードＮ３１１に出力される。
ＮＡＮＤゲートＵ１を介した水平同期信号Ｓ１ａがハイ
レベルのときは、３ステート・バッファＵ３１１はハイ
・インピーダンスになり、抵抗Ｒ３１１に電流はほとん
ど流れない。

【００８８】抵抗Ｒ３１１，抵抗Ｒ３１２およびキャパ
シタＣ３１１，キャパシタＣ３１２は低域通過型フィル
タを形成しており、ノードＮ３１２の電圧は、ノードＮ
３１１の電圧波形を平滑した直流の電圧になる。そし
て、このノードＮ３１２に生ずる直流の電圧が抵抗Ｒ３
１５に電流を流し、この電流（位相調節信号Ｓ３１）に
よって発振回路１０の発振周波数が制御される。すなわ
ちノードＮ３１２に生ずる電圧波形の平均値の大きさに
よって、発振回路１０の発振周波数が制御される。

【００８９】パルス信号４０の位相がＮＡＮＤゲートＵ
１を介した水平同期信号Ｓ１ａに対して遅れている場
合、図５に示すのノードＮ３１１に出力の発生する電圧
波形のハイレベルの期間がローレベルの期間に比べて長
くなるので、ノードＮ３１２に生ずる電圧波形の平均値
の大きさは大きくなる。これにより位相調節信号Ｓ３１
による電流が大きくなるので、発振回路１０の発振周波
数は高くなり、パルス信号４０の位相は進む方向に変化
する。逆に、パルス信号４０の位相がＮＡＮＤゲートＵ
１を介した水平同期信号Ｓ１ａに対して進んでいる場
合、ノードＮ３１１に出力の発生する電圧波形のローレ
ベルの期間がハイレベルの期間に比べて長くなるので、
ノードＮ３１２に生ずる電圧波形の平均値の大きさは小
さくなる。これにより位相調節信号Ｓ３１による電流が
小さくなるので、発振回路１０の発振周波数は低くな
り、パルス信号４０の位相は遅れる方向に変化する。

【００９０】上述のようにして、位相比較回路３１によ
る位相調節信号Ｓ３１は、パルス信号４０の位相と水平
同期信号Ｓ１ａの位相の差が小さくなるように、発振回
路１０の発振周波数を制御する。

【００９１】以上の説明では位相比較回路３１を有効に
するゲート信号Ｓ２１がハイレベルになっていて、水平
同期信号Ｓ１がＮＡＮＤゲートＵ１を透過して位相比較
回路３１に入力される場合を想定していた。位相比較回
路３１を有効にするゲート信号Ｓ２１がローレベルにな
ると、ＮＡＮＤゲートＵ１を介した水平同期信号Ｓ１ａ
はつねにハイレベルになり、３ステート・バッファＵ３
１１の出力は常にハイ・インピーダンスの状態になる。
この状態では、抵抗Ｒ３１１に電流がほとんど流れな
い。一方、抵抗Ｒ３１３と抵抗Ｒ３１４の抵抗値は等し
いので、抵抗Ｒ３１１および抵抗Ｒ３１５に流れる電流
を考慮しないと、ノードＮ３１２の電圧は電源電圧の２
分の１に等しくなる。さらに、発振回路１０のキャパシ
タＣ１０１に発生するノコギリ波の平均電圧はシュミッ
ト型反転ゲートＵ１０１のしきい値ＶH としきい値ＶL
の中間の電位になるが、シュミット型反転ゲートＵ１０
１が例えばＣＭＯＳ系のゲートである場合、この中間の
電位はほぼ電源電圧の２分の１に等しい。したがって、
ノードＮ３１２の電圧は電源電圧の２分の１（Ｖｃｃ／
２）にほぼ等しくなる。

【００９２】周波数比較回路２０による発振周波数の制
御によって、水平同期信号Ｓ１とパルス信号Ｓ４０の周
波数の差が位相比較回路３１によって調整可能になる程
度まで小さくなり、位相比較回路３１を有効にするゲー
ト信号Ｓ２１がローレベルからハイレベルに変化した時
点におけるノードＮ３１２の電圧は、上述のように、電
源電圧の２分の１にほぼ等しい大きさになっている。し
たがって、ノードＮ３１２の電圧の可変範囲は、電源電
圧の２分の１を中心に、正負対称な最大限の範囲になる
ので、パルス信号Ｓ４０の位相を水平同期信号Ｓ１の位
相と一致させやすくなる。

【００９３】図６は、ノードＮ３１２の電圧に対する発
振回路１０の発振周波数の変化を表すグラフである。縦
軸は発振回路１０の発振周波数を、横軸はノードＮ３１
２の電圧をそれぞれ示している。図６に示すように、位
相比較回路３１の位相調節信号Ｓ３１は、ノードＮ３１
２の電圧が電源電圧の２分の１（Ｖｃｃ／２）のときの
発振周波数ｆｏを中心にして、発振回路１０の発振周波
数を可変させる。また、図６の矢印で示すように、発振
の中心周波数ｆｏ自体も周波数調節信号Ｓ２０によって
上下に可変される。したがって、水平同期信号Ｓ１が複
数の異なる周波数を有する信号であっても、パルス信号
４０の周波数と位相を水平同期信号Ｓ１ａに対して確実
に一致させることができる。

【００９４】以上説明したように、本発明のパルス信号
発生回路による第１の実施形態によれば、出力のパルス
信号Ｓ４０と水平同期信号Ｓ１の位相差に応じた位相調
節信号Ｓ３１を出力する位相比較回路３１と、出力のパ
ルス信号Ｓ４０と水平同期信号Ｓ１の位相差に応じた周
波数調節信号Ｓ２０を出力する周波数比較回路２０と、
位相調節信号Ｓ３１および周波数調節信号Ｓ２０を受け
て周波数と位相を制御されたパルス信号Ｓ４０を出力す
る発振回路１０を有しているので、水平同期信号Ｓ１が
複数の異なる周波数を有している場合であっても、出力
するパルス信号Ｓ４０の周波数と位相を水平同期信号Ｓ
１に対して確実に一致させることができる。したがっ
て、本実施形態のパルス信号発生回路を用いることによ
り、水平ＡＦＣ回路を様々な異なる周波数の水平同期信
号を有するテレビ信号に容易に対応させることができ
る。

【００９５】また、周波数比較回路２０は、クロックパ
ルスＳ７１を計数することによりパルス信号Ｓ４０と水
平同期信号Ｓ１の周波数の差を計測しているので、得ら
れる周波数の差に関する信号は離散化されたいわゆるデ
ジタル信号であり、ＤＳＰなどの図示しない外部の信号
処理手段によってこのデジタル信号を処理させることが
できる。したがって、連続ないわゆるアナログ信号では
難しい複雑な制御と周波数の管理も可能になる。さら
に、高周波で周波数安定度の高いクロックパルスＳ７１
は容易に得られるので、ＶＣＸＯに匹敵する高精度な発
振周波数を有するパルス信号を得ることができる。

【００９６】また、本実施形態のパルス信号発生回路に
よれば、水晶発振子などの高価な部品を付加する必要が
なくなるだけでなく、従来の回路に残っていた調整が必
要な半固定の部品もなくなり、したがって上述のような
高精度の発振周波数と位相が得られるにも関わらず調整
が必要なくなるので、製造コストの削減が可能になる。

【００９７】さらに従来の位相比較回路にあったバイポ
ーラ素子によるアナログ回路をＣＭＯＳ系の回路に置き
換えることができるので、電源電圧の低電圧化を図るこ
とができる。またこれにより、他のＣＭＯＳ系の回路と
ともに集積化したＩＣを構成することが可能になるた
め、更なる製造コストの削減と装置の小型化を図ること
ができる。

【００９８】次に、本発明に係るパルス信号発生回路の
第２の実施形態について説明する。本実施形態は、図１
６に示すカラーテレビジョン受像機において、色信号再
生回路１０９に含まれる回路である。

【００９９】輝度信号や色差信号、同期信号などの信号
がすべて多重化されて１つの信号として伝送される方式
のテレビ信号として、コンポジット・ビデオ信号があ
る。コンポジット・ビデオ信号では、輝度信号および色
差信号を多重化するためにカラー・サブキャリアと呼ば
れる搬送波を用いて各信号を変調している。そして、変
調された各信号とともに、このカラー・サブキャリア自
身も定められた周期分だけ切り出してコンポジット・ビ
デオ信号に付加され、コンポジット・ビデオ信号により
伝送されている。コンポジット・ビデオ信号に付加され
たこのカラー・サブキャリアの成分は、一般にカラー・
バースト信号と呼ばれている。

【０１００】コンポジット・ビデオ信号の受け手である
映像再生装置では、コンポジット・ビデオ信号から映像
の再生に必要な各信号を復調するために、上述したカラ
ー・バースト信号に同期して、かつ連続した搬送波信号
を再生する必要がある。また、復調のための前記搬送波
信号には、一般的にカラー・サブキャリアの４倍の周波
数の搬送波が用いられている。

【０１０１】カラー・バースト信号から前記搬送波信号
を再生するため、一般に映像再生装置側においてＰＬＬ
回路（Phase Locked Loop ：位相同期ループ回路）が用
いられるが、従来の前記ＰＬＬ回路には、既に説明した
図１５に示す位相比較回路３０ａや図１８に示す発振回
路１０ａなどが使用されている。本発明に係るパルス信
号発生回路の第２の実施形態では、上記ＰＬＬ回路とし
て、本発明のパルス信号発生回路を適用するものであ
る。

【０１０２】図７は、本発明に係るパルス信号発生回路
の第２の実施形態を示す回路図である。図１と図７の同
一符号は同一内容を表している。その他、図７におい
て、４１は分周比が４分の１の分周回路を、Ｕ２はＥｘ
ｃｌｕｓｉｖｅＯＲゲートをそれぞれ示している。ま
た、Ｓ４はコンポジット・ビデオ信号から分離されたカ
ラーバースト信号を、Ｓ５はコンポジット・ビデオ信号
にカラーバースト信号が重畳されている期間と同期した
カラーバースト・ゲート信号を、Ｓ４１は分周回路４１
の帰還するパルス信号を、Ｓ４ａはＥｘｃｌｕｓｉｖｅ
ＯＲゲートＵ２を介したカラーバースト信号を、Ｓ５ａ
はＮＡＤＮゲートＵ１を介したカラーバースト・ゲート
信号をそれぞれ示している。

【０１０３】発振回路１０は、周波数比較回路２０によ
る周波数調節信号Ｓ２０と位相比較回路３１による位相
調節信号Ｓ３１を受けて、パルス信号Ｓ１０を分周回路
４０に出力している。なおこの発振回路１０は、既に説
明した図２に示す回路を有している。

【０１０４】分周回路４０は、発振回路１０のパルス信
号Ｓ１０を受けて、パルス信号Ｓ１０に対し２分の１の
周波数を有するパルス信号Ｓ４０を分周回路４１に帰還
している。なおこの分周回路４０は、既に説明した、図
１に示す２分の１の分周比の分周回路４０と同じ構成を
有する。

【０１０５】分周回路４１は、分周回路４０のパルス信
号Ｓ４０を受けて、パルス信号Ｓ４０に対し４分の１の
周波数を有するパルス信号Ｓ４１を、周波数比較回路２
０およびＥｘｃｌｕｓｉｖｅＯＲゲートＵ２に帰還して
いる。

【０１０６】周波数比較回路２０は、カラーバースト信
号Ｓ４、パルス信号Ｓ４１、パルスクロックＳ７１を受
けて、周波数調節信号Ｓ２０を発振回路１０に出力する
とともに、位相比較回路３１を有効にするゲート信号Ｓ
２１をＮＡＮＤゲートＵ１に出力している。なおこの周
波数比較回路２０は、既に説明した図３に示すブロック
を有している。ただし本実施例においては、図３に示す
パルス信号Ｓ４０が前記パルス信号Ｓ４１に、水平同期
信号Ｓ１が前記カラーバースト信号Ｓ４にそれぞれ置き
換えられる。

【０１０７】ＮＡＮＤゲートＵ１は、位相比較回路３１
を有効にするゲート信号Ｓ２１およびカラーバースト・
ゲート信号Ｓ５を受けて、ＮＡＮＤゲートＵ１を介した
カラーバースト・ゲート信号Ｓ５ａを位相比較回路３１
に出力している。ＥｘｃｌｕｓｉｖｅＯＲゲートＵ２
は、カラーバースト信号Ｓ４およびパルス信号Ｓ４１を
受けて、ＥｘｃｌｕｓｉｖｅＯＲゲートＵ２を介したカ
ラーバースト信号Ｓ４ａを位相比較回路３１に出力して
いる。

【０１０８】位相比較回路３１は、Ｅｘｃｌｕｓｉｖｅ
ＯＲゲートＵ２を介したカラーバースト信号Ｓ４ａおよ
びＮＡＮＤゲートＵ１を介したカラーバースト・ゲート
信号Ｓ５ａを受けて、位相調節信号Ｓ３１を発振回路１
０に出力している。なおこの位相比較回路３１は、既に
説明した図４に示す回路を有している。ただし本実施例
においては、図４に示すパルス信号Ｓ４０が前記カラー
バースト信号Ｓ４ａに、水平同期信号Ｓ１ａが前記カラ
ーバースト・ゲート信号Ｓ５ａにそれぞれ置き換えられ
る。

【０１０９】次に、上述した構成を有する本発明のパル
ス信号発生回路の第２の実施形態について、動作の詳細
を説明する。

【０１１０】図８は、本発明のパルス信号発生回路の第
２の実施例の動作を説明するためのタイミングチャート
である。図８において、Ｓ４はカラーバースト信号Ｓ４
の電圧波形を、Ｓ４１は分周回路４１を介して出力から
帰還されたパルス信号Ｓ４１を、Ｓ５ａはＮＡＮＤゲー
トＵ１を介したカラーバースト・ゲート信号Ｓ５ａを、
Ｎ３１１は位相比較回路３１におけるノードＮ３１１の
電圧波形を、Ｓ４０は本実施例のパルス信号発生回路の
出力であるパルス信号Ｓ４０をそれぞれ示している。

【０１１１】ノードＮ３１１には、Ｅｘｃｌｕｓｉｖｅ
ＯＲゲートＵ２を介したカラーバースト信号Ｓ４ａと同
じレベルの信号が、カラーバースト・ゲート信号Ｓ５ａ
がローレベルになる期間に限り出力される。そして、位
相調節信号Ｓ３１が発振回路１０のキャパシタＣ１０１
に流し込む電流値は、ノードＮ３１１の電圧波形の時間
的平均値に比例して大きくなる。さらに、発振回路１０
の出力するパルス信号Ｓ１０の周波数は、キャパシタＣ
１０１に流入する電流値に比例する。したがって、ノー
ドＮ３１１の電圧波形の時間的平均値が増減することに
より、発振回路１０の発振周波数が制御される。

【０１１２】ノードＮ３１１の電圧波形は、カラーバー
スト信号Ｓ４とパルス信号Ｓ４１の排他的論理和にな
る。図８に示すように、パルス信号Ｓ４１の位相がカラ
ーバースト信号Ｓ４に対して遅れるとハイレベルの期間
が増え、パルス信号Ｓ４１の位相がカラーバースト信号
Ｓ４に対して進むと位相が進むとローレベルの期間が増
える。つまり、パルス信号Ｓ４１の位相がカラーバース
ト信号Ｓ４に対して遅れるとノードＮ３１１の電圧波形
の時間的平均値が大きくなってキャパシタＣ１０１に流
入する電流値も大きくなり、これにより発振回路１０の
出力するパルス信号Ｓ１０の周波数が高くなる。逆に、
パルス信号Ｓ４１の位相がカラーバースト信号Ｓ４に対
して進むと、ノードＮ３１１の電圧波形の時間的平均値
が小さくなってキャパシタＣ１０１に流入する電流値も
小さくなり、これにより発振回路１０の出力するパルス
信号Ｓ１０の周波数が低くなる。このようにして、カラ
ーバースト信号Ｓ４とパルス信号Ｓ４１の位相を一致さ
せる制御が行われる。

【０１１３】周波数比較回路２０による発振周波数の制
御は、既に述べた第１の実施形態のパルス信号発生回路
と同様の動作によって行われる。ただし、カラーバース
ト信号Ｓ４は、例えば９サイクルといった定められたパ
ルス数の非連続的な信号でありそのままパルス信号Ｓ４
１との周波数差を計数することができないので、例え
ば、カラーバースト信号Ｓ４のパルスを検出後、所定の
数のパルスについてパルス信号Ｓ４１との周波数差を計
数させることで、パルス信号Ｓ４１とカラーバースト信
号Ｓ４の周波数の差を計数することができる。

【０１１４】以上説明したように、本発明のパルス信号
発生回路による第２の実施形態によれば、第１の実施形
態で説明したパルス信号発生回路とほとんど同様な構成
によって、コンポジット・ビデオ信号からカラーバース
ト信号を再生することができる。これにより、第１の実
施形態と同様の効果を奏することができる。

【０１１５】すなわち、カラーバスト信号が複数の異な
る周波数を有している場合であっても、出力するパルス
信号の周波数と位相をカラーバースト信号に対して確実
に一致させることができる。また、ＤＳＰなどの図示し
ない外部の信号処理手段による処理が可能になるので、
再生するカラーバースト信号の周波数の制御や管理が容
易になる。さらに、ＶＣＸＯに匹敵する高精度な発振周
波数を有するパルス信号を得ることができる。

【０１１６】また、水晶発振子などの高価な部品を付加
する必要がなくなるだけでなく、従来の回路に残ってい
た調整が必要な半固定の部品もなくなるので、製造コス
トの削減が可能になる。

【０１１７】次に、本発明に係る自動周波数制御回路の
実施形態について説明する。本実施形態は、既に説明し
た本発明による第１の実施形態のパルス信号発生回路
と、前記パルス信号発生回路の出力するパルス信号に同
期して受像管の電子線の水平偏向を行う水平偏向回路を
含んだ自動周波数制御回路である。

【０１１８】図９は、本発明に係る自動周波数制御回路
の実施形態を示す回路図である。図１と図９の同一符号
は、同じ内容を表している。その他、図９において、５
０はパルス調節回路を、３２は位相比較回路を、６０は
遅延パルス信号発生回路を、８０は水平偏向回路をそれ
ぞれ表している。また、Ｓ４０ａは分周回路４０の出力
のパルス信号Ｓ４０に対して論理値が反転したパルス信
号を、Ｓ５０はパルス調節回路５０の出力のパルス信号
を、Ｓ８０は水平偏向回路８０によって出力される帰還
信号を、Ｓ１１は発振回路１０のキャパシタＣ１０１の
充電電圧を、Ｓ３２は位相比較回路３２による位相調節
信号を、Ｓ６０は遅延パルス信号発生回路の出力するパ
ルス信号を、Ｓ７２はクロックパルスをそれぞれ示して
いる。

【０１１９】周波数比較回路２０、位相比較回路３１、
発振回路１０、分周回路４０およびＮＡＮＤゲートＵ１
によるパルス信号発生回路は、本発明のパルス信号発生
回路の第１の実施形態に関して既に説明した構成と同じ
なので、説明を省略する。ここでは、パルス調節回路５
０、位相比較回路３２、遅延パルス信号発生回路６０お
よび水平偏向回路８０の構成と接続関係について説明す
る。

【０１２０】パルス信号Ｓ４０ａは、Ｄタイプ・フリッ
プフロップＵ４１の２つの出力のうちの、反転出力Ｑ＿
によるパルス信号であり、パルス信号Ｓ４０に対して論
理値を反転した信号となっている。パルス調節回路５０
は分周回路４０によるパルス信号Ｓ４０、遅延パルス信
号発生回路６０による遅延パルス信号Ｓ６０、パルス調
節信号Ｓ３ならびにクロックパルスＳ７２を受けて、パ
ルス信号Ｓ５０を出力する。

【０１２１】このパルス調節回路５０は、具体的には図
１２に示すようなブロックを有している。図９と図１２
の同一符号は同一内容を示す。その他、図１２において
Ｕ５０１はＡＮＤゲートを、５１は遅延計数回路を、５
２はパルス幅計数回路をそれぞれ示している。また、Ｓ
６０ａはＡＮＤゲートＵ５０１を介した遅延パルス信号
を、Ｓ５１は遅延計数回路５１による遅延計数信号を、
それぞれ示している。

【０１２２】ＡＮＤゲートＵ５０１は、分周回路４０に
よるパルス信号Ｓ４０および遅延パルス信号Ｓ６０を受
けて、遅延パルス信号Ｓ６０ａを遅延計数回路５１に出
力している。遅延計数回路５１は、分周回路４０による
パルス信号Ｓ４０、ＡＮＤゲートＵ５０１を介した遅延
パルス信号Ｓ６０ａ、パルス調節信号Ｓ３ならびにクロ
ックパルスＳ７２を受けて、遅延計数信号Ｓ５１をパル
ス幅計数回路５２に出力している。パルス幅計数回路５
２は、遅延計数回路５１による遅延計数信号Ｓ５１、パ
ルス調節信号Ｓ３およびクロックパルスＳ７２を受け
て、パルス信号Ｓ５０を水平偏向回路８０に出力してい
る。

【０１２３】水平偏向回路８０は、パルス調節回路５０
によるパルス信号Ｓ５０を受けて、帰還信号Ｓ８０を位
相比較回路３２に帰還している。

【０１２４】位相比較回路３２は、水平偏向回路８０に
よる帰還信号Ｓ８０および分周回路４０によるパルス信
号Ｓ４０ａを受けて、位相調節信号Ｓ３２を遅延パルス
信号発生回路６０に出力している。

【０１２５】この位相比較回路３２は、具体的には図１
０に示す回路を有している。図９と図１０の同一符号は
同一内容を示す。その他、図１０においてＲ３２１〜Ｒ
３２４は抵抗を、Ｃ３２１，Ｃ３２２はキャパシタを、
Ｕ３２１は３ステート・バッファを、Ｕ３２２は演算増
幅器をそれぞれ示す。またＮ３２１は回路のノードを示
す。

【０１２６】３ステートバッファＵ３２１は、分周回路
４０によるパルス信号Ｓ４０ａおよび水平偏向回路８０
による帰還信号Ｓ８０を受けて、出力信号を抵抗Ｒ３２
１の一方の端子に出力する。前記抵抗Ｒ３２１の他方の
端子は演算増幅器Ｕ３２２の負側入力端子に接続されて
いる。抵抗Ｒ３２３および抵抗Ｒ３２４は電源電圧Ｖｃ
ｃと接地電位の間に縦列接続されており、その接続中点
は演算増幅器の正側入力端子に接続されている。また、
前記正側入力端子と接地電位の間にはキャパシタＣ３２
２が接続されている。演算増幅器Ｕ３２２の負側入力端
子と演算増幅器Ｕ３２２の出力端子の間には、抵抗Ｒ３
２２とキャパシタＣ３２１が縦列接続されている。そし
て、演算増幅器Ｕ３２２の前記出力端子は、位相調節信
号Ｓ３２を遅延パルス信号発生回路６０に出力してい
る。

【０１２７】遅延パルス信号発生回路６０は、発振回路
１０のキャパシタＣ１０１の充電電圧Ｓ１１および位相
比較回路３２による位相調節信号Ｓ３２を受けて、遅延
パルス信号Ｓ６０を出力する。

【０１２８】この遅延パルス信号発生回路６０は、具体
的には図１１に示す回路を有している。図９と図１１の
同一符号は同一内容を示している。その他、図１１にお
いてＲ６０１〜Ｒ６０３は抵抗を、Ｕ６０１は演算増幅
器を、Ｕ６０２はコンパレータをそれぞれ示している。
またＮ６０１は回路のノードを示している。

【０１２９】抵抗Ｒ６０１と抵抗Ｒ６０２は電源Ｖｃｃ
と接地電位の間で縦列接続されており、その接続中点が
演算増幅器Ｕ６０１の負側入力端子に接続されている。
演算増幅器の正側入力端子にはキャパシタＣ１０１の充
電電圧Ｓ１１が入力されており、演算増幅器Ｕ６０１の
負側入力端子と出力の間には抵抗Ｒ６０３が接続されて
いる。コンパレータＵ６０２の正側入力端子は演算増幅
器Ｕ６０１の出力信号を受けており、負側入力端子は位
相比較回路３２による位相調節信号Ｓ３２を受けてい
る。コンパレータＵ６０２の出力信号は、遅延パルス信
号Ｓ６０としてパルス調節回路５０に出力されている。

【０１３０】次に、上述した構成を有する本発明の自動
周波数制御回路の実施形態について、動作の詳細を説明
する。ただし、周波数比較回路２０、位相比較回路３
１、発振回路１０、分周回路４０およびＮＡＮＤゲート
Ｕ１によって構成されるパルス信号発生回路の動作は、
本発明のパルス信号発生回路の第１の実施形態と同じな
ので説明を省略する。ここでは、パルス調節回路５０、
位相比較回路３２、遅延パルス信号発生回路および水平
偏向回路８０の動作の詳細について説明する。

【０１３１】図１３は、本発明に係る自動周波数制御回
路の実施形態の動作を説明するタイミングチャートであ
る。図１３において、Ｓ１ａはＮＡＮＤ回路Ｕ１を介し
た水平同期信号Ｓ１ａの電圧波形を、Ｓ８０は水平偏向
回路８０による帰還信号Ｓ８０の電圧波形を、Ｎ３２１
は３ステート・バッファＵ３２１の出力における電圧波
形を、Ｓ４０およびＳ４０ａは分周回路４０によるパル
ス信号の電圧波形を、Ｓ６０は遅延パルス信号発生回路
６０による遅延パルス信号の電圧波形を、Ｓ６０ａはＡ
ＮＤゲートＵ５０１を介した遅延パルス信号Ｓ６０ａの
電圧波形をそれぞれ示す。

【０１３２】図１０における位相比較回路３２の３ステ
ート・バッファＵ３２１は、帰還信号Ｓ８０がローレベ
ルの期間にだけ、入力されたパルス信号Ｓ４０ａと同じ
レベルの信号をノードＮ３２１に透過させる。帰還信号
Ｓ８０がハイレベルの期間は、ハイインピーダンスの状
態になる。

【０１３３】抵抗Ｒ３２１、抵抗Ｒ３２２、キャパシタ
Ｃ３２１および演算増幅器Ｕ３２２は積分回路を構成し
ており、ノードＮ３２１の電圧波形を積分した信号が演
算増幅器Ｕ３２２から位相調節信号Ｓ３２として出力さ
れる。ただし、出力される信号の符号は反転している。
たとえばＮ３２１の電圧が上昇すると、抵抗Ｒ３２１お
よび抵抗Ｒ３２２を通してキャパシタＣ３２１には演算
増幅器の負側端子の方向から流れ込む電流が増えるた
め、位相調節信号Ｓ３２の電圧は低下する方向に変化す
る。Ｎ３２１の電圧が低下すると、その逆の動作によっ
て、位相調節信号Ｓ３２の電圧は上昇する方向に変化す
る。

【０１３４】例えば帰還信号Ｓ８０の位相がパルス信号
Ｓ４０ａに対して遅れた場合、図１３に示す時刻Ａが左
側に移動するためにハイレベルの期間が増えてノードＮ
３２１の電圧の時間的平均値が上昇し、位相調節信号Ｓ
３２の電圧は低下する方向に変化する。また、帰還信号
Ｓ８０の位相がパルス信号Ｓ４０ａに対して進んだ場
合、図１３に示す時刻Ａが右側に移動するためにローレ
ベルの期間が増えてノードＮ３２１の電圧の時間的平均
値が低下し、位相調節信号Ｓ３２の電圧は上昇する方向
に変化する。

【０１３５】なお、抵抗Ｒ２３２、抵抗Ｒ２４２および
キャパシタＣ３２２による回路は位相調節信号Ｓ３２に
直流電圧のバイアスを与えるためのものであり、キャパ
シタＣ３２１に電圧が充電されていないときの位相調節
信号Ｓ３２の電圧を定める。

【０１３６】図１１における抵抗Ｒ６０１〜Ｒ６０３お
よび演算増幅器Ｕ６０１による回路は、発振回路１０の
キャパシタＣ１０１の電圧Ｓ１１に対して負の直流バイ
アス電圧を加えて振幅を増幅させた信号を、コンパレー
タＵ６０２に出力するための回路である。たとえば抵抗
Ｒ６０１および抵抗Ｒ６０２の抵抗値をＲ、抵抗Ｒ６０
３の抵抗値を（Ｒ／２）とすると、キャパシタＣ１０１
の電圧Ｓ１１には（−Ｖｃｃ／２）の電圧が加えられる
とともに、振幅が２倍に増幅される。

【０１３７】コンパレータＵ６０２は、ノードＮ６０１
の電圧と位相調節信号Ｓ３２の電圧を比較して、比較し
た結果に応じてハイレベルまたはローレベルに変化する
信号を出力する。ノードＮ６０１の電圧は図１３に点線
で示すようなノコギリ波形になっており、また位相調節
信号Ｓ３２はノードＮ３２１の電圧波形を積分した直流
電圧になっている。この２つの波形を比較したコンパレ
ータＵ６０２の出力には、図１３に示すように帰還信号
Ｓ８０に対して２倍の周波数を持つパルス信号Ｓ６０が
現われる。

【０１３８】図１３に示す時刻Ｂは、位相調節信号Ｓ３
２の電圧レベルに応じて図の右側または左側に移動す
る。例えば、帰還信号Ｓ８０の位相がパルス信号Ｓ４０
ａに対して遅れて位相調節信号Ｓ３２の電圧が低下する
方向に変化すると、時刻Ｂは図の左側に移動し、時刻Ｂ
の起こる時間がパルス信号Ｓ４０の時刻Ｃに対して早く
なる。逆に帰還信号Ｓ８０の位相がパルス信号Ｓ４０ａ
に対して進んで位相調節信号Ｓ３２の電圧が上昇する方
向に変化すると、時刻Ｂは図の右側に移動し、時刻Ｂの
起こる時間がパルス信号Ｓ４０の時刻Ｃに対して遅くな
る。

【０１３９】パルス調節回路５０は、遅延パルス信号Ｓ
６０とパルス信号Ｓ４０を用いて、帰還信号Ｓ８０の水
平同期信号Ｓ１に対する遅延時間をクロックパルスＳ７
２で計数し、この計数結果に応じて水平同期信号Ｓ１に
対する遅延時間を定めたパルス信号Ｓ５０を生成し、水
平偏向回路８０に出力する動作を行う。

【０１４０】帰還信号Ｓ８０の水平同期信号Ｓ１に対す
る遅延時間の相対的な大きさは、例えば図１３に示す遅
延パルス信号Ｓ６０の時刻Ｂとパルス信号Ｓ４０の時刻
Ｃの時間間隔をクロックパルスＳ７２で計数することに
よって定めることができる。すなわち、上述したように
帰還信号Ｓ８０の位相が遅れている場合、例えば時刻Ｂ
と時刻Ｃの時間間隔は短くなり、帰還信号Ｓ８０の位相
が進んでいる場合は時刻Ｂと時刻Ｃの時間間隔は長くな
る。

【０１４１】遅延計数回路５１はこれらの時間間隔をク
ロックパルスＳ７２で計数し、時間間隔が短いときは遅
延計数信号Ｓ５１の遅延時間が短くなるように、また時
間間隔は長いときは遅延計数信号Ｓ５１の遅延時間が長
くなるように調節して、遅延計数信号Ｓ５１をパルス幅
計数回路に出力する。パルス幅計数回路５２は、遅延計
数信号Ｓ５１のパルスエッジを検出してパルス信号Ｓ５
０の信号を立ち上げ、クロックパルスＳ７２を定められ
た回数だけ計数した後、パルス信号Ｓ５０を立ち下げ
る。

【０１４２】以上のようにして、パルス調節回路５０に
よるパルス信号Ｓ５０は、パルスの立ち上がる時刻とパ
ルス幅が調節される。パルスの立ち上がる時刻は、帰還
信号Ｓ８０の位相が水平同期信号Ｓ１に対して遅れてい
るときはパルス信号Ｓ５０の位相が進む方向へ変化し、
帰還信号Ｓ８０の位相が水平同期信号Ｓ１に対して進ん
でいるときはパルス信号Ｓ５０の位相が遅れる方向へ変
化して、帰還信号Ｓ８０の位相と水平同期信号Ｓ１の位
相が一致する方向に制御される。

【０１４３】なお、ＡＮＤゲートＵ５０１は、図１３に
示す時刻Ｂ’と時刻Ｂのうち、時刻Ｂだけを遅延計数回
路５１に検出させるための回路である。

【０１４４】またパルス調節信号Ｓ３は、周波数比較回
路２０における周波数可変信号Ｓ２と同様に、ＤＳＰな
どの図示しない外部の信号処理手段によって遅延計数回
路５１およびパルス幅計数回路５２の計数値の処理を行
うための信号である。例えば、遅延計数回路５１による
時刻Ｂと時刻Ｃの時間間隔の計数値を図示しない外部の
信号処理手段に読み込ませてこれを処理し、再び遅延計
数回路５１に書き込むことができる。また、パルス幅計
数回路５２におけるパルス幅を定める計数値を図示しな
い外部の信号処理手段に読み込ませてこれを処理し、再
びパルス幅計数回路５２に書き込むことができる。

【０１４５】水平偏向回路８０は、駆動信号Ｓ５０に応
じて電子線を偏向させるための磁界を発生させ、この磁
界に同期するパルス状の帰還信号Ｓ８０が、例えばフラ
イバックトランスの１巻線から取り出されて、位相比較
回路３２に帰還される。

【０１４６】図１４は、パルス調節回路によって調節さ
れるパルス信号Ｓ５０の立ち上り時刻およびパルス幅
と、水平偏向回路８０によって駆動された受像管の画像
の歪みの関係を示す図である。図１４においてＳ１は水
平同期信号Ｓ１の電圧波形を、Ｓ５０はパルス調節回路
５０によるパルス信号Ｓ５０の電圧波形をそれぞれ示
す。

【０１４７】パルス調節回路５０によって、パルス信号
Ｓ５０は図１４に示すΔｔとｗの時間幅が可変される。
これらの時間幅に対応する受像管の画像の歪みが、図１
４の（１）と（２）にそれぞれ示されている。すなわ
ち、画面の水平方向の歪みはΔｔを可変することによ
り、画面の横幅はｗを可変することにより最適の状態に
調節することができる。なお、Δｔについては本実施例
の自動周波数制御回路によって自動的に補正されるが、
ｗにいては自動的に補正されない。ｗはパルス幅計数回
路５２のパルス幅に関する計数値をパルス調節信号Ｓ３
を通じて操作することにより補正される。

【０１４８】また、クロックパルスＳ７１およびクロッ
クパルスＳ７２は、パルス信号発生回路の出力パルス信
号Ｓ４０を整数倍にして生成することもできる。図１５
は、本発明の自動周波数制御回路のクロックパルスＳ７
１およびクロックパルスＳ７２を、パルス信号発生回路
の出力パルス信号Ｓ４０に同期させて生成する位相同期
ループ７０のブロック図を表す。図９と図１５の同一符
号は同一内容を示す。その他図１５において、７１は位
相比較回路を、７２は発振回路を、７３は分周回路をそ
れぞれ示す。

【０１４９】位相比較回路７１は、パルス信号Ｓ４０お
よび分周回路７３による帰還信号を受けて位相を比較
し、比較した結果に応じた振幅の信号を発振回路７２に
出力する。発振回路７２は位相比較回路７１による出力
信号を受けて、前記出力信号に比例した大きさの周波数
を有するクロックパルスＳ７１およびクロックパルスＳ
７２を出力する。 分周回路７３は、発振回路７２の出
力信号を受けて、前記信号に対し定められた分周比を有
する信号を位相比較回路７１に帰還する。

【０１５０】発振回路７２の出力から一定の分周比で分
周されて帰還される帰還信号とパルス信号Ｓ４０の位相
が位相比較回路７１で比較され、前記帰還信号の位相が
パルス信号Ｓ４０に対して遅れているときに発振回路７
２の発振周波数を高くし、位相が進んでいるときは発振
周波数を下げるように、位相比較回路７１が発振回路７
２に対して制御信号を入力することで、パルス信号Ｓ４
０と前記帰還信号の位相が一致する。これにより、パル
ス信号Ｓ４０に対して同期するとともに、パルス信号Ｓ
４０に対して整数倍の周波数を有するクロックパルスＳ
７１およびクロックパルスＳ７２を生成することができ
る。

【０１５１】以上のようにして、クロックパルスＳ７１
およびクロックパルスＳ７２をパルス信号発生回路の出
力パルス信号Ｓ４０に同期させることにより、パルス調
節回路５０で生成されるパルス信号と、生成するための
クロックパルスＳ７２が同期することになるので、回路
を安定に動作させることができる。

【０１５２】なお、本実施形態においてはパルス信号Ｓ
５０によって駆動される対象を水平偏向回路として説明
したが、これに限らず、パルス信号によって駆動され、
帰還信号Ｓ８０が得られるその他の回路等に対しても、
本発明の自動周波数制御回路を適用することができる。

【０１５３】以上説明したように、本発明の自動周波数
制御回路の実施形態によれば、本発明のパルス信号発生
回路の第１の実施形態で説明したパルス信号発生回路を
有することによって、第１の実施形態と同様の効果を奏
することができる。

【０１５４】すなわち、水平同期信号が複数の異なる周
波数を有している場合であっても、出力するパルス信号
の周波数と位相を水平同期信号に対して確実に一致させ
ることができる。また、ＤＳＰなどの図示しない外部の
信号処理手段による処理が可能になるので、水平偏向回
路の周波数の制御や管理、画面歪みの精密な補正が可能
になる。さらに、ＶＣＸＯに匹敵する高精度な発振周波
数を有するパルス信号によって、安定な画像を得ること
ができる。

【０１５５】また、水晶発振子などの高価な部品を付加
する必要がなくなるだけでなく、従来の回路に残ってい
た調整が必要な半固定の部品もなくなるので、製造コス
トの削減が可能になる。

【０１５６】さらに従来の回路におけるバイポーラ素子
のアナログ回路をＣＭＯＳ系の回路に置き換えることが
できるので、電源電圧の低電圧化を図ることができる。
またこれにより、他のＣＭＯＳ系の回路とともに集積化
したＩＣを構成することが可能になるため、更なる製造
コストの削減と装置の小型化を図ることができる。

【０１５７】

【発明の効果】本発明のパルス信号発生回路によれば、
複数の異なる周波数を有する同期信号に対し、周波数と
位相を精密に同期させたパルス信号を出力できる。ま
た、外部信号によって前記パルス信号の周波数と位相の
精密な制御ができる。また、安価に製造することができ
る。本発明の自動周波数制御回路によれば、複数の異な
る周波数を有する同期信号に対し、周波数と位相を精密
に同期させたパルス信号で動作することができる。ま
た、外部信号によって前記パルス信号の周波数と位相の
精密な制御ができる。また、安価に製造することができ
る。

【図面の簡単な説明】

【図１】図１は本発明によるパルス信号発生回路の第１
の実施形態を示す回路図である。

【図２】図２は本発明によるパルス信号発生回路の第１
の実施形態における発振回路の回路図である。

【図３】図３は本発明によるパルス信号発生回路の第１
の実施形態における周波数比較回路の回路図である。

【図４】図４は本発明によるパルス信号発生回路の第１
の実施形態における位相比較回路の回路図である。

【図５】図５は本発明によるパルス信号発生回路の第１
の実施形態における位相比較回路の動作を示すタイミン
グチャートである。

【図６】図６は本発明によるパルス信号発生回路の第１
の実施形態における位相比較回路の３ステート・バッフ
ァの出力電圧の平均値に対する発振周波数の変化を示す
グラフである。

【図７】図７は本発明によるパルス信号発生回路の第２
の実施形態を示す回路図である。

【図８】図８は本発明によるパルス信号発生回路の第２
の実施形態の動作を示すタイミングチャートである。

【図９】図９は本発明による自動周波数制御回路の実施
形態を示す回路図である。

【図１０】図１０は本発明による自動周波数制御回路の
実施形態における位相比較回路の回路図である。

【図１１】図１１は本発明による自動周波数制御回路の
実施形態における遅延パルス信号発生回路の回路図であ
る。

【図１２】図１２は本発明による自動周波数制御回路の
実施形態におけるパルス調節回路の回路図である。

【図１３】図１３は本発明による自動周波数制御回路の
実施形態の動作を示すタイミングチャートである。

【図１４】図１４は本発明による自動周波数制御回路の
実施形態におけるパルス調節回路の出力パルス信号と画
像の歪みの関係を示す図である。

【図１５】図１５は本発明による自動周波数制御回路の
実施形態における位相同期ループのブロック図である。

【図１６】図１６は、カラーテレビジョン受像機の構成
例を示すブロック図である。

【図１７】図１７はＡＦＣ回路の基本的構成を示すブロ
ック図である。

【図１８】図１８はＡＦＣ回路の基本構成における従来
の位相比較回路を示す回路図である。

【図１９】図１９は従来の位相比較回路の各部の電圧波
形を示す図である。

【図２０】図２０はＡＦＣ回路の基本構成における従来
の発振回路を示す回路図である。

【図２１】図２１はＶＣＸＯの周波数制御電圧に対する
周波数偏差の特性の一例を示すグラフである。

【図２２】図２２はＶＣＸＯの水晶発振子の切り替えに
よって複数の水平同期信号に対応できる従来のＡＦＣ回
路を示すブロック図である。

【符号の説明】

１０…発振回路、２０…周波数比較回路、３１，３２…
位相比較回路、４０…分周回路、５０…パルス調節回
路、５１…遅延計数回路、５２…パルス幅計数回路、６
０…遅延パルス信号発生回路、７０…位相同期ループ、
８０…水平偏向回路、Ｃ１０１…発振回路１０のキャパ
シタ、Ｄ１０１…発振回路１０のダイオード、Ｕ１０１
…発振回路１０の反転ゲート、Ｓ１…水平同期信号、Ｓ
２…周波数可変信号、Ｓ１０…発振回路１０の出力パル
ス信号、Ｓ１１…キャパシタＣ１０１の充電電圧、Ｓ２
０…周波数調節信号、Ｓ３１，Ｓ３２…位相調節信号、
Ｓ４０…分周回路の出力パルス信号、Ｓ５０…パルス調
節回路５０の出力パルス信号、Ｓ５１…遅延計数信号、
Ｓ６０…遅延パルス信号発生回路の遅延パルス信号、Ｓ
７１，Ｓ７２…パルスクロック、Ｓ８０…水平偏向回路
８０の帰還信号。

Claims (4)

【特許請求の範囲】
1. 【請求項１】出力パルス信号の周波数と基準信号の周波
   数とを比較して周波数差データを生成する周波数差デー
   タ生成回路と、上記周波数差データに応じたアナログ信
   号の周波数調節信号を生成する周波数調節信号生成回路
   とを有する周波数比較回路と、 上記出力パルス信号の位相と上記基準信号の位相とを比
   較して位相差に応じたアナログ信号の位相調節信号を生
   成する位相比較回路と、 その出力電圧と上記周波数調節信号と上記位相調節信号
   とを入力して発振パルス信号を生成するヒステリシスコ
   ンパレータを有し、上記出力パルス信号を生成するパル
   ス信号生成回路と、 を有するパルス信号発生回路。
2. 【請求項２】上記周波数差データ生成回路は、上記出力
   パルス信号と上記基準信号とを入力してアップ信号又は
   ダウン信号を生成するエッジ比較回路と、上記アップ信
   号及びダウン信号を入力してカウントアップ又はカウン
   トダウン動作を行なって上記周波数差データを生成する
   アップダウンカウンタとを有し、 上記周波数調整信号生成回路は、上記周波数差データを
   ラッチするラッチ回路と、上記周波数差データをアナロ
   グ信号に変換して周波数調節信号を生成する電流出力型
   Ｄ／Ａコンバータとを有し、 上記パルス信号生成回路は、上記コンパレータの入力と
   基準電位との間に接続されたキャパシタと、上記コンパ
   レータの入力にアノードが接続され、上記コンパレータ
   の出力にカソードが接続されたダイオードと、上記発振
   パルス信号をクロック信号として入力し、反転出力信号
   を入力信号として入力するフリップフロップを含む分周
   回路とを有する請求項１に記載のパルス信号発生回路。
3. 【請求項３】上記位相比較回路は、上記基準信号に応答
   して入力された上記出力パルス信号を出力するバッファ
   回路と、上記バッファ回路の出力信号を電流信号に変換
   するアナログ回路とを有する請求項２に記載のパルス信
   号発生回路。
4. 【請求項４】上記基準信号が水平同期信号であり、上記
   位相比較回路が上記出力パルス信号と上記水平同期信号
   との周波数差が所定の値よりも低いときに活性化される
   請求項３に記載のパルス信号発生回路。