JP2002198945A - 同期データ伝送方法 - Google Patents

Abstract

(57)【要約】 【課題】 論理値Ａのデフォルト値に維持されているク
ロック線（ＣＫ）と少なくとも一本のデータ線（ＤＴ）
により、それぞれＡと反対の論理値Ｂを表す電位にクロ
ック線を拘束することができる二つの装置（Ｄ１、Ｄ
２）間でデータを送信するための方法を提供する。 【解決手段】 本発明によれば、両装置は、データを送
信する際にはクロック線をＢに拘束し、データが送信さ
れる装置は、該装置がデータを読取っていない間はクロ
ック線を解放せず、データを送信する装置は、少なくと
もデータが送信される装置によってクロック線が解放さ
れる時点までは前記データをデータ線上に維持する。特
に、マイクロコンピュータとマイクロプロセッサ間の通
信に適用される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルシステム
間のデータ伝送に関し、特にマイクロプロセッサとマイ
クロコンピュータ間、または二つのマイクロプロセッサ
間のデータ伝送に関するものである。

【０００２】

【従来の技術】デジタルコンピュータ時代の到来以来、
デジタルデータ伝送方法は、コンピュータシステムの実
装において極めて重要になってきており、それらに対す
る様々な開発が行われてきた。一般に、データ伝送方法
は、「物理層」とも呼ばれる物理リンクに常に基くもの
で、これにより電気信号の形式および継続時間を定義す
る所定のプロトコルに従った、ライン上の二つのノード
間における電気信号の物理的な伝送が保証される。この
プロトコルは、物理層と組み合わされ、通信プロトコ
ル、すなわちデータリンク層によって完成されるもの
で、これにより通信装置間で特定のデータの送受信およ
び同期規則を割り当てることによって、衝突を避けつつ
データ転送を管理することができる。そして、この第２
レベルのプロトコルは、物理層を介して送信されるコマ
ンドによって構成される第３レベルのプロトコルによっ
て完成され、各コマンドは、そのフォーマット、内容、
および指示が予め定義された規則に適合しているビット
列によって構成されている。コンピュータネットワーク
やデジタル電話通信ネットワークのような非常に高レベ
ルのネットワークでは、これらの第１レベル以外に、一
緒にネットワークの一貫性を保証する重要な階層のプロ
トコルがある。

【０００３】本発明は、データリンク層レベルに位置す
る低レベルのデータ伝送方法に関するもので、例えばマ
イクロコンピュータを使用してマイクロプロセッサ上で
試験または保守動作を行うために、マイクロコンピュー
タとマイクロプロセッサ間の通信、または例えば単一の
プリント回路基盤上に配置された二つのマイクロプロセ
ッサなどの、二つのマイクロプロセッサ間の通信などの
産業上の適用を意図したものである。

【０００４】この適用の分野において最もよく使用され
ているデータ伝送方法には、同期方式と非同期方式の両
方がある。同期方式は、マスタ装置によって送信される
クロック信号を伝達するクロック線が存在することで非
同期方式と区別され、それ以外の一つまたは複数の装置
は、データを送受信するために該クロック信号の同期を
とる。同期方式の利点は、共通のクロック信号によって
行われる同期により、非常に長いビット列を送信できる
ようになることである。一方、この方式では、前記の装
置がそれらの動作の同期をとれるようにする様々な制御
信号（ＲＸ、ＴＸ、ＲＳ、ＴＳ…）を伝えるために、い
くつかの線が必要である。

【０００５】

【発明が解決しようとする課題】さらに詳細には、同期
通信方法は、上述した適用に対して３つの主な欠点があ
る。一方では、この方法は、制御信号を送信できるよう
にするために、いくつかのマイクロプロセッサ入力／出
力を保有する必要がある。もう一方では、この方法は、
マイクロプロセッサに、いわゆるＵＳＡＲＴ回路（Univ
ersal Synchronous Asynchronous Receiver Transmitte
r）などの、通信プロトコルを管理する特定のインタフ
ェース回路を備える必要があり、その価格およびサイズ
がかなりのものになる。最後に、この方法では、互換性
をもつように通信すべき二つの装置の各内部クロックが
必要である。さらに、前記装置の一方は、マルチタスク
モードで動作することができ、もう一方の装置に指示さ
れた時にデータを送受信するために利用可能なものでは
ない。

【０００６】非同期データ伝送方式は、二本の線のみを
用いて実現することができるという点において有利であ
るが、この方法もまた、通信プロトコルを管理し、送受
信されるビット列を格納するためにバッファレジスタを
含む、ＵＡＲＴ回路（Universal Asynchronous Receive
r Transmitter）などの特定の通信インタフェース回路
が必要である。所定の周波数で動作する装置は、さらに
高い周波数で動作する装置によって送信される非同期デ
ータを受信できないので、非同期通信はまた、調整され
たクロック周波数も必要とする。

【０００７】従って、本発明の一つの目的は、同期タイ
プのもので、非常に異なるクロック周波数を有する二つ
の装置が、適用可能である場合に、通信できるようにす
るデータ伝送方法を提供することである。

【０００８】本発明の他の目的は、シリアルデータ伝送
のために、二本の線のみにより実現できるような同期方
式を提供することである。

【０００９】

【課題を解決するための手段】この目的は、二つの装置
間で、論理値Ａのデフォルト値に維持されているクロッ
ク線と少なくとも一本のデータ線により、データを伝送
するための方法であって、各装置は、Ａと反対の論理値
Ｂを表す電位に前記クロック線を拘束することが可能
で、データが送信される際、前記二つの装置はクロック
線をＢに拘束し、データが送信される装置は、該装置が
前記データを読み取っていない間はクロック線を解放せ
ず、データを送信する装置は、少なくともデータが送信
される装置によってクロック線が解放される時点まで
は、前記データをデータ線上に維持することを特徴とす
る方法を提供することによって達成される。

【００１０】ある実施形態によれば、前記装置の一方は
マスタで、もう一方はスレーブであり、マスタは、デー
タが送信される際に、データが送信される方向に関わら
ず、最初に前記クロック線をＢに拘束するものであるこ
とにおいてスレーブと区別される。

【００１１】ある実施形態によれば、マスタがデータを
スレーブに送信すべき時、マスタは、前記データをデー
タ線に出力し、それからクロック線をＢに拘束する。

【００１２】ある実施形態によれば、スレーブがマスタ
からデータを受信すべき時、スレーブは、前記クロック
線上において値Ｂを検出し、それからクロック線をＢに
拘束し、前記データを読み取る。

【００１３】ある実施形態によれば、スレーブが、デー
タを受信した後にクロック線を解放するために有する時
間は、スレーブがクロック線を解放していない間、マス
タはいかなる新たなデータも送信しないので、マスタの
いかなる動作とも無関係である。

【００１４】ある実施形態によれば、マスタがスレーブ
からデータを受信すべき時、マスタはクロック線をＢに
拘束する。

【００１５】ある実施形態によれば、スレーブがマスタ
にデータを送信すべき時、スレーブは、クロック線上に
おいて値Ｂを検出し、それからクロック線をＢに拘束
し、前記データをデータ線に出力する。

【００１６】ある実施形態によれば、スレーブが、デー
タを送信した後でクロック線を解放するために有する時
間は、スレーブがクロック線を解放していない間、マス
タは新たなデータの送信を要求するためにクロック線を
Ｂに拘束しないので、マスタによるいかなる動作とも無
関係である。

【００１７】ある実施形態によれば、クロック線が論理
値Ａを有している時、マスタがクロック線をＢに拘束す
るために有する時間は、スレーブによるいかなる動作と
も無関係である。

【００１８】ある実施形態によれば、前記方法は、クロ
ック線がＡからＢに変わると自動的に前記クロック線を
Ｂに拘束するトリガ手段と、前記トリガ手段にクロック
線解放信号を出力するための入力と、クロック線が前記
トリガ手段によってＢに拘束されている時は第１の値を
有し、クロック線がトリガ手段によって解放されている
時は第２の値を有する情報信号を送るための出力とを備
える通信インタフェース回路を、前記スレーブに備えつ
けるステップを含む。

【００１９】ある実施形態によれば、前記方法は、前記
通信インタフェース回路に、少なくとも一つのデータを
格納する手段と、クロック線がＡからＢに変わると自動
的に前記データをデータ線に出力する手段とをさらに備
えるステップを含む。

【００２０】ある実施形態によれば、Ａ＝１かつＢ＝０
である。

【００２１】本発明はまた、クロック線への接続端子
と、データ線への少なくとも一つの接続端子と、論理値
Ａと反対の論理値を表す電位Ｂに前記クロック線を拘束
する手段と、データが送信される時に、クロック線が前
記論理値Ａを持つことを確認または待機し、前記データ
をデータ線に出力し、前記クロック線をＢに拘束し、そ
れからクロック線を解放し、少なくとも前記クロック線
が論理値Ａを持つ時点まで前記データをデータ線上に維
持する動作を行う手段とを含む、マスタタイプの送受信
装置に関するものである。

【００２２】ある実施形態によれば、前記装置は、デー
タが受信される時に、クロック線が論理値Ａを持つこと
を確認または待機し、前記クロック線をＢに拘束し、デ
ータ線上のデータを読み取り、それからクロック線を解
放する動作を行う手段をさらに含む。

【００２３】本発明は、上述したようなマスタタイプ装
置と通信するようになされたスレーブタイプのデータ送
受信装置であって、クロック線への接続端子と、データ
線への少なくとも一つの接続端子と、論理値Ａと反対の
論理値を表す電位Ｂに前記クロック線を拘束する手段
と、データが受信される時に、クロック線におけるＡか
らＢへの変化を検出し、前記クロック線をＢに拘束し、
データ線上のデータを読み取り、前記クロック線を解放
する動作を行う手段とを備える装置にも関するものであ
る。

【００２４】ある実施形態によれば、前記スレーブタイ
プ装置は、データが送信される時に、クロック線におけ
るＡからＢへの変化を検出し、前記クロック線をＢに拘
束し、データ線にデータを出力し、前記クロック線を解
放する動作を行う手段をさらに備えるものである。

【００２５】本発明は、クロック線と少なくとも一本の
データ線によって、上述したスレーブタイプの装置に接
続された、上述したマスタタイプの装置を備える、同期
データ伝送システムにも関するものである。

【００２６】本発明はまた、クロック線と少なくとも一
本のデータ線によって、上述したマスタタイプ装置に接
続されている、または接続されるようになされたスレー
ブタイプの通信インタフェース回路であって、論理値Ａ
と反対の論理値を表す電位Ｂにクロック線を拘束する手
段と、前記クロック線がＡからＢに変化すると自動的に
クロック線をＢに拘束するトリガ手段と、クロック線解
放信号を前記トリガ手段に出力するための入力と、前記
トリガ手段によってクロック線がＢに拘束されている時
は第１の値を有し、該トリガ手段によってクロック線が
解放されている時は第２の値を有する情報信号を送るた
めの出力とを備えるインタフェース回路に関するもので
ある。

【００２７】ある実施形態によれば、前記通信インタフ
ェース回路は、少なくとも一つのデータを格納する手段
と、前記クロック線がＡからＢに変化した時に自動的に
前記データをデータ線に出力する手段とをさらに備える
ものである。

【００２８】本発明のこれらおよび他の目的、特徴、お
よび利点は、本発明の方法に関する以下の説明におい
て、下記の図面と関連させてさらに詳細に説明される。

【００２９】

【発明の実施の形態】（本発明の方法の一般原理）図１
は、一方はクロック線ＣＫとして、他方はデータ線ＤＴ
として使用される二本の線のみを用いて、二つの装置Ｄ
１、Ｄ２間の同期データリンクを達成するための、本発
明による方法の実施の一例を概略的に示すものである。
クロック線は、所定の論理値のデフォルト値、ここで
は、例えば、一方はクロック線ＣＫに、他方は論理
“１”を示す電源ＶＤＤに接続されたプルアップ抵抗に
よって得られる値“１”に維持されている。データ線Ｄ
Ｔもまた、プルアップ抵抗によって所定の論理値、ここ
では値“１”に維持されていることが好ましい。

【００３０】本発明によれば、各装置Ｄ１、Ｄ２は、ク
ロック線ＣＫ上で二つの動作を行うことができる。 １）クロック線ＣＫを、デフォルト値と反対の論理値に
拘束する、すなわちここではＣＫ線を０に拘束する ２）クロック線ＣＫを、デフォルト論理値に戻るように
解放する。

【００３１】本発明によれば、これら二つの基本動作
は、以下の一般規則を適用することによって、装置Ｄ
１、Ｄ２間のデータ伝送の同期をとるために用いられ
る。 １）二つの装置は、データを送信する時はクロック線を
０に拘束する。 ２）データを送信する装置は、少なくともデータを読み
取るべき装置によってクロック線が解放される時点まで
は、データ線ＤＴ上に該データを維持する。 ３）データを読み取る装置は、該データを読み取った後
にのみクロック線ＣＫを解放する。

【００３２】なお、本明細書では「０に拘束する」（ま
たは「低く拘束する」）という表現が、「強制的に０に
する」という表現より好まれているが、二つの表現は極
めて類似していることが分かるであろう。実際、ある装
置が「クロック線を強制的に０にする」と言えば、該装
置がクロック信号を０に変えることを意味するであろ
う。しかし、本発明の方法では、ある装置は、クロック
線がすでに他の装置によって強制的に０にされている間
に、クロック線を強制的に０にすることができる。この
ような状況では、「拘束する」という動詞がより適切で
あると思われる。

【００３３】データを送信するために前記各装置が行う
動作をここで説明する。前記装置の一方、例えばＤ１を
マスタ装置（ＭＳＴＲ）と呼び、もう一方の装置Ｄ２を
スレーブ装置（ＳＬＶ）と呼ぶ。「マスタ」と「スレー
ブ」という語はここでは、これらの語の通常の意味で使
用されるものでないことに留意すべきである。ここでマ
スタ装置は、マスタが常に最初にクロック線ＣＫを０に
拘束するという点で、スレーブ装置と区別される。この
ために、マスタは、スレーブの動作に依存しない時間を
有する。データ線ＤＴ上のデータを送信した、または読
取った後でクロック線ＣＫを解放するために、スレーブ
もまたマスタの動作に依存しない時間を有する。

【００３４】このように、データがマスタによって送信
される場合は、データがスレーブによって送信される場
合と区別される。

【００３５】（マスタからスレーブ方向のデータ伝送）
データビットをスレーブに送信するためにマスタが行う
動作が図２Ａのフローチャートで説明されるが、これは
以下のステップからなる。 ステップＭ１０：ＣＫ＝１を待つ、または確認する ステップＭ１１：ビットｂをＤＴに出力する ステップＭ１２：線ＣＫを０に拘束する ステップＭ１３：ＣＫを解放する ステップＭ１４：ＣＫ＝１を待つ、または確認する ステップＭ１５：ＤＴを解放する ステップＭ１６：データ処理

【００３６】まず、線ＣＫが１でない時（ステップＭ１
０）、マスタはビットｂを線ＤＴに出力しない（ステッ
プＭ１１）ことが分かる。実際、線ＣＫが０のままな
ら、これは、スレーブが先に送信されたデータを読み取
っているか、他のタスクで忙しいか、またはそのクロッ
クが非常に遅いために、データ受信の用意ができていな
いことを意味し、実際にこれらの様々な可能性は重なり
うる。従って、ここでは、新しいデータの送信はスレー
ブの「許可」をに依存し、この許可は線ＣＫが解放され
た（１になった）時点から得られるのみであると思われ
るだろう。

【００３７】線ＣＫが解放されると、マスタは、ステッ
プＭ１１でデータを線ＤＴに出力することによって始動
し、ステップＭ１２で線ＣＫを０に拘束して、データが
利用可能であることをスレーブに通知し、その後ステッ
プＭ１３で線ＣＫを解放する。線ＣＫが０に設定される
前に線ＤＴにデータを出力することによって、スレーブ
が線ＣＫにおいて立下がりエッジを検出するとすぐに、
データが利用可能となることがスレーブに保証される。

【００３８】「データ処理」ステップＭ１６は、新たな
データを送信するためにステップＭ１０に戻る前にマス
タが行うであろう任意の操作を意味する。こうしてマス
タは、内部メモリにデータを読み取っている、またはそ
の出力にデータを準備しているか、他のタスクで忙しい
か、あるいはそのクロックがスレーブと比べて非常に遅
いので、スレーブと無関係に新たなデータの送信を遅延
することができ、さらに実際にはこれらの様々な可能性
が重なることがあり得る。こうしてここでは、データの
送信は、マスタの利用可能性にも依存するように思われ
る。

【００３９】図２Ａのフローチャートにおいて点線で表
されるステップＭ１４およびＭ１５は、ビット列を送信
する場合、随意行われる。実際には、ステップＭ１１で
線ＤＴに出力されたデータは、次のビットを送信するこ
とに相当する次のステップＭ１１まで線ＤＴ上に維持す
ることが可能である。その場合、確認ステップＭ１４
は、確認ステップＭ１０と一緒だと重複する。

【００４０】マスタによって送信されたデータを読み取
るためにスレーブが行う動作を図２Ｂのフローチャート
において説明するが、これは以下のステップからなる。 ステップＥ１０：線ＣＫにおける０への変化を検出する ステップＥ１１：線ＣＫを０に拘束する ステップＥ１２：ビットｂを読み取る ステップＥ１３：データ処理 ステップＥ１４：ＣＫを解放する

【００４１】まず、スレーブは、ステップＥ１０で立下
がりエッジを検出した後でのみ、ステップＳ１２でデー
タを読み取ることが分かるであろう。実際、デフォルト
論理値、この場合“１”から、反対の論理値、この場合
“０”への遷移の検出は、ここではデータがマスタによ
って線ＤＴに出力されたことを意味する。

【００４２】さらに、ステップＥ１２でデータを読み取
る前にステップＥ１１で線ＣＫを０に拘束することによ
り、スレーブがデータの読取を終えておらず、まだステ
ップＥ１４で線ＣＫを解放することによって新たなデー
タを受信する用意ができていることを通知していない
時、スレーブは、マスタが線ＤＴに別のデータを出力す
るのを防ぐことができる。

【００４３】こうして、読取ステップＥ１２と線ＣＫ解
放ステップＥ１４の間に、スレーブは、マスタに制御さ
れることがなく、受信データを格納するため、あるいは
他のタスクを行うために用いることのできる「データ処
理」ステップＥ１３の利益を有し、このステップの継続
時間は、スレーブクロック周波数および達成しなければ
ならないであろう他のタスクの関数である。

【００４４】すでに見たように、新たなデータの送信
は、スレーブの利用可能性に支配される。スレーブ側の
ステップＥ１４と、マスタ側のステップＭ１０からステ
ップＭ１１への変化との因果関係は、図２Ａおよび２Ｂ
に矢印で示されている。マスタ側のステップＭ１２とス
レーブ側のステップＥ１０からステップＥ１１の変化と
の因果関係は、別の矢印で示されている。

【００４５】実際には、ステップＥ１１でスレーブによ
って行われる、ステップＭ１２でマスタによって行われ
る動作に続く線ＣＫを０に拘束する動作は、線ＣＫの立
下りエッジを感知するトリガ回路によって自動的かつほ
ぼ即座に行うことができる。この場合、ステップＥ１０
は、そのようなトリガ回路の動作に内在するステップ
で、その例については下で説明する。

【００４６】最後に、これらの装置のそれぞれが、二つ
の装置を区別するために用いられている「マスタ」と
「スレーブ」の資格にかかわらず、線ＣＫの部分的マス
タ装置であることが分かるであろう。その結果、各装置
は、クロック周波数に格差がある場合、または一方の装
置がデータ送信自体よりも優先される適用においてマル
チタスクで動作する時、その装置の操作スピードをもう
一方に課すことができる。

【００４７】図３Ａおよび３Ｂは、マスタからスレーブ
方向のデータ送信のための本発明による方法の全体図を
示している。

【００４８】これらの二つの図では、マスタが時間ｔ１
にデータ（ビットｂ）を線ＤＴに出力し、時間ｔ２に線
ＣＫを０に拘束することが分かるであろう。その部分に
対して、スレーブは、ほぼ同じ時間ｔ２に線ＣＫを０に
拘束する。ここで、上述したように、この動作はラッチ
回路によって自動的に行われるものとする。

【００４９】図３Ａは、マスタがスレーブより早い場合
を図示している。マスタは時間ｔ３に線ＣＫを解放する
が、スレーブはｔ３に続く時間ｔ４に線ＣＫを解放する
にすぎないことがわかるであろう。従って、この場合、
その周期をデータ送信に課すのはスレーブである。該ビ
ットは、ｔ２とｔ４の間の任意の時間にスレーブによっ
て読み取られる。

【００５０】図３Ｂは、スレーブがマスタより早い場合
を図示している。ここで、スレーブは時間ｔ３に線ＣＫ
を解放するが、マスタはｔ３に続く時間ｔ４に線ＣＫを
解放するにすぎない。従って、この場合、その周期をデ
ータ送信に課すのはマスタとなる。前記ビットは、ｔ２
とｔ３の間の任意の時間にスレーブによって読み出され
る。

【００５１】上述したように、時間ｔ５の、マスタによ
るデータ線ＤＴの解放は、新たなデータが送信される場
合、随意行われる。

【００５２】（スレーブからマスタ方向のデータ送信）
データビットをマスタに送るためにスレーブが行う動作
が図４Ｂのフローチャートで説明され、これは以下のス
テップからなる。 ステップＥ２０：線ＣＫにおける０への変化を検出する ステップＥ２１：線ＣＫを０に拘束する ステップＥ２２：ビットｂをＤＴに出力する ステップＥ２３：データ処理 ステップＥ２４：ＣＫを解放する ステップＥ２５：ＣＫ＝１を待つ、または確認する ステップＥ２６：ＤＴを解放する

【００５３】ここでスレーブは、ステップＥ２０で線Ｃ
Ｋにおける０への変化を検出した後にのみ、線ＤＴにビ
ットを付加する。実際、ビットがマスタによって送信さ
れるかスレーブによって送信されるかに関わらず、デー
タ送信を開始するのはマスタである。

【００５４】ステップＥ２２における線ＤＴへのビット
の出力に先行して、スレーブが線ＣＫを０に拘束するス
テップＥ２１が行われる。ステップＥ２１およびＥ２２
が、実際には同時または準同時とすることができること
が下から分かるであろう。なぜなら、 ―データは、スレーブ側に設けられた出力バッファに準
備することができ、 ―第１のトリガ回路は、立下りエッジが線ＣＫにおいて
発生した時に自動的に線ＣＫを拘束するよう、スレーブ
側に設けることができ、 ―第２のトリガ回路は、線ＣＫでレベル０が発生した時
に線ＤＴにデータを送信するよう出力バッファに自動的
に作用するように、スレーブ側に設けることができるか
らである。

【００５５】このような状況では、前記検出ステップＥ
２０は、第１のトリガ回路の動作に含まれている。

【００５６】さらに、ステップＥ２０〜Ｅ２１は上述し
たステップＥ１０〜Ｅ１１（図２Ｂ）と同一であるの
で、下に見られるように、同様のトリガ回路によって自
動的に行うことができる。

【００５７】線ＣＫを解放するステップＥ２４の前の
「データ処理」ステップＥ２３は、上記のように、スレ
ーブが行うであろう任意の動作を意味し、その継続時間
はマスタの制御下にあるものではない。こうして、スレ
ーブは、線ＣＫをまだ解放していないうちに、マスタが
任意の新たなビット送信（下に述べるステップＭ２１）
を開始しないようにしている。

【００５８】図４Ｂにおいて点線で表されているステッ
プＥ２５およびＥ２６は、ビット列送信に対して随意行
われる。実際には、ステップＥ２２で線ＤＴに出力され
たデータは、前記ビット列の次のビットが送信される次
のステップＥ２２まで線ＤＴ上に維持することができ
る。この場合、線ＣＫにおける立下がりエッジの検出
は、線ＣＫがマスタによって先に解放されていることを
意味するので、確認ステップＥ２５は、検出ステップＥ
２０と一緒だと重複する。

【００５９】データを受信するためにマスタが行う動作
が図４Ａのフローチャートにおいて説明されており、こ
れは以下のステップからなる。 ステップＭ２０：ＣＫ＝１を待つ、または確認する ステップＭ２１：線ＣＫを０に拘束する ステップＭ２２：ビットｂを読み取る ステップＭ２３：線ＣＫを解放する ステップＭ２４：データ処理

【００６０】マスタは、ステップＭ２０において、線Ｃ
Ｋを０に拘束することによって通信を開始する。ここ
で、この０への拘束は、ビットを送信するための要求に
相当する。線ＣＫを０に拘束する前に、マスタは、線Ｃ
Ｋがスレーブに解放されたことをステップＭ２０で確認
し、これはスレーブの準備が整っていることを意味す
る。

【００６１】線ＣＫを０に拘束した後、マスタは、ステ
ップＭ２２でビットを読み取り、それからステップＭ２
３で線ＣＫを解放する。マスタは、その後、例えばその
メモリに受信したビットを格納するために「データ処
理」ステップＭ２４を有するが、スレーブは、マスタが
ステップＭ２１で線ＣＫを再び０に拘束していない間
は、いかなる新たなデータも送信することができないの
で、このステップの継続時間はスレーブの制御下にある
ものではない。

【００６２】図４Ａおよび図４Ｂでは、マスタ側のステ
ップＭ２１とスレーブ側のステップＥ２０からステップ
Ｅ２１への変化との因果関係が矢印によって示されてい
る。別の矢印が、スレーブ側のステップＥ２４とマスタ
側のステップＭ２０からステップＭ２１への変化との因
果関係を示している。

【００６３】図５Ａおよび図５Ｂは、スレーブからマス
タ方向のデータ送信のための本発明による方法の全体図
を示している。

【００６４】これら二つの図から、マスタが線ＣＫを０
に拘束した時間ｔ２に、スレーブが線ＣＫを０に拘束
し、データ（ビットｂ）を線ＤＴに送ることが分かる
が、その両方の動作はここでは、下に説明する出力バッ
ファおよびトリガ回路の使用により同時または準同時で
ある。

【００６５】図５Ａは、マスタがスレーブより早く、時
間ｔ３に線ＣＫを解放するが、スレーブはｔ３に続く時
間ｔ４に線ＣＫを解放するにすぎない場合を図示してい
る。こうして、ビットは時間ｔ２と時間ｔ３の間の任意
の時間にマスタによって読み取られる。

【００６６】図５Ｂは、スレーブがマスタより早く、時
間ｔ３に線ＣＫを解放するが、マスタはｔ３に続く時間
ｔ４に線ＣＫを解放するにすぎない場合を図示してい
る。こうして、ビットは時間ｔ２と時間ｔ４の間の任意
の時間にマスタによって読取られる。

【００６７】上記のように、データ線ＤＴの時間ｔ５で
の解放は、新たなデータがスレーブによって送信される
場合、随意行われる。

【００６８】しかしながら、実際には、データ送信方向
が変わった際のデータ線上の衝突を避けるために、線Ｄ
Ｔの解放は、好ましくは暗黙的かつ自動的でなければな
らず、時間ｔ５は、時間ｔ４の直後に発生しなければな
らない。

【００６９】（スレーブ装置用の通信インタフェース回
路の実施形態）図６は、通信インタフェース回路ＨＷＣ
の実施形態の一例を非限定的に表しているが、これはス
レーブ装置ＳＬＶと組み合わされて本発明のいくつかの
ステップを自動的に行うようになされる、すなわち、 １）クロック線ＣＫでの立下りエッジに反応して、クロ
ック線を０に拘束すること、および ２）クロック線上のレベル０に反応して、データ線ＤＴ
にデータビットを出力すること、である。

【００７０】実際には、このような回路ＨＷＣは、下に
見られるように、スレーブ装置に組み込むか、またはス
レーブ装置に接続された外部ボックスに組み込むことが
できる。

【００７１】ここで、回路ＨＷＣは、４つのフリップフ
ロップＦＤ、それぞれＦＤ１ないしＦＤ４と、２つの３
状態バッファＴ１、Ｔ２と、シュミット・トリガタイプ
（すなわちスイッチヒステリシス）の３つの反転ゲート
Ｉ１、Ｉ２、Ｉ３を備え、反転ゲートＩ２とＩ３は直列
に並べられている。該回路ＨＷＣはまた、スレーブ装置
に接続される複数の入力／出力を備え、立上がりエッジ
においてアクティブである入力ＡＣＫ（“アクノリッ
ジ”）、ＬＯＷレベルでアクティブである入力ＮＩＮＩ
Ｔ（“初期化”）、操作モード（送信または受信）を選
択するための入力ＥＲ、データ入力ＤＩＮ、データ出力
ＤＯＵＴ（Data Out）、および同一名の制御信号を送る
出力ＳＴＡＴＵＳに分けられる。回路ＨＷＣはまた、線
ＣＫに接続される端子ＣＫＰ、線ＤＴに接続される端子
ＤＴＰ、端子ＣＫＰに接続されるプルアップ抵抗Ｒ１、
および端子ＤＴＰに接続されるプルアップ抵抗Ｒ２を備
える。

【００７２】フリップフロップＦＤ１〜ＦＤ４のそれぞ
れは、 ―入力Ｄ、それぞれＤ１〜Ｄ４、 ―出力Ｑ、それぞれＱ１〜Ｑ４、 ―反転出力ＮＱ、それぞれＮＱ１〜ＮＱ４、 ―出力Ｑを１に設定するための、ＬＯＷレベルでアクテ
ィブである入力ＮＳＥＴ、それぞれＮＳＥＴ１〜ＮＳＥ
Ｔ４、 ―出力Ｑを０に設定するための、ＬＯＷレベルでアクテ
ィブである入力ＮＣＬＲ、それぞれＮＣＬＲ１〜ＮＣＬ
Ｒ４、および ―入力Ｄにあるデータを出力Ｑに送るための、立上がり
エッジでアクティブであるトリガ入力Ｈ、それぞれＨ１
〜Ｈ４、を備える。

【００７３】回路ＨＷＣにおける様々な要素間の接続
と、フリップフロップＦＤ１〜ＦＤ４のいくつかの入力
の極性１または０は、この明細書の一部である付録の表
１によって説明される。任意のデータのやり取りに先立
って、出力Ｑ１はスリーブによって１に設定される。出
力ＮＱ３は、ＣＫ＝１の時に０に設定され、ＣＫが１に
変わる時に、０のままであろう。

【００７４】回路ＨＷＣの動作 回路ＨＷＣは、信号ＥＲを１にすることによってデータ
受信モードに設定される。入力Ｄ３はそのとき１で、出
力ＮＱ３は０である。出力ＮＱ３に制御されるバッファ
Ｔ２は高インピーダンス状態であり、出力Ｑ４は端子Ｄ
ＴＰから分離されている。

【００７５】ラインＣＫ／ＤＴの他端に接続されている
マスタ装置（図示せず）が、データが線ＤＴ上において
利用可能であることを示すために線ＣＫを０に設定する
と、ゲートＩ１の出力は１に変わる。入力Ｈ２は、立上
がりエッジを受信し、フリップフロップＦＤ２をトリガ
し、入力Ｄ２は常に１であるので、その出力Ｑ２は１に
変わる。出力Ｑ２が１に変わることによりバッファＴ１
がアクティブになり、これは透過になって線ＣＫを０
（接地）に拘束する。このように、線ＣＫでの立下りエ
ッジに応答して、回路ＨＷＣは自動的に線ＣＫを０に拘
束する。

【００７６】同時に、ゲートＩ２の入力が１に変わり、
信号ＳＴＡＴＵＳがゲートＩ３の出力にて１に変わり、
これによってスレーブ装置は、マスタが線ＣＫを０に拘
束したことが分かる。そしてスレーブ装置は、線ＤＴに
接続されている端子ＤＯＵＴ上にあるデータを読み取
る。データを読み取り、例えばスレーブ装置が内部メモ
リに受信データを格納できるようにする「データ処理」
ステップの後で、スレーブ装置は正パルスを入力ＡＣ
Ｋ、すなわちフリップフロップＦＤ１の入力Ｈ１に出力
する。一方、フリップフロップＦＤ１の入力Ｄ１が常に
０で、その一方ではＱ２＝ＮＳＥＴ１＝１なので、出力
Ｑ１は０に移行する。出力Ｑ１が０に変わると、その後
入力ＮＣＬＲ２が０となり、フリップフロップＦＤ２の
出力Ｑ２を０に変える。するとバッファＴ１は、高イン
ピーダンス状態に戻り、線ＣＫはもはや回路ＨＷＣによ
って接地に拘束されるものではなくなる。ラインのもう
一方の側では、線ＣＫの解放により、マスタ装置は、該
装置が新たなデータを送信できることが分かる（マスタ
装置がすでに線ＣＫを解放している場合）。

【００７７】回路ＨＷＣは、信号ＥＲを０にすることに
よってデータ送信モードに設定される。この場合、フリ
ップフロップＦＤ３の入力Ｄ３は０になる。スレーブ装
置は、回路ＨＷＣの入力ＤＩＮを介して、フリップフロ
ップＦＤ４の入力Ｄ４に送信すべきデータを出力する。

【００７８】マスタ装置が、ラインの他端において線Ｃ
Ｋを０に拘束すると、ゲートＩ１の出力が１になり、上
述したようにバッファＴ１は透過になって、線ＣＫが回
路ＨＷＣによって０に拘束される。同時に、信号ＳＴＡ
ＴＵＳは、送信モードから受信モード、または受信モー
ドから送信モードへと変わる際の同期のために設けられ
ている二つのゲートＩ２、Ｉ３によって施されたある遅
延後に、０に変わる。入力Ｈ３、Ｈ４は信号ＳＴＡＴＵ
Ｓの立上がりエッジを受信し、フリップフロップＦＤ
３、ＦＤ４をトリガする。こうして、出力ＮＱ３は１に
変わり（Ｄ３は０に等しい信号ＥＲを受信している）、
バッファＴ２は透過になる。同時に、出力Ｑ４は入力Ｄ
４にあるデータを送り、従って該データはデータ線ＤＴ
に出力される。スレーブ装置が新たなデータを端子ＤＩ
Ｎに出力できるようにする「データ処理」ステップの後
で、スレーブ装置は端子ＡＣＫに正パルスを出力し、こ
れによりバッファＴ１は高インピーダンス状態に戻る。
信号ＳＴＡＴＵＳは０に戻る。この時、線ＣＫは、マス
タ装置がすでにデータを読み取り、ラインの他端におい
て信号ＣＫをすでに解放していれば、１に戻る。さもな
ければ、マスタ装置が読取り動作を完了し、かつ/また
は他のタスクを行った時に、線ＣＫは１に戻る。

【００７９】線ＣＫが１に戻ると、ゲートＩ1の出力は
０に変わり、これによりフリップフロップＦＤ３の入力
ＮＳＥＴ３がアクティブになり、出力Ｑ３が１に、出力
ＮＱ３が０に変わる。こうして出力バッファＴ２は高イ
ンピーダンス状態に戻り、データはもはや線ＤＴに出力
されない。マスタ装置が線ＣＫを再び０に拘束すると、
入力ＤＩに出力された新たなデータは、ここで述べた方
法で線ＤＴに送られる。

【００８０】フリップフロップＦＤ２の入力ＮＳＥＴ２
を駆動する端子ＮＩＮＩＴは、ビット送信とは独立して
線ＣＫを０に拘束するために、出力Ｑ２を１に拘束する
ことができる。このようにできることは高レベルプロト
コルを実現するのに用いることができ、これによってス
レーブ装置は、データを送信する用意ができている、ま
たはデータを受信する用意ができていることをマスタ装
置に示すことが可能になる。

【００８１】直列に接続されている二つの反転ゲートＩ
２およびＩ３では、Ｈ３の立上がりエッジが、入力ＮＳ
ＥＴ３が１に変わった後に発生することを確実にする設
定スイッチ遅延が生じる。

【００８２】（本発明による方法の適用例）図７は、本
発明による方法を、マイクロコンピュータＰＣとマイク
ロプロセッサＭＰ間のデータ伝送に適用して、例えばマ
イクロコンピュータＰＣを介してマイクロプロセッサＭ
Ｐ上で制御、試験、または保守動作を行う場合を示して
いる。インタフェース回路ＨＷＣは、マイクロコンピュ
ータパラレルポートのコネクタ１０に直接プラグ接続さ
れている小さなボックス内に配置されている。クロック
線ＣＫおよびデータ線ＤＴは、一方を回路ＨＷＣに、も
う一方をマイクロプロセッサＭＰの入力/出力ポートに
接続されている。図２Ａ、２Ｂ、４Ａ、４Ｂのフローチ
ャートにおいて説明したステップは、回路ＨＷＣによっ
て自動的に行われるステップを除いて、装置ＰＣ、ＭＰ
のそれぞれに設けられるプログラムによって行われ、そ
のようなプログラムは当業者の理解内のものである。

【００８３】実際には、本発明による方法の実現では、
どの装置が最初にデータを送信すべきかを決定すること
によって通信を初期設定することができる高レベルプロ
トコルを設けることが必要である。ひとたび通信が始ま
ると、このプロトコルは、どちらが次のビット列を送信
すべきか二つの装置が知ることができるようにする、デ
ータ線によって送信されるコマンドに基づく。例えば、
データを送信する装置は、所定数のビット列（例えば数
バイト）を送信するつもりである、次に受信モードに設
定するつもりである、などを、もう一方の装置に示すこ
とができる。良好なプラクティスによれば、この高レベ
ルプロトコルに関して多くの実施例が考えられる。

【００８４】具体的には、マイクロプロセッサ上で試験
動作が予定される時、通信は以下のように初期設定する
ことができる。マイクロコンピュータは、設けられたマ
イクロプロセッサのある入力に信号ＲＳＴを出力するこ
とによってマイクロプロセッサを０に設定し、それから
所定数Ｎの電気パルスを、線ＤＴを介してマイクロプロ
セッサに送信する。マイクロプロセッサは、０にリセッ
トした後にアクティブとされ、受信したＮ個のパルスを
カウントする内部カウンタを有している。この数が予め
定められた数Ｎ１と一致すれば、マイクロプロセッサは
試験モードに移行し、そのメモリ内の特定のアドレスに
記録されている試験プログラムを読み出す。この試験プ
ログラムは、例えば、処理すべき指示を受信するために
受信モードに設定しなければならないことを示す。マイ
クロプロセッサは線ＣＫを０に拘束して、最初のデータ
を受信し、以下同様にして完全な指示を受信する。

【００８５】通信は多くの他の方法で初期設定できるこ
とは了解されるであろう。例えば、第１の装置がクロッ
ク線を任意の時点で０に設定して、その時受信モードに
設定されているもう一方の線にデータを送信することが
できるようにすることが可能である。

【００８６】本発明による方法は、異なる適用および実
施例の余地があることは理解されるであろう。特に、本
発明は、最初は二つの装置間の直列リンクを提供するよ
うに設計されたが、本発明は並列通信にも適用可能で、
これは平行して転送されるべきビット数に相当する数の
複数のデータ線ＤＴを設けることによって非常に簡単に
達成することができる。さらに、本発明による方法は、
１に等しいデフォルト論理値を用いて上で説明された
が、この値は接地接続されたプルダウン抵抗により０と
し、そして前記装置はデータやり取り処理のためにクロ
ック線を１（ＶＤＤ電圧）に拘束することもできること
は理解されるであろう。最後に、本発明のある実施形態
は、二つの通信インタフェース回路、一方はスレーブ
で、もう一方はマスタ、を用い、本発明による方法の全
ステップを行うためのソフトウェアおよびハードウェア
を備えることを含む。これらの装置または通信コプロセ
ッサは、あらゆるタイプの装置に含まれる、またはあら
ゆるタイプの装置に接続されて、装置が通信し、二本の
線のみを用いてシリアルデータを、または数本のデータ
線を用いてパラレルデータをやり取りできるようにする
同期データ伝送システムを得ることができる。

【表１】

【図面の簡単な説明】

【図１】本発明の方法の、二本の線のみによる実現を示
す。

【図２】本発明による方法の、マスタ装置がデータを送
信する時にマスタ装置とスレーブ装置によってそれぞれ
行われるステップを表すフローチャート（図２Ａ、２
Ｂ）である。

【図３】マスタ装置がデータを送信する時にクロック線
とデータ線上にある信号を表すタイミング図で、それぞ
れマスタがスレーブより早い場合（図３Ａ）と、スレー
ブがマスタより早い場合（図３Ｂ）を示している。

【図４】本発明による方法の、スレーブ装置がデータを
送信する時にマスタ装置とスレーブ装置によってそれぞ
れ行われるステップを表すフローチャート（図４Ａ、４
Ｂ）である。

【図５】スレーブがデータを送信する時にクロック線と
データ線上にある信号の側面を表すタイミング図で、そ
れぞれマスタがスレーブより早い場合（図５Ａ）と、ス
レーブがマスタより早い場合（図５Ｂ）を示している。

【図６】本発明による、スレーブ装置と組み合わされる
通信インタフェース回路を示す図である。

【図７】本発明の方法の、マイクロコンピュータとマイ
クロプロセッサ間の通信への適用を示す。

【符号の説明】

Ｄ１ マスタ装置（ＭＳＴＲ） Ｄ２ スレーブ装置（ＳＬＶ） ＣＫ クロック線 ＤＴ データ線 ＨＷＣ 通信インタフェース回路 ＦＤ１、ＦＤ２、ＦＤ３、ＦＤ４ フリップフロップ Ｔ１、Ｔ２ ３状態バッファ Ｉ１、Ｉ２、Ｉ３ 反転ゲート ＣＫＰ 端子 ＤＴＰ 端子 Ｒ１、Ｒ２ プルアップ抵抗 ＰＣ マイクロコンピュータ ＭＰ マイクロプロセッサ １０ コネクタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K047 AA15 GG01 GG03 MM02 MM11 MM28 MM43

Claims (19)

【特許請求の範囲】
1. 【請求項１】 二つの装置（Ｄ１、ＭＰ、Ｄ２、ＰＣ）
   間において、論理値Ａのデフォルト値に維持されている
   クロック線（ＣＫ）と少なくとも一本のデータ線（Ｄ
   Ｔ）とにより、データを伝送する方法であって、 各装置は、Ａと反対の論理値Ｂを表す電位に前記クロッ
   ク線を拘束することが可能で、 データが送信される際、前記二つの装置はクロック線を
   Ｂに拘束し（Ｍ１２、Ｅ１１、Ｍ２１、Ｅ２１）、 データが送信される装置は、該装置が前記データを読み
   取っていない間はクロック線（ＣＫ）を解放せず（Ｍ２
   ３、Ｅ１４）、 データを送信する装置は、少なくともデータが送信され
   る装置によってクロック線（ＣＫ）が解放される時点
   （ｔ３、ｔ４）までは、前記データをデータ線（ＤＴ）
   上に維持する、ことを特徴とする方法。
2. 【請求項２】 前記装置の一方がマスタで、もう一方が
   スレーブであり、マスタは、データが送信される際に、
   データが送信される方向に関わらず、最初に前記クロッ
   ク線をＢに拘束する（Ｍ１２、Ｍ２１）ものであること
   においてスレーブと区別されることを特徴とする請求項
   １記載の方法。
3. 【請求項３】 マスタがデータをスレーブに送信すべき
   時、マスタは、前記データをデータ線に出力し（Ｍ１
   １）、それからクロック線をＢに拘束する（Ｍ１２）こ
   とを特徴とする請求項２記載の方法。
4. 【請求項４】 スレーブが前記マスタからデータを受信
   すべき時、スレーブはクロック線（Ｅ１０）上において
   値Ｂを検出し、それからクロック線をＢに拘束し（Ｅ１
   １）、前記データを読み取る（Ｅ１２）ことを特徴とす
   る請求項３記載の方法。
5. 【請求項５】 スレーブが、データを受信した後にクロ
   ック線を解放するために有する時間（Ｅ１３）は、スレ
   ーブがクロック線を解放していない間、マスタはいかな
   る新たなデータも送信しない（Ｍ１０、Ｍ１１）ので、
   マスタのいかなる動作とも無関係であることを特徴とす
   る請求項４記載の方法。
6. 【請求項６】 マスタがスレーブからデータを受信すべ
   き時、マスタはクロック線をＢに拘束する（Ｍ２１）こ
   とを特徴とする請求項２記載の方法。
7. 【請求項７】 スレーブがマスタにデータを送信すべき
   時、スレーブはクロック線上において値Ｂを検出し（Ｅ
   ２０）、それからクロック線をＢに拘束し（Ｅ２１）、
   前記データをデータ線に出力する（Ｅ２２）ことを特徴
   とする請求項６記載の方法。
8. 【請求項８】 スレーブが、データを送信した後にクロ
   ック線を解除するために有する時間（Ｅ２３）は、スレ
   ーブがクロック線を解放していない間、マスタは新たな
   データの送信を要求するためにクロック線をＢに拘束し
   ない（Ｍ１０）ので、マスタによるいかなる動作とも無
   関係であることを特徴とする請求項７記載の方法。
9. 【請求項９】 クロック線が論理値Ａを有している時、
   マスタがクロック線をＢに拘束するために有する時間
   は、スレーブによるいかなる動作とも無関係である（Ｍ
   １６、Ｍ２４）ことを特徴とする請求項２ないし８のい
   ずれかに記載の方法。
10. 【請求項１０】 請求項２ないし９のいずれかに記載の
    方法であって、スレーブに通信インタフェース回路（Ｈ
    ＷＣ）を備えつけるステップを具備することを特徴と
    し、前記通信インタフェース回路は、 クロック線がＡからＢに変わると自動的に前記クロック
    線をＢに拘束するトリガ手段と、 前記トリガ手段にクロック線解放信号を出力するための
    入力と、 クロック線が前記トリガ手段によってＢに拘束されてい
    る時は第１の値を有し、クロック線が該トリガ手段によ
    って解放されている時は第２の値を有する情報信号（Ｓ
    ＴＳＴＵＳ）を送るための出力と、を具備することを特
    徴とする方法。
11. 【請求項１１】 請求項１０記載の方法であって、前記
    通信インタフェース回路に、 少なくとも一つのデータを格納する手段と、 クロック線がＡからＢに変わると自動的に前記データを
    データ線に出力する手段と、をさらに備えるステップを
    具備することを特徴とする方法。
12. 【請求項１２】 Ａ＝１かつＢ＝０であることを特徴と
    する請求項１ないし１１のいずれかに記載の方法。
13. 【請求項１３】 クロック線（ＣＫ）への接続端子と、
    データ線（ＤＴ）への少なくとも一つの接続端子と、論
    理値Ａと反対の論理値を表す電位Ｂに前記クロック線
    （ＣＫ）を拘束する手段と、を有するマスタタイプのデ
    ータ送受信装置（ＭＳＴＲ）であって、データ（Ｂ）が
    送信される時に、 クロック線が論理値Ａを有することを確認または待機し
    （Ｍ１０）、 前記データをデータ線に出力し（Ｍ１１）、 前記クロック線をＢに拘束し（Ｍ１２）、 前記クロック線を解放し（Ｍ１３）、 少なくとも、前記クロック線が前記論理値Ａを持つ時点
    （ｔ３、ｔ４）まで前記データをデータ線上に維持する
    （Ｍ１４、Ｍ１０）、動作を行う手段を備えることを特
    徴とする装置。
14. 【請求項１４】 請求項１３記載の装置であって、デー
    タが受信される時に、 クロック線が論理値Ａを持つことを確認または待機し
    （Ｍ２０）、 前記クロック線をＢに拘束し（Ｍ２１）、 データ線上のデータを読み取り（Ｍ２２）、 前記クロック線を解放する（Ｍ２３）、動作を行う手段
    をさらに備えることを特徴とする装置。
15. 【請求項１５】 請求項１３または１４に記載のマスタ
    タイプ装置（ＭＳＴＲ）と通信するようになされたスレ
    ーブタイプのデータ送受信装置（ＳＬＶ、ＳＬＶ+ＨＷ
    Ｃ）であって、クロック線（ＣＫ）への接続端子（ＣＫ
    Ｐ）と、データ線（ＤＴ）への少なくとも一つの接続端
    子（ＣＤＴ）と、論理値Ａと反対の論理値を表す電位Ｂ
    に前記クロック線を拘束する手段と、を備え、データ
    （Ｂ）が受信される時に、 クロック線におけるＡからＢへの変化を検出し（Ｅ１
    ０）、 前記クロック線をＢに拘束し（Ｅ１１）、 データ線上のデータを読み取り（Ｅ１２）、 前記クロック線を解放する（Ｅ１４）、動作を行う手段
    を備えることを特徴とする装置。
16. 【請求項１６】 請求項１５記載の装置であって、デー
    タが送信される時に、 クロック線におけるＡからＢへの変化を検出し（Ｅ２
    ０）、 前記クロック線をＢに拘束し（Ｅ２１）、 データ線にデータを出力し（Ｅ２２）、 前記クロック線を解放する（Ｅ２４）、動作を行う手段
    をさらに備えることを特徴とする装置。
17. 【請求項１７】 同期データ伝送システムであって、ク
    ロック線（ＣＫ）と少なくとも一本のデータ線（ＤＴ）
    によって、請求項１５または１６記載のスレーブタイプ
    装置（ＳＬＶ）に接続されている、請求項１３また１４
    記載のマスタタイプ装置（ＭＳＴＲ）を備えることを特
    徴とする同期データ伝送システム。
18. 【請求項１８】 クロック線（ＣＫ）と少なくとも一本
    のデータ線（ＤＴ）によって、請求項１３または１４記
    載のマスタタイプ装置（ＭＳＴＲ）に接続されている、
    または接続されるようになされたスレーブタイプの通信
    インタフェース回路（ＨＷＣ）であって、 論理値Ａと反対の論理値を表す電位Ｂにクロック線を拘
    束する手段と、 前記クロック線がＡからＢに変化すると自動的にクロッ
    ク線をＢに拘束するトリガ手段（ＦＤ１、ＦＤ２）と、 クロック線解放信号を前記トリガ手段に出力するための
    入力（ＡＣＫ）と、 前記トリガ手段によってクロック線がＢに拘束されてい
    る時は第１の値を有し、該トリガ手段によってクロック
    線が解放されている時は第２の値を有する情報信号（Ｓ
    ＴＡＴＵＳ）を送るための出力と、を備えることを特徴
    とする通信インタフェース回路。
19. 【請求項１９】 請求項１８記載の通信インタフェース
    回路であって、 少なくとも一つのデータを格納するための手段（ＦＤ
    ４）と、 前記クロック線がＡからＢに変わると自動的に前記デー
    タをデータ線に出力する手段（ＦＤ３、ＦＤ４）と、を
    さらに備えることを特徴とする通信インターフェース回
    路。