JP2002186292A

JP2002186292A - 半導体装置

Info

Publication number: JP2002186292A
Application number: JP2000377262A
Authority: JP
Inventors: Takashi Wachi; 貴嗣和智
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2000-12-12
Filing date: 2000-12-12
Publication date: 2002-06-28

Abstract

(57)【要約】【課題】各々異なる電源電圧によって駆動するロジック
回路及びモータドライバ回路を有する半導体装置におい
て、前記ロジック回路に不安定な電源電圧が供給される
と、前記モータドライバ回路に対する制御信号の論理が
不確定となり、最悪の場合には前記モータドライバ回路
等を破壊してしまう恐れがある。【解決手段】本発明に係る半導体装置では、第１電源Ｖ
_ccで駆動するモータドライバ回路１３と第２電源Ｖ_reg
で駆動するロジック回路１２とを有する半導体装置にお
いて、第２電源Ｖ_regの電圧値が安定しない期間にはモ
ータドライバ回路１３に対する制御信号ＧＰ１〜ＧＰ４
及びＧＮ１〜ＧＮ４の論理をバッファ回路１５ａによっ
て強制的に確定させる構成としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各々異なる電源電
圧によって駆動するロジック回路及びモータドライバ回
路を有する半導体装置に関する。

【０００２】

【従来の技術】各々異なる電源電圧によって駆動するロ
ジック回路及びモータドライバ回路を有する半導体装置
の一従来例として、ここではフロッピー（登録商標）デ
ィスクドライブ装置に搭載されるＦＤＤコントロールＬ
ＳＩを挙げて説明を行う。図７は従来のＦＤＤコントロ
ールＬＳＩの要部を示す概略構成図である。

【０００３】フロッピーディスクドライブ装置１’（以
下、ＦＤＤ装置１’と呼ぶ）に搭載されているＦＤＤコ
ントロールＬＳＩ１０’は、ホスト（ＣＰＵ）側から供
給される各種Ｉ／Ｆ信号に基づいて、磁気ヘッド（図示
せず）をディスクの半径方向にステッピング移動させる
ステッピングモータ２０の駆動制御や、前記ディスクを
線速度一定で回転させるスピンドルモータ（図示せず）
の駆動制御、或いは前記ディスクに対する情報信号の記
録再生制御などを行う半導体装置である。

【０００４】本図に示す通り、ＦＤＤコントロールＬＳ
Ｉ１０’は第１電源電圧Ｖ_cc（例えば５Ｖ）から第２電
源電圧Ｖ_reg（例えば３Ｖ）を生成するレギュレータ回
路１１と、第２電源電圧Ｖ_regによって駆動するロジッ
ク回路１２と、第１電源電圧Ｖ_ccによって駆動するモー
タドライバ回路１３と、を有している。なお、第１電源
電圧Ｖ_ccが印加される電源電圧線Ｌ１は外部端子Ｔ５を
介してＦＤＤコントロールＬＳＩ１０’の外部から内部
へと導入されている。

【０００５】ロジック回路１２にはホスト（ＣＰＵ）側
からのＩ／Ｆ信号線Ｌ２が外部端子Ｔ６及びＩ／Ｏ回路
１４を介して接続されており、該Ｉ／Ｆ信号線Ｌ２を通
じてＦＤＤコントロールＬＳＩ１０’とホスト（ＣＰ
Ｕ）との間における各種Ｉ／Ｆ信号のやり取りが行われ
る。なお、本図では簡単のためにＩ／Ｆ信号線Ｌ２を１
系統のみ示しているが、実際にはロジック回路１２に対
して複数系統のＩ／Ｆ信号線が接続されている。

【０００６】また、電源電圧線Ｌ１とＩ／Ｆ信号線Ｌ２
との間には、Ｉ／Ｆ信号線Ｌ２を終端するプルアップ抵
抗Ｒ１やＦＤＤコントロールＬＳＩ１０’の静電耐圧を
向上させる保護ダイオードＤ１が接続されている。な
お、保護ダイオードＤ１はそのカソードが電源電圧線Ｌ
１に接続され、アノードがＩ／Ｆ信号線Ｌ２に接続され
ている。

【０００７】ロジック回路１２はホスト（ＣＰＵ）側か
ら入力される前記Ｉ／Ｆ信号に基づいて、モータドライ
バ回路１３に対する制御パルス信号ＧＰ１〜ＧＰ４及び
ＧＮ１〜ＧＮ４を生成する。ただし、ＦＤＤコントロー
ルＬＳＩ１０’では、リード／ライト特性の劣化やディ
ジタルノイズの回り込みを回避するために、ロジック回
路１２とモータドライバ回路１３とを各々異なる電源電
圧によって駆動している。そのため、ロジック回路１２
から送出される制御パルス信号ＧＰ１〜ＧＰ４及びＧＮ
１〜ＧＮ４をそのままの電圧レベルでモータドライバ回
路１３に入力することはできない。

【０００８】そこで、ロジック回路１２とモータドライ
バ回路１３との間には、ロジック回路１２から送出され
る制御パルス信号ＧＰ１〜ＧＰ４及びＧＮ１〜ＧＮ４の
電圧レベル（例えば、Ｈレベル／Ｌレベルがそれぞれ３
Ｖ／０Ｖ）を、モータドライバ回路１３で用いられる電
圧レベル（例えば、Ｈレベル／Ｌレベルがそれぞれ５Ｖ
／０Ｖ）に変換するバッファ回路１５’が設けられてい
る。

【０００９】なお、バッファ回路１５’は第１電源電圧
Ｖ_ccによって駆動するレベル変換バッファＢＰ１〜ＢＰ
４及びＢＮ１〜ＢＮ４から構成されており、ロジック回
路１２から送出される制御パルス信号ＧＰ１〜ＧＰ４及
びＧＮ１〜ＧＮ４は、これらのレベル変換バッファＢＰ
１〜ＢＰ４及びＢＮ１〜ＢＮ４によってそれぞれレベル
変換される。

【００１０】モータドライバ回路１３は制御パルス信号
ＧＰ１〜ＧＰ４及びＧＮ１〜ＧＮ４に基づいて出力電圧
φ１〜φ４を制御することにより、ステッピングモータ
２０の駆動制御を行う。なお、出力電圧φ１、φ２がそ
れぞれ印加される外部端子Ｔ１、Ｔ２間にはステッピン
グモータ２０を構成する第１コイルが接続されており、
出力電圧φ３、φ４がそれぞれ印加される外部端子Ｔ
３、Ｔ４間にはステッピングモータ２０を構成する第２
コイルが接続されている。

【００１１】図８はモータドライバ回路１３の一構成例
を示す回路図である。本図に示すように、モータドライ
バ回路１３は４つのＰＭＯＳトランジスタＰａ、Ｐｂ、
Ｐｃ、Ｐｄと、同じく４つのＮＭＯＳトランジスタＮ
ａ、Ｎｂ、Ｎｃ、Ｎｄとを有している。

【００１２】ＰＭＯＳトランジスタＰａのソースには第
１電源電圧Ｖ_ccが印加されており、ＮＭＯＳトランジス
タＮａのソースには接地電圧ＧＮＤが印加されている。
また、ＰＭＯＳトランジスタＰａのドレインとＮＭＯＳ
トランジスタＮａのドレインは互いに接続されており、
その接続ノードは外部端子Ｔ１に接続されている。一
方、ＰＭＯＳトランジスタＰａのゲートには制御パルス
信号ＧＰ１が入力されており、ＮＭＯＳトランジスタＮ
ａのゲートには制御パルス信号ＧＮ１が入力されてい
る。

【００１３】同様に、ＰＭＯＳトランジスタＰｂ〜Ｐｄ
の各ソースにはいずれも第１電源電圧Ｖ_ccが印加されて
おり、ＮＭＯＳトランジスタＮｂ〜Ｎｄの各ソースには
いずれも接地電圧ＧＮＤが印加されている。また、ＰＭ
ＯＳトランジスタＰｂ〜Ｐｄの各ドレインとＮＭＯＳト
ランジスタＮｂ〜Ｎｄの各ドレインは互いに接続されて
おり、その接続ノードはそれぞれ外部端子Ｔ２〜Ｔ４に
接続されている。一方、ＰＭＯＳトランジスタＰｂ〜Ｐ
ｄの各ゲートにはそれぞれ制御パルス信号ＧＰ２〜ＧＰ
４が入力されており、ＮＭＯＳトランジスタＮｂ〜Ｎｄ
の各ゲートにはそれぞれ制御パルス信号ＧＮ２〜ＧＮ４
が入力されている。

【００１４】上記構成から成るモータドライバ回路１３
では、その出力電圧φ１〜φ４が制御パルス信号ＧＰ１
〜ＧＰ４及びＧＮ１〜ＧＮ４に基づいて決定され、外部
端子Ｔ１、Ｔ２間もしくは外部端子Ｔ３、Ｔ４間に流れ
るコイル電流の方向が切り換えられる。

【００１５】

【発明が解決しようとする課題】第１電源電圧Ｖ_ccから
第２電源電圧Ｖ_regを生成するレギュレータ回路１１の
構成及び動作について説明する。図９はレギュレータ回
路１１の一構成例を示す回路図である。本図に示すレギ
ュレータ回路１１は、差動増幅器の正相入力端子に印加
される所定の参照電圧Ｖ_refと、逆相入力端子に印加さ
れる第２電源電圧Ｖ_regの分圧電圧Ｖ_adjとが一致するよ
うにフィードバック制御を行う一般的な電圧変換回路で
ある。

【００１６】本図に示すように、前記差動増幅器はＰＮ
ＰトランジスタＱａ、Ｑｂ、ＮＰＮトランジスタＱｃ、
Ｑｄ、及び定電流源Ｉａを有している。カレントミラー
を構成するＰＮＰトランジスタＱａ、Ｑｂの各エミッタ
はいずれも第１電源電圧Ｖ_ccが印加される電源電圧線に
接続されており、各コレクタは差動対を構成するＮＰＮ
トランジスタＱｃ、Ｑｄの各コレクタにそれぞれ接続さ
れている。ＰＮＰトランジスタＱａ、Ｑｂの各ベースは
互いに接続されており、その接続ノードはＰＮＰトラン
ジスタＱａのコレクタに接続されている。

【００１７】ＮＰＮトランジスタＱｃ、Ｑｄの各エミッ
タは互いに接続されており、その接続ノードは定電流源
Ｉａを介してグランドに接続されている。ＮＰＮトラン
ジスタＱｃのベースは前記差動増幅器の正相入力端子に
相当しており、該ベースには所定の参照電圧Ｖ_refが印
加されている。なお、この参照電圧Ｖ_refはバンドギャ
ップ回路（図示せず）によって生成された直流定電圧で
あり、周囲温度が変化してもほとんど電圧変動を生じな
い優れた温度特性を有している。

【００１８】ＰＮＰトランジスタＱｂのコレクタとＮＰ
ＮトランジスタＱｄのコレクタとの接続ノードは前記差
動増幅器の出力端子に相当しており、該接続ノードは第
２電源電圧Ｖ_regの出力制限を行うＮＰＮトランジスタ
Ｑｅのベースに接続されている。ＮＰＮトランジスタＱ
ｅのコレクタは第１電源電圧Ｖ_ccが印加される電源電圧
線に接続されており、エミッタは抵抗Ｒａ、Ｒｂを介し
てグランドに接続されている。

【００１９】ＮＰＮトランジスタＱｅのエミッタと抵抗
Ｒａとの接続ノードはレギュレータ回路１１の出力端子
に相当しており、該接続ノードからは第２電源電圧Ｖ
_regを送出する出力ラインが引き出されている。抵抗Ｒ
ａ、Ｒｂの接続ノードは前記差動増幅器の逆相入力端子
に相当するＮＰＮトランジスタＱｄのベースに接続され
ており、該ベースには第２電源電圧Ｖ_regの分圧電圧Ｖ
_adjが印加されている。

【００２０】図１０はレギュレータ回路１１の入出力特
性を示すグラフである。なお、本図の横軸はレギュレー
タ回路１１に入力される第１電源電圧Ｖ_ccの電圧値を示
しており、縦軸はレギュレータ回路１１から出力される
第２電源電圧Ｖ_regの電圧値を示している。

【００２１】本図からも分かるように、上記構成から成
るレギュレータ回路１１では、トランジスタＱａ、Ｑ
ｂ、Ｑｃ、Ｑｄが正常動作を行える程度に各トランジス
タのコレクタ・エミッタ間電圧が生じないと、レギュレ
ータ回路１１を構成する前記差動増幅器が起動しない。
このことから、ＦＤＤコントロールＬＳＩ１０’に対す
る電源投入時、第２電源電圧Ｖ_regで駆動するロジック
回路１１は、第１電源電圧Ｖ_ccによって駆動するモータ
ドライバ回路１３に比べて、その起動動作に遅れを生じ
てしまう。

【００２２】また、第１電源電圧Ｖ_ccが約０．７Ｖ〜
１．４Ｖである期間は、レギュレータ回路１１が完全に
立ち上がっていないので、レギュレータ回路１１から出
力される第２電源電圧Ｖ_regの電圧値（図中の破線部
分）は値の定まらない非常に不安定な状態となる。その
ため、レギュレータ回路１１に供給される第１電源電圧
Ｖ _ccの電圧値が上記した出力不安定領域（例えば１．０
Ｖ）である場合、ロジック回路１２には非常に不安定な
第２電源電圧Ｖ_regが供給されることになる。

【００２３】上記したように、ロジック回路１２やモー
タドライバ回路１３、或いはリードライト回路（図示せ
ず）等の各回路間では、それぞれ別系統の電源電圧を使
用している。そのため、上記した各回路の起動タイミン
グはその回路に供給されている電源電圧の立ち上がりに
依存している。

【００２４】そして、前述したようにロジック回路１２
に対して不安定な第２電源電圧Ｖ_re _gが供給されると、
ロジック回路１２は正常な動作を行うことができずに論
理の定まらない制御パルス信号ＧＰ１〜ＧＰ４及びＧＮ
１〜ＧＮ４を出力するおそれがある。このような制御パ
ルス信号ＧＰ１〜ＧＰ４及びＧＮ１〜ＧＮ４がバッファ
回路１５’を通過してモータドライバ回路１３に入力さ
れると、ステッピングモータ２０が誤動作したり、モー
タドライバ回路１３を構成する各トランジスタＰａ〜Ｐ
ｄ及びＮａ〜Ｎｄに貫通電流が流れたりして、最悪の場
合にはモータドライバ回路１３やステッピングモータ２
０が破壊されてしまうおそれがある。

【００２５】また、上記した問題はＦＤＤコントロール
ＬＳＩ１０’に対する電源投入時だけでなく、ＦＤＤコ
ントロールＬＳＩ１０’に前記Ｉ／Ｆ信号が入力されて
いる状態で第１電源電圧Ｖ_ccの電圧値が極端に低下した
場合（例えば、ＦＤＤコントロールＬＳＩ１０’への電
源供給をオフした場合）にも起こり得る。このような状
況では、外部端子Ｔ５、Ｔ６間に接続されている保護ダ
イオードＤ１やプルアップ抵抗Ｒ１等を介して、Ｉ／Ｆ
信号線Ｌ２から電源電圧線Ｌ１に異常電流が流れ、電源
電圧線Ｌ１の第１電源電圧Ｖ_ccに異常電圧値が生じる恐
れがある。

【００２６】このとき、第１電源電圧Ｖ_ccの異常電圧値
が０．７Ｖ〜１．４Ｖであると、前述した通り、ロジッ
ク回路１２に対して非常に不安定な第２電源電圧Ｖ_reg
が供給される。従って、ロジック回路１２からは論理の
定まらない制御パルス信号ＧＰ１〜ＧＰ４及びＧＮ１〜
ＧＮ４が出力される恐れがあり、最悪の場合にはモータ
ドライバ回路１３やステッピングモータ２０の破壊、も
しくはこれらのモータを用いた機器やそのデータの破壊
を招くおそれもある。

【００２７】本発明は上記の問題点に鑑み、各々異なる
電源電圧によって駆動するロジック回路及びモータドラ
イバ回路を有する半導体装置において、前記ロジック回
路の動作不安定時における前記モータドライバ回路の誤
動作や破壊等を防止することが可能な半導体装置を提供
することを目的とする。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、第１電源電圧によって
駆動するモータドライバ回路と、第１電源電圧から第２
電源電圧を生成するレギュレータ回路と、第２電源電圧
によって駆動するロジック回路と、を有する半導体装置
において、第２電源電圧により動作する回路が不安定な
動作を行う電圧範囲では、前記ロジック回路から前記モ
ータドライバ回路に対して送出される制御信号の論理
を、前記モータドライバ回路に電流が流れないように確
定させる構成である。

【００２９】

【発明の実施の形態】本発明に係る半導体装置の一例と
して、ここではフロッピーディスクドライブ装置に搭載
されるＦＤＤコントロールＬＳＩを挙げて説明を行う。
図１は本発明に係るＦＤＤコントロールＬＳＩの第１実
施形態を示す概略構成図である。本図に示すように、本
実施形態におけるＦＤＤコントロールＬＳＩ１０ａは従
来のＦＤＤコントロールＬＳＩ１０’（図７参照）とほ
ぼ同様の構成から成り、レギュレータ回路１１やモータ
ドライバ回路１３も前述した従来構成（図８、図９参
照）と同様である。

【００３０】そこで、従来と同様の構成及び効果を有す
る部分については図７〜図９と同一の符号を付すことで
説明を省略し、ここでは本実施形態の特徴部分であるバ
ッファ回路１５ａについて重点を置いた説明を行うこと
にする。

【００３１】本実施形態のバッファ回路１５ａにおいて
は、ロジック回路１２の出力段とレベル変換バッファＢ
Ｐ１〜ＢＰ４及びＢＮ１〜ＢＮ４とを結ぶ各信号線が、
それぞれ高抵抗値（例えば１００ｋΩ）のプルダウン抵
抗ＲＰ１〜ＲＰ４及びＲＮ１〜ＲＮ４を介してグランド
に接続されている。このような構成から成るバッファ回
路１５ａであれば、第２電源電圧Ｖ_regの電圧値が安定
しない期間中にロジック回路１２から出力される制御パ
ルス信号ＧＰ１〜ＧＰ４及びＧＮ１〜ＧＮ４の論理を、
レベル変換バッファＢＰ１〜ＢＰ４及びＢＮ１〜ＢＮ４
の前段で強制的にＬレベルとすることができる。

【００３２】ここで、レベル変換バッファＢＰ１〜ＢＰ
４及びＢＮ１〜ＢＮ４のうち、モータドライバ回路１３
を構成するＰＭＯＳトランジスタＰａ〜Ｐｄの各ゲート
に接続されるレベル変換バッファＢＰ１〜ＢＰ４につい
ては、その出力端が論理否定出力とされている。従っ
て、第２電源電圧Ｖ_regの電圧値が安定しない期間中に
レベル変換バッファＢＰ１〜ＢＰ４から出力される制御
パルス信号ＧＰ１〜ＧＰ４の論理はいずれもＨレベルに
確定される。一方、レベル変換バッファＢＮ１〜ＢＮ４
から出力される制御パルス信号ＧＮ１〜ＧＮ４の論理は
いずれもＬレベルに確定される。

【００３３】このような論理合わせを行うことにより、
第２電源電圧Ｖ_regの電圧値が安定しない期間中には、
モータドライバ回路１３を構成する各トランジスタＰａ
〜Ｐｄ及びＮａ〜Ｎｄがいずれもオフとなる。よって、
モータドライバ回路１３の出力電圧φ１〜φ４はいずれ
もハイインピーダンスとなるので、ステッピングモータ
２０が誤動作を生じたり、モータドライバ回路１３の内
部に貫通電流が流れて大電流破壊が生じたりすることを
未然に防止することができる。

【００３４】また、本実施形態のバッファ回路１５ａに
おいては、レベル変換バッファＢＰ１〜ＢＰ４及びＢＮ
１〜ＢＮ４として、入出力特性にヒステリシスを有する
シュミットバッファを採用している。以下では、前記シ
ュミットバッファをレベル変換バッファＢＰ１〜ＢＰ４
及びＢＮ１〜ＢＮ４として採用した理由及びその効果に
ついて、図２、図３を参照しながら詳細な説明を行う。

【００３５】図２はロジック回路１２の出力段周辺を示
す回路図である。なお、本図ではロジック回路１２に複
数存在する出力段のうち、制御パルス信号ＧＰ１を出力
する出力段のみを例示している。本図に示すように、ロ
ジック回路１２の出力段はＰＭＯＳトランジスタＰ_out
とＮＭＯＳトランジスタＮ_outとによって構成されてい
る。ＰＭＯＳトランジスタＰ_outのソースは第２電源電
圧Ｖ_regが印加される電源電圧線に接続されており、Ｎ
ＭＯＳトランジスタＮ_outのソースはグランドに接続さ
れている。

【００３６】ＰＭＯＳトランジスタＰ_outのゲートとＮ
ＭＯＳトランジスタＮ_outのゲートは互いに接続されて
おり、その接続ノードにはロジック回路１２内部で生成
されたパルス信号が入力されている。また、ＰＭＯＳト
ランジスタＰ_outのドレインとＮＭＯＳトランジスタＮ
_outのドレインも互いに接続されており、その接続ノー
ド（ロジック回路１２の出力端子に相当）には、レベル
変換バッファＢＰ１の入力端及びプルアップ抵抗ＲＰ１
の一端がそれぞれ接続されている。

【００３７】なお、上記構成から成るロジック回路１２
の出力電圧値をＶ_A、第２電源電圧Ｖ_regが印加される電
源電圧線からＰＭＯＳトランジスタＰ_out及びプルダウ
ン抵抗ＲＰ１を介してグランドに流れる電流値をＩ_Aと
した場合には、レギュレータ回路１１が正常に起動して
いる際のＰＭＯＳトランジスタＰ_outのオン抵抗値を
（Ｖ_reg−Ｖ_A）／Ｉ_Aと表すことができる。

【００３８】図３は第１電源電圧Ｖ_ccとロジック回路１
２の出力電圧値Ｖ_Aとの相関関係を示すグラフである。
なお、本図の横軸は第１電源電圧Ｖ_ccの電圧値を示して
おり、縦軸はロジック回路１２の出力電圧値Ｖ_A（Ｈレ
ベル出力時）を示している。また、図中の一点鎖線はレ
ベル変換バッファＢＰ１がオン状態となる第１スレッシ
ョルド電圧Ｖ_th1を示しており、二点鎖線はレベル変換
バッファＢＰ１がオフ状態となる第２スレッショルド電
圧Ｖ_th2を示している。

【００３９】本図に示すように、第１電源電圧Ｖ_ccがレ
ギュレータ回路１１の起動開始電圧値以下であり、レギ
ュレータ回路１１が起動して第２電源電圧Ｖ_regが正常
出力されるまでの間は、ロジック回路１２の出力電圧値
Ｖ_Aが０Ｖ（Ｌレベル）にプルダウンされている。

【００４０】しかし、第１電源電圧Ｖ_ccがレギュレータ
回路１１の起動開始電圧値を上回ると、ロジック回路１
２の出力電圧値Ｖ_Aは第１電源電圧Ｖ_ccに伴って上昇を
開始する。その後、出力電圧値Ｖ_Aが第１スレッショル
ド電圧Ｖ_th1を上回った時点でレベル変換バッファＢＰ
１はオン状態となる。一方、第１スレッショルド電圧Ｖ
_th1を一旦上回った出力電圧値Ｖ_Aが下降する際には、第
２スレッショルド電圧Ｖ _th2を下回った時点でレベル変
換バッファＢＰ１がオフ状態となる。

【００４１】このように、レベル変換バッファＢＰ１の
入出力特性にヒステリシスを持たせることにより、第１
電源電圧Ｖ_ccにノイズが重畳した場合であっても、該ノ
イズによってレベル変換バッファＢＰ１の出力状態が発
振状態のようになる危険性を低減することができる。

【００４２】また、ロジック回路１２の出力段を構成す
るＰＭＯＳトランジスタＰ_outのオン抵抗値（Ｖ_reg−Ｖ
_A）／Ｉ_Aがプルダウン抵抗ＲＰ１の抵抗値（例えば１０
０ｋΩ）とほぼ一致したとき、ロジック回路１２の出力
電圧値Ｖ_Aはレベル変換バッファＢＰ１のスレッショル
ド電圧付近（Ｖ_reg／２）となるが、このような場合で
も、レベル変換バッファＢＰ１はその入出力特性にヒス
テリシスを有しているので出力状態がＨ／Ｌを繰り返す
発振状態のようになりにくく、安定動作を維持すること
ができる。

【００４３】続いて、本発明に係るＦＤＤコントロール
ＬＳＩの第２実施形態について説明を行う。図４は本発
明に係るＦＤＤコントロールＬＳＩの第２実施形態を示
す概略構成図である。本図に示すように、本実施形態に
おけるＦＤＤコントロールＬＳＩ１０ｂは従来のＦＤＤ
コントロールＬＳＩ１０’（図７参照）とほぼ同様の構
成から成り、レギュレータ回路１１やモータドライバ回
路１３も前述した従来構成（図８、図９参照）と同様で
ある。

【００４４】そこで、従来と同様の構成及び効果を有す
る部分については図７〜図９と同一の符号を付すことで
説明を省略し、ここでは本実施形態の特徴部分であるバ
ッファ回路１５ｂ及びイネーブル信号生成回路１６につ
いて重点を置いた説明を行うことにする。

【００４５】本実施形態のバッファ回路１５ｂにおいて
は、レベル変換バッファＢＰ１〜ＢＰ４及びＢＮ１〜Ｂ
Ｎ４とモータドライバ回路１３との間に、それぞれナン
ド回路ＮＡＮＤ１〜ＮＡＮＤ４及びアンド回路ＡＮＤ１
〜ＡＮＤ４を設けている。なお、ナンド回路ＮＡＮＤ１
〜ＮＡＮＤ４及びアンド回路ＡＮＤ１〜ＡＮＤ４はいず
れも第１電源電圧Ｖ_ccによって駆動されている。

【００４６】ナンド回路ＮＡＮＤ１〜ＮＡＮＤ４及びア
ンド回路ＡＮＤ１〜ＡＮＤ４の一入力端子にはそれぞれ
レベル変換バッファＢＰ１〜ＢＰ４及びＢＮ１〜ＢＮ４
の各出力信号が入力されており、他入力端子にはいずれ
もイネーブル信号生成回路１６から送出されるイネーブ
ル信号Ｓ_enbが共通入力されている。なお、イネーブル
信号Ｓ_enbは、第１電源電圧Ｖ_ccが所定電圧になるまで
の間（第２電源電圧Ｖ_r _egの電圧値が安定しない期間
中）、常にＬレベルを維持するゲート信号である。

【００４７】上記構成から成るバッファ回路１５ｂであ
れば、第２電源電圧Ｖ_regの電圧値が安定しない期間中
にナンド回路ＮＡＮＤ１〜ＮＡＮＤ４から出力される制
御パルス信号ＧＰ１〜ＧＰ４の論理はいずれもＨレベル
に確定される。一方、アンド回路ＡＮＤ１〜ＡＮＤ４か
ら出力される制御パルス信号ＧＮ１〜ＧＮ４の論理はい
ずれもＬレベルに確定される。

【００４８】このような論理合わせを行うことにより、
第２電源電圧Ｖ_regの電圧値が安定しない期間中には、
モータドライバ回路１３を構成する各トランジスタＰａ
〜Ｐｄ及びＮａ〜Ｎｄがいずれもオフとなる。よって、
モータドライバ回路１３の出力電圧φ１〜φ４はいずれ
もハイインピーダンスとなるので、ステッピングモータ
２０が誤動作を生じたり、モータドライバ回路１３の内
部に貫通電流が流れて大電流破壊が生じたりすることを
未然に防止することができる。

【００４９】図５はイネーブル信号生成回路１６の一構
成例を示す回路図である。前述した通り、本実施形態の
ＦＤＤコントロールＬＳＩ１０ｂに設けられたイネーブ
ル信号生成回路１６は、第１電源電圧Ｖ_ccの電圧値が所
定の電圧レベルに達するまでの期間、言い換えれば、レ
ギュレータ回路１１から第２電源電圧Ｖ_regが安定出力
されてロジック回路１２が正常動作を開始するまでの期
間、イネーブル信号Ｓ _enbをＬレベル（０Ｖ）に維持す
る回路である。

【００５０】本実施形態のイネーブル信号生成回路１６
において、第１電源電圧Ｖ_ccが印加される電源電圧線は
抵抗Ｒ_A、Ｒ_Bを介してグランドに接続されている。抵抗
Ｒ_A、Ｒ_Bの接続ノードはＮＭＯＳトランジスタＮ_Aのゲ
ートに接続されている。ＮＭＯＳトランジスタＮ_Aのド
レインは抵抗Ｒ_Cを介して前記電源電圧線に接続されて
おり、ソースはグランドに接続されている。ＮＭＯＳト
ランジスタＮ_Aのドレインと抵抗Ｒ_Cとの接続ノードはイ
ンバータ回路ＩＮＶ１の入力端子に接続されている。

【００５１】インバータ回路ＩＮＶ１の正電源端子は前
記電源電圧線に接続されており、負電源端子はグランド
に接続されている。インバータ回路ＩＮＶ１の出力端子
はイネーブル信号生成回路１６の出力端子に相当してお
り、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ４及びアンド回路
ＡＮＤ１〜ＡＮＤ４の各入力端子にそれぞれ接続されて
いる。

【００５２】なお、イネーブル信号Ｓ_enbがＬレベルか
らＨレベルに切り換わる第１電源電圧Ｖ_ccの閾値は、抵
抗Ｒ_A、Ｒ_B、Ｒ_Cの各抵抗値を変化させることによって
設定することができる。例えば、前記閾値を２．０Ｖに
設定するには、抵抗Ｒ_A、Ｒ_B、Ｒ_Cの各抵抗値をそれぞ
れ２００ｋΩ、１００ｋΩ、１００ｋΩとすればよい。
また、インバータ回路ＩＮＶ１をヒステリシス付きのも
のにすれば、イネーブル信号Ｓ_enbが発振状態になるこ
とはなく、イネーブル信号生成回路１６の動作が安定す
る。

【００５３】図６は第１電源電圧Ｖ_ccとイネーブル信号
Ｓ_enbとの相関関係を示すグラフである。なお、本図の
横軸は第１電源電圧Ｖ_ccの電圧値を示しており、縦軸は
イネーブル信号Ｓ_enbの電圧レベルを示している。前述
した通り、上記構成から成るイネーブル信号生成回路１
６においては、第１電源電圧Ｖ_ccが２．０Ｖを上回るま
でＮＭＯＳトランジスタＮ_Aはオン状態とならない。従
って、インバータ回路ＩＮＶ１への入力電圧はＨレベル
に維持されるので、イネーブル信号Ｓ_enbはＬレベルに
維持される。

【００５４】一方、第１電源電圧Ｖ_ccが２．０Ｖを上回
るとＮＭＯＳトランジスタＮ_Aはオン状態となり、イン
バータ回路ＩＮＶ１への入力電圧はＬレベルに切り替わ
る。従って、イネーブル信号Ｓ_enbはＨレベルとなり、
それ以後は第１電源電圧Ｖ_ccの上昇に伴ってイネーブル
信号Ｓ_enbの電圧レベルも上昇を開始する。

【００５５】このようにして、上記構成から成るイネー
ブル信号生成回路１６は、第１電源電圧Ｖ_ccの電圧値が
レギュレータ回路１１の安定動作開始電圧を上回るのに
相当する期間中、イネーブル信号Ｓ_enbをＬレベル（０
Ｖ）に維持し、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ４及び
アンド回路ＡＮＤ１〜ＡＮＤ４におけるゲート制御を行
う。なお、ＦＤＤコントロールＬＳＩ１０ｂがパワーオ
ンリセット回路を内蔵している場合には、パワーオンリ
セット信号をイネーブル信号Ｓ_enbの代わりに使用する
ことで、イネーブル信号生成回路１６を省略することが
できる。

【００５６】

【発明の効果】上記した通り、本発明に係る半導体装置
においては、第１電源電圧によって駆動するモータドラ
イバ回路と、第１電源電圧から第２電源電圧を生成する
レギュレータ回路と、第２電源電圧によって駆動するロ
ジック回路と、を有する半導体装置において、第２電源
電圧により動作する回路が不安定な動作を行う電圧範囲
では、前記ロジック回路から前記モータドライバ回路に
対して送出される制御信号の論理を、前記モータドライ
バ回路に電流が流れないように確定させる構成としてい
る。

【００５７】このような構成とすることにより、前記半
導体装置に対する電源投入時など、前記レギュレータ回
路の動作が不安定で第２電源電圧の電圧値が安定しない
期間中であっても、前記制御信号の論理不確定によって
生じる前記モータドライバ回路の誤動作や大電流破壊を
低減することができるので、半導体装置の品質向上に貢
献することができる。

【００５８】また、第１電源電圧が印加される電源電圧
線に静電保護ダイオードやプルアップ抵抗の一端が接続
されていると、第１電源電圧が極端に低下したときに前
記静電保護ダイオードやプルアップ抵抗を介して前記電
源電圧線に異常電流が流れ込み、前記ロジック回路の動
作が不安定になることがある。このような場合であって
も、本発明に係る半導体装置であれば、前記制御信号の
論理不確定によって生じる前記モータドライバ回路の誤
動作や大電流破壊を低減することができるので、半導体
装置の品質向上に貢献することができる。

【００５９】また、半導体装置の仕様によっては、前記
ロジック回路に外部信号線を接続した状態で、該半導体
装置に対する第１電源電圧の供給をオフすることもあ
る。その場合、前記電源電圧線と前記外部信号線との間
にプルアップ抵抗が接続されていると、上記した現象が
起こって前記モータドライバ回路等が破壊されてしまう
おそれがある。

【００６０】そのため、前記電源電圧線と前記外部信号
線との間にプルアップ抵抗を接続する場合には、前記外
部信号線から前記電源電圧線への電流供給を防止する逆
流防止回路を追加する必要があった。さらに、前記逆流
防止回路には静電気などのサージ電圧に対する耐圧マー
ジンアップのための回路を付加する必要があり、Ｉ／Ｆ
端子部やＩ／Ｏ部の面積増大を招いていた。

【００６１】それに対して、本発明に係る半導体装置で
あれば、前記電源電圧線と前記外部信号線との間にプル
アップ抵抗を接続する場合であっても、前記逆流防止回
路を挿入する必要がない。そのため、Ｉ／Ｆ端子部やＩ
／Ｏ部の面積を削減することができ、半導体装置のコス
トダウンに貢献することができる。

【図面の簡単な説明】

【図１】本発明に係るＦＤＤコントロールＬＳＩの第
１実施形態を示す概略構成図である。

【図２】ロジック回路１２の出力段周辺を示す回路図
である。

【図３】第１電源電圧Ｖ_ccとロジック回路１２の出力
電圧値Ｖ_Aとの相関関係を示すグラフである。

【図４】本発明に係るＦＤＤコントロールＬＳＩの第
２実施形態を示す概略構成図である。

【図５】イネーブル信号生成回路１６の一構成例を示
す回路図である。

【図６】第１電源電圧Ｖ_ccとイネーブル信号Ｓ_enbと
の相関関係を示すグラフである。

【図７】従来のＦＤＤコントロールＬＳＩの要部を示
す概略構成図である。

【図８】モータドライバ回路１３の一構成例を示す回
路図である。

【図９】レギュレータ回路１１の一構成例を示す回路
図である。

【図１０】レギュレータ回路１１の入出力特性を示す
グラフである。

【符号の説明】

１フロッピーディスクドライブ装置（ＦＤＤ装置）１０ａ、１０ｂＦＤＤコントロールＬＳＩ１１レギュレータ回路１２ロジック回路１３モータドライバ回路１４Ｉ／Ｏ回路１５ａ、１５ｂバッファ回路１６イネーブル信号生成回路２０ステッピングモータＢＰ１〜ＢＰ４、ＢＮ１〜ＢＮ４レベル変換バッフ
ァＲＰ１〜ＲＰ４、ＲＮ１〜ＲＮ４プルダウン抵抗ＮＡＮＤ１〜ＮＡＮＤ４ナンド回路ＡＮＤ１〜ＡＮＤ４アンド回路Ｄ１保護ダイオードＲ１プルアップ抵抗

Claims

【特許請求の範囲】

【請求項１】第１電源電圧によって駆動するモータドラ
イバ回路と、第１電源電圧から第２電源電圧を生成する
レギュレータ回路と、第２電源電圧によって駆動するロ
ジック回路と、を有する半導体装置において、第２電源電圧により動作する回路が不安定な動作を行う
電圧範囲では、前記ロジック回路から前記モータドライ
バ回路に対して送出される制御信号の論理を、前記モー
タドライバ回路に電流が流れないように確定させること
を特徴とする半導体装置。