JP2002176325A - ディジタル増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル増幅器の雑音特性の改善及びその
回路に発生した短絡による過電流から回路及び負荷を保
護するようにした前記ディジタル増幅器を提供する。 【解決手段】 ディジタル増幅器において、雑音整形器
と、前記雑音整形器の状態変数から導き出したシード値
を使用して、前記雑音整形器に雑音を導入するように構
成したディザ発生器とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明、発明の概念及び特許
出願は、増幅器及び増幅に関し、特にパルス幅変調（Ｐ
ＷＭ）技術に基づくディジタル増幅器に関する。

【０００２】

【従来の技術】増幅器の実施及び設計は、多くの解析的
及び工学的な技術努力に係わった領域である。例えば、
成功した増幅器にするために、相互的に作動しなければ
ならないＰＷＭの多くの見方が存在する。これら見方の
うちのいくつかは、ここで処理され、また増幅そのもの
に固有な問題に対して提供される解決法である。

【０００３】ディジタル増幅器を図１に示す。（この例
では、フィード・フォワード補正回路１０、雑音整形器
９及び均等パルス幅変調器（ＵＰＷＭ）１を備えた）Ｐ
ＣＭ・ＰＷＭ変換回路。雑音整形器９は、ビットを減少
させた（例えば、５〜１０ビット）分解能により雑音整
形した出力信号を発生する。ＵＰＷＭ変調器１は、一組
の制御信号を発生し、これらの制御信号は、電源回路７
に接続されているスイッチング出力段（Ｈブリッジ８と
して示す）における一組のスイッチを制御する。これに
よって電気エネルギ形式による音声情報を負荷に転送可
能にする。この負荷は、ここでは、２インダクタ及び２
コンデンサからなる受動的なＬＣローパス・フィルタを
前に置いたラウドスピーカとして示されている。

【０００４】

【発明が解決しようとする課題】Ｈブリッジにおける各
スイッチは、電源７から負荷へ直接電力を転送する。こ
れは、歪みを除去しようとするときは、電源が極めて正
確なものでなければならないことを意味する。これに
は、通常、大きなコンデンサ及びインダクタ、又はコス
トの掛かる活性レギュレータ回路に関連した比較的に高
価な部品を必要とすることになる。

【０００５】増幅器、及びその改良についての更に詳細
な説明は、ＰＣＴ出願ＰＣＴ／ＤＫ００／０００４８に
記載されているのを見出すことができる。

【０００６】このような増幅器の雑音整形器は、例え
ば、帯域外の雑音（例えば超音波雑音）量を増加させる
ことを犠牲にして、関心対象の範囲（例えばオーディオ
・レンジ）内の雑音を抑圧するようにスペクトル的に整
形した雑音を導入することにより、システム内の量子化
雑音を減少させるように設けられている。この問題の詳
細な説明については、これに関する実施及び改良も合わ
せて、ＰＣＴ出願ＰＣＴ／ＤＫ９７／００１３３に記載
されているのを見出すことができる。

【発明を解決するための手段】

【０００７】その第１の特徴において、本発明は、新し
い方法により導入された雑音を導き出すことにより、特
に、この目的に使用するディザ発生器を設けることによ
り、改善した雑音整形技術を提供する。

【０００８】ディザ発生に関連した改良アプローチの一
般的な構造を図２に示す。

【０００９】

【実施例】ここで、本発明の一実施例を説明する。

【００１０】変調器（例えば、図１の変調器１）におけ
るデータ・フローを図３に示す。図３において、確認さ
れる信号は、以下の通りである。

【００１１】

【表１】

【００１２】ＰＷＭ変調器は、左チャネル及び右チャネ
ルの２チャネルを含む。左右の補間フィルタからのデー
タは、左右のチャネル変調器の入力にそれぞれ供給され
る。更に、変調器は、チャネル、ディザ発生器、及びＤ
Ｃオフセット発生器により共有された２実体を含む。

【００１３】雑音整形器そのものは、図４に示されてお
り、図４において確認される信号は、以下の通りであ
る。

【００１４】

【表２】

【００１５】雑音整形器は、高解像度フォーマット（例
えば、２４ビット）による入力ＰＣＭ信号を低解像度の
ＰＣＭ信号（例えば、８ビット）に変換する。量子化誤
差は、打ち切り誤差フィードバックを使用することによ
り、スペクトル的に超音波領域に再分配される。この実
施例において、雑音整形器は、簡単なハードウェア実施
に最適化が可能な４次フィードバック・フィルタのトポ
ロジーを使用している。このトポロジーは、スケール設
定段を有する４カスケード接続の積分器、及び各積分器
に対するフィードバック信号入力からなる。更に、２組
の複素数ゼロを雑音転送関数に導入するために、積分器
周辺に２ローカル・フィードバック・パスを設けてい
る。本発明の特徴に従って、量子化器の前に、即ち雑音
整形器フィードバック・ループ内に、ディザが付加され
る。

【００１６】この実施例において、ディザ発生器は、雑
音整形器における非線形（即ち量子化）を原因とするラ
ンダム特性を有する量子化誤差について処理している雑
音整形器の特性を利用する。雑音整形器からの状態変数
は、付加的なランダム化処理のために最大長のシフト・
レジスタ回路網に供給される。このトポロジーの利点
は、雑音整形器の状態変数を全て一緒にＮビットにより
表し、かつ最大長のシフト・レジスタ回路網におけるビ
ット数がＳビットであるとすると、その結果のディザ発
生器がＮ＋Ｓビットからなることにある。

【００１７】更に、Ｍチャネルを有する多チャネル・シ
ステムでは、チャネルＩ（１≦Ｉ＜Ｍ）において発生し
たディザ信号は、チャネルＩ＋１における雑音整形器に
供給され、またチャネルＭからのディザ信号は、チャネ
ルＩに供給される。雑音整形器に供給されたディザ信号
を使用して、例えばこれを雑音整形器のフィードバック
・ループ内の量子化器の直前で信号に加算することによ
り、雑音整形器における動作をランダム化する。従っ
て、Ｍチャネル・システムにおける説明した構成によ
り、その結果のディザ発生器は、Ｍ^*（Ｎ＋Ｓ）ビット
からなる。

【００１８】ステレオ・システム（Ｍ＝２）では、右チ
ャネルから取り出された雑音を使用して左チャネルをシ
ードすることができる。

【００１９】ディザ発生器が発生する制限サイクルの長
さは、実施しているビット数により限定される。従っ
て、Ｍチャネルを有する多チャネル・システムでは、Ｎ
ビット／雑音整形器、及びＳビット／シフト・レジスタ
回路網により、Ｍ^*（Ｎ＋Ｓ）ビットからなる雑音整形
器の状態変数の利点を有するディザ発生器は、Ｍ＊Ｓビ
ットのみからなる最大長シフト・レジスタの実施に比較
して有利である。本発明によるディザ発生器を従来技術
の雑然とした雑音整形器と比較すると、雑然とした雑音
整形器における限定サイクルは、雑音整形器におけるＮ
ビットにより制限され、一方、雑音整形器状態変数の利
点を有する限定サイクルディザ発生器における限定サイ
クルは、Ｍ^*（Ｎ＋Ｓ）ビットにより限定されることが
解る。

【００２０】本発明において使用するのに適したディザ
発生器を図５に示す。

【００２１】このディザ発生器は、雑音整形器における
状態変数からの出力を使用して異なる４ディザ信号を発
生する。各チャネルにおいて、雑音整形器フィードバッ
ク・ループ内にディザ信号が付加される。

【００２２】１チャネルにおける３雑音整形器状態変数
からの入力は、３最大長シフト・レジスタのループに供
給される。これら３シフト・レジスタから、５出力を取
り出し、排他的論理和を取って２つの２４ビットのディ
ザ信号を得るに至る。これらディザ信号のうちの１信号
は、１６ビットのままであり、雑音整形器用のディザ信
号を得る。

【００２３】雑音整形器ディザ構成を図６に示し、記載
されている信号は、以下の通りである。

【００２４】

【表３】

【００２５】チャネル構成例（例えば、図３のチャネル
ＣＨのうちの１チャネル）を図７に示し、確認される信
号は、以下の通りである。

【００２６】

【表４】

【００２７】示したチャネル・モジュールは、一つのモ
ノ・チャネルを構成する。補間フィルタからのデータ
は、アンチ歪みを加算するためにフィード・フォワード
補正器に送出する。ＤＣオフセットは、信号を雑音整形
器に供給する前に、フィード・フォワード補正器からの
出力に加算されてもよい。雑音整形器は、量子化したデ
ータをＰＷＭ発生器へ送出し、正負のＨブリッジ脚用の
ＰＷＭ信号を発生する。最後に、正のＨブリッジ脚用の
ＰＷＭ信号は、ＡＢＤ歪み最小化機構に従ってＡＢＤ遅
延エンティテイにより遅延される。

【００２８】雑音整形器用のディザ（ＤｉＮｓ）は、雑
音整形器に供給されて、雑音整形器のフィードバック・
ループ内に加算される。信号ＮｓＤｉＢａｓｅは、雑音
整形器により発生されてディザ発生器におけるシードと
して使用される。

【００２９】本発明によるディザ発生器は、下記種類の
問題、及びこれらを起因とする人為現象、即ち雑音整形
器のトーンの抑圧、打ち切り誤差を平均化、及び系統的
な打ち切り誤差を切り捨てるのを救済するために、有用
なランダム白スペクトル信号を出力するように構築され
てもよい。

【００３０】増幅器におけるクロスオーバ歪み及び雑音
を減少させる潜在的なコスト効果的な方法は、ＡＢＤ級
変調機構の反転又は非反転側間でプログラム可能な遅延
を実施することによる。Ｄ級増幅器をスイッチングする
際に、ハーフ・ブリッジのスイッチングが雑音を発生す
る。ハーフ・ブリッジは、シフトしているときは特に敏
感であり、プログラム可能なＡＢＤ及びチャネル間遅延
なければ、雑音を最も簡単に受け入れてしまうとき、即
ちロー・レベル信号をシステムに入力するときに、ハー
フ・ブリッジの同時シフトが発生する。本発明の特徴に
よれば、プログラムラム可能なＡＢＤ遅延及びチャネル
間遅延を使用して以上の問題に対する補正を更に改善す
る。最適遅延を見出すことにより最高のシステム・パフ
ォーマンスを達成することができる。Ｄ級増幅器におい
てプログラム可能なＡＢＤ及びチャネル間遅延を有する
システムは、更に増幅器の仕様を妥協させることなく、
複雑さを大きく軽減し、かつ非常に高いコスト効果と共
に、雑音フロア（ｎｏｉｓｅ ｆｌｏｏｒ）、及びスピ
ーカ負荷に対する敏感さを低下させた高いパフォーマン
スが得られる。

【００３１】本発明は、ＡＢＤ遅延及びチャネル間遅延
に対してプログラム可能なオプションを提供する。Ｄ級
システムを最適化して最良の結果が得られるようにＡＢ
Ｄ遅延及びチャネル間遅延について異なる遅延値をプロ
グラムすることができる。従来の解決方法は、同一の目
的のために固定遅延を使用することに係わっていた。こ
れは、雑音及びシステム・パフォーマンスに影響するＤ
級システムに多くの変数が存在するので、最良の結果が
得られない恐れがあり、また固定遅延は、最良の可能結
果を与えるために十分でないと思われる。プログラム可
能なオプションを備えることにより、これらの変数に対
する最適化を可能にして最高のシステム・パフォーマン
スに最良の遅延値が得られる。

【００３２】本発明は、容易にプログラムできない強力
な負帰還の使用を含む他のシステムと対照され得る。こ
のようなアプローチは、システムに更なる雑音を加える
ローパス・フィルタの前で、負帰還を行うので、実施す
るのが極めて困難である。フィードバック・アプローチ
と比較して、本発明のアプローチに基本的な相違が存在
する。本発明では、エラーが発生した後に出力において
このエラーを訂正しようとするフィードバック解決方法
に対し、ソースにおいて問題を訂正する。この新しいシ
ステムは、スピーカ負荷変動に対する敏感さを低下させ
て、コスト効果的に容易に実施でき、最良の結果が得ら
れるように、システムを調整するために必要とするＡＢ
Ｄ及びチャネル間遅延値の選択を提供し、遅延値に関し
て良好な制御性及び反復性を提供し、かつ良好なシステ
ム・パフォーマンスを提供する。

【００３３】ＡＢＤ変調機構は、ＰＣＴアプリケーショ
ン番号ＰＣＴ／ＤＫ９９／００４１８に説明されてい
る。

【００３４】本発明の特徴によれば、ＡＢＤ遅延を正確
に制御するためにレジスタを使用することにより、プロ
グラム可能なＡＢＤが得られる。プログラム可能なオプ
ションを使用してシステムの増幅器を調整することによ
り、増幅器の仕様を妥協させることなく、複雑さを大き
く軽減し、かつコストを非常に下げた任意の形式のスピ
ーカ負荷に共通した高い性能を達成することができる。

【００３５】図８は、前述した特許出願において更に詳
細に説明されているＢＤ級の変調機構を示す。この機構
は、異なる接続の全ての利点を利用した反転脚及び非反
転脚（それぞれＡ及びＢ）を有する。

【００３６】ＢＤ級の変調技術が多数の利点を提供する
ことにより、即ち多くの雑音の影響が異なる動作により
打ち消され、かつ偶数次の非線形がほぼ打ち消されるこ
とにより、クロスオーバ歪み、及び入力信号のゼロ遷移
近傍の高い雑音により影響する恐れがある。図９及び図
１０は、ＢＤ級の波形及びエラーをそれぞれ示す。

【００３７】ＢＤ級変調の反転脚と非反転脚との間に遅
延を導入することにより、これらのエラーを補正するこ
とが可能である（図１１を参照）。

【００３８】図１２はＡＢＤ波形を示す。本発明の実施
例によるプログラム可能なレジスタを実施してＡＢＤ遅
延を正確に制御することにより、更に改良したシステム
調整を実行して、増幅器仕様を妥協させることなく、危
険性を非常に低くしたコスト効果的な方法により、スピ
ーカ負荷に対する敏感さを低下させた高パフォーマンス
を達成することができる。

【００３９】図１３は、プログラム可能なＡＢＤ遅延の
一実施例を示す。５ビット・レジスタを使用して、３２
異なる遅延値をプログラムする。各遅延値は、５０ＫＨ
ｚ以下のｆｓに対して１／（２０４８^*ｆｓ）ｎｓに等
しく、５０ＫＨｚ以上のｆｓに対して１／（１０２４^*
ｆｓ）ｎｓに等しい。この方法は、最適な遅延値を最良
のシステム・パフォーマンスに使用可能にする。

【００４０】図１４はＡＢＤエラー信号を示す。プログ
ラム可能なＡＢＤ遅延を設けることによるいくつかの利
点は、 −特定のシステムに対して最良の遅延値をプログラミン
グして最良の結果を与えられるように利用可能な遅延値
の選択。 −システム雑音の減少、及び雑音フロアの低下、 −システム・パフォーマンスにおける顕著な改善、 −反転ＰＷＭ出力と非反転ＰＷＭ出力との間のスイッチ
ング雑音を減少、 −増幅器におけるゼロ・クロス歪みの減少、 −トーンのリジェクション及びＥＭＣの改善、 −スピーカ負荷に対する敏感さの低下、及び −雑音フロア上の温度の不感受性。

【００４１】本発明の更に他の特徴によれば、システム
・パフォーマンスを改善するための左チャネルと右チャ
ネルとの間におけるプログラム可能なチャネル間遅延、
雑音フロア、相互変調歪み、及び左チャネルと右チャネ
ルとの間のクロストークの改善が得られる。

【００４２】左チャネル及び右チャネルは、既知の遅延
を導入することにより分離される。この実施例では、例
えば左チャネル遅延と右チャネル遅延を制御するために
２つの専用８ビット・レジスタを使用する。各遅延値
は、５０ＫＨｚ以下のｆｓに対して１／（２０４８^*ｆ
ｓ）ｎｓに等しく、５０ＫＨｚ以上のｆｓに対して１／
（１０２４^*ｆｓ）ｎｓに等しい。これは、ユーザに左
チャネル及び右チャネルの両方に対して２５６異なる値
をプログラム可能にする。次いで、このプログラム可能
オプションにより最適遅延値を決定してコスト効果的な
方法による最良のシステム・パフォーマンスを得ること
ができる。

【００４３】図１５は、プログラム可能チャネル間遅延
を有する変調機構を示す。

【００４４】５０ＫＨｚ以下のｆｓに対して２０４８^*
ｆｓ、及び５０ＫＨｚ以上のｆｓに対して１０２４^*ｆ
ｓの速度で動作している最高速クロックによりクロッキ
ングされるカウンタを使用して、ＰＷＭマッピングを実
行する。ただし、”ｆｓ”を入力サンプリング周波数と
する。ＰＷＭマッピング・ブロックに対する入力データ
速度は、５０ＫＨｚ以下のｆｓに対して８^*ｆｓで発生
し、５０ＫＨｚ以上のｆｓに対して４^*ｆｓで発生す
る。この設計スタイルは、効果的な方法をチャネル間遅
延に実施可能にする。図１６は、入力サンプリング速度
とＰＷＭ出力とチャネル間遅延との間の関係を説明する
タイミング図を示す。

【００４５】図１６は、レジスタによりプログラム可能
なチャネル間遅延の実施を示す。端末カウンタ（ＴＣ）
は、ＰＷＭマッピング段階で使用される基準カウンタの
開始を表す。信号名におけるプレフィックス”Ｄ”は、
その全ての信号がＰＷＭマッピング段階で使用される高
速度クロックＤＣＬＫと同期していることを表する。Ｄ
ＴＣ Ｌ及びＤ ＴＣ Ｒは、左右のチャネルに対す
る端末カウント値をそれぞれ表す。Ｄ ＣＮＴ Ｌ
［７：０］及びＤ ＣＮＴ Ｒ［７：０］は、左右チャ
ネルに対応するカウンタ値である。各カウンタの開始
は、プログラム可能なレジスタによりプログラム可能で
ある。図１６は、左右のチャネルが共にカウント値０で
開始することを示しているが、これらは、プログラム可
能なチャネル間遅延レジスタにセットされた値に従って
０から開始する２５５までの任意値で開始するようにプ
ログラムされてもよい。

【００４６】プログラム可能なチャネル間遅延を有する
いくつかの利点は、 −特定のシステムに対して最良の遅延値をプログラミン
グして最良の結果を与えるように利用可能な遅延値の選
択。 −システム雑音の減少、及び雑音フロアの低下、 −左右のＰＷＭ出力間のスイッチング雑音を減少、 −電源トーンの排除、 −ＥＭＣの改善、 −相互変調歪みの減少、 −左右のチャネル間のクロストークの減少、 −多チャネル・システムにおけるクロストークの減少。 −システム・パフォーマンスにおける顕著な改善。

【００４７】例えば、ディジタルＤ級オーディオ増幅シ
ステムにおいて、必要とするＰＷＭデータを発生する方
法は、クロストークによると共に、基板及び電源により
結合される雑音に対して極めて影響され易いことを示
す。これらの雑音発生源は、これらハイエンド・オーデ
ィオ・アプリケーション用のシステム・パフォーマンス
を著しく損なう恐れがある。

【００４８】本発明は、雑音結合及びクロストークを最
小化する多くの技術を組み合わせる。高い周波数のクロ
ックは内部のＰＬＬにより発生される。このクロック
は、着信データに再同期すると共に、これを処理するた
めに使用される。着信データは、その立ち上がり端によ
り処理され、また発生され、一方、出力データは、立ち
下がり端と再同期される。高い周波数のクロックの導出
は、両方の場合で使用される。主として立ち下がり端が
使用されるが、これは、スイッチング動作がわずかなと
きは、電源雑音を減少させる結果となるからであり、更
に、２クロック間で非常に精密な遅延整合のための必要
条件を最小化するのに寄与するからである。ＰＰＬに結
合する基板雑音を減少させるために、その周辺にいくつ
かのリングが使用される。外側のリングは、広幅に作成
されて、基板雑音を集めてグラウンド・リターンに経路
設定され、敏感なＰＬＬの内部回路から引き離すよう
に、これを別個に接着したパッドに固有に接続された。
このブロックの全体を「雑音がひどい」ディジタル・コ
アに近い基板の一部と周縁接触を最小化するダイの角に
配置した。また基板の絶縁を更に増加するようにこれを
安全な距離に配置した。ＰＬＬの高い周波数のクロック
出力は、ダイの反対側に配置された再クロッカ・ブロッ
クへ「同軸」により経路設定されている。この同軸経路
のシールドは、クリーンな接地へ接続される。遅延を改
善するために、中間的なバッファを慎重に選択して配置
し、ディジタル・コアの対応するクロック・ツリーと整
合させる。クロストークを最小化するために、クロック
信号と近傍信号との間で常時、十分な分離が保持され
る。再クロッキングしたクロックの最終段は、バイナリ
・ツリーとして経路設定されて負荷を平衡させ、更にス
キューを最小化させる。可能な限り多くの基板雑音を集
め、かつこれを再クロッキング回路から離して経路設定
するために、メイン接地に接続したガード・リングを
「雑音がひどい」ディジタル・コア・ブロック周辺に配
置する。再クロッカのフリップ・フロップ及び出力バッ
ファは、立ち上がり時間及び立ち下がり時間が同一の動
作条件において等しくなるように慎重に選択される。更
に、これらのセルは、不平衡を最小化するように対称的
に配置される。各フリップ・フロップに対する電源及び
接地ライン及び各出力バッファは、電源雑音の分離を改
善するために対応する電力パッド及び接地パッドから個
別的に経路設定される。基板の雑音結合を減少させるた
めに、再クロッカの各フリップ・フロップ周辺にクリー
ン接地に接続されたガード・リングを配置する。このガ
ード・リングをクリーン接地のリターンに接続する。再
クロッカ・フリップ・フロップがよりクリーンなスイッ
チングをするために、固有対の電源ピンを排他的に使用
する。その電源ピンを接地ピンに隣接して配置する。各
グループの出力バッファ（１グループ／チャネル）用に
固有な１対の電源ピンを使用しうる。各電源ピンを接地
ピンに隣接して配置する。更に、寄生インダクタンス及
び抵抗を減少させるために、これらのピンをそれぞれ二
個所で接着する。寄生インダクタンス及び抵抗作用を平
衡させるために、ダイとフレーム・ボンディング・パッ
ド（複数のボンディング・ワイヤ）との間の距離が臨界
的なＰＷＭ出力に対して可能な限り同一となるように、
リード・フレームを慎重に選択する。

【００４９】ディジタル増幅器では、変調器をクロック
駆動されたロジック、例えばプログラム可能な又はプロ
グラムされた装置に基づいたディジタル回路により実施
することができる。典型的には、このような回路は、多
クロック領域を有する。個々のフェーズ・ロックド・ル
ープ（ＰＬＬ）又はその他から互いに従属的に、又は個
別的に、これらのクロックを導き出すことができる。ク
ロックをどこで利用しようとも、Ｄ級ディジタル増幅器
におけるクロック・エラー及びクロック喪失は、負荷、
例えばオーディオ増幅器により駆動されたスピーカにと
って破局的となり得る。

【００５０】このようなエラーが発生すると、Ｈブリッ
ジ出力は、（クロック喪失のために）何らかの未知の静
的状態に固定され得る。これは、スピーカ負荷に非常に
大きな電流を流すことになり、スピーカ及びＨブリッジ
・スイッチング・デバイスに損傷を発生させる。

【００５１】本発明では、破局的なこれらのエラーを防
止するために、いくつかのエラー検出及び保護回路機構
を利用している。

【００５２】この実施例は、４クロック領域で動作す
る。これらクロックのいずれかにおけるエラーは、シス
テムに有害であり、パフォーマンスと信頼性の両方に影
響する、又は破局的な故障を発生させる。

【００５３】このような構成において可能性のあるエラ
ー形式は、下記を含む。クロックＩなし、クロックＩＩ
なし、クロックＩＩＩなし、クロックＩＶなし、クロッ
ク組み合わせ喪失、クロック位相エラー、例えば複合期
間又はサンプル期間における不正なパルス数、ＰＬＬの
ロック（クロックＩとクロックＩＩとの間のトラッキン
グ）外れ、クロックＩ領域とクロックＩＩ領域との間の
データ同期エラー、非同期制御ピン変更。

【００５４】本発明によれば、以上の形式のエラーは、
カウンタに基づく回路を実施することにより、検出され
る。階層的なアプローチは、このアプローチに適応さ
れ、最高速度のクロックが最低速度のクロック期間の数
倍であるパルス数をカウントする。

【００５５】最高速度のクロックは、最低速度クロック
期間の数倍へ分周される。次に、この最低速度クロック
を使用して分周した高速クロックによるパルス数のカウ
ントをする。

【００５６】次に、対応するカウント・パルス間で比較
をする。あるウィンドウ内でカウント値が一致しないと
きは、エラーを表示する。このウィンドウは、その領域
内で情報を喪失しないように、使用したクロック機構、
及びクロック領域間でのデータ同期により記述される。

【００５７】システムが動作しているときに、いずれか
の制御ピンがオン・ザ・フライ中の状態を変化させたと
きは、いくつかのエッジ検出回路をこれらのピンについ
て使用して、これらピンの論理状態の変化を検出する手
段を提供する。次いで、この変化を総合的な変調器構成
のシステム・コントローラ又は制御回路に通知して、こ
れがディジタル増幅器出力又はＰＷＭ出力をミュート即
ち無信号状態にし、かつシステムを再初期化して正しい
動作を再確立できるようにする。この初期化が完了する
と、実際のデータを送出する前に、先ず少数の複合期間
に対して５０％デューティ・サイクル（ソフト・ミュー
ト状態）を出力することにより、ＰＷＭ出力がその通常
状態を再開して完全な動作を再開する。これは、聞き取
れるアーチファクトなしに、Ｈブリッジ・スイッチの円
滑な起動を保証する。

【００５８】エラーを検出したときは、これをステータ
ス・レジスタ、例えば８ビット・レジスタに送出するこ
とができる。各ビットは、異なった形式のエラーを表示
する。ユーザは、このエラー・レジスタを、例えばＩ²
Ｃ即ちＳＰＩインターフェースにより読み出すことがで
きる。

【００５９】このアプローチは、あり得る全てのクロッ
ク・エラーを包含することを保証するように拡張されて
もよい。

【００６０】例えば、内部的に導出されるよりも、全て
のクロックをシステムへ入力させるスレーブ・モードに
より動作しているときに、同時的に全てのクロックが消
えたならば、潜在的な問題が残っている可能性がある。
これが発生すると、変調器からのＰＷＭ出力は、ある静
止的な状態に落ち込むことになり、大きな直流電流をス
ピーカ又は他の負荷を流す原因となり、スピーカ及びＨ
ブリッジ・スイッチに損傷を発生させる恐れがある。

【００６１】ここで説明する例示的な動作検出器は、変
調器へのＨブリッジ入力ＰＷＭ信号及び／又はクロック
信号を監視しており、クロック喪失の場合は、前述のよ
うに例えば、論理信号を制御回路へ供給し、これを制御
回路が使用してＨブリッジを速やかに遮断させることが
できる。ミュート処理は、エラーが継続する間、及び前
述したようにデバイスが再起動する間、即ちそうでなけ
れば、保持される。

【００６２】動作検出器は、図１７に示されており、こ
れを４段階で考えることができる。・段階１、再クロッ
キング段階は、Ｔ’フリップ・フロップを備えている。
これは、分周器として機能している。このアプローチの
主な利点は、出力ＣＬＫ１が７％から９３％デューティ
・サイクルに及ぶＣＬＫ ＩＮにおける入力のパルス列
についてほぼ５０％デューティ・サイクルになる。・段
階２、微分段階は、ＣＬＫ１入力を反転して、出力ＣＬ
ＫＺと、ＲＣ回路網によりＸＯＲの入力に付加的な（例
えば、２５０ｎｓ）遅延を有するＣＬＫＺ ＤＥＬＡＹと
を供給する。出力ＣＬＫ ＤＥＣＴは、ＣＬＫ ＩＮに
おけるクロック入力により、−２５０ｎｓ幅を有するパ
ルス波形となる。入力ＣＬＫが停止すると（直流固定に
なると）、ＣＬＫＺ及びＣＬＫＺ ＤＥＬＡＹは、反転
の直流固定となり、ＣＬＫ ＤＥＣＴが直流ゼロとな
る。最終段階のＸＯＲは、好ましくは、強力な駆動能力
を有する必要がある。・段階３、整流段階は、パルス波
形をアナログの直流出力に変換する。活性クロックによ
り、ＣＬＫ ＤＥＣＴにおけるパルス波形は、Ｃ５を常
時急速に充電し、ノードＣＬＫ ＥＲＲＺにおける電圧
を増加させる。クロック喪失があると、コンデンサＣ５
は、時定数Ｃ５ｘＲ４（例えば、１７．５μｓ）により
放電され、ＣＬＺ ＥＲＲＺ信号の電圧を減少させる結
果となる。Ｃ５ｘＲ４は、エラーをトリガさせることな
く、クロック喪失を許容していられる時間長を判断す
る。・段階４、比較器段階は、検知した電圧ＣＬＫ Ｅ
ＲＲＺを温度独立の電圧ＶＲＥＦＰ（例えば、０．２５
Ｖ）と比較して、クロックが不活性になっているのであ
れば、アクティブ・ローの制御信号（ＣＬＫ ＳＴＯ
Ｐ）を出力する。これを使用して以上で述べた制御信号
を導き出すことができる。

【００６３】デッド・タイム制御は、ＴＨＤ（Ｔｏｔａ
ｌ Ｈａｒｍｏｎｉｃ Ｄｉｓｔｏｒｔｉｏｎ：総合高
調波歪み）及び雑音に関して良好なパフォーマンスを達
成するために、ディジタルＤ級増幅器では非常に重要な
役割を演ずる。Ｄ級Ｈブリッジにおいて、デッド・タイ
ムは、ハーフ・ブリッジにおける一方のスイッチをオフ
にし、他方のスイッチをオンにする間の時間ギャップと
して定義される。デッド・タイムが小さ過ぎれば、その
遷移時間中にハイのスイッチ及びローのスイッチの両方
に高電流をシュート・スルーさせる結果となる。これ
は、出力の雑音フロアを高くする原因となり、電力効率
を低下させ、潜在的にハーフ・ブリッジ・スイッチに損
傷を与える恐れがある。デッド・タイムが大きければ、
大きな歪み（ＴＨＤ）を発生させることになる。従っ
て、特定のアプリケーションに関する最高の総合パフォ
ーマンスは、ローからハイへの遷移、及びハイからロー
への遷移の両方に対してよく調整された合理的な値のデ
ッド・タイムにより、達成可能とされる。

【００６４】この実施例において、デッド・タイム回路
は、ローからハイへの遷移、及びハイからローへの遷移
において、良く調整された広帯域の線形制御のデッド・
タイムを提供する。実際のデッド・タイムは、好ましく
は、チップ抵抗（回路は、完全に集積化されている）に
よるか、又はＨブリッジ・スイッチ（例えば、ＤＭＯＳ
スイッチであってもよい）の実際のゲート電荷をトラッ
キングできる外部抵抗により、決定される。この実施例
の更なる特徴により、異なるアプリケーションによる要
求される温度独立又は補償されたデッド・タイムを与え
る、柔軟性のある回路を提供する。

【００６５】図１８に示すように、立ち上がり端及び立
ち下がり端の両方ではなく、そのいずれかに付加的に制
御可能な遅延を与える高速オン／低速オフのスイッチン
グ回路を提供する。電圧制御電流源（ＶＣＣＳ）は、Ｎ
ＭＯＳスイッチに対してバイアス電流Ｉ１を提供する。
回路出力ＯＵＴとＧＮＤとの間に接続されたコンデンサ
Ｃｐが存在する。

【００６６】入力ＩＮがハイからローに変化していると
きに、ＮＭＯＳスイッチは急速にオフになる。コンデン
サＣｐは、次式の時定数によったＩ１により、Ｃｐが飽
和するまで充電される。

【００６７】

【数１】

【００６８】ただし、Ｖｄｄはスイッチに対する一定電
源、例えば３．３Ｖである。出力ＯＵＴは、長さτに等
しい立ち上がり傾斜を有する。

【００６９】入力ＩＮがローからハイに変化すると、Ｎ
ＭＯＳスイッチはオンとなり、Ｉ１に対する電流のパス
を形成してコンデンサＣｐを放電させる。このスイッチ
は、入力ＩＮ信号がハイにある間、低インピーダンス状
態を保持し、従って、Ｃｐに対する実際の放電時間は、
その放電時間よりかかなり短くなる。出力ＯＵＴにおい
て急速に下降する傾斜が期待される。

【００７０】更に、ＩＮ及びＯＵＴに関する波形を図１
８を示す。ＩＮがインバータを介して反転ＩＮ１から来
て、更に波形ＯＵＴがしきい値Ｖｔを有する標準的なゲ
ート・バッファを通るときは、ＩＮ１の形状を受け継い
でいるが、立ち上がり端に余分な遅延を付加した新しい
波形ＯＵＴ１を発生する。

【００７１】

【数２】

【００７２】式１を式２に代入すると、次式を得る。

【００７３】

【数３】

【００７４】Ｄｔは、式３に示すように、Ｖｄｄ、Ｃｐ
及びＩ１により制御される。これは、定義したように、
正確にローからハイへの（立ち上がり）デッド・タイム
である。

【００７５】説明している実施例において、標準的なゲ
ートに対するしきい値は、固定した電源電圧に対して一
定（ほぼ１／２Ｖｄｄ）となり得る。Ｉ１及びＣｐはデ
ッド・タイムを制御する際のパラメータになる。

【００７６】電圧制御電流源（ＶＣＣＳ）からＶｒｅｆ
の入力により発生される。詳細な回路構造を図１９に見
出すことができる。

【００７７】図１９において、Ｉ１は電流ミラーにより
Ｉｒｅｆの１／Ｎ割算を行い、ＩｒｅｆはＶｒｅｆ及び
Ｒ ｄｔにより制御される。

【００７８】

【数４】

【００７９】（３）及び（４）から次式を得る。

【００８０】

【数５】

【００８１】式５に示すように、デッド・タイムｔ
_DEADTIME（上の式参照）は、Ｒ ｄｔに比例している。
Ｃｐ及びＶｒｅｆが固定されているときは、Ｒ ｄｔ
は、制御可能な唯一のパラメータとなる。しきい値Ｖｔ
は、固定電源電圧に対して標準的なゲートに対してほぼ
一定である。パルス波形入力に対して、出力ＯＵＴ Ｍ
及びＯＵＴ Ｐは、デッド・タイムを増加させた正負の
波形対のＩＮとなる。出力ＯＵＴ Ｍ及びＯＵＴ Ｐ
は、更に、ロー側及びハイ側のゲート・ドライブ・ブロ
ックにそれぞれ印加されてロー側及びハイ側のＨブリッ
ジ・デバイスを駆動する。

【００８２】・コンデンサＣｐとしてＨブリッジ・スイ
ッチのサイズに比例したゲート接続スイッチ・デバイス
（ＤＭＯＳ）を使用することができる。これを行う利点
は、デッド・タイムがスイッチング出力Ｈブリッジ・デ
バイスの実際のゲート電荷をトラッキングすることであ
る（ゲート電荷はプロセスのばらつき及び温度変化によ
り変動する）。デッド・タイムは、Ｈブリッジの出力デ
バイスのゲートにおける実際の付加条件に適応される。

【００８３】・説明した構成において、Ｒ ｄｔは、デ
ッド・タイムの制御における一次パラメータである。温
度独立のデッド・タイムのときは、小さな温度係数の抵
抗、又は抵抗の組み合わせを使用することができる。付
加的な温度補償に対しては、負係数の抵抗を使用するこ
とができる。極端に高精度の絶対値デッド・タイム制御
のときは、例えば個別的な又は外付け部品として高精密
抵抗を使用することができる。更に、集積抵抗を使用す
ることもできる。集積抵抗も使用することができる。

【００８４】Ｖｒｅｆは、デッド・タイムが温度独立と
なるように、バンドギャップ（Ｂａｎｄｇａｐ）基準で
あってもよい。付加的な温度補償に対しては、Ｖｒｅｆ
は、ＶＰＴＡＴ（Ｖｏｌｔａｇｅ Ｐｒｏｐｏｒｔｉｏ
ｎａｌ ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕ
ｒｅ）のように温度従属源であってもよい。

【００８５】前述したように、この実施例は、従来技術
の設計よりも電源雑音に影響されにくいものとなり、従
って電源を簡単かつ低コストにすることができる。Ｈブ
リッジそのものの観点から、及び本発明の更なる特徴に
よれば、電源からのピーク即ちスパイク電圧の影響を減
少させる手段が提供される。特に、電力Ｈブリッジは、
しばしば、ある形式の電源ＥＭＩフィルタにより使用さ
れる。しかしながら、これは、ＥＭＩ電源フィルタの設
計に従って、大電流のスイッチング中に電力ＤＭＯＳに
対する電源ライン入力にスパイクを発生させる恐れがあ
る。Ｈブリッジに印加されるピーク電圧は、電源電圧＋
スパイク電圧であるから、このスパイク電圧は、負荷に
対するシステム供給電力を潜在的に制限する恐れがあ
る。この実施例において、（図２０を参照すると）電源
ライン上のピーク・スパイク電圧を制限するために電源
ＥＭＩフィルタのインダクタ両端間にクランプ・ダイオ
ードが設けられている。Ｈブリッジ・スイッチの安全動
作領域は、与えられたＣＭＯＳプロセスにおいてＤＭＯ
Ｓトランジスタに印加されるピーク電圧を制限する。パ
フォーマンスの観点から、これらの手段により、出力ス
イッチング・デバイスの領域は、効果的に拡張される。
電源スナバに電力ダイオードを使用すると、デバイスに
供給されるスパイク・エネルギを減少させる。これは、
（ＤＭＯＳトランジスタの与えられたブレークダウン電
圧のときに）ＤＭＯＳトランジスタがより高い電源電圧
により動作するのを可能にさせて、より高い実際電力が
負荷に供給される。

【００８６】与えられたトランジスタ・ブレークダウン
電圧に対し、より高い電力を信頼性をもって負荷に供給
することができる。等Ｒｄｓ（オン）の必要条件を有す
る低電圧のトランジスタのときに、大出力ＤＭＯＳトラ
ンジスタに関するコストの低減は、必要とされる領域が
減少することにより実現する。ダイ領域の減少は、出力
トランジスタのゲート・ドライバ回路と共に、その領域
の縮小から来る。各ＤＭＯＳ電力トランジスタをオンに
させるのにゲート領域が縮小すれば、必要とするゲート
電荷もそれだけ少なくなるので、電力効率に決定的な影
響を与え得る。

【００８７】図２０に示すように、正の供給脚にダイオ
ードが設けられている。オプションにより負即ち接地リ
ターン脚に他のダイオードを設けてもよい。Ｈブリッジ
・ドライブ部品は、本発明の単一デバイス及びこのデバ
イス形成部分の構成に集積されてもよい。

【００８８】コンパクトなプリント基板（ＰＷＢ）レイ
アウトと組み合わせた電力ＨブリッジにおけるＨブリッ
ジのピン割り付けのレイアウトは、寄生インダクタン
ス、コンデンサ、及び大電流のループ領域を減少させ
る。これは、トランジェント・パフォーマンスを改善
し、かつＥＭＩを発生させるＨブリッジ出力波形のリン
ギングを減少させると同時に、ＥＭＩ伝送を減少させ
る。ダイ・レイアウト及び２ハーフＨブリッジに対する
ＰＣＢレイアウトのピン・アウト上の対称的な設計は、
電気的特性によく整合している。

【００８９】図２１から明らかなように、デバイスのピ
ンアウトは、各ハーフＨブリッジに関する性能を整合可
能にする２ハーフＨブリッジの対称的な設計である。ピ
ンアウトは、電源及び接地、各ハーフＨブリッジのハイ
側ドライバに対するブートストラップ接続、及び各ハー
フＨブリッジ用の出力を含む。この対称的な設計は、２
ハーフＨブリッジに関して仮想的に同一のパフォーマン
スを可能にする。これは、雑音の低下、及びＴＨＤ（総
合高調波歪み）の低下に帰結する。ＨブリッジＰＷＢレ
イアウトは、非常にコンパクトであり、寄生インダクン
ス、コンデンサ及び大電流ループ領域を減少させる。

【００９０】本発明の更なる特徴によれば、この実施例
には電流保護が適用される。この実施例において、短絡
回路条件が発生した場合は、過電流回路が負荷及びＨブ
リッジ・スイッチ・デバイスを保護する。短絡回路は、
（１）一方のＨブリッジの出力と他方のものとの間、
（２）出力とＨブリッジ電源との間、（３）出力と接地
等との間のどこでも発生し得る。ロー側の過電流保護
は、条件（１）及び（２）を保護することのみ可能であ
る。ハイ側の過電流保護は、条件（３）を保護する。し
かし、従来技術は、回路設計に非常な複雑さを必要とし
ていた。

【００９１】この実施例は、回路設計が簡単であると同
時に、（３）に対して適当な保護を行うように良好な信
頼性を有する新しいハイ側の過電流保護回路を含む。

【００９２】ＭＨ及びＭＬは、示すように、ＰＶＤＤに
より電力駆動されたハーフ・ブリッジ・スイッチ・デバ
イスである。ＧＨＤ及びＧＤＬは、ハイ側及びロー側の
ドライバ・ブロック（図示なし）からのゲート・ドライ
バ信号である。ＭＨを流れる短絡電流が存在するとき
は、ＭＨ（Ｖ ｄｓｏｎ）端の電圧降下は、ＤＭＯＳに
対するＲｄｓ ｏｎが一定であると仮定すれば、はるか
に高くなる。ＭＨＳ１、Ｒ０、Ｒ１及びＣ０は、サンプ
ル及びデグリッチ回路を形成してＶ ｄｓｏｎ電圧をス
ケール設定し、高い周波数のスパイクをろ波する。ブー
トストラップ・サプライ、及びチャージ・ポンプのハイ
側ドライバ・サプライのときに、Ｒ０及びＲ１は、エラ
ーをなくすために、ＭＨＳ１のＲｄｓ ｏｎ以上となる
ように、選択される（通常、キロオーム・レンジにある
抵抗値が必要条件を満足させる）。Ｒ１：Ｒ１の比は、
ＯＣ ＳＥＮＳＥＨ：Ｖ ｄｓｏｎの比を決定し、これ
により回路のトリップ電流値の設定を決定する。ハイ側
サプライをブートストラップする代替的な第２のアプロ
ーチを適用することもできる。

【００９３】Ｒ０及びＲ１をＭＨＳ１と同一形式及びサ
イズのデバイスであるＤＭＯＳ ＭＨＳ２ ＭＨＳ３に
より置換し、ＭＨＳ２及びＭＨＳ３のゲートをブートス
トラップ電圧（ＭＨＳ１がオンのときのＭＨＳ１ゲート
と同一電位）に接続する。ＭＨＳ３とＭＨＳ２との間の
ノードは、Ｖ ｄｓｏｎの１／３を供給し、ＭＨＳ２と
ＭＨＳ３との間のノードは、Ｖ ｄｓｏｎの２／３を供
給する。

【００９４】ＯＣ ＳＥＮＳＥＨは、ＭＮ１のゲートを
制御しており、ＯＣ ＳＥＮＳＥＨがＭＮ１より高いと
きは、ＭＮ１はオンとなり、瞬時的にＭＰ１及びＭＮ１
を流れる電流が存在する。ハイ側のゲート・ドライバ・
ブロックにより供給される電流ミラー（例えば、ブート
ストラップ・サプライ）により、ミラー電流は、ＭＰ
２、ＭＰ３、Ｒ２及びＲ３を通ってロー電圧のディジタ
ル接地に流れる。ＭＰ３は、オプションであって、電流
ミラー・デバイスに対する印加電圧がそのデバイス（例
えばＭＰ２）のＶＧＳ、ＶＧＤの最大電圧を超えてしま
うハイ電圧の印加ときにのみ必要となる。Ｒ３及びＲ２
の比とＣ１とは、ＯＣ ＣＮＴＬＨ上の制御電圧をスケ
ール・ダウンし、高い周波数のスパイクをろ波する。

【００９５】ＯＣ ＣＮＴＬＨは、ＭＮ２のゲートを制
御し、かつこれがＶｔ（例えば−０．７Ｖ）より大のと
きは、３．３Ｖアクティブ・ローの制御信号ＯＣ Ｈを
発生する。制御信号ＯＣ Ｈは、制御ブロックに送出さ
れる。制御信号ＯＣ Ｈがアクティブのときは、（ＧＤ
Ｈ、ＧＤＬ）信号をセットしてＨブリッジを速やかに遮
断する。

【００９６】一般的に、Ｒ０対Ｒ１、Ｒ２対Ｒ３の比
は、ＭＨ及びＭＬ、ＭＮ１及びＭＮ２のＶｔの設計Ｒｄ
ｓ ｏｎに従った回路のトリップ電流を調整することに
なる。Ｒ０ＸＣ０、Ｒ２ＸＣ１は、制御の感度及び応答
時間を決定する。一般的な短絡保護のときは、例えば６
アンペアから１０アンペアのトリップ電流は、比較的に
広範囲を許容し、指定された必要条件を満足させるよう
に、これらの部品を容易に調整することができる。

【００９７】要約すると、以上の回路は、ハイ側のＨブ
リッジ短絡を保護するために優れた解決方法を提供す
る。これを実施するのは、簡単かつ容易である。電力
（Ｈ−ブリッジ）接地とディジタル接地（ロー電圧）と
の間で十分な絶縁が得られる。

【００９８】以上の説明に関して更に以下の項を開示す
る。

【００９９】（１）雑音整形器と、この雑音整形器に雑
音を導入するように配列されたディザ発生器とを含むデ
ィジタル増幅器であって、前記ディザ発生器は前記雑音
整形器の状態変数から導き出したシード値を使用するデ
ィジタル増幅器。

【０１００】（２）発生した雑音におけるビット数は、
前記シード値のビット数を超えている（１）記載のディ
ジタル増幅器。

【０１０１】（３）前記ディザ発生器は、前記シード値
を受け取り、かつ雑音出力を供給するように所定のビッ
ト長のシフト・レジスタを含む（１）又は（２）記載の
ディジタル増幅器。

【０１０２】（４）前記雑音出力をスケール設定する手
段を含む前記いずれかの項に記載のディジタル増幅器。

【０１０３】（５）クロック動作は、分周倍数のクロッ
クをカウントすることにより監視されるクロック駆動さ
れた変調器を含むディジタル増幅器。

【０１０４】（６）多数のクロックを含み、第１のクロ
ックは、第２のクロックをカウントするために使用され
る（５）記載のディジタル増幅器。

【０１０５】（７）分周された多数の前記第２のクロッ
クをカウントする（６）記載のディジタル増幅器。

【０１０６】（８）クロックのエラーを検出したとき
は、出力を禁止する（５）から（７）のうちのいずれか
の項記載のディジタル増幅器。

【０１０７】（９）クロックのエラーを検出したとき
は、そのエラーを表すパラメータを記憶する（５）から
（８）のうちのいずれかの項記載のディジタル増幅器。

【０１０８】（１０）変調器のドライブなし若しくはク
ロック喪失の状態、又はＨブリッジ脚に未定義の入力状
態が存在するときは、エラー信号を供給する検出構造を
有するディジタル増幅器。

【０１０９】（１１）ほぼここで説明したデッド・タイ
ム発生又は制御構造を有するディジタル増幅器。

【０１１０】（１２）信号の立ち上がり及び立ち上がり
でデッド・タイムを平衡させたディジタル増幅器。

【０１１１】（１３）出力スイッチング・デバイスのゲ
ート・チャージにデッド・タイムを適応させたディジタ
ル増幅器。

【０１１２】（１４）デッド・タイムが温度独立であ
る、又は温度補償されているディジタル増幅器。

【０１１３】（１５）プログラミング・レジスタにより
最適化され得るプログラム可能なデッド・タイム制御又
はチャネル間遅延又はＡＢＤ遅延を有するディジタル増
幅器。

【０１１４】（１６）デッド・タイムを抵抗器又はプロ
グラミング・レジスタにより制御したディジタル増幅
器。

【０１１５】（１７）ほぼここで説明したディジタル増
幅器。

【０１１６】（１８）任意の新しい又は発明の組み合わ
せによる構成。

【０１１７】（１９）電源からのピーク又はスパイク電
圧の影響を軽減させる手段を含むディジタル増幅器。

【０１１８】（２０）前記手段は、電源のフィルタリン
グに関連したクランプ・ダイオードを備えている（１
９）記載のディジタル増幅器。

【０１１９】（２１）ほぼここで説明したように配置さ
れた集積ハーフ・ブリッジ・デバイス。

【０１２０】（２２）ほぼここで説明した、又はこれに
等価なピン出力を有する集積ハーフ・ブリッジ・デバイ
ス。

【０１２１】（２３）ほぼここで説明したハイ側過電流
保護を有するディジタル増幅器。

【０１２２】（２４）ほぼここで説明した再クロッカー
の配置及び設計を有するディジタル増幅器。

【０１２３】（２５）ディジタル増幅器は、雑音整形
器、及びこの雑音整形器に雑音を導入するように構成さ
れたディザ発生器を備えている。このディザ発生器は、
雑音整形器の状態変数から導き出したシード値を使用す
る。

【図面の簡単な説明】

【図１】ディジタル増幅器を示す図である。

【図２】ディザ発生器に関連して改善したアプローチの
概要構成図である。

【図３】変調器におけるデータ・フローを示す図であ
る。

【図４】雑音整形器を示す図である。

【図５】本発明の実施例における使用に適したディザ発
生器を示す図である。

【図６】雑音整形器のディザの構成を示す図である。

【図７】チャネル構成例を示す図である。

【図８】ＢＤ級の変調機構を示す図である。

【図９】ＢＤ級の波形及びエラーを示す図である。

【図１０】ＢＤ級の波形及びエラーを示す図である。

【図１１】エラー訂正機構を示す図である。

【図１２】ＡＢＤ級の波形を示す図である。

【図１３】プログラム可能なＡＢＤ遅延の実施例を示す
図である。

【図１４】ＡＢＤ級のエラー信号を示す図である。

【図１５】プログラム可能なチャネル間遅延を有する変
調機構を示す図である。

【図１６】抵抗によるプログラム可能なチャネル間遅延
の実施を示す図である。

【図１７】動作検出器を示す図である。

【図１８】ＩＮ及びＯＵＴについての波形を示す図であ
る。

【図１９】Ｉ１を発生する詳細な回路構成を示す図であ
る。

【図２０】正電源供給脚に設けられたダイオードを示す
図である。

【図２１】対称的な設計の２ハーフＨブリッジのデバイ
ス・ピン出力を示す図である。

【図２２】新しいハイ側過電流保護回路を示す図であ
る。

【符号の説明】

１ ＵＦＷＭ変調器 ２ 電源 ８ Ｈブリッジ ３ 雑音整形器 １０ フィード・フォワード補正回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャイジェン ザオ アメリカ合衆国 テキサス、ダラス、スプ リング ヴァリィ ロード 3990、ナンバ ー 223 (72)発明者 ルイス イー、オッサ アメリカ合衆国 テキサス、プラノ、ブリ ンカー コート 4309 (72)発明者 ケネス エム、ベル アメリカ合衆国 テキサス、ウィンダム、 ルート １ ボックス 33 (72)発明者 アンカー ヨセフセン デンマーク国 ゲントフテ、ヴァンゲー デ、バイガーデ 15 (72)発明者 ラース リスボ デンマーク国 コベンハブン、マルクマン ズガーデ 14 (72)発明者 マイケル ジェイ、ツェクーラス アメリカ合衆国 テキサス、キャロルト ン、ケンブリッジシャー ドライブ 2833 Ｆターム(参考） 5D020 AA02 AC05 CE04 5J092 AA02 AA24 AA66 CA41 CA56 FA17 HA10 HA17 HA19 HA25 HA29 HA33 KA00 KA04 KA05 KA09 KA15 KA33 KA36 KA41 KA42 KA53 KA62 KA66 MA09 MA11 MA14 MA21 QA04 SA05 TA01 TA06 UR14

Claims (1)

【特許請求の範囲】
1. 【請求項１】 雑音整形器と、この雑音整形器に雑音を
   導入するように配列されたディザ発生器とを含むディジ
   タル増幅器であって、前記ディザ発生器は前記雑音整形
   器の状態変数から導き出したシード値を使用するディジ
   タル増幅器。