JP2002175761A - プラズマディスプレイパネルおよびその駆動方法 - Google Patents
プラズマディスプレイパネルおよびその駆動方法Info
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Abstract
(57)【要約】
【課題】複雑な多層配線によらずにスキャン電極の電位
制御に必要な回路素子の削減を実現することを目的とす
る。 【解決手段】マトリクス表示の各列Ｒ1 〜Ｒm に対し
て、列の一端から他端まで連続するデータ電極Ａ１1 ，
Ａ２1 〜Ａ１m ，Ａ２m をｋ（ｋ≧２）本ずつ配置し、
表示面ＥＳ内の全てのスキャン電極Ｙ1 〜Ｙ6 をｋ個の
グループに分類するとともに、各列におけるｋ本のデー
タ電極に対してｋ個のグループを１個ずつ割り当て、各
データ電極を、スキャン電極群のうちの当該データ電極
に割り当てたグループに属するスキャン電極のみとは平
面視において隔壁２９と重ならない位置で交差または対
向させ、かつ残りのスキャン電極とは隔壁２９と重なる
位置で交差させる。
制御に必要な回路素子の削減を実現することを目的とす
る。 【解決手段】マトリクス表示の各列Ｒ1 〜Ｒm に対し
て、列の一端から他端まで連続するデータ電極Ａ１1 ，
Ａ２1 〜Ａ１m ，Ａ２m をｋ（ｋ≧２）本ずつ配置し、
表示面ＥＳ内の全てのスキャン電極Ｙ1 〜Ｙ6 をｋ個の
グループに分類するとともに、各列におけるｋ本のデー
タ電極に対してｋ個のグループを１個ずつ割り当て、各
データ電極を、スキャン電極群のうちの当該データ電極
に割り当てたグループに属するスキャン電極のみとは平
面視において隔壁２９と重ならない位置で交差または対
向させ、かつ残りのスキャン電極とは隔壁２９と重なる
位置で交差させる。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル（以下、ＰＤＰという）およびその駆動方法
に関する。
レイパネル（以下、ＰＤＰという）およびその駆動方法
に関する。
【０００２】ＰＤＰは大画面の表示デバイスとして発展
してきており、ＰＤＰを用いた２５インチ型高精細モニ
ターや６０インチ型テレビジョン受像機が実用化されて
いる。市場ではさらに大きい画面が要求されており、そ
れに応える技術開発が進められている。
してきており、ＰＤＰを用いた２５インチ型高精細モニ
ターや６０インチ型テレビジョン受像機が実用化されて
いる。市場ではさらに大きい画面が要求されており、そ
れに応える技術開発が進められている。
【０００３】
【従来の技術】ＡＣ型のＰＤＰによる表示では、マトリ
クス配列されたセルのうちの点灯すべきセルのみに適量
の壁電荷を形成する線順次走査形式のアドレッシングを
行い、その後に壁電荷を利用して表示階調に応じた回数
の表示放電を生じさせる。アドレッシングの所要時間は
表示面の行数（垂直方向の解像度）に比例するので、解
像度が大きくなるにつれて、フレーム期間のうちの表示
放電のために割り当て可能な期間が短くなる。また、階
調表示のためのフレーム分割の分割可能数が小さくな
る。つまり、高解像度のＰＤＰでは高輝度化および多階
調化が難しい。
クス配列されたセルのうちの点灯すべきセルのみに適量
の壁電荷を形成する線順次走査形式のアドレッシングを
行い、その後に壁電荷を利用して表示階調に応じた回数
の表示放電を生じさせる。アドレッシングの所要時間は
表示面の行数（垂直方向の解像度）に比例するので、解
像度が大きくなるにつれて、フレーム期間のうちの表示
放電のために割り当て可能な期間が短くなる。また、階
調表示のためのフレーム分割の分割可能数が小さくな
る。つまり、高解像度のＰＤＰでは高輝度化および多階
調化が難しい。
【０００４】従来、アドレッシングの所要時間を短縮す
る手法として、図２０（Ａ）のように表示面８０を上下
に２分割し、２個の表示領域８１，８２のアドレッシン
グを並行して行う“デュアルスキャン”がある。表示面
８０の分割に合わせてデータ電極が分断され、表示領域
８１，８２における列選択はそれぞれに対応したデータ
電極Ｄ１，Ｄ２よって行われる。デュアルスキャンで
は、２行ずつ行選択を行うので、アドレッシングの所要
時間は１行ずつ行うシングルスキャンの場合の１／２で
ある。また、特開平１１−３１２４７１号公報には、図
２０（Ｂ）のように表示面９０を４分割する手法が記載
されている。この手法では、上下方向における中央部の
表示領域９２，９３のデータ電極Ｄ１２，Ｄ２２は、駆
動回路と接続するために端部の表示領域９１，９４を通
って表示面９０の外側へ引き出される。表示領域９１，
９４において、データ電極Ｄ１１，Ｄ２１がスキャン電
極との間でアドレス放電が生じるように配置されるのに
対し、データ電極Ｄ１２，Ｄ２２は放電が生じないよう
に放電空間を区画する隔壁２９０によって絶縁される。
表示面９０の４分割によれば、アドレッシングの所要時
間を１／４に短縮することができる。
る手法として、図２０（Ａ）のように表示面８０を上下
に２分割し、２個の表示領域８１，８２のアドレッシン
グを並行して行う“デュアルスキャン”がある。表示面
８０の分割に合わせてデータ電極が分断され、表示領域
８１，８２における列選択はそれぞれに対応したデータ
電極Ｄ１，Ｄ２よって行われる。デュアルスキャンで
は、２行ずつ行選択を行うので、アドレッシングの所要
時間は１行ずつ行うシングルスキャンの場合の１／２で
ある。また、特開平１１−３１２４７１号公報には、図
２０（Ｂ）のように表示面９０を４分割する手法が記載
されている。この手法では、上下方向における中央部の
表示領域９２，９３のデータ電極Ｄ１２，Ｄ２２は、駆
動回路と接続するために端部の表示領域９１，９４を通
って表示面９０の外側へ引き出される。表示領域９１，
９４において、データ電極Ｄ１１，Ｄ２１がスキャン電
極との間でアドレス放電が生じるように配置されるのに
対し、データ電極Ｄ１２，Ｄ２２は放電が生じないよう
に放電空間を区画する隔壁２９０によって絶縁される。
表示面９０の４分割によれば、アドレッシングの所要時
間を１／４に短縮することができる。
【０００５】
【発明が解決しようとする課題】表示面内でデータ電極
を分断する従来の手法では、同時に選択可能な行どうし
の間に、これらとは同時に選択できない行が数多く存在
する。例えば、行数が１０２４の表示面を２分割するデ
ュアルスキャンでは、２個の表示領域８１，８２の先頭
行どうしの間の行数は５１１（＝１０２４÷２−１）で
ある。このため、同時に選択可能な行に対応したスキャ
ン電極を電気的に共通化し、それによって駆動回路の部
品点数を削減しようとすると、多数のスキャン電極を跨
ぐ複雑な多層配線を行わなければならない。ＰＤＰを構
成する基板、ＰＤＰと駆動回路基板とを接続する配線ケ
ーブル、および駆動回路基板のいずれで多層配線を行っ
ても価格上昇は避けられない。
を分断する従来の手法では、同時に選択可能な行どうし
の間に、これらとは同時に選択できない行が数多く存在
する。例えば、行数が１０２４の表示面を２分割するデ
ュアルスキャンでは、２個の表示領域８１，８２の先頭
行どうしの間の行数は５１１（＝１０２４÷２−１）で
ある。このため、同時に選択可能な行に対応したスキャ
ン電極を電気的に共通化し、それによって駆動回路の部
品点数を削減しようとすると、多数のスキャン電極を跨
ぐ複雑な多層配線を行わなければならない。ＰＤＰを構
成する基板、ＰＤＰと駆動回路基板とを接続する配線ケ
ーブル、および駆動回路基板のいずれで多層配線を行っ
ても価格上昇は避けられない。
【０００６】また、データ電極の一端のみが表示面の外
側に引き出されるので、データ電極が断線した場合に、
断線箇所より中央側のセルの制御が不可能になるという
問題があった。
側に引き出されるので、データ電極が断線した場合に、
断線箇所より中央側のセルの制御が不可能になるという
問題があった。
【０００７】本発明は、複雑な多層配線によらずにスキ
ャン電極の電位制御に必要な回路素子の削減を実現する
ことを目的としている。
ャン電極の電位制御に必要な回路素子の削減を実現する
ことを目的としている。
【０００８】
【課題を解決するための手段】本発明においては、マト
リクス表示の各列に対して、列の一端から他端まで連続
するデータ電極をｋ（ｋ≧２）本ずつ配置し、表示面内
の全てのスキャン電極をｋ個のグループに分類するとと
もに、各列におけるｋ本のデータ電極に対してｋ個のグ
ループを１個ずつ割り当て、各データ電極を、スキャン
電極群のうちの当該データ電極に割り当てたグループに
属するスキャン電極のみと隔壁で絶縁されない位置（平
面視において隔壁と重ならない領域）で交差または対向
させ、かつ残りのスキャン電極と隔壁により絶縁される
位置で交差させる。これにより、同時に選択可能なｋ行
を互いに近づけることができ、これらの行に対応したス
キャン電極を容易に結線することができる。行数に係わ
らず単層配線での結線が可能である。結線をどこで行う
かについての制限はなく、ＰＤＰを構成する基板・ＰＤ
Ｐと駆動回路基板とを接続する配線ケーブル・駆動回路
基板のいずれで行ってもよい。
リクス表示の各列に対して、列の一端から他端まで連続
するデータ電極をｋ（ｋ≧２）本ずつ配置し、表示面内
の全てのスキャン電極をｋ個のグループに分類するとと
もに、各列におけるｋ本のデータ電極に対してｋ個のグ
ループを１個ずつ割り当て、各データ電極を、スキャン
電極群のうちの当該データ電極に割り当てたグループに
属するスキャン電極のみと隔壁で絶縁されない位置（平
面視において隔壁と重ならない領域）で交差または対向
させ、かつ残りのスキャン電極と隔壁により絶縁される
位置で交差させる。これにより、同時に選択可能なｋ行
を互いに近づけることができ、これらの行に対応したス
キャン電極を容易に結線することができる。行数に係わ
らず単層配線での結線が可能である。結線をどこで行う
かについての制限はなく、ＰＤＰを構成する基板・ＰＤ
Ｐと駆動回路基板とを接続する配線ケーブル・駆動回路
基板のいずれで行ってもよい。
【０００９】
【発明の実施の形態】以下、１列あたりのデータ電極数
ｋを２とした本発明の実施形態を説明する。 〔第１実施形態〕図１は本発明に係る表示装置の構成図
である。表示装置１００は、ｍ×ｎ個のセルからなる表
示面を有した面放電型のＰＤＰ１と、セルの発光を制御
するドライブユニット７０とから構成されており、壁掛
け式テレビジョン受像機、コンピュータシステムのモニ
ターなどとして利用される。
ｋを２とした本発明の実施形態を説明する。 〔第１実施形態〕図１は本発明に係る表示装置の構成図
である。表示装置１００は、ｍ×ｎ個のセルからなる表
示面を有した面放電型のＰＤＰ１と、セルの発光を制御
するドライブユニット７０とから構成されており、壁掛
け式テレビジョン受像機、コンピュータシステムのモニ
ターなどとして利用される。
【００１０】ＰＤＰ１では、表示放電を生じさせるため
の電極対を構成する表示電極Ｘ，Ｙが平行配置され、こ
れら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａ
１，Ａ２が配列されている。表示電極Ｘ，Ｙは画面の行
方向（水平方向）に延び、アドレス電極は列方向（垂直
方向）に延びている。図において表示電極Ｘ，Ｙの参照
符号の添字（１，ｎ）は対応する“行”の配列順位を示
し、アドレス電極Ａ１，Ａ２の参照符号の添字（１，
ｍ）は対応する“列”の配列順位を示す。行は列方向の
配置順序が等しい列数分（ｍ個）のセルの集合であり、
列は行方向の配置順序が等しい行数分（ｎ個）のセルの
集合である。
の電極対を構成する表示電極Ｘ，Ｙが平行配置され、こ
れら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａ
１，Ａ２が配列されている。表示電極Ｘ，Ｙは画面の行
方向（水平方向）に延び、アドレス電極は列方向（垂直
方向）に延びている。図において表示電極Ｘ，Ｙの参照
符号の添字（１，ｎ）は対応する“行”の配列順位を示
し、アドレス電極Ａ１，Ａ２の参照符号の添字（１，
ｍ）は対応する“列”の配列順位を示す。行は列方向の
配置順序が等しい列数分（ｍ個）のセルの集合であり、
列は行方向の配置順序が等しい行数分（ｎ個）のセルの
集合である。
【００１１】ドライブユニット７０は、ドライバ制御回
路７１、データ変換回路７２、電源回路７３、Ｘドライ
バ８１、Ｙドライバ８４、およびＡドライバ８８，８９
を有している。ドライブユニット７０にはＴＶチュー
ナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色
の輝度レベルを示すフレームデータＤｆが各種の同期信
号とともに入力される。フレームデータＤｆはデータ変
換回路７２の中のフレームメモリに一時的に記憶され
る。データ変換回路７２は、フレームデータＤｆを階調
表示のためのサブフレームデータＤｓｆに変換してＡド
ライバ８８，８９へ送る。サブフレームデータＤｓｆは
１セル当たり１ビットの表示データの集合であって、そ
の各ビットの値は該当する１つのサブフレームにおける
セルの発光の要否、厳密にはアドレス放電の要否を示
す。なお、インタレース表示の場合には、フレームを構
成する複数のフィールドのそれぞれが複数のサブフィー
ルドで構成され、サブフィールド単位の発光制御が行わ
れる。ただし、発光制御の内容はプログレッシブ表示の
場合と同様である。
路７１、データ変換回路７２、電源回路７３、Ｘドライ
バ８１、Ｙドライバ８４、およびＡドライバ８８，８９
を有している。ドライブユニット７０にはＴＶチュー
ナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色
の輝度レベルを示すフレームデータＤｆが各種の同期信
号とともに入力される。フレームデータＤｆはデータ変
換回路７２の中のフレームメモリに一時的に記憶され
る。データ変換回路７２は、フレームデータＤｆを階調
表示のためのサブフレームデータＤｓｆに変換してＡド
ライバ８８，８９へ送る。サブフレームデータＤｓｆは
１セル当たり１ビットの表示データの集合であって、そ
の各ビットの値は該当する１つのサブフレームにおける
セルの発光の要否、厳密にはアドレス放電の要否を示
す。なお、インタレース表示の場合には、フレームを構
成する複数のフィールドのそれぞれが複数のサブフィー
ルドで構成され、サブフィールド単位の発光制御が行わ
れる。ただし、発光制御の内容はプログレッシブ表示の
場合と同様である。
【００１２】図２はＰＤＰのセル構造の一例を示す図で
ある。ＰＤＰ１は封止材３５により一体化された一対の
基板構体（基板上にセル構成要素を設けた構造体）１
０，２０からなる。前面側のガラス基板１１の内面に、
ｎ行ｍ列の表示面ＥＳの各行に一対ずつ表示電極Ｘ，Ｙ
が配置されている。表示電極Ｘ，Ｙは、面放電ギャップ
を形成する透明導電膜４１とその端縁部に重ねられた金
属膜４２とからなり、誘電体層１７および保護膜１８で
被覆されている。背面側のガラス基板２１の内面に１列
に計２本ずつアドレス電極Ａ１，Ａ２が配列されてお
り、これらアドレス電極Ａ１，Ａ２は誘電体層２４で被
覆されている。誘電体層２４の上に放電空間３０を列毎
に区画する隔壁２９が設けられている。誘電体層２４の
表面および隔壁２９の側面を被覆するカラー表示のため
の蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、放電ガスが放つ
紫外線によって局部的に励起されて発光する。図中の斜
体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。ＰＤＰ
１では、表示電極Ｙがスキャン電極として用いられ、ア
ドレス電極Ａ１，Ａ２がデータ電極として用いられる。
ある。ＰＤＰ１は封止材３５により一体化された一対の
基板構体（基板上にセル構成要素を設けた構造体）１
０，２０からなる。前面側のガラス基板１１の内面に、
ｎ行ｍ列の表示面ＥＳの各行に一対ずつ表示電極Ｘ，Ｙ
が配置されている。表示電極Ｘ，Ｙは、面放電ギャップ
を形成する透明導電膜４１とその端縁部に重ねられた金
属膜４２とからなり、誘電体層１７および保護膜１８で
被覆されている。背面側のガラス基板２１の内面に１列
に計２本ずつアドレス電極Ａ１，Ａ２が配列されてお
り、これらアドレス電極Ａ１，Ａ２は誘電体層２４で被
覆されている。誘電体層２４の上に放電空間３０を列毎
に区画する隔壁２９が設けられている。誘電体層２４の
表面および隔壁２９の側面を被覆するカラー表示のため
の蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、放電ガスが放つ
紫外線によって局部的に励起されて発光する。図中の斜
体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。ＰＤＰ
１では、表示電極Ｙがスキャン電極として用いられ、ア
ドレス電極Ａ１，Ａ２がデータ電極として用いられる。
【００１３】図３は電極構造の模式図、図４は電極構造
の詳細を示す平面図である。なお、図３の表示面は６行
構成であるが、一般に行数ｎは数百以上（例えばＳＶＧ
Ａ仕様で１０２４）である。
の詳細を示す平面図である。なお、図３の表示面は６行
構成であるが、一般に行数ｎは数百以上（例えばＳＶＧ
Ａ仕様で１０２４）である。
【００１４】表示面ＥＳの各列Ｒ1 ，Ｒ2 ，Ｒ3 ，…Ｒ
m において、計２本のアドレス電極Ａ１，Ａ２は規則的
に曲がった帯状の導体であり、列の一端から他端まで連
続している。アドレス電極Ａ１は、奇数行Ｌodd に対応
した表示電極Ｙ1 ，Ｙ2 ，Ｙ 3 とは平面視において隔壁
２９と重ならない位置で交差し、偶数行Ｌevenに対応し
た表示電極Ｙ2 ，Ｙ4 ，Ｙ6 とは隔壁２９と重なる位置
で交差する。これとは逆に、アドレス電極Ａ２は、奇数
行Ｌodd に対応した表示電極Ｙ1 ，Ｙ2 ，Ｙ3とは隔壁
２９と重なる位置で交差し、偶数行Ｌevenに対応した表
示電極Ｙ2 ，Ｙ 4 ，Ｙ6 とは隔壁２９と重ならない位置
で交差する。つまり、アドレス電極Ａ１は奇数行Ｌodd
のみでアドレス放電が生じるようにパターニングされ、
アドレス電極Ａ２は偶数行Ｌevenのみでアドレス放電が
生じるようにパターニングされている。隔壁２９と重な
る位置は、放電空間が形成されておらずそのために放電
が生じない領域を意味する。この位置では隔壁２９が放
電を妨げる絶縁体として作用する。
m において、計２本のアドレス電極Ａ１，Ａ２は規則的
に曲がった帯状の導体であり、列の一端から他端まで連
続している。アドレス電極Ａ１は、奇数行Ｌodd に対応
した表示電極Ｙ1 ，Ｙ2 ，Ｙ 3 とは平面視において隔壁
２９と重ならない位置で交差し、偶数行Ｌevenに対応し
た表示電極Ｙ2 ，Ｙ4 ，Ｙ6 とは隔壁２９と重なる位置
で交差する。これとは逆に、アドレス電極Ａ２は、奇数
行Ｌodd に対応した表示電極Ｙ1 ，Ｙ2 ，Ｙ3とは隔壁
２９と重なる位置で交差し、偶数行Ｌevenに対応した表
示電極Ｙ2 ，Ｙ 4 ，Ｙ6 とは隔壁２９と重ならない位置
で交差する。つまり、アドレス電極Ａ１は奇数行Ｌodd
のみでアドレス放電が生じるようにパターニングされ、
アドレス電極Ａ２は偶数行Ｌevenのみでアドレス放電が
生じるようにパターニングされている。隔壁２９と重な
る位置は、放電空間が形成されておらずそのために放電
が生じない領域を意味する。この位置では隔壁２９が放
電を妨げる絶縁体として作用する。
【００１５】各列Ｒ1 ，Ｒ2 ，Ｒ3 ，…Ｒm にアドレス
電極Ａ１，Ａ２を配置することにより、アドレッシング
に際して奇数行Ｌodd のいずれか１つと偶数行Ｌevenの
いずれか１つとを同時に選択し、アドレッシングの所要
時間を短縮することができる。ＰＤＰ１では、隣り合う
行どうしで表示電極Ｙの電気的な共通化（結線）がなさ
れており、隣り合う行どうしが同時に選択される。以
下、結線された２本の表示電極Ｙの組を“表示電極Ｙ
Ｐ”という。隣り合う行どうしの結線は単層配線で容易
に実現することができ、結線のために多層配線を用いる
必要はない。例えば表示電極Ｙの金属膜４２を形成する
ときに、表示電極Ｙを２本ずつ連結するように電極材料
層のパターニングを行えばよい。結線を行うことによっ
て、独立に制御すべきスキャン電極（表示電極ＹＰ）の
数が表示電極Ｙの数の１／２となるので、Ｙドライバ８
４を構成する集積回路部品の必要個数は従来の１／２に
なる。例えば行数ｎが１０２４の場合、表示電極ＹＰの
数は５１２である。スキャン端子数が６４の集積回路部
品を用いるとすると、その必要個数は８である。
電極Ａ１，Ａ２を配置することにより、アドレッシング
に際して奇数行Ｌodd のいずれか１つと偶数行Ｌevenの
いずれか１つとを同時に選択し、アドレッシングの所要
時間を短縮することができる。ＰＤＰ１では、隣り合う
行どうしで表示電極Ｙの電気的な共通化（結線）がなさ
れており、隣り合う行どうしが同時に選択される。以
下、結線された２本の表示電極Ｙの組を“表示電極Ｙ
Ｐ”という。隣り合う行どうしの結線は単層配線で容易
に実現することができ、結線のために多層配線を用いる
必要はない。例えば表示電極Ｙの金属膜４２を形成する
ときに、表示電極Ｙを２本ずつ連結するように電極材料
層のパターニングを行えばよい。結線を行うことによっ
て、独立に制御すべきスキャン電極（表示電極ＹＰ）の
数が表示電極Ｙの数の１／２となるので、Ｙドライバ８
４を構成する集積回路部品の必要個数は従来の１／２に
なる。例えば行数ｎが１０２４の場合、表示電極ＹＰの
数は５１２である。スキャン端子数が６４の集積回路部
品を用いるとすると、その必要個数は８である。
【００１６】図４においてアドレス電極Ａ１，Ａ２は行
間領域を斜めに通り、列方向に並ぶセルＣを１つ置きに
避ける。このようにアドレス電極Ａ１，Ａ２を蛇行形状
とすることにより、隔壁２９によるアドレス電極Ａ１，
Ａ２の部分的な絶縁が容易になる。隔壁２９の幅は、１
本のアドレス電極を被覆する大きさでよい。また、アド
レス電極Ａ１，Ａ２間の間隔を図３の電極構造と比べて
大きくとることができ、それによって電極間容量の増大
を抑制することができる。アドレス電極Ａ１は奇数行Ｌ
odd の表示電極Ｙodd と電極対を構成し、アドレス電極
Ａ２は偶数行Ｌ evenの表示電極Ｙevenと電極対を構成す
る。
間領域を斜めに通り、列方向に並ぶセルＣを１つ置きに
避ける。このようにアドレス電極Ａ１，Ａ２を蛇行形状
とすることにより、隔壁２９によるアドレス電極Ａ１，
Ａ２の部分的な絶縁が容易になる。隔壁２９の幅は、１
本のアドレス電極を被覆する大きさでよい。また、アド
レス電極Ａ１，Ａ２間の間隔を図３の電極構造と比べて
大きくとることができ、それによって電極間容量の増大
を抑制することができる。アドレス電極Ａ１は奇数行Ｌ
odd の表示電極Ｙodd と電極対を構成し、アドレス電極
Ａ２は偶数行Ｌ evenの表示電極Ｙevenと電極対を構成す
る。
【００１７】図５は隔壁構造の変形例を示す平面図であ
る。隔壁２９ｂは、図２の隔壁２９に相当する列方向壁
２９１に行方向壁２９２が一体化した構造体であり、平
面視において格子状である。行方向壁２９２は、アドレ
ス電極Ａ１，Ａ２の屈曲部を被覆し、屈曲部での誤放電
を防止する。行方向壁２９２を列方向壁２９１よりも低
くすれば、ＰＤＰ１の組み立てにおける内部排気抵抗が
小さくなる。
る。隔壁２９ｂは、図２の隔壁２９に相当する列方向壁
２９１に行方向壁２９２が一体化した構造体であり、平
面視において格子状である。行方向壁２９２は、アドレ
ス電極Ａ１，Ａ２の屈曲部を被覆し、屈曲部での誤放電
を防止する。行方向壁２９２を列方向壁２９１よりも低
くすれば、ＰＤＰ１の組み立てにおける内部排気抵抗が
小さくなる。
【００１８】図６はアドレス電極パターンの第１変形例
を示す平面図である。アドレス電極Ａ１ｂ，Ａ２ｂで
は、アドレス放電が生じる位置における表示電極Ｙとの
交差部が局所的に幅広に形成されている。これにより、
表示電極Ｙとの対向面積が増大し、放電確率が高まる。
を示す平面図である。アドレス電極Ａ１ｂ，Ａ２ｂで
は、アドレス放電が生じる位置における表示電極Ｙとの
交差部が局所的に幅広に形成されている。これにより、
表示電極Ｙとの対向面積が増大し、放電確率が高まる。
【００１９】図７はアドレス電極パターンの第２変形例
を示す平面図である。アドレス電極Ａ１ｃ，Ａ２ｃは、
電極対を構成する表示電極Ｙとの対向部毎に屈曲した帯
状であり、行間領域では隔壁２９によって被覆されてい
る。
を示す平面図である。アドレス電極Ａ１ｃ，Ａ２ｃは、
電極対を構成する表示電極Ｙとの対向部毎に屈曲した帯
状であり、行間領域では隔壁２９によって被覆されてい
る。
【００２０】図８はアドレス電極パターンの第３変形例
を示す平面図である。アドレス電極Ａ１ｄ，Ａ２ｄは、
電極対を構成する表示電極Ｙと対向する突起を有し、行
間領域では隔壁２９によって被覆されている。
を示す平面図である。アドレス電極Ａ１ｄ，Ａ２ｄは、
電極対を構成する表示電極Ｙと対向する突起を有し、行
間領域では隔壁２９によって被覆されている。
【００２１】図９はアドレス電極パターンの第４変形例
を示す平面図である。アドレス電極Ａ１ｅ，Ａ２ｅは、
電極対を構成する表示電極Ｙと対向する略Ｔ字状の突起
を有し、行間領域では隔壁２９によって被覆されてい
る。面放電型ＰＤＰのアドレッシングでは、アドレス電
極Ａ１ｅ，Ａ２ｅと表示電極Ｙとの間のアドレス放電を
トリガーとして、表示電極Ｙと表示電極Ｘとの間でもア
ドレス放電を起こすのが望ましい。図９のパターンは、
行間領域での不要放電を抑えかつ表示電極Ｙから表示電
極Ｘへアドレス放電を拡げるのに適している。
を示す平面図である。アドレス電極Ａ１ｅ，Ａ２ｅは、
電極対を構成する表示電極Ｙと対向する略Ｔ字状の突起
を有し、行間領域では隔壁２９によって被覆されてい
る。面放電型ＰＤＰのアドレッシングでは、アドレス電
極Ａ１ｅ，Ａ２ｅと表示電極Ｙとの間のアドレス放電を
トリガーとして、表示電極Ｙと表示電極Ｘとの間でもア
ドレス放電を起こすのが望ましい。図９のパターンは、
行間領域での不要放電を抑えかつ表示電極Ｙから表示電
極Ｘへアドレス放電を拡げるのに適している。
【００２２】次にＰＤＰ１に適用する駆動方法を説明す
る。図１０はフレーム分割の概念図である。ＰＤＰ１に
よる表示では、一般的な２値の点灯制御によってカラー
再現を行うために、入力画像である時系列のフレームＦ
を所定数ｑのサブフレームＳＦに分割する。つまり、各
フレームＦをｑ個のサブフレームＳＦの集合に置き換え
る。これらサブフレームＳＦに順に２0 ，２ 1 ，２2 ，
…２q の重みを付与して各サブフレームＳＦの表示放電
の回数を設定する。サブフレーム単位の点灯／非点灯の
組合せでＲＧＢの各色毎にＮ（＝１＋２1 ＋２2 ＋…＋
２q ）段階の輝度設定を行うことができる。なお、重み
付けは２の累乗系列に限らない。また、図ではサブフレ
ーム配列が重みの順であるが、他の順序であってもよ
く、２値以外の点灯制御であってもよい。このようなフ
レーム構成に合わせてフレーム転送周期であるフレーム
期間Ｔｆをｑ個のサブフレーム期間Ｔｓｆに分割し、各
サブフレームＳＦに１つのサブフレーム期間Ｔｓｆを割
り当てる。さらに、サブフレーム期間Ｔｓｆを、初期化
のためのリセット期間ＴＲ、アドレッシングのためのア
ドレス期間ＴＡ、および点灯のための表示期間ＴＳに分
ける。リセット期間ＴＲおよびアドレス期間ＴＡの長さ
が重みに係わらず一定であるのに対し、表示期間ＴＳの
長さは重みが大きいほど長い。したがって、サブフレー
ム期間Ｔｓｆの長さも、該当するサブフレームＳＦの重
みが大きいほど長い。
る。図１０はフレーム分割の概念図である。ＰＤＰ１に
よる表示では、一般的な２値の点灯制御によってカラー
再現を行うために、入力画像である時系列のフレームＦ
を所定数ｑのサブフレームＳＦに分割する。つまり、各
フレームＦをｑ個のサブフレームＳＦの集合に置き換え
る。これらサブフレームＳＦに順に２0 ，２ 1 ，２2 ，
…２q の重みを付与して各サブフレームＳＦの表示放電
の回数を設定する。サブフレーム単位の点灯／非点灯の
組合せでＲＧＢの各色毎にＮ（＝１＋２1 ＋２2 ＋…＋
２q ）段階の輝度設定を行うことができる。なお、重み
付けは２の累乗系列に限らない。また、図ではサブフレ
ーム配列が重みの順であるが、他の順序であってもよ
く、２値以外の点灯制御であってもよい。このようなフ
レーム構成に合わせてフレーム転送周期であるフレーム
期間Ｔｆをｑ個のサブフレーム期間Ｔｓｆに分割し、各
サブフレームＳＦに１つのサブフレーム期間Ｔｓｆを割
り当てる。さらに、サブフレーム期間Ｔｓｆを、初期化
のためのリセット期間ＴＲ、アドレッシングのためのア
ドレス期間ＴＡ、および点灯のための表示期間ＴＳに分
ける。リセット期間ＴＲおよびアドレス期間ＴＡの長さ
が重みに係わらず一定であるのに対し、表示期間ＴＳの
長さは重みが大きいほど長い。したがって、サブフレー
ム期間Ｔｓｆの長さも、該当するサブフレームＳＦの重
みが大きいほど長い。
【００２３】［第１の駆動方法］図１１は第１の駆動方
法を示す電圧波形図、図１２は第１の駆動方法における
各行のアドレス順位およびアドレス放電の強度を示す図
である。
法を示す電圧波形図、図１２は第１の駆動方法における
各行のアドレス順位およびアドレス放電の強度を示す図
である。
【００２４】リセット期間ＴＲ・アドレス期間ＴＡ・表
示期間ＴＳの順序はｑ個のサブフレームＳＦにおいて共
通であり、駆動シーケンスはサブフレーム毎に繰り返さ
れる。各サブフレームＳＦのリセット期間ＴＲにおいて
は、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１
と正極性のパルスＰｒｘ２とを順に印加し、全ての表示
電極ＹＰに対して正極性のパルスＰｒｙ１と負極性のパ
ルスＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒ
ｘ２，Ｐｒｙ１，Ｐｒｙ２は微小放電が生じる変化率で
振幅が漸増するランプ波形パルスである。最初に印加さ
れるパルスＰｒｘ１，Ｐｒｙ１は、前サブフレームにお
ける点灯／非点灯に係わらず全てのセルに同一極性の適
当な壁電圧を生じさせるために印加される。適度の壁電
荷が存在するセルにパルスＰｒｘ２，Ｐｒｙ２を印加す
ることにより、壁電圧を放電開始電圧とパルス振幅との
差に相当する値に調整することができる。本例における
初期化（電荷の均等化）は、全てのセルの壁電荷を消失
させて壁電圧を零にするものである。なお、表示電極
Ｘ，Ｙの片方のみパルスを印加して初期化を行うことが
できるが、図示のように表示電極Ｘ，Ｙの双方に互いに
反対極性のパルスを印加することによりドライバ回路素
子の低耐圧化を図ることができる。セルに加わる駆動電
圧は、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算
した合成電圧である。
示期間ＴＳの順序はｑ個のサブフレームＳＦにおいて共
通であり、駆動シーケンスはサブフレーム毎に繰り返さ
れる。各サブフレームＳＦのリセット期間ＴＲにおいて
は、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１
と正極性のパルスＰｒｘ２とを順に印加し、全ての表示
電極ＹＰに対して正極性のパルスＰｒｙ１と負極性のパ
ルスＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒ
ｘ２，Ｐｒｙ１，Ｐｒｙ２は微小放電が生じる変化率で
振幅が漸増するランプ波形パルスである。最初に印加さ
れるパルスＰｒｘ１，Ｐｒｙ１は、前サブフレームにお
ける点灯／非点灯に係わらず全てのセルに同一極性の適
当な壁電圧を生じさせるために印加される。適度の壁電
荷が存在するセルにパルスＰｒｘ２，Ｐｒｙ２を印加す
ることにより、壁電圧を放電開始電圧とパルス振幅との
差に相当する値に調整することができる。本例における
初期化（電荷の均等化）は、全てのセルの壁電荷を消失
させて壁電圧を零にするものである。なお、表示電極
Ｘ，Ｙの片方のみパルスを印加して初期化を行うことが
できるが、図示のように表示電極Ｘ，Ｙの双方に互いに
反対極性のパルスを印加することによりドライバ回路素
子の低耐圧化を図ることができる。セルに加わる駆動電
圧は、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算
した合成電圧である。
【００２５】アドレス期間ＴＡにおいては、点灯すべき
セルのみに点灯維持に必要な壁電荷を形成する。全ての
表示電極Ｘおよび全ての表示電極ＹＰを所定電位にバイ
アスした状態で、一定時間毎に選択行に対応した１つの
表示電極ＹＰに負極性のスキャンパルスＰｙを印加す
る。そして、この２行ずつの行選択に同期させて、アド
レス放電を生じさせるべき選択セルに対応したアドレス
電極Ａ１，Ａ２にアドレスパルスＰａ１，Ｐａ２を印加
する。つまり、選択行の２×ｍ列分のサブフレームデー
タＤｓｆに基づいてアドレス電極Ａ１，Ａ２の電位を２
値制御する。選択セルでは表示電極ＹＰとアドレス電極
Ａ１，Ａ２との間の放電が生じ、それがトリガとなって
表示電極間の面放電が生じる。ここで重要なことは、ア
ドレス電極Ａ１に印加するアドレスパルスＰａ１の振幅
Ｖａ１と、アドレス電極Ａ２に印加するアドレスパルス
Ｐａ２の振幅Ｖａ２とを個別に設定することである。例
示ではＶａ１＞Ｖａ２とされている。個別の設定によ
り、いわゆるクロストークが軽微となり、アドレッシン
グの信頼性が高まる。配列順に行選択をするアドレッシ
ングでは、ある行のアドレス放電がその次に選択される
行のアドレス放電に影響する。図１２のように、同時に
選択される２行について、走査の下流側の行の放電強度
を上流側の行の放電強度より小さくすることにより、当
該２行とこれらの下流側の２行との放電のクロストーク
を低減することができる。
セルのみに点灯維持に必要な壁電荷を形成する。全ての
表示電極Ｘおよび全ての表示電極ＹＰを所定電位にバイ
アスした状態で、一定時間毎に選択行に対応した１つの
表示電極ＹＰに負極性のスキャンパルスＰｙを印加す
る。そして、この２行ずつの行選択に同期させて、アド
レス放電を生じさせるべき選択セルに対応したアドレス
電極Ａ１，Ａ２にアドレスパルスＰａ１，Ｐａ２を印加
する。つまり、選択行の２×ｍ列分のサブフレームデー
タＤｓｆに基づいてアドレス電極Ａ１，Ａ２の電位を２
値制御する。選択セルでは表示電極ＹＰとアドレス電極
Ａ１，Ａ２との間の放電が生じ、それがトリガとなって
表示電極間の面放電が生じる。ここで重要なことは、ア
ドレス電極Ａ１に印加するアドレスパルスＰａ１の振幅
Ｖａ１と、アドレス電極Ａ２に印加するアドレスパルス
Ｐａ２の振幅Ｖａ２とを個別に設定することである。例
示ではＶａ１＞Ｖａ２とされている。個別の設定によ
り、いわゆるクロストークが軽微となり、アドレッシン
グの信頼性が高まる。配列順に行選択をするアドレッシ
ングでは、ある行のアドレス放電がその次に選択される
行のアドレス放電に影響する。図１２のように、同時に
選択される２行について、走査の下流側の行の放電強度
を上流側の行の放電強度より小さくすることにより、当
該２行とこれらの下流側の２行との放電のクロストーク
を低減することができる。
【００２６】サステステイン期間ＴＳにおいては、最初
に全ての表示電極ＹＰに対して所定極性（例示では正極
性）のサステインパルスＰｓを印加する。その後、表示
電極Ｘと表示電極ＹＰとに対して交互にサステインパル
スＰｓを印加する。サステインパルスＰｓの振幅は放電
開始電圧より低い維持電圧（Ｖｓ）である。サステイン
パルスＰｓの印加によって、所定量の壁電荷が残存する
セルで面放電が生じる。サステインパルスＰｓの印加回
数は、上述したとおりサブフレームの重みに対応する。
なお、サステイン期間ＴＳにわたって不要の放電を防止
するためにアドレス電極Ａ１，Ａ２をサステインパルス
Ｐｓと同極性の電位にバイアスする。
に全ての表示電極ＹＰに対して所定極性（例示では正極
性）のサステインパルスＰｓを印加する。その後、表示
電極Ｘと表示電極ＹＰとに対して交互にサステインパル
スＰｓを印加する。サステインパルスＰｓの振幅は放電
開始電圧より低い維持電圧（Ｖｓ）である。サステイン
パルスＰｓの印加によって、所定量の壁電荷が残存する
セルで面放電が生じる。サステインパルスＰｓの印加回
数は、上述したとおりサブフレームの重みに対応する。
なお、サステイン期間ＴＳにわたって不要の放電を防止
するためにアドレス電極Ａ１，Ａ２をサステインパルス
Ｐｓと同極性の電位にバイアスする。
【００２７】［第２の駆動方法］図１３は第２の駆動方
法を示す電圧波形図、図１４は第２の駆動方法における
各行のアドレス順位を示す図である。
法を示す電圧波形図、図１４は第２の駆動方法における
各行のアドレス順位を示す図である。
【００２８】アドレス期間ＴＡを、前半期間ＴＡ１と後
半期間ＴＡ２とに分ける。前半期間ＴＡ１では、表示電
極列における表示電極ＹＰのみに注目して数えた奇数番
目の表示電極ＹＰに対して順にスキャンパルスＰｙを印
加する。行選択に同期させてアドレス電極Ａ１，Ａ２に
アドレスパルスＰａを印加して図１４のように２行ずつ
２行置きのアドレッシングを行う。後半期間ＴＡ２で
は、偶数番目の表示電極ＹＰに対して順にスキャンパル
スＰｙを印加し、前半期間ＴＡ１で選択されなかった行
についてアドレッシングを行う。前半期間ＴＡ１と後半
期間ＴＡ２とについて、表示電極Ｘのバイアス電位を個
別に最適化する。
半期間ＴＡ２とに分ける。前半期間ＴＡ１では、表示電
極列における表示電極ＹＰのみに注目して数えた奇数番
目の表示電極ＹＰに対して順にスキャンパルスＰｙを印
加する。行選択に同期させてアドレス電極Ａ１，Ａ２に
アドレスパルスＰａを印加して図１４のように２行ずつ
２行置きのアドレッシングを行う。後半期間ＴＡ２で
は、偶数番目の表示電極ＹＰに対して順にスキャンパル
スＰｙを印加し、前半期間ＴＡ１で選択されなかった行
についてアドレッシングを行う。前半期間ＴＡ１と後半
期間ＴＡ２とについて、表示電極Ｘのバイアス電位を個
別に最適化する。
【００２９】〔第２実施形態〕第２実施形態に係るＰＤ
Ｐの構造は、アドレス電極の平面視形状および表示電極
の結線形態を除いて、第１実施形態に係るＰＤＰ１と同
様である。
Ｐの構造は、アドレス電極の平面視形状および表示電極
の結線形態を除いて、第１実施形態に係るＰＤＰ１と同
様である。
【００３０】図１５は第２実施形態の電極構造の模式図
である。表示面ＥＳ２は、第１グループの行Ｌａと第２
グループの行Ｌｂとで構成される。ただし、このグルー
プ分けは、アドレス電極との対応関係を区別するための
便宜上の分類であり、行Ｌａと行Ｌｂとに機能上の差異
はない。行Ｌａは第１番目、第４ｉ番目（ｉ＝１，２，
３…）、および第（４ｉ＋１）番目の行であり、行Ｌｂ
は第（４ｉ−２）番目および第（４ｉ−１）番目の行で
ある。各列Ｒ1 ，Ｒ2 ，Ｒ3 ，…Ｒm において、計２本
のアドレス電極Ａ１ｆ，Ａ２ｆは規則的に曲がった帯状
の導体であり、列の一端から他端まで連続している。ア
ドレス電極Ａ１ｆは、行Ｌａに対応した表示電極Ｙとは
図示しない隔壁により絶縁されない位置で交差し、行Ｌ
ｂに対応した表示電極Ｙとは隔壁により絶縁される位置
で交差する。これに対して、アドレス電極Ａ２ｆは、行
Ｌａに対応した表示電極Ｙとは隔壁により絶縁される位
置で交差し、行Ｌｂに対応した表示電極Ｙとは隔壁によ
り絶縁されない位置で交差する。つまり、アドレス電極
Ａ１ｆは行Ｌａのみでアドレス放電が生じるようにパタ
ーニングされ、アドレス電極Ａ２ｆは行Ｌｂのみでアド
レス放電が生じるようにパターニングされている。
である。表示面ＥＳ２は、第１グループの行Ｌａと第２
グループの行Ｌｂとで構成される。ただし、このグルー
プ分けは、アドレス電極との対応関係を区別するための
便宜上の分類であり、行Ｌａと行Ｌｂとに機能上の差異
はない。行Ｌａは第１番目、第４ｉ番目（ｉ＝１，２，
３…）、および第（４ｉ＋１）番目の行であり、行Ｌｂ
は第（４ｉ−２）番目および第（４ｉ−１）番目の行で
ある。各列Ｒ1 ，Ｒ2 ，Ｒ3 ，…Ｒm において、計２本
のアドレス電極Ａ１ｆ，Ａ２ｆは規則的に曲がった帯状
の導体であり、列の一端から他端まで連続している。ア
ドレス電極Ａ１ｆは、行Ｌａに対応した表示電極Ｙとは
図示しない隔壁により絶縁されない位置で交差し、行Ｌ
ｂに対応した表示電極Ｙとは隔壁により絶縁される位置
で交差する。これに対して、アドレス電極Ａ２ｆは、行
Ｌａに対応した表示電極Ｙとは隔壁により絶縁される位
置で交差し、行Ｌｂに対応した表示電極Ｙとは隔壁によ
り絶縁されない位置で交差する。つまり、アドレス電極
Ａ１ｆは行Ｌａのみでアドレス放電が生じるようにパタ
ーニングされ、アドレス電極Ａ２ｆは行Ｌｂのみでアド
レス放電が生じるようにパターニングされている。
【００３１】第２実施形態では、アドレッシングに際し
て行Ｌａのいずれか１つと行Ｌｂのいずれか１つとを同
時に選択し、それによってアドレッシングの所要時間を
短縮することができる。図のように各表示電極Ｙは、配
列の一端から順に、異なるグループに属しかつ最も近い
他の表示電極Ｙと電気的に共通化（結線）され、２行単
位のスキャン電極である表示電極ＹＰａ，ＹＰｂを形成
する。このような結線は２層配線で実現することができ
る。ＰＤＰと駆動回路との接続に両面プリント配線板を
用いれば、ガラス基板上で２層配線を行う必要はない。
結線によってＹドライバを構成する集積回路部品の必要
個数を削減できるとともに、次に説明する電磁波対策が
可能となる。
て行Ｌａのいずれか１つと行Ｌｂのいずれか１つとを同
時に選択し、それによってアドレッシングの所要時間を
短縮することができる。図のように各表示電極Ｙは、配
列の一端から順に、異なるグループに属しかつ最も近い
他の表示電極Ｙと電気的に共通化（結線）され、２行単
位のスキャン電極である表示電極ＹＰａ，ＹＰｂを形成
する。このような結線は２層配線で実現することができ
る。ＰＤＰと駆動回路との接続に両面プリント配線板を
用いれば、ガラス基板上で２層配線を行う必要はない。
結線によってＹドライバを構成する集積回路部品の必要
個数を削減できるとともに、次に説明する電磁波対策が
可能となる。
【００３２】図１６は第２実施形態に係るサステインパ
ルスの印加タイミングを示す図、図１７は表示電極を流
れる表示放電電流の向きを示す図である。サステイン期
間においては表示電極Ｘと表示電極Ｙとに交互にサステ
インパルスＰｓを印加して周期的に表示放電を生じさせ
る。その際に、奇数番目の表示電極Ｘodd と偶数番目の
表示電極Ｘevenとに対して半周期ずらしてサステインパ
ルスＰｓを印加する。そして、表示電極Ｙのみを数えた
奇数番目の表示電極Ｙ（表示電極ＹＰａ）には表示電極
Ｘevenと同じタイミングでサステインパルスＰｓを印加
し、偶数番目の表示電極Ｙ（表示電極ＹＰｂ）には表示
電極Ｘodd と同じタイミングでサステインパルスＰｓを
印加する。これにより、図１７のように奇数行Ｌodd と
偶数行Ｌevenとで電流の向きが逆になるので、電流によ
って生じる磁界が行どうしで打ち消しあう。放電毎に各
行の電流の向きは反転するが、他の行でも反転するの
で、常に磁界は相殺される。 〔第３実施形態〕図１８は第３実施形態の電極構造の模
式図、図１９は第３実施形態の電極構造の詳細を示す平
面図である。
ルスの印加タイミングを示す図、図１７は表示電極を流
れる表示放電電流の向きを示す図である。サステイン期
間においては表示電極Ｘと表示電極Ｙとに交互にサステ
インパルスＰｓを印加して周期的に表示放電を生じさせ
る。その際に、奇数番目の表示電極Ｘodd と偶数番目の
表示電極Ｘevenとに対して半周期ずらしてサステインパ
ルスＰｓを印加する。そして、表示電極Ｙのみを数えた
奇数番目の表示電極Ｙ（表示電極ＹＰａ）には表示電極
Ｘevenと同じタイミングでサステインパルスＰｓを印加
し、偶数番目の表示電極Ｙ（表示電極ＹＰｂ）には表示
電極Ｘodd と同じタイミングでサステインパルスＰｓを
印加する。これにより、図１７のように奇数行Ｌodd と
偶数行Ｌevenとで電流の向きが逆になるので、電流によ
って生じる磁界が行どうしで打ち消しあう。放電毎に各
行の電流の向きは反転するが、他の行でも反転するの
で、常に磁界は相殺される。 〔第３実施形態〕図１８は第３実施形態の電極構造の模
式図、図１９は第３実施形態の電極構造の詳細を示す平
面図である。
【００３３】第３実施形態のＰＤＰは、表示電極Ｘ，Ｙ
を交互に等間隔に配列する形式の面放電型である。表示
電極Ｘ，Ｙの総数は行数ｎに１を加えた値であり、配列
の両端を除く表示電極Ｘ，Ｙは隣り合う２行に対応す
る。
を交互に等間隔に配列する形式の面放電型である。表示
電極Ｘ，Ｙの総数は行数ｎに１を加えた値であり、配列
の両端を除く表示電極Ｘ，Ｙは隣り合う２行に対応す
る。
【００３４】表示面ＥＳ３は、第１グループの行Ｌｃと
第２グループの行Ｌｄとで構成される。ただしこのグル
ープ分けも上述の例と同様に便宜的な分類である。行Ｌ
ｃは１以上の整数をｉとして表される第（４ｉ−３）番
目および第（４ｉ−２）番目の行であり、行Ｌｄは第
（４ｉ−１）番目および第４ｉ番目の行である。各列Ｒ
1 ，Ｒ2 ，Ｒ3 ，…Ｒm において、計２本のアドレス電
極Ａ１ｇ，Ａ２ｇは規則的に曲がった帯状の導体であ
り、列の一端から他端まで連続している。アドレス電極
Ａ１ｇは、行Ｌｃに対応した表示電極Ｙとは隔壁２９に
より絶縁されない位置で交差し、行Ｌｄに対応した表示
電極Ｙとは隔壁２９により絶縁される位置で交差する。
これに対して、アドレス電極Ａ２ｇは、行Ｌｃに対応し
た表示電極Ｙとは隔壁２９により絶縁される位置で交差
し、行Ｌｄに対応した表示電極Ｙとは隔壁により絶縁さ
れない位置で交差する。つまり、アドレス電極Ａ１ｇは
行Ｌｃのみでアドレス放電が生じるようにパターニング
され、アドレス電極Ａ２ｇは行Ｌｄのみでアドレス放電
が生じるようにパターニングされている。
第２グループの行Ｌｄとで構成される。ただしこのグル
ープ分けも上述の例と同様に便宜的な分類である。行Ｌ
ｃは１以上の整数をｉとして表される第（４ｉ−３）番
目および第（４ｉ−２）番目の行であり、行Ｌｄは第
（４ｉ−１）番目および第４ｉ番目の行である。各列Ｒ
1 ，Ｒ2 ，Ｒ3 ，…Ｒm において、計２本のアドレス電
極Ａ１ｇ，Ａ２ｇは規則的に曲がった帯状の導体であ
り、列の一端から他端まで連続している。アドレス電極
Ａ１ｇは、行Ｌｃに対応した表示電極Ｙとは隔壁２９に
より絶縁されない位置で交差し、行Ｌｄに対応した表示
電極Ｙとは隔壁２９により絶縁される位置で交差する。
これに対して、アドレス電極Ａ２ｇは、行Ｌｃに対応し
た表示電極Ｙとは隔壁２９により絶縁される位置で交差
し、行Ｌｄに対応した表示電極Ｙとは隔壁により絶縁さ
れない位置で交差する。つまり、アドレス電極Ａ１ｇは
行Ｌｃのみでアドレス放電が生じるようにパターニング
され、アドレス電極Ａ２ｇは行Ｌｄのみでアドレス放電
が生じるようにパターニングされている。
【００３５】第３実施形態における表示電極Ｙの総数
は、行毎に１対ずつ配列する場合と比べてほぼ半分であ
る。本発明の適用により、表示電極Ｙを２本ずつ共通化
することができるので、実質のスキャン電極数を表示電
極Ｙの数の半分とすることができる。図１８のように各
表示電極Ｙは、配列の一端から順に、異なるグループに
属しかつ最も近い他の表示電極Ｙと電気的に共通化（結
線）され、２行に共通のスキャン電極である表示電極Ｙ
Ｐを形成する。このような結線は単層配線で実現するこ
とができる。
は、行毎に１対ずつ配列する場合と比べてほぼ半分であ
る。本発明の適用により、表示電極Ｙを２本ずつ共通化
することができるので、実質のスキャン電極数を表示電
極Ｙの数の半分とすることができる。図１８のように各
表示電極Ｙは、配列の一端から順に、異なるグループに
属しかつ最も近い他の表示電極Ｙと電気的に共通化（結
線）され、２行に共通のスキャン電極である表示電極Ｙ
Ｐを形成する。このような結線は単層配線で実現するこ
とができる。
【００３６】図１９のようにアドレス電極Ａ１ｇ，Ａ２
ｇを蛇行形状とすることにより、隔壁２９によるアドレ
ス電極Ａ１ｇ，Ａ２ｇの部分的な絶縁が容易になる。隔
壁２９の幅は、１本のアドレス電極を被覆する大きさで
よい。アドレス電極Ａ１ｇは奇数番目の表示電極Ｙodd
との交差部が幅広に形成されており、アドレス電極Ａ２
ｇは偶数番目の表示電極Ｙevenとの交差部が幅広に形成
されている。これにより、表示電極Ｙとの対向面積が増
大し、放電確率が高まる。
ｇを蛇行形状とすることにより、隔壁２９によるアドレ
ス電極Ａ１ｇ，Ａ２ｇの部分的な絶縁が容易になる。隔
壁２９の幅は、１本のアドレス電極を被覆する大きさで
よい。アドレス電極Ａ１ｇは奇数番目の表示電極Ｙodd
との交差部が幅広に形成されており、アドレス電極Ａ２
ｇは偶数番目の表示電極Ｙevenとの交差部が幅広に形成
されている。これにより、表示電極Ｙとの対向面積が増
大し、放電確率が高まる。
【００３７】以上の実施形態においては、アドレス電極
Ａ１，Ａ１ｂ〜Ａ１ｇ，Ａ２，Ａ２ｂ〜Ａ２ｇの両端が
封止材３５の外側に引き出されているので、断線が生じ
たときに、分断された電極を封止材３５の外側で電気的
に接続する“リペア”が可能である。
Ａ１，Ａ１ｂ〜Ａ１ｇ，Ａ２，Ａ２ｂ〜Ａ２ｇの両端が
封止材３５の外側に引き出されているので、断線が生じ
たときに、分断された電極を封止材３５の外側で電気的
に接続する“リペア”が可能である。
【００３８】表示面の各列に３本以上のアドレス電極を
配列し、３以上の行を同時に選択するようにしてもよ
い。
配列し、３以上の行を同時に選択するようにしてもよ
い。
【００３９】
【発明の効果】請求項１乃至請求項７の発明によれば、
複雑な多層配線によらずにスキャン電極の電位制御に必
要な回路素子の削減を実現することができる。
複雑な多層配線によらずにスキャン電極の電位制御に必
要な回路素子の削減を実現することができる。
【図１】本発明に係る表示装置の構成図である。
【図２】ＰＤＰのセル構造の一例を示す図である。
【図３】電極構造の模式図である。
【図４】電極構造の詳細を示す平面図である。
【図５】隔壁構造の変形例を示す平面図である。
【図６】アドレス電極パターンの第１変形例を示す平面
図である。
図である。
【図７】アドレス電極パターンの第２変形例を示す平面
図である。
図である。
【図８】アドレス電極パターンの第３変形例を示す平面
図である。
図である。
【図９】アドレス電極パターンの第４変形例を示す平面
図である。
図である。
【図１０】フレーム分割の概念図である。
【図１１】第１の駆動方法を示す電圧波形図である。
【図１２】第１の駆動方法における各行のアドレス順位
およびアドレス放電の強度を示す図である。
およびアドレス放電の強度を示す図である。
【図１３】第２の駆動方法を示す電圧波形図である。
【図１４】第２の駆動方法における各行のアドレス順位
を示す図である。
を示す図である。
【図１５】第２実施形態の電極構造の模式図である。
【図１６】第２実施形態に係るサステインパルスの印加
タイミングを示す図である。
タイミングを示す図である。
【図１７】表示電極を流れる表示放電電流の向きを示す
図である。
図である。
【図１８】第３実施形態の電極構造の模式図である。
【図１９】第３実施形態の電極構造の詳細を示す平面図
である。
である。
【図２０】従来のＰＤＰの電極構造の模式図である。
１ ＰＤＰ（プラズマディスプレイパネル） Ｙ 表示電極（スキャン電極） Ａ１，Ａ１ｂ〜Ａ１ｇ アドレス電極（データ電極） Ａ２，Ａ２ｂ〜Ａ２ｇ アドレス電極（データ電極） ３０ 放電空間 Ｌodd ，Ｌeveb，Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ 行 Ｒ1 〜Ｒm 列 ２９，２９ｂ 隔壁 ＥＳ，ＥＳ２，ＥＳ３ 表示面 ３５ 封止材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 椎崎 貴史 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 (72)発明者 佐々木 孝 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 Ｆターム(参考） 5C040 FA01 GB12 LA05 MA14 MA26 5C080 AA05 BB05 DD22 DD23 EE29 FF12 HH02 HH04 KK02 KK43
Claims (7)
- 【請求項１】マトリクス表示の行選択のためのスキャン
電極群と、列選択のためのデータ電極群と、放電空間を
少なくとも列毎に区画する隔壁とを有したプラズマディ
スプレイパネルであって、 マトリクス表示の各列に対して、列の一端から他端まで
連続するデータ電極がｋ（ｋ≧２）本ずつ配置され、 表示面内の全てのスキャン電極がｋ個のグループに分類
されるとともに、各列におけるｋ本のデータ電極に対し
て前記ｋ個のグループが１個ずつ割り当てられ、 各データ電極は、前記スキャン電極群のうちの当該デー
タ電極に割り当てられたグループに属するスキャン電極
のみと前記隔壁と重ならない位置で交差または対向し、
かつ残りのスキャン電極とは前記隔壁と重なる位置で交
差することを特徴とするプラズマディスプレイパネル。 - 【請求項２】表示面内の複数のスキャン電極が、前記ｋ
個のグループから１本ずつ計ｋ本を選んでまとめるよう
にｋ本ずつ電気的に共通化された請求項１記載のプラズ
マディスプレイパネル。 - 【請求項３】全てのデータ電極の両端が、前記表示面を
囲んで前記放電空間を密閉する封止材の外側に導出され
た請求項１記載のプラズマディスプレイパネル。 - 【請求項４】各データ電極は、当該データ電極に割り当
てられたグループに属するスキャン電極と交差または対
向する部分の幅が局所的に広い平面視形状をもつ請求項
１記載のプラズマディスプレイパネル。 - 【請求項５】マトリクス表示の行選択のためのスキャン
電極群と、列選択のためのデータ電極群と、放電空間を
少なくとも列毎に区画する隔壁とを有したプラズマディ
スプレイパネルの駆動方法であって、 マトリクス表示の各列に対して、列の一端から他端まで
連続するデータ電極をｋ（ｋ≧２）本ずつ配置し、 表示面内の全てのスキャン電極をｋ個のグループに分類
するとともに、各列におけるｋ本のデータ電極に対して
前記ｋ個のグループを１個ずつ割り当て、 各データ電極を、前記スキャン電極群のうちの当該デー
タ電極に割り当てたグループに属するスキャン電極のみ
と前記隔壁と重ならない位置で交差または対向させ、か
つ残りのスキャン電極とは前記隔壁と重なる位置で交差
させ、 表示面内の複数のスキャン電極を、前記ｋ個のグループ
から１本ずつ計ｋ本を選んでまとめる要領でｋ本ずつ電
気的に共通化し、 表示内容に応じてスキャン電極群およびデータ電極群の
電位を制御するアドレッシングに際して、共通化したス
キャン電極に対応するｋ行を同時に選択することを特徴
とするプラズマディスプレイパネルの駆動方法。 - 【請求項６】行配列の一端から他端へ配列順にｋ行ずつ
行選択を行い、その際に同時に選択するｋ行のうちの前
記他端に最も近い１行に対応したデータ電極と、前記一
端に最も近い１行に対応したデータ電極とについて異な
る電位設定を行う請求項５記載のプラズマディスプレイ
パネルの駆動方法。 - 【請求項７】放電空間を形成する一対の基板を有し、そ
の一方の基板上にマトリクス表示の行選択のためのスキ
ャン電極群、他方の基板上に列選択のためのデータ電極
群を備えたプラズマディスプレイパネルであって、 マトリクス表示の各列に２本のデータ電極を配置すると
ともに、所定の行数ごとに前記２本のデータ電極を交互
に有効と無効にするべく当該無効箇所での前記スキャン
電極との間の放電を妨げる障壁をデータ電極対応部に設
けたことを特徴とするプラズマディスプレイパネル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373748A JP3606804B2 (ja) | 2000-12-08 | 2000-12-08 | プラズマディスプレイパネルおよびその駆動方法 |
| KR1020010020150A KR100693019B1 (ko) | 2000-12-08 | 2001-04-16 | 플라스마 디스플레이 패널 및 그 구동 방법 |
| US09/841,037 US6903709B2 (en) | 2000-12-08 | 2001-04-25 | Plasma display panel and method of driving the same |
| EP01303789A EP1215651A3 (en) | 2000-12-08 | 2001-04-26 | Plasma display panel and method of driving the same |
| TW090110009A TW502273B (en) | 2000-12-08 | 2001-04-26 | Plasma display panel and method of driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000373748A JP3606804B2 (ja) | 2000-12-08 | 2000-12-08 | プラズマディスプレイパネルおよびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002175761A true JP2002175761A (ja) | 2002-06-21 |
| JP3606804B2 JP3606804B2 (ja) | 2005-01-05 |
Family
ID=18843064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000373748A Expired - Fee Related JP3606804B2 (ja) | 2000-12-08 | 2000-12-08 | プラズマディスプレイパネルおよびその駆動方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6903709B2 (ja) |
| EP (1) | EP1215651A3 (ja) |
| JP (1) | JP3606804B2 (ja) |
| KR (1) | KR100693019B1 (ja) |
| TW (1) | TW502273B (ja) |
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| WO2009069195A1 (ja) * | 2007-11-27 | 2009-06-04 | Hitachi, Ltd. | プラズマディスプレイ装置 |
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| KR100688801B1 (ko) | 2004-11-22 | 2007-03-02 | 삼성에스디아이 주식회사 | 델타 화소회로 및 발광 표시장치 |
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