JP2002175268A - コヒーレンシ副作用なしでｐｃｉ−ｐｃｉブリッジがデータをキャッシングできる方法とシステム - Google Patents
コヒーレンシ副作用なしでｐｃｉ−ｐｃｉブリッジがデータをキャッシングできる方法とシステムInfo
- Publication number
- JP2002175268A JP2002175268A JP2001298359A JP2001298359A JP2002175268A JP 2002175268 A JP2002175268 A JP 2002175268A JP 2001298359 A JP2001298359 A JP 2001298359A JP 2001298359 A JP2001298359 A JP 2001298359A JP 2002175268 A JP2002175268 A JP 2002175268A
- Authority
- JP
- Japan
- Prior art keywords
- data
- pci
- cache memory
- bridge
- old
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/30—Providing cache or TLB in specific location of a processing system
- G06F2212/306—In system interconnect, e.g. between two buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6022—Using a prefetch buffer or dedicated prefetch cache
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＰＣＩ−ＰＣＩバス・ブリッジから入出力ア
ダプタにデータを供給する方法、システム、および装置
を提供すること。 【解決手段】 １実施形態では、ＰＣＩ−ＰＣＩバス・
ブリッジが、入出力アダプタからデータの要求を受け取
ったとき、ＰＣＩ−ＰＣＩバス・ブリッジが、要求され
たデータがブリッジ内のキャッシュ・メモリ内に含まれ
るかを判定し、含まれていれば入出力アダプタに供給す
る。ない場合はまずブリッジがシステムメモリからデー
タをキャッシングする。キャッシュ・メモリ内のデータ
が古くないことを保証するために、バッファ内に含まれ
るデータが古いかどうかを示す信号が、周期的にまたは
非周期的に、ＰＣＩホスト・ブリッジからＰＣＩ−ＰＣ
Ｉブリッジに供給される。データが古い場合には、一部
の実施形態では、すべてのバッファの内容がクリアさ
れ、他の実施形態では、古いデータを含むバッファの内
容だけがクリアされる。
ダプタにデータを供給する方法、システム、および装置
を提供すること。 【解決手段】 １実施形態では、ＰＣＩ−ＰＣＩバス・
ブリッジが、入出力アダプタからデータの要求を受け取
ったとき、ＰＣＩ−ＰＣＩバス・ブリッジが、要求され
たデータがブリッジ内のキャッシュ・メモリ内に含まれ
るかを判定し、含まれていれば入出力アダプタに供給す
る。ない場合はまずブリッジがシステムメモリからデー
タをキャッシングする。キャッシュ・メモリ内のデータ
が古くないことを保証するために、バッファ内に含まれ
るデータが古いかどうかを示す信号が、周期的にまたは
非周期的に、ＰＣＩホスト・ブリッジからＰＣＩ−ＰＣ
Ｉブリッジに供給される。データが古い場合には、一部
の実施形態では、すべてのバッファの内容がクリアさ
れ、他の実施形態では、古いデータを含むバッファの内
容だけがクリアされる。
Description
【０００１】
【発明の属する技術分野】本発明は、改良されたデータ
処理システムに関し、具体的には、入出力装置によって
生成されるバス・トラフィックを管理する方法に関す
る。
処理システムに関し、具体的には、入出力装置によって
生成されるバス・トラフィックを管理する方法に関す
る。
【０００２】
【従来の技術】インターネットの最近のすばやい拡大な
らびに、小企業ならびに大企業によるネットワーク接続
されたコンピュータの使用の増加に伴って、サーバとし
て使用されるコンピュータの数が増えてきた。サーバと
は、複数のユーザによって共用される、ネットワーク内
のコンピュータである。サーバは、たとえば、会社内の
複数のユーザからの共通ファイルへのアクセスを可能に
する小規模ネットワーク内のファイル・サーバとして、
またはインターネットを介して情報にアクセスする多数
のユーザにインターネット・コンテンツを提供するウェ
ブ・サーバとして、使用することができる。
らびに、小企業ならびに大企業によるネットワーク接続
されたコンピュータの使用の増加に伴って、サーバとし
て使用されるコンピュータの数が増えてきた。サーバと
は、複数のユーザによって共用される、ネットワーク内
のコンピュータである。サーバは、たとえば、会社内の
複数のユーザからの共通ファイルへのアクセスを可能に
する小規模ネットワーク内のファイル・サーバとして、
またはインターネットを介して情報にアクセスする多数
のユーザにインターネット・コンテンツを提供するウェ
ブ・サーバとして、使用することができる。
【０００３】サーバは、多数のユーザによってアクセス
されるので、サーバには、通常は、これらのユーザに対
処するために多数の入出力装置が含まれる。多くのコン
ピュータでは、これらの入出力装置が、ペリフェラル・
コンポーネント・インターコネクト（peripheral compo
nent interconnect（ＰＣＩ））・バスに接続された入
出力アダプタを介して、コンピュータ内の中央プロセッ
サおよび他のシステム・リソースに接続される。ＰＣＩ
バスは、ＰＣＩ−ＰＣＩブリッジおよびＰＣＩホスト・
ブリッジを介して主システム入出力バスに接続される。
これらのブリッジには、ＰＣＩバスからのデータをシス
テム入出力バスに置き、その逆を行うための回路が含ま
れる。システム入出力バスは、多数の入出力アダプタに
よって共用されて、たとえば中央処理装置（ＣＰＵ）ま
たは主システム・メモリなどのさまざまなシステム・リ
ソースとさまざまな入出力装置の間でデータを搬送す
る。しかし、ある時点で、１つの入出力装置だけが、シ
ステム入出力バスを使用することができる。したがっ
て、他の装置は、システム入出力バスを使用するため
に、システム入出力バスが使用中でなくなるまで待たな
ければならない。
されるので、サーバには、通常は、これらのユーザに対
処するために多数の入出力装置が含まれる。多くのコン
ピュータでは、これらの入出力装置が、ペリフェラル・
コンポーネント・インターコネクト（peripheral compo
nent interconnect（ＰＣＩ））・バスに接続された入
出力アダプタを介して、コンピュータ内の中央プロセッ
サおよび他のシステム・リソースに接続される。ＰＣＩ
バスは、ＰＣＩ−ＰＣＩブリッジおよびＰＣＩホスト・
ブリッジを介して主システム入出力バスに接続される。
これらのブリッジには、ＰＣＩバスからのデータをシス
テム入出力バスに置き、その逆を行うための回路が含ま
れる。システム入出力バスは、多数の入出力アダプタに
よって共用されて、たとえば中央処理装置（ＣＰＵ）ま
たは主システム・メモリなどのさまざまなシステム・リ
ソースとさまざまな入出力装置の間でデータを搬送す
る。しかし、ある時点で、１つの入出力装置だけが、シ
ステム入出力バスを使用することができる。したがっ
て、他の装置は、システム入出力バスを使用するため
に、システム入出力バスが使用中でなくなるまで待たな
ければならない。
【０００４】データが入出力装置によって要求される時
に、ＰＣＩ−ＰＣＩブリッジが、ある量の要求されたデ
ータを事前取出しして、入出力アダプタのバッファに供
給する。このデータが入出力アダプタに供給された後
に、要求されたデータの次の部分が事前取出しされる。
ＰＣＩ−ＰＣＩブリッジによって事前取出しされるデー
タの量は、固定されており、入出力アダプタのタイプか
ら独立である。アダプタが浅いバッファを有し、ＰＣＩ
−ＰＣＩブリッジが、不十分なアダプタ・バッファ・ス
ペースに起因してアダプタが受け取ることのできるデー
タより多いデータを事前取出しする場合には、ＰＣＩ−
ＰＣＩブリッジは、コヒーレンシの問題を回避するため
に余分なデータを捨てることを強制される。その後、ア
ダプタは、追加のデータを要求することができ、ＰＣＩ
−ＰＣＩブリッジは、ＰＣＩホスト・ブリッジ（ＰＨ
Ｂ）にデータを再要求しなければならない。ＰＨＢは、
既にデータの次の使用可能な部分を有する可能性がある
が、ＰＨＢは、そのデータを捨てて、前のデータをもう
一度再収集しなければならない。
に、ＰＣＩ−ＰＣＩブリッジが、ある量の要求されたデ
ータを事前取出しして、入出力アダプタのバッファに供
給する。このデータが入出力アダプタに供給された後
に、要求されたデータの次の部分が事前取出しされる。
ＰＣＩ−ＰＣＩブリッジによって事前取出しされるデー
タの量は、固定されており、入出力アダプタのタイプか
ら独立である。アダプタが浅いバッファを有し、ＰＣＩ
−ＰＣＩブリッジが、不十分なアダプタ・バッファ・ス
ペースに起因してアダプタが受け取ることのできるデー
タより多いデータを事前取出しする場合には、ＰＣＩ−
ＰＣＩブリッジは、コヒーレンシの問題を回避するため
に余分なデータを捨てることを強制される。その後、ア
ダプタは、追加のデータを要求することができ、ＰＣＩ
−ＰＣＩブリッジは、ＰＣＩホスト・ブリッジ（ＰＨ
Ｂ）にデータを再要求しなければならない。ＰＨＢは、
既にデータの次の使用可能な部分を有する可能性がある
が、ＰＨＢは、そのデータを捨てて、前のデータをもう
一度再収集しなければならない。
【０００５】たとえば、ＰＣＩ−ＰＣＩブリッジが、５
１２バイトのデータを事前取出しする場合には、ＰＨＢ
は、ＰＣＩ−ＰＣＩブリッジに５１２バイトのデータを
与え、その後、次のデータの要求を見越してもう１つの
５１２バイトのデータを集める。ＰＣＩ−ＰＣＩブリッ
ジは、データをアダプタに与えるが、アダプタは、１２
８バイトがそのバッファの制限なので、１２８バイトだ
けを受け取る。ＰＣＩ−ＰＣＩブリッジは、３８４バイ
トを捨てる。その後、アダプタは、次の１２８バイトの
データを要求する。ＰＣＩ−ＰＣＩブリッジは、ＰＨＢ
に戻って、前のデータをもう一度要求しなければならな
い。したがって、ＰＨＢは、次の５１２バイトを捨て、
その結果、前のデータをもう一度取り出せるようにしな
ければならない。
１２バイトのデータを事前取出しする場合には、ＰＨＢ
は、ＰＣＩ−ＰＣＩブリッジに５１２バイトのデータを
与え、その後、次のデータの要求を見越してもう１つの
５１２バイトのデータを集める。ＰＣＩ−ＰＣＩブリッ
ジは、データをアダプタに与えるが、アダプタは、１２
８バイトがそのバッファの制限なので、１２８バイトだ
けを受け取る。ＰＣＩ−ＰＣＩブリッジは、３８４バイ
トを捨てる。その後、アダプタは、次の１２８バイトの
データを要求する。ＰＣＩ−ＰＣＩブリッジは、ＰＨＢ
に戻って、前のデータをもう一度要求しなければならな
い。したがって、ＰＨＢは、次の５１２バイトを捨て、
その結果、前のデータをもう一度取り出せるようにしな
ければならない。
【０００６】
【発明が解決しようとする課題】ＰＣＩ−ＰＣＩブリッ
ジでのデータのキャッシングによって、システム入出力
バス上の大量の浪費されるトラフィックを生成し、した
がってサーバのパフォーマンスを低下させる、何度も繰
り返されるデータの取出しの量が減る。しかし、現在の
ＰＣＩ−ＰＣＩブリッジは、ＰＣＩ−ＰＣＩブリッジが
キャッシュ・データが古い（すなわち、システム・メモ
リが変更された）かどうかを判定するのに使用可能な機
構がないので、ＰＣＩホスト・ブリッジ（ＰＨＢ）から
受け取ったデータをキャッシングすることができない。
したがって、ＰＣＩ−ＰＣＩブリッジによって集められ
たデータは、最初に使用された後に捨てなければならな
い。したがって、たとえば、ＰＣＩ−ＰＣＩブリッジが
５１２バイトのデータを取り出し、アダプタが５１２バ
イトのうちの３２バイトだけを受け取り、その後、アダ
プタが５１２バイトのうちの次のデータを要求する場合
に、ブリッジは、データが古くなった場合に備えて、デ
ータの５１２バイトの残りを捨て、次のアクセスのため
にそのデータを再取出ししなければならない。データ
は、一般に古くならないが、現在、データが古いかどう
かを判定する機構はない。このデータの再取出しが、パ
フォーマンス・ヒット（すなわち、データの不要な再取
出しとＰＣＩバス上のスラッシング）を引き起こす。し
たがって、ＰＣＩ−ＰＣＩブリッジ内でデータをキャッ
シングすることによる、入出力アダプタによる同一のデ
ータの複数の要求に起因するシステム入出力バス上のト
ラフィックの量を減らす方法、システム、および装置
が、望ましい。
ジでのデータのキャッシングによって、システム入出力
バス上の大量の浪費されるトラフィックを生成し、した
がってサーバのパフォーマンスを低下させる、何度も繰
り返されるデータの取出しの量が減る。しかし、現在の
ＰＣＩ−ＰＣＩブリッジは、ＰＣＩ−ＰＣＩブリッジが
キャッシュ・データが古い（すなわち、システム・メモ
リが変更された）かどうかを判定するのに使用可能な機
構がないので、ＰＣＩホスト・ブリッジ（ＰＨＢ）から
受け取ったデータをキャッシングすることができない。
したがって、ＰＣＩ−ＰＣＩブリッジによって集められ
たデータは、最初に使用された後に捨てなければならな
い。したがって、たとえば、ＰＣＩ−ＰＣＩブリッジが
５１２バイトのデータを取り出し、アダプタが５１２バ
イトのうちの３２バイトだけを受け取り、その後、アダ
プタが５１２バイトのうちの次のデータを要求する場合
に、ブリッジは、データが古くなった場合に備えて、デ
ータの５１２バイトの残りを捨て、次のアクセスのため
にそのデータを再取出ししなければならない。データ
は、一般に古くならないが、現在、データが古いかどう
かを判定する機構はない。このデータの再取出しが、パ
フォーマンス・ヒット（すなわち、データの不要な再取
出しとＰＣＩバス上のスラッシング）を引き起こす。し
たがって、ＰＣＩ−ＰＣＩブリッジ内でデータをキャッ
シングすることによる、入出力アダプタによる同一のデ
ータの複数の要求に起因するシステム入出力バス上のト
ラフィックの量を減らす方法、システム、および装置
が、望ましい。
【０００７】
【課題を解決するための手段】本発明は、ＰＣＩ−ＰＣ
Ｉバス・ブリッジから入出力アダプタにデータを供給す
る方法、システム、および装置を提供する。１実施形態
では、ＰＣＩ−ＰＣＩバス・ブリッジが、入出力アダプ
タからデータの要求を受け取った後に、ＰＣＩ−ＰＣＩ
バス・ブリッジが、要求されたデータがＰＣＩ−ＰＣＩ
バス・ブリッジ内のキャッシュ・メモリ内に含まれるか
どうかを判定する。データがキャッシュ・メモリ内に含
まれる場合には、要求されたデータが、キャッシュ・メ
モリから入出力アダプタに供給される。要求されたデー
タがキャッシュ・メモリ内にない場合には、データが、
システム・メモリから取り出され、その後、ＰＣＩ−Ｐ
ＣＩバス・ブリッジ内でキャッシングされ、要求元の入
出力アダプタに送られる。ＰＣＩ−ＰＣＩブリッジ内の
キャッシュ・メモリ内のデータが古くないことを保証す
るために、バッファ内に含まれるデータが古いかどうか
を示す信号が、周期的にまたは非周期的に、ＰＣＩホス
ト・ブリッジからＰＣＩ−ＰＣＩブリッジによって受け
取られる。データが古い場合には、一部の実施形態で
は、すべてのバッファの内容がクリアされ、他の実施形
態では、古いことが示されたデータを含むバッファの内
容だけがクリアされる。
Ｉバス・ブリッジから入出力アダプタにデータを供給す
る方法、システム、および装置を提供する。１実施形態
では、ＰＣＩ−ＰＣＩバス・ブリッジが、入出力アダプ
タからデータの要求を受け取った後に、ＰＣＩ−ＰＣＩ
バス・ブリッジが、要求されたデータがＰＣＩ−ＰＣＩ
バス・ブリッジ内のキャッシュ・メモリ内に含まれるか
どうかを判定する。データがキャッシュ・メモリ内に含
まれる場合には、要求されたデータが、キャッシュ・メ
モリから入出力アダプタに供給される。要求されたデー
タがキャッシュ・メモリ内にない場合には、データが、
システム・メモリから取り出され、その後、ＰＣＩ−Ｐ
ＣＩバス・ブリッジ内でキャッシングされ、要求元の入
出力アダプタに送られる。ＰＣＩ−ＰＣＩブリッジ内の
キャッシュ・メモリ内のデータが古くないことを保証す
るために、バッファ内に含まれるデータが古いかどうか
を示す信号が、周期的にまたは非周期的に、ＰＣＩホス
ト・ブリッジからＰＣＩ−ＰＣＩブリッジによって受け
取られる。データが古い場合には、一部の実施形態で
は、すべてのバッファの内容がクリアされ、他の実施形
態では、古いことが示されたデータを含むバッファの内
容だけがクリアされる。
【０００８】
【発明の実施の形態】ここで図面、具体的には図１を参
照すると、本発明を実施することができるデータ処理シ
ステムのブロック図が示されている。データ処理システ
ム１００は、システム・バス１０６に接続された複数の
プロセッサ１０１、１０２、１０３、および１０４を含
む対称型マルチプロセッサ（ＳＭＰ）システムとするこ
とができる。たとえば、データ処理システム１００は、
ネットワーク内のサーバとして実施される、米国ニュー
ヨーク州アーモンクのInternational Business Machine
s Corporation社の製品であるIBM RS/6000とすることが
できる。その代わりに、単一プロセッサ・システムを使
用することができる。やはりシステム・バス１０６に接
続されるのが、メモリ・コントローラ／キャッシュ１０
８であり、これは、複数のローカル・メモリ１６０ない
し１６３へのインターフェースを提供する。入出力バス
・ブリッジ１１０が、システム・バス１０６に接続さ
れ、入出力バス１１２へのインターフェースを提供す
る。メモリ・コントローラ／キャッシュ１０８および入
出力バス・ブリッジ１１０は、図示のように統合するこ
とができる。たとえば米国ニューヨーク州アーモンクの
International Business Machines Corporation社の製
品である拡張対話式エグゼクティブ（ＡＩＸ）オペレー
ティング・システムなどのオペレーティング・システム
を、データ処理システム１００上で稼動させることがで
きる。
照すると、本発明を実施することができるデータ処理シ
ステムのブロック図が示されている。データ処理システ
ム１００は、システム・バス１０６に接続された複数の
プロセッサ１０１、１０２、１０３、および１０４を含
む対称型マルチプロセッサ（ＳＭＰ）システムとするこ
とができる。たとえば、データ処理システム１００は、
ネットワーク内のサーバとして実施される、米国ニュー
ヨーク州アーモンクのInternational Business Machine
s Corporation社の製品であるIBM RS/6000とすることが
できる。その代わりに、単一プロセッサ・システムを使
用することができる。やはりシステム・バス１０６に接
続されるのが、メモリ・コントローラ／キャッシュ１０
８であり、これは、複数のローカル・メモリ１６０ない
し１６３へのインターフェースを提供する。入出力バス
・ブリッジ１１０が、システム・バス１０６に接続さ
れ、入出力バス１１２へのインターフェースを提供す
る。メモリ・コントローラ／キャッシュ１０８および入
出力バス・ブリッジ１１０は、図示のように統合するこ
とができる。たとえば米国ニューヨーク州アーモンクの
International Business Machines Corporation社の製
品である拡張対話式エグゼクティブ（ＡＩＸ）オペレー
ティング・システムなどのオペレーティング・システム
を、データ処理システム１００上で稼動させることがで
きる。
【０００９】入出力バス１１２に接続されたＰＣＩホス
ト・ブリッジ１１４が、ＰＣＩローカル・バス１１５へ
のインターフェースを提供する。複数の入出力アダプタ
１２０および１２１を、ＰＣＩバス１１８および１１９
のめいめいの１つを介し、ＰＣＩ−ＰＣＩブリッジ１１
６および１１７のめいめいの１つを介してＰＣＩバス１
１５に接続することができる。通常のＰＣＩバス実施形
態では、４つと８つの間の入出力アダプタ（すなわち、
アドイン・コネクタ用の拡張スロット）がサポートされ
る。各入出力アダプタ１２０および１２１は、データ処
理システム１００と、たとえばデータ処理システム１０
０に対するクライアントである他のネットワーク・コン
ピュータなどの入出力装置との間のインターフェースを
提供する。
ト・ブリッジ１１４が、ＰＣＩローカル・バス１１５へ
のインターフェースを提供する。複数の入出力アダプタ
１２０および１２１を、ＰＣＩバス１１８および１１９
のめいめいの１つを介し、ＰＣＩ−ＰＣＩブリッジ１１
６および１１７のめいめいの１つを介してＰＣＩバス１
１５に接続することができる。通常のＰＣＩバス実施形
態では、４つと８つの間の入出力アダプタ（すなわち、
アドイン・コネクタ用の拡張スロット）がサポートされ
る。各入出力アダプタ１２０および１２１は、データ処
理システム１００と、たとえばデータ処理システム１０
０に対するクライアントである他のネットワーク・コン
ピュータなどの入出力装置との間のインターフェースを
提供する。
【００１０】追加のＰＣＩホスト・ブリッジ１２２が、
追加のＰＣＩバス１２３のインターフェースを提供す
る。ＰＣＩバス１２３は、複数のＰＣＩ−ＰＣＩブリッ
ジ１２４および１２５に接続され、ＰＣＩ−ＰＣＩブリ
ッジ１２４および１２５は、それぞれ、ＰＣＩバス１２
６および１２７のめいめいの１つによってＰＣＩ入出力
アダプタ１２８および１２９のめいめいの１つに接続さ
れる。したがって、たとえばモデムまたはネットワーク
・アダプタなどの追加の入出力装置を、ＰＣＩ入出力ア
ダプタ１２８および１２９のそれぞれを介してサポート
することができる。この形で、データ処理システム１０
０によって、複数のネットワーク・コンピュータへの接
続が可能になる。ＰＣＩ−ＰＣＩブリッジ１１６、１１
７、１２４、１２５、１４２、１４３、および１３２の
それぞれが、単一の入出力アダプタに接続される。
追加のＰＣＩバス１２３のインターフェースを提供す
る。ＰＣＩバス１２３は、複数のＰＣＩ−ＰＣＩブリッ
ジ１２４および１２５に接続され、ＰＣＩ−ＰＣＩブリ
ッジ１２４および１２５は、それぞれ、ＰＣＩバス１２
６および１２７のめいめいの１つによってＰＣＩ入出力
アダプタ１２８および１２９のめいめいの１つに接続さ
れる。したがって、たとえばモデムまたはネットワーク
・アダプタなどの追加の入出力装置を、ＰＣＩ入出力ア
ダプタ１２８および１２９のそれぞれを介してサポート
することができる。この形で、データ処理システム１０
０によって、複数のネットワーク・コンピュータへの接
続が可能になる。ＰＣＩ−ＰＣＩブリッジ１１６、１１
７、１２４、１２５、１４２、１４３、および１３２の
それぞれが、単一の入出力アダプタに接続される。
【００１１】メモリ・マップ・グラフィックス・アダプ
タ１４８を、図示のように、ＰＣＩホスト・ブリッジ１
４０およびＰＣＩ−ＰＣＩブリッジ１４２を介し、ＰＣ
Ｉバス１４１および１４４を介して入出力バス１１２に
接続することができる。ハード・ディスク１５０も、図
示のように、ＰＣＩホスト・ブリッジ１４０およびＰＣ
Ｉ−ＰＣＩブリッジ１４２を介し、ＰＣＩバス１４１お
よび１４５を介して入出力バス１１２に接続することが
できる。
タ１４８を、図示のように、ＰＣＩホスト・ブリッジ１
４０およびＰＣＩ−ＰＣＩブリッジ１４２を介し、ＰＣ
Ｉバス１４１および１４４を介して入出力バス１１２に
接続することができる。ハード・ディスク１５０も、図
示のように、ＰＣＩホスト・ブリッジ１４０およびＰＣ
Ｉ−ＰＣＩブリッジ１４２を介し、ＰＣＩバス１４１お
よび１４５を介して入出力バス１１２に接続することが
できる。
【００１２】ＰＣＩホスト・ブリッジ１３０は、ＰＣＩ
バス１３１を入出力バス１１２に接続するためのインタ
ーフェースを提供する。ＰＣＩバス１３１は、ＰＣＩホ
スト・ブリッジ１３０を、サービス・プロセッサ・メー
ルボックス・インターフェースおよびＩＳＡバス・アク
セス・パススルー・ロジック１９４およびＰＣＩ−ＰＣ
Ｉブリッジ１３２に接続する。ＩＳＡバス・アクセス・
パススルー・ロジック１９４は、ＰＣＩ／ＩＳＡブリッ
ジ１９３に宛てられたＰＣＩアクセスを転送する。ＮＶ
−ＲＡＭストレージが、ＩＳＡバス１９６に接続され
る。サービス・プロセッサ１３５が、そのローカルのＰ
ＣＩバス１９５を介してサービス・プロセッサ・メール
ボックス・インターフェース１９４に結合される。
バス１３１を入出力バス１１２に接続するためのインタ
ーフェースを提供する。ＰＣＩバス１３１は、ＰＣＩホ
スト・ブリッジ１３０を、サービス・プロセッサ・メー
ルボックス・インターフェースおよびＩＳＡバス・アク
セス・パススルー・ロジック１９４およびＰＣＩ−ＰＣ
Ｉブリッジ１３２に接続する。ＩＳＡバス・アクセス・
パススルー・ロジック１９４は、ＰＣＩ／ＩＳＡブリッ
ジ１９３に宛てられたＰＣＩアクセスを転送する。ＮＶ
−ＲＡＭストレージが、ＩＳＡバス１９６に接続され
る。サービス・プロセッサ１３５が、そのローカルのＰ
ＣＩバス１９５を介してサービス・プロセッサ・メール
ボックス・インターフェース１９４に結合される。
【００１３】サービス・プロセッサ１３５は、複数のＪ
ＴＡＧ／Ｉ2Ｃバス１３４を介してプロセッサ１０１、
１０２、１０３、および１０４にも接続される。ＪＴＡ
Ｇ／Ｉ2Ｃバス１３４は、ＪＴＡＧ／ｓｃａｎバス（Ｉ
ＥＥＥ １１４９．１を参照されたい）とPhillips社の
Ｉ2Ｃバスの組合せである。しかし、代替案では、ＪＴ
ＡＧ／Ｉ2Ｃバス１３４を、Phillips社のＩ2Ｃバスのみ
またはＪＴＡＧ／ｓｃａｎバスのみに置換することがで
きる。ホスト・プロセッサ１０１、１０２、１０３、お
よび１０４のＳＰ−ＡＴＴＮ信号のすべてが、一緒に、
サービス・プロセッサの割込み入力信号に接続される。
サービス・プロセッサ１３５は、それ自体のローカル・
メモリ１９１を有し、ハードウェア・オペレータ・パネ
ル１９０へのアクセスを有する。サービス・プロセッサ
１３５は、データ処理システム１００内で監視される項
目のすべてに関するエラー情報を保管し、報告する責任
を負う。サービス・プロセッサ１３５は、エラーの種類
および定義された閾値に基づく処置も講ずる。
ＴＡＧ／Ｉ2Ｃバス１３４を介してプロセッサ１０１、
１０２、１０３、および１０４にも接続される。ＪＴＡ
Ｇ／Ｉ2Ｃバス１３４は、ＪＴＡＧ／ｓｃａｎバス（Ｉ
ＥＥＥ １１４９．１を参照されたい）とPhillips社の
Ｉ2Ｃバスの組合せである。しかし、代替案では、ＪＴ
ＡＧ／Ｉ2Ｃバス１３４を、Phillips社のＩ2Ｃバスのみ
またはＪＴＡＧ／ｓｃａｎバスのみに置換することがで
きる。ホスト・プロセッサ１０１、１０２、１０３、お
よび１０４のＳＰ−ＡＴＴＮ信号のすべてが、一緒に、
サービス・プロセッサの割込み入力信号に接続される。
サービス・プロセッサ１３５は、それ自体のローカル・
メモリ１９１を有し、ハードウェア・オペレータ・パネ
ル１９０へのアクセスを有する。サービス・プロセッサ
１３５は、データ処理システム１００内で監視される項
目のすべてに関するエラー情報を保管し、報告する責任
を負う。サービス・プロセッサ１３５は、エラーの種類
および定義された閾値に基づく処置も講ずる。
【００１４】当業者は、図１に示されたハードウェアを
変更できることを諒解するであろう。たとえば、光ディ
スク・ドライブおよび類似物などの他の周辺装置も、図
示のハードウェアに追加してまたはその代わりに使用す
ることができる。図示の例は、本発明に関するアーキテ
クチャ的制限を暗示することを意図されていない。
変更できることを諒解するであろう。たとえば、光ディ
スク・ドライブおよび類似物などの他の周辺装置も、図
示のハードウェアに追加してまたはその代わりに使用す
ることができる。図示の例は、本発明に関するアーキテ
クチャ的制限を暗示することを意図されていない。
【００１５】ここで図２を参照すると、本発明によるＰ
ＣＩホスト・ブリッジおよびＰＣＩ−ＰＣＩブリッジ・
システムを示すブロック図が示されている。システム２
００は、図１のデータ処理システム１００として実施す
ることができる。システム２００に、たとえば図１のデ
ータ処理システム１００などのデータ処理システム内
の、ＰＣＩホスト・ブリッジ、ＰＣＩ−ＰＣＩブリッ
ジ、および入出力アダプタ・システムの機能が詳細に示
されている。
ＣＩホスト・ブリッジおよびＰＣＩ−ＰＣＩブリッジ・
システムを示すブロック図が示されている。システム２
００は、図１のデータ処理システム１００として実施す
ることができる。システム２００に、たとえば図１のデ
ータ処理システム１００などのデータ処理システム内
の、ＰＣＩホスト・ブリッジ、ＰＣＩ−ＰＣＩブリッ
ジ、および入出力アダプタ・システムの機能が詳細に示
されている。
【００１６】システム２００には、ＰＣＩホスト・ブリ
ッジ２０６と、ＰＣＩ−ＰＣＩブリッジ２１６および２
２２と、入出力アダプタ２３２および２３６と、入出力
装置２４０および２４２と、システム・リソース２０２
が含まれる。システム・リソース２０２には、処理ユニ
ットおよびシステム・メモリならびに、データ処理シス
テム内で見つけることができる他のリソースを含めるこ
とができる。ＰＣＩホスト・ブリッジ２０６は、主シス
テム・バス２０４を介してシステム・リソース２０２に
接続される。ＰＣＩホスト・ブリッジ２０６は、ＰＣＩ
バス２１２および２１４のめいめいの１つを介してＰＣ
Ｉ−ＰＣＩブリッジ２１６および２２２のそれぞれに接
続される。ＰＣＩ−ＰＣＩブリッジ２１６および２２２
のそれぞれは、ＰＣＩバス２２８および２３０のめいめ
いの１つを介して入出力アダプタ２３２および２３６の
めいめいの１つに接続される。入出力アダプタ２３２お
よび２３６のそれぞれは、入出力装置２４０および２４
２のめいめいの１つに接続される。
ッジ２０６と、ＰＣＩ−ＰＣＩブリッジ２１６および２
２２と、入出力アダプタ２３２および２３６と、入出力
装置２４０および２４２と、システム・リソース２０２
が含まれる。システム・リソース２０２には、処理ユニ
ットおよびシステム・メモリならびに、データ処理シス
テム内で見つけることができる他のリソースを含めるこ
とができる。ＰＣＩホスト・ブリッジ２０６は、主シス
テム・バス２０４を介してシステム・リソース２０２に
接続される。ＰＣＩホスト・ブリッジ２０６は、ＰＣＩ
バス２１２および２１４のめいめいの１つを介してＰＣ
Ｉ−ＰＣＩブリッジ２１６および２２２のそれぞれに接
続される。ＰＣＩ−ＰＣＩブリッジ２１６および２２２
のそれぞれは、ＰＣＩバス２２８および２３０のめいめ
いの１つを介して入出力アダプタ２３２および２３６の
めいめいの１つに接続される。入出力アダプタ２３２お
よび２３６のそれぞれは、入出力装置２４０および２４
２のめいめいの１つに接続される。
【００１７】ＰＣＩホスト・ブリッジ２０６は、たとえ
ば図１のＰＣＩホスト・ブリッジ１１４、１２２、１３
０、または１４０の１つとして実施することができる
が、ＰＣＩホスト・ブリッジ２０６には、データが古く
なった時（すなわち、データがシステム・メモリによっ
て変更されたかどうか）を判定するための、当技術分野
で周知の組み込み機構が含まれる。入出力装置２４０お
よび２４２の１つがデータを要求する時に、この要求
が、入出力アダプタ２３２および２３６を介してめいめ
いのＰＣＩ−ＰＣＩブリッジ２１６および２２２に送ら
れる。ＰＣＩ−ＰＣＩブリッジ２１６および２２２のめ
いめいの１つは、システム・リソース２０２からデータ
を事前取出しし、そのデータをその事前取出バッファ２
２０および２２６にキャッシング（保管）する。データ
は、その後、めいめいの入出力アダプタ２３２および２
３６に送られ、この入出力アダプタ２３２および２３６
が、めいめいのバッファ２３４および２３８にデータを
保管する。めいめいのバッファ２３４および２３８は、
事前取出バッファ２２０および２２６のめいめいの１つ
と同一の量のデータを保管できない場合がある。しか
し、このデータは、事前取出バッファ２２０および２２
６のめいめいの１つにキャッシングされるので、入出力
アダプタ２３２および２３６のめいめいの１つが、要求
されたデータの次の部分に関して準備ができた時に、デ
ータをシステム・リソースから再取出しするのではな
く、ＰＣＩ−ＰＣＩブリッジ２１６および２２２のめい
めいの１つが、単に、事前取出バッファ２２０および２
２６から要求されたデータの次の部分を取り出し、その
データを入出力アダプタ２３２および２３６のめいめい
の１つに送ることができる。したがって、主システム・
バス２０４上の不要なトラフィックが回避される。さら
に、ＰＣＩバス２１２および２１４上のスラッシングが
減るので、ＰＣＩ−ＰＣＩブリッジ２１６および２２２
のパフォーマンスも改善される。
ば図１のＰＣＩホスト・ブリッジ１１４、１２２、１３
０、または１４０の１つとして実施することができる
が、ＰＣＩホスト・ブリッジ２０６には、データが古く
なった時（すなわち、データがシステム・メモリによっ
て変更されたかどうか）を判定するための、当技術分野
で周知の組み込み機構が含まれる。入出力装置２４０お
よび２４２の１つがデータを要求する時に、この要求
が、入出力アダプタ２３２および２３６を介してめいめ
いのＰＣＩ−ＰＣＩブリッジ２１６および２２２に送ら
れる。ＰＣＩ−ＰＣＩブリッジ２１６および２２２のめ
いめいの１つは、システム・リソース２０２からデータ
を事前取出しし、そのデータをその事前取出バッファ２
２０および２２６にキャッシング（保管）する。データ
は、その後、めいめいの入出力アダプタ２３２および２
３６に送られ、この入出力アダプタ２３２および２３６
が、めいめいのバッファ２３４および２３８にデータを
保管する。めいめいのバッファ２３４および２３８は、
事前取出バッファ２２０および２２６のめいめいの１つ
と同一の量のデータを保管できない場合がある。しか
し、このデータは、事前取出バッファ２２０および２２
６のめいめいの１つにキャッシングされるので、入出力
アダプタ２３２および２３６のめいめいの１つが、要求
されたデータの次の部分に関して準備ができた時に、デ
ータをシステム・リソースから再取出しするのではな
く、ＰＣＩ−ＰＣＩブリッジ２１６および２２２のめい
めいの１つが、単に、事前取出バッファ２２０および２
２６から要求されたデータの次の部分を取り出し、その
データを入出力アダプタ２３２および２３６のめいめい
の１つに送ることができる。したがって、主システム・
バス２０４上の不要なトラフィックが回避される。さら
に、ＰＣＩバス２１２および２１４上のスラッシングが
減るので、ＰＣＩ−ＰＣＩブリッジ２１６および２２２
のパフォーマンスも改善される。
【００１８】事前取出バッファ２２０および２２６内の
現在キャッシングされているデータが古くないことを保
証するために、ＰＨＢサイドバンド信号を、ＰＣＩホス
ト・ブリッジ２０６からＰＣＩ−ＰＣＩブリッジ２１６
および２２２のそれぞれに送って、めいめいの事前取出
バッファ２２０および２２６内のデータが古いかどうか
に関する各ＰＣＩ−ＰＣＩブリッジ２１６および２２２
への表示を提供する。この表示が、事前取出バッファ２
２０または２２６内のデータが古いことである場合に
は、その事前取出バッファ２２０または２２６内のデー
タが入出力アダプタ２３２および２３６の対応する１つ
によって現在読み取られているのでない限り、めいめい
のＰＣＩ−ＰＣＩブリッジ２１６および２２２が、その
バッファから即座にすべてのデータを破棄する。したが
って、入出力アダプタ２３２または２３６が次のデータ
を要求する時に、バッファ内のすべてのデータが、古く
ないと仮定され、要求されたデータが現在バッファに含
まれる場合には、そのデータが、入出力アダプタ２３２
および２３６のめいめいの１つに送られる。要求された
データが、事前取出バッファ２２０および２２６のめい
めいの１つに含まれない場合には、そのデータは、シス
テム・メモリから取り出され、事前取出バッファ２２０
および２２６のめいめいの１つにキャッシングされ、入
出力アダプタ２３２および２３６のうちの要求元の１つ
に送られる。
現在キャッシングされているデータが古くないことを保
証するために、ＰＨＢサイドバンド信号を、ＰＣＩホス
ト・ブリッジ２０６からＰＣＩ−ＰＣＩブリッジ２１６
および２２２のそれぞれに送って、めいめいの事前取出
バッファ２２０および２２６内のデータが古いかどうか
に関する各ＰＣＩ−ＰＣＩブリッジ２１６および２２２
への表示を提供する。この表示が、事前取出バッファ２
２０または２２６内のデータが古いことである場合に
は、その事前取出バッファ２２０または２２６内のデー
タが入出力アダプタ２３２および２３６の対応する１つ
によって現在読み取られているのでない限り、めいめい
のＰＣＩ−ＰＣＩブリッジ２１６および２２２が、その
バッファから即座にすべてのデータを破棄する。したが
って、入出力アダプタ２３２または２３６が次のデータ
を要求する時に、バッファ内のすべてのデータが、古く
ないと仮定され、要求されたデータが現在バッファに含
まれる場合には、そのデータが、入出力アダプタ２３２
および２３６のめいめいの１つに送られる。要求された
データが、事前取出バッファ２２０および２２６のめい
めいの１つに含まれない場合には、そのデータは、シス
テム・メモリから取り出され、事前取出バッファ２２０
および２２６のめいめいの１つにキャッシングされ、入
出力アダプタ２３２および２３６のうちの要求元の１つ
に送られる。
【００１９】もう１つの実施形態では、めいめいのＰＣ
Ｉ−ＰＣＩブリッジ２１６および２２２のめいめいの事
前取出バッファ２２０および２２６からキャッシングさ
れたデータの内容全体を破棄するのではなく、サイド・
バンド信号が、めいめいのＰＣＩ−ＰＣＩブリッジ２１
６および２２２内でキャッシングされたどのページが古
いかを示す一連の信号である。この場合、ＰＣＩ−ＰＣ
Ｉブリッジ２１６および２２２の適当な１つが、キャッ
シュ・メモリの事前取出バッファ２２０または２２６内
の古いページだけを破棄する。これらのバッファは、デ
ータに関する新しい入出力要求を受け取るまで空のまま
になり、入出力要求を受け取った時に、事前取出バッフ
ァ２２０および２２６の適当な１つの他のバッファの１
つにそのデータが含まれない場合に、適当なデータがシ
ステム・メモリから取り出され、事前取出バッファ２２
０および２２６のめいめいの１つにキャッシングされ、
入出力アダプタ２３２および２３６の要求元の１つに送
られる。その代わりに、破棄された、事前取出バッファ
２２０および２２６のバッファ内の古いデータに対応す
る新しいデータを、事前取出バッファ２２０および２２
６内のめいめいのバッファがクリアされるや否や取り出
し、前に古いデータが含まれたバッファに置くことがで
きる。ＰＣＩホスト・ブリッジ２０６からＰＣＩ−ＰＣ
Ｉブリッジ２１６および２２２のいずれかによって受け
取られる信号は、入出力アダプタ２３２および２３６か
ら受け取る可能性がある要求に関して非同期である。
Ｉ−ＰＣＩブリッジ２１６および２２２のめいめいの事
前取出バッファ２２０および２２６からキャッシングさ
れたデータの内容全体を破棄するのではなく、サイド・
バンド信号が、めいめいのＰＣＩ−ＰＣＩブリッジ２１
６および２２２内でキャッシングされたどのページが古
いかを示す一連の信号である。この場合、ＰＣＩ−ＰＣ
Ｉブリッジ２１６および２２２の適当な１つが、キャッ
シュ・メモリの事前取出バッファ２２０または２２６内
の古いページだけを破棄する。これらのバッファは、デ
ータに関する新しい入出力要求を受け取るまで空のまま
になり、入出力要求を受け取った時に、事前取出バッフ
ァ２２０および２２６の適当な１つの他のバッファの１
つにそのデータが含まれない場合に、適当なデータがシ
ステム・メモリから取り出され、事前取出バッファ２２
０および２２６のめいめいの１つにキャッシングされ、
入出力アダプタ２３２および２３６の要求元の１つに送
られる。その代わりに、破棄された、事前取出バッファ
２２０および２２６のバッファ内の古いデータに対応す
る新しいデータを、事前取出バッファ２２０および２２
６内のめいめいのバッファがクリアされるや否や取り出
し、前に古いデータが含まれたバッファに置くことがで
きる。ＰＣＩホスト・ブリッジ２０６からＰＣＩ−ＰＣ
Ｉブリッジ２１６および２２２のいずれかによって受け
取られる信号は、入出力アダプタ２３２および２３６か
ら受け取る可能性がある要求に関して非同期である。
【００２０】ＰＣＩ−ＰＣＩブリッジは、バッファ全体
がクリアされる実施形態と、データの一部だけがクリア
される実施形態の両方をサポートすることができる。た
とえば、両方の方法をサポートするために、レジスタ設
定を、ＰＣＩ−ＰＣＩブリッジ２１６および２２２とＰ
ＣＩホスト・ブリッジ２０６に置くことができる。たと
えば、２つの信号を設けることができ、ここで、たとえ
ば、「００」信号が、データが古くないので何もしない
ことを意味し、「１１」信号が、データが古くなった時
に必ずすべてのバッファをフラッシュすることを意味
し、「０１」信号が、ＰＣＩトランザクションで古いと
してリストされるバッファだけをフラッシュすることを
意味する。この形で、両方の方法をサポートするＰＣＩ
−ＰＣＩブリッジを、１つの方法だけをサポートするＰ
ＣＩ−ＰＣＩブリッジと共に使用することができ、これ
は、両方の方法をサポートするＰＣＩ−ＰＣＩブリッジ
を、第２のＰＣＩ−ＰＣＩブリッジが構成された方法に
対応する適当な方法を使用するように構成することによ
って行われる。入出力アダプタ２３２および２３６の１
つが、現在事前取出バッファ２２０および２２６の適当
な１つにキャッシングされていない新しいデータを要求
する場合に、ＰＣＩ−ＰＣＩブリッジ２１６および２２
２の適当な１つが、その事前取出バッファ２２０または
２２６からデータを破棄し、新しいデータを取り出す。
この新しいデータは、事前取出バッファ２２０および２
２６の適当な１つでキャッシングされ、その一部または
すべてが、入出力アダプタ２３２および２３６のうちの
要求元の１つに送られる。
がクリアされる実施形態と、データの一部だけがクリア
される実施形態の両方をサポートすることができる。た
とえば、両方の方法をサポートするために、レジスタ設
定を、ＰＣＩ−ＰＣＩブリッジ２１６および２２２とＰ
ＣＩホスト・ブリッジ２０６に置くことができる。たと
えば、２つの信号を設けることができ、ここで、たとえ
ば、「００」信号が、データが古くないので何もしない
ことを意味し、「１１」信号が、データが古くなった時
に必ずすべてのバッファをフラッシュすることを意味
し、「０１」信号が、ＰＣＩトランザクションで古いと
してリストされるバッファだけをフラッシュすることを
意味する。この形で、両方の方法をサポートするＰＣＩ
−ＰＣＩブリッジを、１つの方法だけをサポートするＰ
ＣＩ−ＰＣＩブリッジと共に使用することができ、これ
は、両方の方法をサポートするＰＣＩ−ＰＣＩブリッジ
を、第２のＰＣＩ−ＰＣＩブリッジが構成された方法に
対応する適当な方法を使用するように構成することによ
って行われる。入出力アダプタ２３２および２３６の１
つが、現在事前取出バッファ２２０および２２６の適当
な１つにキャッシングされていない新しいデータを要求
する場合に、ＰＣＩ−ＰＣＩブリッジ２１６および２２
２の適当な１つが、その事前取出バッファ２２０または
２２６からデータを破棄し、新しいデータを取り出す。
この新しいデータは、事前取出バッファ２２０および２
２６の適当な１つでキャッシングされ、その一部または
すべてが、入出力アダプタ２３２および２３６のうちの
要求元の１つに送られる。
【００２１】当業者は、図２に示されたハードウェアを
変更できることを諒解するであろう。たとえば、図示さ
れたものより多数のＰＣＩホスト・ブリッジを使用する
ことができる。さらに、３個以上のＰＣＩ−ＰＣＩブリ
ッジを、各ＰＣＩホスト・ブリッジに接続することがで
きる。しかし、各追加のＰＣＩ−ＰＣＩブリッジは、図
２に示されたＰＣＩ−ＰＣＩブリッジに似て、単一の入
出力アダプタだけに接続されなければならない。図示の
例は、本発明に関するアーキテクチャ的制限を暗示する
ことを意図されていない。
変更できることを諒解するであろう。たとえば、図示さ
れたものより多数のＰＣＩホスト・ブリッジを使用する
ことができる。さらに、３個以上のＰＣＩ−ＰＣＩブリ
ッジを、各ＰＣＩホスト・ブリッジに接続することがで
きる。しかし、各追加のＰＣＩ−ＰＣＩブリッジは、図
２に示されたＰＣＩ−ＰＣＩブリッジに似て、単一の入
出力アダプタだけに接続されなければならない。図示の
例は、本発明に関するアーキテクチャ的制限を暗示する
ことを意図されていない。
【００２２】ここで図３を参照すると、本発明による、
ＰＣＩ−ＰＣＩブリッジから入出力アダプタにデータを
供給する例示的方法を示す流れ図が示されている。シス
テム・メモリからデータを取り出す要求が、入出力アダ
プタから受け取られた後に、ＰＣＩ−ＰＣＩブリッジ
が、システム・メモリからデータを取り出し（ステップ
３０２）、たとえば図２に示された事前取出バッファ２
２０などの、ＰＣＩ−ＰＣＩブリッジ内のキャッシュ・
メモリにデータを保管する（ステップ３０４）。ＰＣＩ
−ＰＣＩブリッジは、キャッシュ・メモリ内のデータの
一部を要求元のアダプタに送る（ステップ３０６）。デ
ータのうちでアダプタに送られる部分は、アダプタのバ
ッファのサイズによって決定される。
ＰＣＩ−ＰＣＩブリッジから入出力アダプタにデータを
供給する例示的方法を示す流れ図が示されている。シス
テム・メモリからデータを取り出す要求が、入出力アダ
プタから受け取られた後に、ＰＣＩ−ＰＣＩブリッジ
が、システム・メモリからデータを取り出し（ステップ
３０２）、たとえば図２に示された事前取出バッファ２
２０などの、ＰＣＩ−ＰＣＩブリッジ内のキャッシュ・
メモリにデータを保管する（ステップ３０４）。ＰＣＩ
−ＰＣＩブリッジは、キャッシュ・メモリ内のデータの
一部を要求元のアダプタに送る（ステップ３０６）。デ
ータのうちでアダプタに送られる部分は、アダプタのバ
ッファのサイズによって決定される。
【００２３】その後、ＰＣＩ−ＰＣＩアダプタは、入出
力アダプタから次のデータの要求を受け取る（ステップ
３０８）。この要求は、ＰＣＩ−ＰＣＩアダプタのキャ
ッシュ・メモリ内に残っているデータの一部に関するも
のであるか、新しいデータに関するものである可能性が
あり、したがって、ＰＣＩ−ＰＣＩアダプタは、要求さ
れたデータがキャッシュ・メモリ内に含まれるかどうか
を判定しなければならない（ステップ３１０）。新たに
要求されたデータがキャッシングされたデータ内にない
場合には、要求されたデータを保持するのに必要な場合
にはキャッシュ・メモリ内で十分な数のバッファをクリ
アし、新しいデータを取り出し、要求元の入出力アダプ
タに送る（ステップ３１２）。
力アダプタから次のデータの要求を受け取る（ステップ
３０８）。この要求は、ＰＣＩ−ＰＣＩアダプタのキャ
ッシュ・メモリ内に残っているデータの一部に関するも
のであるか、新しいデータに関するものである可能性が
あり、したがって、ＰＣＩ−ＰＣＩアダプタは、要求さ
れたデータがキャッシュ・メモリ内に含まれるかどうか
を判定しなければならない（ステップ３１０）。新たに
要求されたデータがキャッシングされたデータ内にない
場合には、要求されたデータを保持するのに必要な場合
にはキャッシュ・メモリ内で十分な数のバッファをクリ
アし、新しいデータを取り出し、要求元の入出力アダプ
タに送る（ステップ３１２）。
【００２４】新たに要求されたデータが、キャッシュ・
メモリ内にある場合には、ＰＣＩ−ＰＣＩは、データが
古ければクリアされているはずなのでデータが古くない
と仮定し、要求されたデータを、キャッシングされたデ
ータを使用して入出力アダプタに送る（ステップ３１
６）。
メモリ内にある場合には、ＰＣＩ−ＰＣＩは、データが
古ければクリアされているはずなのでデータが古くない
と仮定し、要求されたデータを、キャッシングされたデ
ータを使用して入出力アダプタに送る（ステップ３１
６）。
【００２５】ここで図４を参照すると、本発明による、
ＰＣＩ−ＰＣＩブリッジのキャッシュ内のデータが古い
かどうかを判定する例示的方法を示す流れ図が示されて
いる。ＰＣＩ−ＰＣＩブリッジは、キャッシュ・データ
が古いことを示すサイドバンド信号をＰＨＢから受け取
ったかどうかを判定しなければならない（ステップ４０
２）。このサイドバンド信号は、たとえば、０が、デー
タが古くないことを示し、１が、データが古いことを示
す、ＰＣＩ−ＰＣＩブリッジによって周期的に受け取ら
れる信号とすることができ、また、ＰＣＩ−ＰＣＩブリ
ッジのキャッシュ内のデータが古くなったとＰＨＢが判
定した時だけ受け取られる信号とすることができる。Ｐ
ＣＩ−ＰＣＩブリッジが、キャッシュ・データが古いこ
との表示を受け取っていない場合には、ＰＣＩ−ＰＣＩ
ブリッジは、キャッシュ・メモリ内のデータを未変更の
ままにする（ステップ４１０）。
ＰＣＩ−ＰＣＩブリッジのキャッシュ内のデータが古い
かどうかを判定する例示的方法を示す流れ図が示されて
いる。ＰＣＩ−ＰＣＩブリッジは、キャッシュ・データ
が古いことを示すサイドバンド信号をＰＨＢから受け取
ったかどうかを判定しなければならない（ステップ４０
２）。このサイドバンド信号は、たとえば、０が、デー
タが古くないことを示し、１が、データが古いことを示
す、ＰＣＩ−ＰＣＩブリッジによって周期的に受け取ら
れる信号とすることができ、また、ＰＣＩ−ＰＣＩブリ
ッジのキャッシュ内のデータが古くなったとＰＨＢが判
定した時だけ受け取られる信号とすることができる。Ｐ
ＣＩ−ＰＣＩブリッジが、キャッシュ・データが古いこ
との表示を受け取っていない場合には、ＰＣＩ−ＰＣＩ
ブリッジは、キャッシュ・メモリ内のデータを未変更の
ままにする（ステップ４１０）。
【００２６】ＰＣＩ−ＰＣＩブリッジが、データが古い
ことを示すサイドバンド信号を受け取っている場合に
は、ＰＣＩ−ＰＣＩブリッジは、そのキャッシュ・バッ
ファのすべてをクリアし（ステップ４０４）、任意選択
として、データの最新版を取り出すために要求されたデ
ータの新しい版を取り出す（ステップ４０６）。その
後、新たに取り出されたデータをＰＣＩ−ＰＣＩブリッ
ジのキャッシュに保管する（ステップ４０８）。
ことを示すサイドバンド信号を受け取っている場合に
は、ＰＣＩ−ＰＣＩブリッジは、そのキャッシュ・バッ
ファのすべてをクリアし（ステップ４０４）、任意選択
として、データの最新版を取り出すために要求されたデ
ータの新しい版を取り出す（ステップ４０６）。その
後、新たに取り出されたデータをＰＣＩ−ＰＣＩブリッ
ジのキャッシュに保管する（ステップ４０８）。
【００２７】ここで図５を参照すると、本発明の代替実
施形態による、ＰＣＩ−ＰＣＩブリッジ内のキャッシン
グされたデータが古いかどうかを判定する例示的方法を
示す流れ図が示されている。この実施形態では、データ
の一部が古い場合にキャッシュ全体をクリアするのでは
なく、データのうちで古いと判定された部分だけがクリ
アされ、残りのキャッシングされたデータは変更されな
い。したがって、ＰＣＩ−ＰＣＩブリッジは、キャッシ
ングされたデータの一部が古いことを示すサイドバンド
信号をＰＨＢから受け取ったかどうかを継続的に判定し
なければならない（ステップ５０２）。やはり、前と同
様に、現在のキャッシングされたデータの部分のいずれ
かが古いことを示すサイドバンド信号を受け取っていな
い場合には、キャッシュ・メモリ内のデータを未変更の
ままにする（ステップ５１０）。
施形態による、ＰＣＩ−ＰＣＩブリッジ内のキャッシン
グされたデータが古いかどうかを判定する例示的方法を
示す流れ図が示されている。この実施形態では、データ
の一部が古い場合にキャッシュ全体をクリアするのでは
なく、データのうちで古いと判定された部分だけがクリ
アされ、残りのキャッシングされたデータは変更されな
い。したがって、ＰＣＩ−ＰＣＩブリッジは、キャッシ
ングされたデータの一部が古いことを示すサイドバンド
信号をＰＨＢから受け取ったかどうかを継続的に判定し
なければならない（ステップ５０２）。やはり、前と同
様に、現在のキャッシングされたデータの部分のいずれ
かが古いことを示すサイドバンド信号を受け取っていな
い場合には、キャッシュ・メモリ内のデータを未変更の
ままにする（ステップ５１０）。
【００２８】キャッシングされたデータの一部が古いこ
とを示すサイドバンド信号を受け取っている場合には、
ＰＣＩ−ＰＣＩブリッジは、ＰＨＢから受け取ったサイ
ドバンド信号によって示される、古いページだけをキャ
ッシュから破棄する（ステップ５０４）。その後、ＰＣ
Ｉ−ＰＣＩブリッジは、任意選択として、古いと判定さ
れ、キャッシュから破棄されたデータの新しい版に対応
するデータの適当なページ（または部分）を再取り出し
する（ステップ５０６）。その後、再取り出しされたペ
ージ（またはデータの部分）を、ＰＣＩ−ＰＣＩブリッ
ジのキャッシュ・メモリに保管する（ステップ５０
８）。
とを示すサイドバンド信号を受け取っている場合には、
ＰＣＩ−ＰＣＩブリッジは、ＰＨＢから受け取ったサイ
ドバンド信号によって示される、古いページだけをキャ
ッシュから破棄する（ステップ５０４）。その後、ＰＣ
Ｉ−ＰＣＩブリッジは、任意選択として、古いと判定さ
れ、キャッシュから破棄されたデータの新しい版に対応
するデータの適当なページ（または部分）を再取り出し
する（ステップ５０６）。その後、再取り出しされたペ
ージ（またはデータの部分）を、ＰＣＩ−ＰＣＩブリッ
ジのキャッシュ・メモリに保管する（ステップ５０
８）。
【００２９】主にデータが要求された時のバッファのク
リアおよびデータの再取り出しに関して本発明を説明し
てきたが、バッファを、バッファに含まれるデータが古
いと判定される時にクリアすることができる。その後、
入出力アダプタから要求を受け取る前に、データの新し
い版を再取り出しすることができる。しかし、要求を受
け取る前にデータを再取り出しすることによって、不要
なバス・トラフィックが生じる可能性がある。というの
は、入出力アダプタが、キャッシュ内にない新しいデー
タを要求する可能性があるからである。したがって、新
しいデータが、必要なく取り出されたことになる。ま
た、本発明を、主にキャッシングされたデータが古いか
どうかについてＰＣＩ−ＰＣＩブリッジに知らせるため
のサイド・バンド信号の使用に関して説明したが、他の
種類の信号および方法も使用可能であることに留意され
たい。
リアおよびデータの再取り出しに関して本発明を説明し
てきたが、バッファを、バッファに含まれるデータが古
いと判定される時にクリアすることができる。その後、
入出力アダプタから要求を受け取る前に、データの新し
い版を再取り出しすることができる。しかし、要求を受
け取る前にデータを再取り出しすることによって、不要
なバス・トラフィックが生じる可能性がある。というの
は、入出力アダプタが、キャッシュ内にない新しいデー
タを要求する可能性があるからである。したがって、新
しいデータが、必要なく取り出されたことになる。ま
た、本発明を、主にキャッシングされたデータが古いか
どうかについてＰＣＩ−ＰＣＩブリッジに知らせるため
のサイド・バンド信号の使用に関して説明したが、他の
種類の信号および方法も使用可能であることに留意され
たい。
【００３０】完全に機能するデータ処理システムに関し
て本発明を説明してきたが、本発明の処理が、命令のコ
ンピュータ可読媒体の形およびさまざまな形で配布でき
ることと、本発明が、配布の実行に実際に使用される信
号担持媒体の特定の種類に無関係に同等に適用されるこ
とを当業者が諒解するであろうことに留意することが重
要である。コンピュータ可読媒体の例には、フロッピ・
ディスク、ハード・ディスク、ＲＡＭ、およびＣＤ−Ｒ
ＯＭなどの記録可能型媒体と、ディジタル通信リンクお
よびアナログ通信リンクなどの伝送型媒体が含まれる。
て本発明を説明してきたが、本発明の処理が、命令のコ
ンピュータ可読媒体の形およびさまざまな形で配布でき
ることと、本発明が、配布の実行に実際に使用される信
号担持媒体の特定の種類に無関係に同等に適用されるこ
とを当業者が諒解するであろうことに留意することが重
要である。コンピュータ可読媒体の例には、フロッピ・
ディスク、ハード・ディスク、ＲＡＭ、およびＣＤ−Ｒ
ＯＭなどの記録可能型媒体と、ディジタル通信リンクお
よびアナログ通信リンクなどの伝送型媒体が含まれる。
【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３２】（１）バス・ブリッジ内のキャッシュ・メ
モリ内のデータが新しいことを確認する方法であって、
前記キャッシュ・メモリ内の前記データの状態の表示に
関するホスト・ブリッジからの信号を監視するステップ
と、前記キャッシュ・メモリの一部のデータが古いこと
の判定に応答して、少なくとも前記キャッシュ・メモリ
の前記古いデータを含む前記部分をクリアするステップ
とを含む方法。 （２）前記古いデータに対応する更新されたデータを取
り出すステップと、前記更新されたデータを前記キャッ
シュ・メモリに保管するステップとをさらに含む、上記
（１）に記載の方法。 （３）前記信号が、サイドバンド信号である、上記
（１）に記載の方法。 （４）前記信号が、前記キャッシュ・メモリ内のどのペ
ージが古いかを示し、前記キャッシュ・メモリ内の古い
ページだけが、破棄される、上記（１）に記載の方法。 （５）少なくとも前記キャッシュ・メモリの部分をクリ
アする前記ステップが、前記キャッシュ・メモリの内容
全体をクリアするステップを含む、上記（１）に記載の
方法。 （６）前記バス・ブリッジが、ペリフェラル・コンポー
ネント・インターコネクト（ＰＣＩ）−ペリフェラル・
コンポーネント・インターコネクト（ＰＣＩ）・ブリッ
ジである、上記（１）に記載の方法。 （７）前記ホスト・ブリッジが、ペリフェラル・コンポ
ーネント・インターコネクト（ＰＣＩ）・ホスト・ブリ
ッジである、上記（１）に記載の方法。 （８）バス・ブリッジから入出力アダプタにデータを供
給する方法であって、データの要求を前記入出力アダプ
タから受け取るステップと、前記要求されたデータがキ
ャッシュ・メモリ内に含まれることの判定に応答して、
前記要求されたデータを、前記キャッシュ・メモリ内の
前記データを使用して供給するステップとを含む方法。 （９）前記要求されたデータが前記キャッシュ・メモリ
内に含まれないことの判定に応答して、前記要求された
データをシステム・メモリから取り出すステップと、前
記システム・メモリから受け取った前記データを前記キ
ャッシュ・メモリ内に保管するステップと、前記システ
ム・メモリから受け取った前記データの少なくとも一部
を前記要求する入出力アダプタに供給するステップとを
さらに含む、上記（８）に記載の方法。 （１０）ペリフェラル・コンポーネント・インターコネ
クト（ＰＣＩ）−ペリフェラル・コンポーネント・イン
ターコネクト（ＰＣＩ）・ブリッジであって、ＰＣＩホ
スト・ブリッジとの間でデータを送り、受け取るインタ
ーフェースと、入出力アダプタとの間でデータを送り、
受け取るインターフェースと、データを保管するバッフ
ァと、前記バッファ内のデータが古いかどうかを示す信
号を前記ＰＣＩホスト・ブリッジから受け取るインター
フェースと、前記バッファから古いデータをクリアし、
前記ＰＣＩホスト・ブリッジから新しいデータを取り出
すロジックとを含む、ＰＣＩブリッジ。 （１１）前記ＰＣＩブリッジ内の古いデータを扱う複数
のモードの１つを選択する信号を前記ＰＣＩホスト・ブ
リッジから受け取るインターフェースをさらに含む、上
記（１０）に記載のＰＣＩ−ＰＣＩブリッジ。 （１２）複数のモードの上記１つが、前記バッファ内の
前記データの少なくとも一部が古いことを示す、前記Ｐ
ＣＩホスト・ブリッジから受け取られる信号に応答し
て、前記バッファ内の前記データのすべてがクリアされ
るモードを含む、上記（１１）に記載のＰＣＩ−ＰＣＩ
ブリッジ。 （１３）複数のモードの前記１つが、前記バッファのう
ちでデータが古いと判定された部分だけがクリアされる
モードを含む、上記（１１）に記載のＰＣＩ−ＰＣＩブ
リッジ。 （１４）複数のモードの前記１つが、データの要求に応
答して前記入出力アダプタに要求されたデータを配送す
る前に、必ずキャッシングされたデータを更新するモー
ドを含む、上記（１１）に記載のＰＣＩ−ＰＣＩブリッ
ジ。 （１５）バス・ブリッジ内のキャッシュ・メモリ内のデ
ータが新しいことを確認する、データ処理システム内で
使用するためのコンピュータ可読媒体内のコンピュータ
・プログラム製品であって、前記キャッシュ・メモリ内
の前記データの状態の表示に関するホスト・ブリッジか
らの信号を監視する第１命令と、前記キャッシュ・メモ
リの一部のデータが古いことの判定に応答して、少なく
とも前記キャッシュ・メモリの前記古いデータを含む前
記部分をクリアする第２命令とを含むコンピュータ・プ
ログラム製品。 （１６）前記古いデータに対応する更新されたデータを
取り出す第３命令と、前記更新されたデータを前記キャ
ッシュ・メモリに保管する第４命令とをさらに含む、上
記（１５）に記載のコンピュータ・プログラム製品。 （１７）前記信号が、サイドバンド信号である、上記
（１５）に記載のコンピュータ・プログラム製品。 （１８）前記信号が、前記キャッシュ・メモリ内のどの
ページが古いかを示し、前記キャッシュ・メモリ内の古
いページだけが、破棄される、上記（１５）に記載のコ
ンピュータ・プログラム製品。 （１９）前記第２命令が、前記キャッシュ・メモリの内
容全体をクリアすることを含む、上記（１５）に記載の
コンピュータ・プログラム製品。 （２０）バス・ブリッジから入出力アダプタにデータを
供給する、データ処理システム内で使用するためのコン
ピュータ可読媒体内のコンピュータ・プログラム製品で
あって、データの要求を前記入出力アダプタから受け取
る第１命令と、前記要求されたデータがキャッシュ・メ
モリ内に含まれることの判定に応答して、前記要求され
たデータを、前記キャッシュ・メモリ内の前記データを
使用して供給する第２命令とを含むコンピュータ・プロ
グラム製品。 （２１）前記要求されたデータが前記キャッシュ・メモ
リ内に含まれないことの判定に応答して、前記要求され
たデータをシステム・メモリから取り出す第３命令と、
前記システム・メモリから受け取った前記データを前記
キャッシュ・メモリ内に保管する第４命令と、前記シス
テム・メモリから受け取った前記データの少なくとも一
部を前記要求する入出力アダプタに供給する第５命令と
をさらに含む、上記（２０）に記載のコンピュータ・プ
ログラム製品。 （２２）バス・ブリッジ内のキャッシュ・メモリ内のデ
ータが新しいことを確認するシステムであって、前記キ
ャッシュ・メモリ内の前記データの状態の表示に関する
ホスト・ブリッジからの信号を監視する第１手段と、前
記キャッシュ・メモリの一部のデータが古いことの判定
に応答して、少なくとも前記キャッシュ・メモリの前記
古いデータを含む前記部分をクリアする第２手段とを含
むシステム。 （２３）前記古いデータに対応する更新されたデータを
取り出す第３手段と、前記更新されたデータを前記キャ
ッシュ・メモリに保管する第４手段とをさらに含む、上
記（２２）に記載のシステム。 （２４）前記信号が、サイドバンド信号である、上記
（２２）に記載のシステム。 （２５）前記信号が、前記キャッシュ・メモリ内のどの
ページが古いかを示し、前記キャッシュ・メモリ内の古
いページだけが、破棄される、上記（２２）に記載のシ
ステム。 （２６）前記第２手段が、前記キャッシュ・メモリの内
容全体をクリアすることを含む、上記（２２）に記載の
システム。 （２７）バス・ブリッジから入出力アダプタにデータを
供給するシステムであって、データの要求を前記入出力
アダプタから受け取る第１手段と、前記要求されたデー
タがキャッシュ・メモリ内に含まれることの判定に応答
して、前記要求されたデータを、前記キャッシュ・メモ
リ内の前記データを使用して供給する第２手段とを含む
システム。 （２８）前記要求されたデータが前記キャッシュ・メモ
リ内に含まれないことの判定に応答して、前記要求され
たデータをシステム・メモリから取り出す第３手段と、
前記システム・メモリから受け取った前記データを前記
キャッシュ・メモリ内に保管する第４手段と、前記シス
テム・メモリから受け取った前記データの少なくとも一
部を前記要求する入出力アダプタに供給する第５手段と
をさらに含む、上記（２７）に記載のシステム。
モリ内のデータが新しいことを確認する方法であって、
前記キャッシュ・メモリ内の前記データの状態の表示に
関するホスト・ブリッジからの信号を監視するステップ
と、前記キャッシュ・メモリの一部のデータが古いこと
の判定に応答して、少なくとも前記キャッシュ・メモリ
の前記古いデータを含む前記部分をクリアするステップ
とを含む方法。 （２）前記古いデータに対応する更新されたデータを取
り出すステップと、前記更新されたデータを前記キャッ
シュ・メモリに保管するステップとをさらに含む、上記
（１）に記載の方法。 （３）前記信号が、サイドバンド信号である、上記
（１）に記載の方法。 （４）前記信号が、前記キャッシュ・メモリ内のどのペ
ージが古いかを示し、前記キャッシュ・メモリ内の古い
ページだけが、破棄される、上記（１）に記載の方法。 （５）少なくとも前記キャッシュ・メモリの部分をクリ
アする前記ステップが、前記キャッシュ・メモリの内容
全体をクリアするステップを含む、上記（１）に記載の
方法。 （６）前記バス・ブリッジが、ペリフェラル・コンポー
ネント・インターコネクト（ＰＣＩ）−ペリフェラル・
コンポーネント・インターコネクト（ＰＣＩ）・ブリッ
ジである、上記（１）に記載の方法。 （７）前記ホスト・ブリッジが、ペリフェラル・コンポ
ーネント・インターコネクト（ＰＣＩ）・ホスト・ブリ
ッジである、上記（１）に記載の方法。 （８）バス・ブリッジから入出力アダプタにデータを供
給する方法であって、データの要求を前記入出力アダプ
タから受け取るステップと、前記要求されたデータがキ
ャッシュ・メモリ内に含まれることの判定に応答して、
前記要求されたデータを、前記キャッシュ・メモリ内の
前記データを使用して供給するステップとを含む方法。 （９）前記要求されたデータが前記キャッシュ・メモリ
内に含まれないことの判定に応答して、前記要求された
データをシステム・メモリから取り出すステップと、前
記システム・メモリから受け取った前記データを前記キ
ャッシュ・メモリ内に保管するステップと、前記システ
ム・メモリから受け取った前記データの少なくとも一部
を前記要求する入出力アダプタに供給するステップとを
さらに含む、上記（８）に記載の方法。 （１０）ペリフェラル・コンポーネント・インターコネ
クト（ＰＣＩ）−ペリフェラル・コンポーネント・イン
ターコネクト（ＰＣＩ）・ブリッジであって、ＰＣＩホ
スト・ブリッジとの間でデータを送り、受け取るインタ
ーフェースと、入出力アダプタとの間でデータを送り、
受け取るインターフェースと、データを保管するバッフ
ァと、前記バッファ内のデータが古いかどうかを示す信
号を前記ＰＣＩホスト・ブリッジから受け取るインター
フェースと、前記バッファから古いデータをクリアし、
前記ＰＣＩホスト・ブリッジから新しいデータを取り出
すロジックとを含む、ＰＣＩブリッジ。 （１１）前記ＰＣＩブリッジ内の古いデータを扱う複数
のモードの１つを選択する信号を前記ＰＣＩホスト・ブ
リッジから受け取るインターフェースをさらに含む、上
記（１０）に記載のＰＣＩ−ＰＣＩブリッジ。 （１２）複数のモードの上記１つが、前記バッファ内の
前記データの少なくとも一部が古いことを示す、前記Ｐ
ＣＩホスト・ブリッジから受け取られる信号に応答し
て、前記バッファ内の前記データのすべてがクリアされ
るモードを含む、上記（１１）に記載のＰＣＩ−ＰＣＩ
ブリッジ。 （１３）複数のモードの前記１つが、前記バッファのう
ちでデータが古いと判定された部分だけがクリアされる
モードを含む、上記（１１）に記載のＰＣＩ−ＰＣＩブ
リッジ。 （１４）複数のモードの前記１つが、データの要求に応
答して前記入出力アダプタに要求されたデータを配送す
る前に、必ずキャッシングされたデータを更新するモー
ドを含む、上記（１１）に記載のＰＣＩ−ＰＣＩブリッ
ジ。 （１５）バス・ブリッジ内のキャッシュ・メモリ内のデ
ータが新しいことを確認する、データ処理システム内で
使用するためのコンピュータ可読媒体内のコンピュータ
・プログラム製品であって、前記キャッシュ・メモリ内
の前記データの状態の表示に関するホスト・ブリッジか
らの信号を監視する第１命令と、前記キャッシュ・メモ
リの一部のデータが古いことの判定に応答して、少なく
とも前記キャッシュ・メモリの前記古いデータを含む前
記部分をクリアする第２命令とを含むコンピュータ・プ
ログラム製品。 （１６）前記古いデータに対応する更新されたデータを
取り出す第３命令と、前記更新されたデータを前記キャ
ッシュ・メモリに保管する第４命令とをさらに含む、上
記（１５）に記載のコンピュータ・プログラム製品。 （１７）前記信号が、サイドバンド信号である、上記
（１５）に記載のコンピュータ・プログラム製品。 （１８）前記信号が、前記キャッシュ・メモリ内のどの
ページが古いかを示し、前記キャッシュ・メモリ内の古
いページだけが、破棄される、上記（１５）に記載のコ
ンピュータ・プログラム製品。 （１９）前記第２命令が、前記キャッシュ・メモリの内
容全体をクリアすることを含む、上記（１５）に記載の
コンピュータ・プログラム製品。 （２０）バス・ブリッジから入出力アダプタにデータを
供給する、データ処理システム内で使用するためのコン
ピュータ可読媒体内のコンピュータ・プログラム製品で
あって、データの要求を前記入出力アダプタから受け取
る第１命令と、前記要求されたデータがキャッシュ・メ
モリ内に含まれることの判定に応答して、前記要求され
たデータを、前記キャッシュ・メモリ内の前記データを
使用して供給する第２命令とを含むコンピュータ・プロ
グラム製品。 （２１）前記要求されたデータが前記キャッシュ・メモ
リ内に含まれないことの判定に応答して、前記要求され
たデータをシステム・メモリから取り出す第３命令と、
前記システム・メモリから受け取った前記データを前記
キャッシュ・メモリ内に保管する第４命令と、前記シス
テム・メモリから受け取った前記データの少なくとも一
部を前記要求する入出力アダプタに供給する第５命令と
をさらに含む、上記（２０）に記載のコンピュータ・プ
ログラム製品。 （２２）バス・ブリッジ内のキャッシュ・メモリ内のデ
ータが新しいことを確認するシステムであって、前記キ
ャッシュ・メモリ内の前記データの状態の表示に関する
ホスト・ブリッジからの信号を監視する第１手段と、前
記キャッシュ・メモリの一部のデータが古いことの判定
に応答して、少なくとも前記キャッシュ・メモリの前記
古いデータを含む前記部分をクリアする第２手段とを含
むシステム。 （２３）前記古いデータに対応する更新されたデータを
取り出す第３手段と、前記更新されたデータを前記キャ
ッシュ・メモリに保管する第４手段とをさらに含む、上
記（２２）に記載のシステム。 （２４）前記信号が、サイドバンド信号である、上記
（２２）に記載のシステム。 （２５）前記信号が、前記キャッシュ・メモリ内のどの
ページが古いかを示し、前記キャッシュ・メモリ内の古
いページだけが、破棄される、上記（２２）に記載のシ
ステム。 （２６）前記第２手段が、前記キャッシュ・メモリの内
容全体をクリアすることを含む、上記（２２）に記載の
システム。 （２７）バス・ブリッジから入出力アダプタにデータを
供給するシステムであって、データの要求を前記入出力
アダプタから受け取る第１手段と、前記要求されたデー
タがキャッシュ・メモリ内に含まれることの判定に応答
して、前記要求されたデータを、前記キャッシュ・メモ
リ内の前記データを使用して供給する第２手段とを含む
システム。 （２８）前記要求されたデータが前記キャッシュ・メモ
リ内に含まれないことの判定に応答して、前記要求され
たデータをシステム・メモリから取り出す第３手段と、
前記システム・メモリから受け取った前記データを前記
キャッシュ・メモリ内に保管する第４手段と、前記シス
テム・メモリから受け取った前記データの少なくとも一
部を前記要求する入出力アダプタに供給する第５手段と
をさらに含む、上記（２７）に記載のシステム。
【図１】本発明を実施することができるデータ処理シス
テムのブロック図である。
テムのブロック図である。
【図２】本発明によるＰＣＩホスト・ブリッジおよびＰ
ＣＩ−ＰＣＩブリッジ・システムを示すブロック図であ
る。
ＣＩ−ＰＣＩブリッジ・システムを示すブロック図であ
る。
【図３】本発明によるＰＣＩ−ＰＣＩブリッジから入出
力アダプタにデータを供給する例示的方法を示す流れ図
である。
力アダプタにデータを供給する例示的方法を示す流れ図
である。
【図４】本発明による、ＰＣＩ−ＰＣＩブリッジのキャ
ッシュ内のデータが古いかどうかを判定する例示的方法
を示す流れ図である。
ッシュ内のデータが古いかどうかを判定する例示的方法
を示す流れ図である。
【図５】本発明の代替実施形態による、ＰＣＩ−ＰＣＩ
ブリッジ内のキャッシングされたデータが古いかどうか
を判定する例示的方法を示す流れ図である。
ブリッジ内のキャッシングされたデータが古いかどうか
を判定する例示的方法を示す流れ図である。
３０２ システム・メモリからデータを取り出すステッ
プ ３０４ ＰＣＩ−ＰＣＩブリッジ内のキャッシュ・メモ
リにデータを保管するステップ ３０６ キャッシュ・メモリ内のデータの一部をアダプ
タに送るステップ ３０８ アダプタから新しいデータの要求を受け取るス
テップ ３１０ 新しい要求はキャッシュ内のデータの要求かど
うかを判定するステップ ３１２ 適当なキャッシュ・バッファをクリアし、新し
いデータを取り出すステップ ３１６ キャッシングされたデータからアダプタにデー
タを送るステップ
プ ３０４ ＰＣＩ−ＰＣＩブリッジ内のキャッシュ・メモ
リにデータを保管するステップ ３０６ キャッシュ・メモリ内のデータの一部をアダプ
タに送るステップ ３０８ アダプタから新しいデータの要求を受け取るス
テップ ３１０ 新しい要求はキャッシュ内のデータの要求かど
うかを判定するステップ ３１２ 適当なキャッシュ・バッファをクリアし、新し
いデータを取り出すステップ ３１６ キャッシングされたデータからアダプタにデー
タを送るステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・アンソニー・ペレス アメリカ合衆国78613 テキサス州スィー ダー・パーク ノース・レインボウ・ブリ ッジ 305 Ｆターム(参考） 5B005 KK05 KK15 MM01 PP24 5B061 FF01
Claims (28)
- 【請求項１】バス・ブリッジ内のキャッシュ・メモリ内
のデータが新しいことを確認する方法であって、 前記キャッシュ・メモリ内の前記データの状態の表示に
関するホスト・ブリッジからの信号を監視するステップ
と、 前記キャッシュ・メモリの一部のデータが古いことの判
定に応答して、少なくとも前記キャッシュ・メモリの前
記古いデータを含む前記部分をクリアするステップとを
含む方法。 - 【請求項２】前記古いデータに対応する更新されたデー
タを取り出すステップと、 前記更新されたデータを前記キャッシュ・メモリに保管
するステップとをさらに含む、請求項１に記載の方法。 - 【請求項３】前記信号が、サイドバンド信号である、請
求項１に記載の方法。 - 【請求項４】前記信号が、前記キャッシュ・メモリ内の
どのページが古いかを示し、前記キャッシュ・メモリ内
の古いページだけが、破棄される、請求項１に記載の方
法。 - 【請求項５】少なくとも前記キャッシュ・メモリの部分
をクリアする前記ステップが、前記キャッシュ・メモリ
の内容全体をクリアするステップを含む、請求項１に記
載の方法。 - 【請求項６】前記バス・ブリッジが、ペリフェラル・コ
ンポーネント・インターコネクト（ＰＣＩ）−ペリフェ
ラル・コンポーネント・インターコネクト（ＰＣＩ）・
ブリッジである、請求項１に記載の方法。 - 【請求項７】前記ホスト・ブリッジが、ペリフェラル・
コンポーネント・インターコネクト（ＰＣＩ）・ホスト
・ブリッジである、請求項１に記載の方法。 - 【請求項８】バス・ブリッジから入出力アダプタにデー
タを供給する方法であって、 データの要求を前記入出力アダプタから受け取るステッ
プと、 前記要求されたデータがキャッシュ・メモリ内に含まれ
ることの判定に応答して、前記要求されたデータを、前
記キャッシュ・メモリ内の前記データを使用して供給す
るステップとを含む方法。 - 【請求項９】前記要求されたデータが前記キャッシュ・
メモリ内に含まれないことの判定に応答して、前記要求
されたデータをシステム・メモリから取り出すステップ
と、 前記システム・メモリから受け取った前記データを前記
キャッシュ・メモリ内に保管するステップと、 前記システム・メモリから受け取った前記データの少な
くとも一部を前記要求する入出力アダプタに供給するス
テップとをさらに含む、請求項８に記載の方法。 - 【請求項１０】ペリフェラル・コンポーネント・インタ
ーコネクト（ＰＣＩ）−ペリフェラル・コンポーネント
・インターコネクト（ＰＣＩ）・ブリッジであって、 ＰＣＩホスト・ブリッジとの間でデータを送り、受け取
るインターフェースと、 入出力アダプタとの間でデータを送り、受け取るインタ
ーフェースと、 データを保管するバッファと、 前記バッファ内のデータが古いかどうかを示す信号を前
記ＰＣＩホスト・ブリッジから受け取るインターフェー
スと、 前記バッファから古いデータをクリアし、前記ＰＣＩホ
スト・ブリッジから新しいデータを取り出すロジックと
を含む、ＰＣＩブリッジ。 - 【請求項１１】前記ＰＣＩブリッジ内の古いデータを扱
う複数のモードの１つを選択する信号を前記ＰＣＩホス
ト・ブリッジから受け取るインターフェースをさらに含
む、請求項１０に記載のＰＣＩ−ＰＣＩブリッジ。 - 【請求項１２】複数のモードの上記１つが、前記バッフ
ァ内の前記データの少なくとも一部が古いことを示す、
前記ＰＣＩホスト・ブリッジから受け取られる信号に応
答して、前記バッファ内の前記データのすべてがクリア
されるモードを含む、請求項１１に記載のＰＣＩ−ＰＣ
Ｉブリッジ。 - 【請求項１３】複数のモードの前記１つが、前記バッフ
ァのうちでデータが古いと判定された部分だけがクリア
されるモードを含む、請求項１１に記載のＰＣＩ−ＰＣ
Ｉブリッジ。 - 【請求項１４】複数のモードの前記１つが、データの要
求に応答して前記入出力アダプタに要求されたデータを
配送する前に、必ずキャッシングされたデータを更新す
るモードを含む、請求項１１に記載のＰＣＩ−ＰＣＩブ
リッジ。 - 【請求項１５】バス・ブリッジ内のキャッシュ・メモリ
内のデータが新しいことを確認する、データ処理システ
ム内で使用するためのコンピュータ可読媒体内のコンピ
ュータ・プログラム製品であって、 前記キャッシュ・メモリ内の前記データの状態の表示に
関するホスト・ブリッジからの信号を監視する第１命令
と、 前記キャッシュ・メモリの一部のデータが古いことの判
定に応答して、少なくとも前記キャッシュ・メモリの前
記古いデータを含む前記部分をクリアする第２命令とを
含むコンピュータ・プログラム製品。 - 【請求項１６】前記古いデータに対応する更新されたデ
ータを取り出す第３命令と、 前記更新されたデータを前記キャッシュ・メモリに保管
する第４命令とをさらに含む、請求項１５に記載のコン
ピュータ・プログラム製品。 - 【請求項１７】前記信号が、サイドバンド信号である、
請求項１５に記載のコンピュータ・プログラム製品。 - 【請求項１８】前記信号が、前記キャッシュ・メモリ内
のどのページが古いかを示し、前記キャッシュ・メモリ
内の古いページだけが、破棄される、請求項１５に記載
のコンピュータ・プログラム製品。 - 【請求項１９】前記第２命令が、前記キャッシュ・メモ
リの内容全体をクリアすることを含む、請求項１５に記
載のコンピュータ・プログラム製品。 - 【請求項２０】バス・ブリッジから入出力アダプタにデ
ータを供給する、データ処理システム内で使用するため
のコンピュータ可読媒体内のコンピュータ・プログラム
製品であって、 データの要求を前記入出力アダプタから受け取る第１命
令と、 前記要求されたデータがキャッシュ・メモリ内に含まれ
ることの判定に応答して、前記要求されたデータを、前
記キャッシュ・メモリ内の前記データを使用して供給す
る第２命令とを含むコンピュータ・プログラム製品。 - 【請求項２１】前記要求されたデータが前記キャッシュ
・メモリ内に含まれないことの判定に応答して、前記要
求されたデータをシステム・メモリから取り出す第３命
令と、前記システム・メモリから受け取った前記データ
を前記キャッシュ・メモリ内に保管する第４命令と、 前記システム・メモリから受け取った前記データの少な
くとも一部を前記要求する入出力アダプタに供給する第
５命令とをさらに含む、請求項２０に記載のコンピュー
タ・プログラム製品。 - 【請求項２２】バス・ブリッジ内のキャッシュ・メモリ
内のデータが新しいことを確認するシステムであって、 前記キャッシュ・メモリ内の前記データの状態の表示に
関するホスト・ブリッジからの信号を監視する第１手段
と、 前記キャッシュ・メモリの一部のデータが古いことの判
定に応答して、少なくとも前記キャッシュ・メモリの前
記古いデータを含む前記部分をクリアする第２手段とを
含むシステム。 - 【請求項２３】前記古いデータに対応する更新されたデ
ータを取り出す第３手段と、 前記更新されたデータを前記キャッシュ・メモリに保管
する第４手段とをさらに含む、請求項２２に記載のシス
テム。 - 【請求項２４】前記信号が、サイドバンド信号である、
請求項２２に記載のシステム。 - 【請求項２５】前記信号が、前記キャッシュ・メモリ内
のどのページが古いかを示し、前記キャッシュ・メモリ
内の古いページだけが、破棄される、請求項２２に記載
のシステム。 - 【請求項２６】前記第２手段が、前記キャッシュ・メモ
リの内容全体をクリアすることを含む、請求項２２に記
載のシステム。 - 【請求項２７】バス・ブリッジから入出力アダプタにデ
ータを供給するシステムであって、 データの要求を前記入出力アダプタから受け取る第１手
段と、 前記要求されたデータがキャッシュ・メモリ内に含まれ
ることの判定に応答して、前記要求されたデータを、前
記キャッシュ・メモリ内の前記データを使用して供給す
る第２手段とを含むシステム。 - 【請求項２８】前記要求されたデータが前記キャッシュ
・メモリ内に含まれないことの判定に応答して、前記要
求されたデータをシステム・メモリから取り出す第３手
段と、 前記システム・メモリから受け取った前記データを前記
キャッシュ・メモリ内に保管する第４手段と、 前記システム・メモリから受け取った前記データの少な
くとも一部を前記要求する入出力アダプタに供給する第
５手段とをさらに含む、請求項２７に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/671,065 US6820161B1 (en) | 2000-09-28 | 2000-09-28 | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
| US09/671065 | 2000-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002175268A true JP2002175268A (ja) | 2002-06-21 |
Family
ID=24693009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001298359A Pending JP2002175268A (ja) | 2000-09-28 | 2001-09-27 | コヒーレンシ副作用なしでｐｃｉ−ｐｃｉブリッジがデータをキャッシングできる方法とシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6820161B1 (ja) |
| JP (1) | JP2002175268A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008176699A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | マルチプロセッサ装置 |
| JP2010519617A (ja) * | 2007-03-22 | 2010-06-03 | エルエスアイ コーポレイション | イニシエータの通知方法および装置 |
| JP2011154704A (ja) * | 2011-03-04 | 2011-08-11 | Renesas Electronics Corp | マルチプロセッサ装置 |
| JP2013140630A (ja) * | 2013-04-04 | 2013-07-18 | Renesas Electronics Corp | マルチプロセッサ装置 |
| JP2014532923A (ja) * | 2011-10-26 | 2014-12-08 | クゥアルコム・テクノロジーズ・インコーポレイテッド | キャッシュコヒーレンシを有する集積回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6973528B2 (en) * | 2002-05-22 | 2005-12-06 | International Business Machines Corporation | Data caching on bridge following disconnect |
| US7039747B1 (en) * | 2003-12-18 | 2006-05-02 | Cisco Technology, Inc. | Selective smart discards with prefetchable and controlled-prefetchable address space |
| US7424562B2 (en) * | 2004-03-01 | 2008-09-09 | Cisco Technology, Inc. | Intelligent PCI bridging consisting of prefetching data based upon descriptor data |
| TWI243999B (en) * | 2004-08-17 | 2005-11-21 | Via Tech Inc | Apparatus and related method for maintaining read caching data of south bridge with north bridge |
| JP4304676B2 (ja) * | 2006-10-31 | 2009-07-29 | 日本電気株式会社 | データ転送装置、データ転送方法、及びコンピュータ装置 |
| US20080301350A1 (en) * | 2007-05-31 | 2008-12-04 | Larson Chad J | Method for Reassigning Root Complex Resources in a Multi-Root PCI-Express System |
| US8566496B2 (en) * | 2010-12-03 | 2013-10-22 | Lsi Corporation | Data prefetch in SAS expanders |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868783A (en) * | 1987-06-15 | 1989-09-19 | International Business Machines Corporation | Dynamic port reconfiguration |
| JPH0528095A (ja) | 1991-07-25 | 1993-02-05 | Nec Corp | バス制御方式 |
| JPH0836526A (ja) | 1994-07-22 | 1996-02-06 | Nec Gumma Ltd | 情報処理システム |
| JPH08272732A (ja) | 1995-03-29 | 1996-10-18 | Mitsubishi Electric Corp | データ転送方法及びデータ転送装置 |
| US5664152A (en) * | 1995-06-06 | 1997-09-02 | Hewlett-Packard Company | Multiple segmenting of main memory to streamline data paths in a computing system |
| US5815677A (en) | 1996-12-31 | 1998-09-29 | Compaq Computer Corporation | Buffer reservation method for a bus bridge system |
| JP3302905B2 (ja) | 1997-06-25 | 2002-07-15 | 甲府日本電気株式会社 | バスインタフェースアダプタおよびコンピュータシステム |
| JPH11338774A (ja) | 1998-05-27 | 1999-12-10 | Nec Corp | 情報処理装置及びそのシステムバス最適化方法並びにその制御プログラムを記録した記録媒体 |
| JP2938040B1 (ja) | 1998-06-16 | 1999-08-23 | 四国日本電気ソフトウェア株式会社 | Ｐｃｉ／ｐｃｉブリッジ回路 |
| JP2000076179A (ja) | 1998-08-28 | 2000-03-14 | Nec Corp | システムバス最適化方式 |
| US6449677B1 (en) * | 1998-09-03 | 2002-09-10 | Compaq Information Technologies Group, L.P. | Method and apparatus for multiplexing and demultiplexing addresses of registered peripheral interconnect apparatus |
| US6338119B1 (en) * | 1999-03-31 | 2002-01-08 | International Business Machines Corporation | Method and apparatus with page buffer and I/O page kill definition for improved DMA and L1/L2 cache performance |
| US6421756B1 (en) * | 1999-05-06 | 2002-07-16 | International Business Machines Corporation | Buffer assignment for bridges |
| US6477610B1 (en) * | 2000-02-04 | 2002-11-05 | International Business Machines Corporation | Reordering responses on a data bus based on size of response |
| US6658599B1 (en) * | 2000-06-22 | 2003-12-02 | International Business Machines Corporation | Method for recovering from a machine check interrupt during runtime |
-
2000
- 2000-09-28 US US09/671,065 patent/US6820161B1/en not_active Expired - Lifetime
-
2001
- 2001-09-27 JP JP2001298359A patent/JP2002175268A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008176699A (ja) * | 2007-01-22 | 2008-07-31 | Renesas Technology Corp | マルチプロセッサ装置 |
| JP2010519617A (ja) * | 2007-03-22 | 2010-06-03 | エルエスアイ コーポレイション | イニシエータの通知方法および装置 |
| JP2011154704A (ja) * | 2011-03-04 | 2011-08-11 | Renesas Electronics Corp | マルチプロセッサ装置 |
| JP2014532923A (ja) * | 2011-10-26 | 2014-12-08 | クゥアルコム・テクノロジーズ・インコーポレイテッド | キャッシュコヒーレンシを有する集積回路 |
| JP2013140630A (ja) * | 2013-04-04 | 2013-07-18 | Renesas Electronics Corp | マルチプロセッサ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6820161B1 (en) | 2004-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5537575A (en) | System for handling cache memory victim data which transfers data from cache to the interface while CPU performs a cache lookup using cache status information | |
| US6353877B1 (en) | Performance optimization and system bus duty cycle reduction by I/O bridge partial cache line write | |
| US6330630B1 (en) | Computer system having improved data transfer across a bus bridge | |
| JP3627037B2 (ja) | キャッシュ・コヒーレンシを維持する方法及びコンピュータ・システム | |
| US5426765A (en) | Multiprocessor cache abitration | |
| US5953538A (en) | Method and apparatus providing DMA transfers between devices coupled to different host bus bridges | |
| EP0817073B1 (en) | A multiprocessing system configured to perform efficient write operations | |
| US6536000B1 (en) | Communication error reporting mechanism in a multiprocessing computer system | |
| US6820143B2 (en) | On-chip data transfer in multi-processor system | |
| JP4169914B2 (ja) | データ転送方法、コンピュータ・プログラム、データ転送システムおよびデータ処理システム | |
| US6463510B1 (en) | Apparatus for identifying memory requests originating on remote I/O devices as noncacheable | |
| US6453388B1 (en) | Computer system having a bus interface unit for prefetching data from system memory | |
| TW542958B (en) | A method and apparatus for pipelining ordered input/output transactions to coherent memory in a distributed memory, cache coherent, multi-processor system | |
| JPH10289155A (ja) | Ｓｍｐバスの共用状態でのキャッシュ・ラインの共用介入方法及びシステム | |
| JPH10289154A (ja) | Ｓｍｐバスの排他状態でのキャッシュ・ラインの共用を行う方法及び装置 | |
| KR19980079663A (ko) | Smp 버스의 최근 판독 상태에서의 캐시 라인들의 공유 개입 방법 | |
| JPH10289157A (ja) | Ｓｍｐバスの共用介入優先方法及びシステム | |
| US7194583B2 (en) | Controlling the replacement of prefetched descriptors in a cache | |
| US6163835A (en) | Method and apparatus for transferring data over a processor interface bus | |
| JP2002175268A (ja) | コヒーレンシ副作用なしでｐｃｉ−ｐｃｉブリッジがデータをキャッシングできる方法とシステム | |
| JPH10320282A (ja) | 仮想キャッシュ・コントロール方法及び装置 | |
| JPH11328026A (ja) | ホバ―リング（ｈ）及びリ―セント（ｒ）状態を有するキャッシュ・コヒ―レンシ・プロトコル | |
| JPH08115289A (ja) | 強制順序で行う要求毎ライト・スルー・キャッシュを有するデータ処理システム | |
| EP1224553B1 (en) | Multi-processor system and method of accessing data therein | |
| JPH10307754A (ja) | システム・バスに対するキャッシュ操作の要求ベースの発行方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040427 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040820 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040827 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20040827 |