JP2938040B1 - Ｐｃｉ／ｐｃｉブリッジ回路 - Google Patents
Ｐｃｉ／ｐｃｉブリッジ回路Info
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- JP2938040B1 JP2938040B1 JP10168889A JP16888998A JP2938040B1 JP 2938040 B1 JP2938040 B1 JP 2938040B1 JP 10168889 A JP10168889 A JP 10168889A JP 16888998 A JP16888998 A JP 16888998A JP 2938040 B1 JP2938040 B1 JP 2938040B1
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Abstract
【要約】
【課題】 ＰＣＩホストブリッジ回路に含まれるＩ／Ｏ
キャッシュの容量の制限から生じる、多数の周辺入出力
装置からのＤＭＡ転送に伴うキャッシュエントリの無駄
なエントリリプレースを抑える。 【解決手段】 プライマリＰＣＩバスの転送リクエスト
を監視することによってＰＣＩホストブリッジ内のＩ／
Ｏキャッシュの状態を履歴テーブルに再現し、この情報
を利用して、ＤＭＡリクエストキューに蓄えられた周辺
入出力装置からのＤＭＡリクエストのスケジューリング
を行い、効率的なデータ転送を行う。
キャッシュの容量の制限から生じる、多数の周辺入出力
装置からのＤＭＡ転送に伴うキャッシュエントリの無駄
なエントリリプレースを抑える。 【解決手段】 プライマリＰＣＩバスの転送リクエスト
を監視することによってＰＣＩホストブリッジ内のＩ／
Ｏキャッシュの状態を履歴テーブルに再現し、この情報
を利用して、ＤＭＡリクエストキューに蓄えられた周辺
入出力装置からのＤＭＡリクエストのスケジューリング
を行い、効率的なデータ転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＣＩ（Ｐｅｒｉ
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎ
ｅｃｔ）バスを利用する情報処理装置において、プライ
マリＰＣＩバスと、入出力装置が接続されるセカンダリ
ＰＣＩバスとを相互接続するＰＣＩ／ＰＣＩブリッジ回
路に関する。
ｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎ
ｅｃｔ）バスを利用する情報処理装置において、プライ
マリＰＣＩバスと、入出力装置が接続されるセカンダリ
ＰＣＩバスとを相互接続するＰＣＩ／ＰＣＩブリッジ回
路に関する。
【０００２】
【従来の技術】従来、ＰＣＩバスを利用するパーソナル
・コンピュータ等の情報処理装置における入出力装置
は、ＰＣＩホストブリッジ回路に含まれるＩ／Ｏキャッ
シュを経由してＤＭＡアクセスを行なっている。Ｉ／Ｏ
キャッシュは、特にメインメモリのトラフィック低減と
Ｉ／Ｏバスのスループット向上及びレイテンシ低減のた
めに用いられるが、このようなＩ／Ｏキャッシュにおい
て、その容量の制限からキャッシュエントリ数は限られ
ている。
・コンピュータ等の情報処理装置における入出力装置
は、ＰＣＩホストブリッジ回路に含まれるＩ／Ｏキャッ
シュを経由してＤＭＡアクセスを行なっている。Ｉ／Ｏ
キャッシュは、特にメインメモリのトラフィック低減と
Ｉ／Ｏバスのスループット向上及びレイテンシ低減のた
めに用いられるが、このようなＩ／Ｏキャッシュにおい
て、その容量の制限からキャッシュエントリ数は限られ
ている。
【０００３】
【発明が解決しようとする課題】したがって、多数の入
出力装置からのＤＭＡ転送により数の限られたキャッシ
ュエントリの取り合いが発生する。特に、キャッシュエ
ントリ数よりも多くの転送が一度に発生した場合には、
エントリリプレースを繰り返し、また、Ｉ／Ｏキャッシ
ュのヒット判定を繰り返すため、Ｉ／Ｏキャッシュのメ
リットを全く発揮できない。その結果、上記目的と全く
逆の効果を生んでしまい、効率的なデータ転送を行なえ
ない場合もある。これを防ぐためには、無駄なエントリ
リプレースを抑えることが必要である。
出力装置からのＤＭＡ転送により数の限られたキャッシ
ュエントリの取り合いが発生する。特に、キャッシュエ
ントリ数よりも多くの転送が一度に発生した場合には、
エントリリプレースを繰り返し、また、Ｉ／Ｏキャッシ
ュのヒット判定を繰り返すため、Ｉ／Ｏキャッシュのメ
リットを全く発揮できない。その結果、上記目的と全く
逆の効果を生んでしまい、効率的なデータ転送を行なえ
ない場合もある。これを防ぐためには、無駄なエントリ
リプレースを抑えることが必要である。
【０００４】本発明は、上記の点に鑑みてなされたもの
で、ＰＣＩホストブリッジ回路に備わるＩ／Ｏキャッシ
ュにおける無駄なエントリリプレースを抑えることで、
効率的なデータ転送を行えるＰＣＩ／ＰＣＩブリッジ回
路を提供するものである。
で、ＰＣＩホストブリッジ回路に備わるＩ／Ｏキャッシ
ュにおける無駄なエントリリプレースを抑えることで、
効率的なデータ転送を行えるＰＣＩ／ＰＣＩブリッジ回
路を提供するものである。
【０００５】
【課題を解決するための手段】本発明のＰＣＩブリッジ
回路は、情報処理装置に用いられる、プライマリＰＣＩ
（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅ
ｒｃｏｎｎｅｃｔ）バスとセカンダリＰＣＩバスを相互
接続するＰＣＩ／ＰＣＩブリッジ回路であって、前記プ
ライマリＰＣＩバスの状態を監視するバス監視部と、前
記プライマリＰＣＩバスにおけるＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）アクセスのリクエストの
履歴情報を保持する履歴テーブルと、前記セカンダリＰ
ＣＩバスに接続される入出力装置からのＤＭＡリクエス
トを保持するＤＭＡリクエスト保持部と、前記バス監視
部と前記履歴テーブルの間に接続される第１の比較器
と、前記ＤＭＡリクエスト保持部と前記履歴テーブルの
間に接続される第２の比較器とを備え、前記バス監視部
は、前記プライマリＰＣＩバスにおける転送リクエスト
を監視し、該転送リクエストが前記情報処理装置のメイ
ンメモリへのＤＭＡアクセスである場合、該ＤＭＡアク
セスのアドレスと比較命令を前記第１の比較器に発行
し、前記第１の比較器は、前記比較命令により、前記Ｄ
ＭＡアクセスのアドレスと前記履歴テーブルの各エント
リの登録アドレスを比較し、比較結果を前記履歴テーブ
ルに発行し、前記履歴テーブルは、前記比較結果によ
り、各エントリの内容を更新するとともに、前記ＤＭＡ
リクエスト保持部は、該ＤＭＡリクエスト保持部内で複
数の転送リクエストが待ち状態となった場合、前記第２
の比較器に前記転送リクエストのアドレスと比較命令を
発行し、前記第２の比較器は、前記ＤＭＡリクエスト保
持部からの比較命令により、前記転送リクエストのアド
レスと前記履歴テーブルの登録アドレスを比較し、該履
歴テーブルに同一のアドレスが存在する場合、前記ＤＭ
Ａリクエスト保持部に比較結果を応答し、前記ＤＭＡリ
クエスト保持部は、前記第２の比較器からの応答によ
り、前記アドレスに対応するリクエストを優先するよう
に各エントリの順序を入れ替え、前記プライマリＰＣＩ
バスへリクエストを発行する。
回路は、情報処理装置に用いられる、プライマリＰＣＩ
（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅ
ｒｃｏｎｎｅｃｔ）バスとセカンダリＰＣＩバスを相互
接続するＰＣＩ／ＰＣＩブリッジ回路であって、前記プ
ライマリＰＣＩバスの状態を監視するバス監視部と、前
記プライマリＰＣＩバスにおけるＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）アクセスのリクエストの
履歴情報を保持する履歴テーブルと、前記セカンダリＰ
ＣＩバスに接続される入出力装置からのＤＭＡリクエス
トを保持するＤＭＡリクエスト保持部と、前記バス監視
部と前記履歴テーブルの間に接続される第１の比較器
と、前記ＤＭＡリクエスト保持部と前記履歴テーブルの
間に接続される第２の比較器とを備え、前記バス監視部
は、前記プライマリＰＣＩバスにおける転送リクエスト
を監視し、該転送リクエストが前記情報処理装置のメイ
ンメモリへのＤＭＡアクセスである場合、該ＤＭＡアク
セスのアドレスと比較命令を前記第１の比較器に発行
し、前記第１の比較器は、前記比較命令により、前記Ｄ
ＭＡアクセスのアドレスと前記履歴テーブルの各エント
リの登録アドレスを比較し、比較結果を前記履歴テーブ
ルに発行し、前記履歴テーブルは、前記比較結果によ
り、各エントリの内容を更新するとともに、前記ＤＭＡ
リクエスト保持部は、該ＤＭＡリクエスト保持部内で複
数の転送リクエストが待ち状態となった場合、前記第２
の比較器に前記転送リクエストのアドレスと比較命令を
発行し、前記第２の比較器は、前記ＤＭＡリクエスト保
持部からの比較命令により、前記転送リクエストのアド
レスと前記履歴テーブルの登録アドレスを比較し、該履
歴テーブルに同一のアドレスが存在する場合、前記ＤＭ
Ａリクエスト保持部に比較結果を応答し、前記ＤＭＡリ
クエスト保持部は、前記第２の比較器からの応答によ
り、前記アドレスに対応するリクエストを優先するよう
に各エントリの順序を入れ替え、前記プライマリＰＣＩ
バスへリクエストを発行する。
【０００６】また、前記履歴テーブルは、該履歴テーブ
ルのエントリのリプレース方式として、ＣＰＵバスと前
記プライマリＰＣＩバスを相互接続するＰＣＩホストブ
リッジ回路に備わるＩ／Ｏキャッシュのリプレース方式
と同一のリプレース方式を用いて各エントリの内容を更
新する。
ルのエントリのリプレース方式として、ＣＰＵバスと前
記プライマリＰＣＩバスを相互接続するＰＣＩホストブ
リッジ回路に備わるＩ／Ｏキャッシュのリプレース方式
と同一のリプレース方式を用いて各エントリの内容を更
新する。
【０００７】または、前記履歴テーブルは、該履歴テー
ブルのエントリのリプレース方式として、ＬＲＵ（Ｌｅ
ａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式を用いて各
エントリの内容を更新する。
ブルのエントリのリプレース方式として、ＬＲＵ（Ｌｅ
ａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式を用いて各
エントリの内容を更新する。
【０００８】さらに、前記履歴テーブルは、前記プライ
マリＰＣＩバスにおけるＤＭＡアクセスの転送リクエス
ト・アドレスを保持するアドレス・フィールドと、当該
エントリをリプレースする際の優先順位を示す優先度番
号フィールドからなる複数のエントリを備えるととも
に、前記複数のエントリを更新処理する制御部を備え
る。
マリＰＣＩバスにおけるＤＭＡアクセスの転送リクエス
ト・アドレスを保持するアドレス・フィールドと、当該
エントリをリプレースする際の優先順位を示す優先度番
号フィールドからなる複数のエントリを備えるととも
に、前記複数のエントリを更新処理する制御部を備え
る。
【０００９】また、前記履歴テーブルの各エントリは、
さらに、当該エントリが有効か無効かを示すバリッドビ
ット・フィールドを備える。
さらに、当該エントリが有効か無効かを示すバリッドビ
ット・フィールドを備える。
【００１０】さらに、前記ＤＭＡリクエスト保持部は、
前記セカンダリＰＣＩバスにおける、該セカンダリＰＣ
Ｉバスに接続された入出力装置からの転送リクエストの
アドレスを保持するアドレス・フィールドと、前記転送
リクエストのリクエスト・コマンドを保持するコマンド
・フィールドと、前記転送リクエストがリード・リクエ
ストの場合に、前記第２の比較器で比較した結果を保持
するヒット・フィールドと、前記ＤＭＡリクエスト保持
部に保持された転送リクエストの実行順序を示す順序フ
ィールドからなる複数のエントリと、前記順序フィール
ドを書き換えることにより実行順序を入れ替える制御
と、前記第２の比較器への比較命令の発行を行なう制御
部とを備える。
前記セカンダリＰＣＩバスにおける、該セカンダリＰＣ
Ｉバスに接続された入出力装置からの転送リクエストの
アドレスを保持するアドレス・フィールドと、前記転送
リクエストのリクエスト・コマンドを保持するコマンド
・フィールドと、前記転送リクエストがリード・リクエ
ストの場合に、前記第２の比較器で比較した結果を保持
するヒット・フィールドと、前記ＤＭＡリクエスト保持
部に保持された転送リクエストの実行順序を示す順序フ
ィールドからなる複数のエントリと、前記順序フィール
ドを書き換えることにより実行順序を入れ替える制御
と、前記第２の比較器への比較命令の発行を行なう制御
部とを備える。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１２】図１に、本発明の一実施形態であるＰＣＩ
／ＰＣＩブリッジ回路を含む情報処理システムの構成を
示す。また、図２に本発明の一実施形態であるＰＣＩ／
ＰＣＩブリッジ回路の内部構成を示す。
／ＰＣＩブリッジ回路を含む情報処理システムの構成を
示す。また、図２に本発明の一実施形態であるＰＣＩ／
ＰＣＩブリッジ回路の内部構成を示す。
【００１３】図１に示すように、本実施形態では、ＣＰ
Ｕ・１と、ＣＰＵ・１からの直結バスであるＣＰＵバス
２に接続されるＰＣＩホストブリッジ回路３と、ＰＣＩ
ホストブリッジ回路３に含まれるＩ／Ｏキャッシュ３−
１と、ＰＣＩホストブリッジ回路３に接続されるメイン
メモリ４と、ＰＣＩホストブリッジ回路３の直結バスで
あるプライマリＰＣＩバス５に接続されるＰＣＩ／ＰＣ
Ｉブリッジ回路６と、同じくプライマリＰＣＩバス５に
接続される入出力装置７（図では１つのみ表示）と、Ｐ
ＣＩ／ＰＣＩブリッジ回路６の直結バスであるセカンダ
リＰＣＩバス８に接続される入出力装置９−１、９−
２、９−３、…とから構成される情報処理装置に組み込
み使用する。
Ｕ・１と、ＣＰＵ・１からの直結バスであるＣＰＵバス
２に接続されるＰＣＩホストブリッジ回路３と、ＰＣＩ
ホストブリッジ回路３に含まれるＩ／Ｏキャッシュ３−
１と、ＰＣＩホストブリッジ回路３に接続されるメイン
メモリ４と、ＰＣＩホストブリッジ回路３の直結バスで
あるプライマリＰＣＩバス５に接続されるＰＣＩ／ＰＣ
Ｉブリッジ回路６と、同じくプライマリＰＣＩバス５に
接続される入出力装置７（図では１つのみ表示）と、Ｐ
ＣＩ／ＰＣＩブリッジ回路６の直結バスであるセカンダ
リＰＣＩバス８に接続される入出力装置９−１、９−
２、９−３、…とから構成される情報処理装置に組み込
み使用する。
【００１４】本発明のＰＣＩ／ＰＣＩブリッジ回路６の
構成要素は、図２に示すように、プライマリＰＣＩバス
５に接続され、プライマリＰＣＩバス５の状態を監視す
るバス監視部としてのバスモニタ６−１と、プライマリ
ＰＣＩバス５におけるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）アクセスのリクエストの履歴情報
を保持する履歴テーブル６−２と、バスモニタ６−１と
履歴テーブル６−２に接続される第１の比較器６−３
と、履歴テーブル６−２に接続される第２の比較器６−
４と、プライマリＰＣＩバス５とセカンダリＰＣＩバス
８の各バスと第２の比較器６−４に接続され、セカンダ
リＰＣＩバス８に接続される入出力装置９−１、９−
２、９−３、…からのＤＭＡリクエストを保持するＤＭ
Ａリクエスト保持部としてのＤＭＡリクエストキュー６
−５とからなる。
構成要素は、図２に示すように、プライマリＰＣＩバス
５に接続され、プライマリＰＣＩバス５の状態を監視す
るバス監視部としてのバスモニタ６−１と、プライマリ
ＰＣＩバス５におけるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）アクセスのリクエストの履歴情報
を保持する履歴テーブル６−２と、バスモニタ６−１と
履歴テーブル６−２に接続される第１の比較器６−３
と、履歴テーブル６−２に接続される第２の比較器６−
４と、プライマリＰＣＩバス５とセカンダリＰＣＩバス
８の各バスと第２の比較器６−４に接続され、セカンダ
リＰＣＩバス８に接続される入出力装置９−１、９−
２、９−３、…からのＤＭＡリクエストを保持するＤＭ
Ａリクエスト保持部としてのＤＭＡリクエストキュー６
−５とからなる。
【００１５】履歴テーブル６−２は、一実施形態とし
て、プライマリＰＣＩバス５におけるＤＭＡアクセスの
転送リクエスト・アドレスを保持するアドレス・フィー
ルドと、当該エントリが有効か無効かを示すバリッドビ
ット・フィールドと、当該エントリをリプレースする際
の優先順位を示す優先度番号フィールドとからなる複数
のエントリを備えるとともに、Ｉ／Ｏキャッシュ３−１
に用いられるＬＲＵ方式等のリプレース方式と同一のリ
プレース方式で各エントリを更新する制御部を備える。
なお、図３に履歴テーブル６−２のエントリの構成を示
す。また、バリッドビット・フィールドは、必ずしも必
要としないが、Ｉ／Ｏキャッシュ３−１がエントリフラ
ッシュ機能をもち、それを外部から監視することが可能
である場合、フラッシュされたＩ／Ｏキャッシュ３−１
のエントリに対応する履歴テーブル６−２のエントリを
無効として設定する等の使い方ができる。
て、プライマリＰＣＩバス５におけるＤＭＡアクセスの
転送リクエスト・アドレスを保持するアドレス・フィー
ルドと、当該エントリが有効か無効かを示すバリッドビ
ット・フィールドと、当該エントリをリプレースする際
の優先順位を示す優先度番号フィールドとからなる複数
のエントリを備えるとともに、Ｉ／Ｏキャッシュ３−１
に用いられるＬＲＵ方式等のリプレース方式と同一のリ
プレース方式で各エントリを更新する制御部を備える。
なお、図３に履歴テーブル６−２のエントリの構成を示
す。また、バリッドビット・フィールドは、必ずしも必
要としないが、Ｉ／Ｏキャッシュ３−１がエントリフラ
ッシュ機能をもち、それを外部から監視することが可能
である場合、フラッシュされたＩ／Ｏキャッシュ３−１
のエントリに対応する履歴テーブル６−２のエントリを
無効として設定する等の使い方ができる。
【００１６】ＤＭＡリクエストキュー６−５は、一実施
形態として、セカンダリＰＣＩバス８に接続された入出
力装置９−１、９−２、９−３、…からの転送リクエス
トのアドレスを保持するアドレス・フィールドと、転送
リクエストのリクエスト・コマンドを保持するコマンド
・フィールドと、転送リクエストがリード・リクエスト
の場合に、第２の比較器６−４で比較した結果を保持す
るヒット・フィールドと、ＤＭＡリクエストキュー６−
５に保持された転送リクエストの実行順序を示す順序フ
ィールドとからなる複数のエントリと、順序フィールド
を書き換えることにより、実行順序を入れ替える制御
と、第２の比較器６−４への比較命令の発行を行なう制
御部を備える。なお、図４にＤＭＡリクエストキュー６
−５のエントリの構成を示す。
形態として、セカンダリＰＣＩバス８に接続された入出
力装置９−１、９−２、９−３、…からの転送リクエス
トのアドレスを保持するアドレス・フィールドと、転送
リクエストのリクエスト・コマンドを保持するコマンド
・フィールドと、転送リクエストがリード・リクエスト
の場合に、第２の比較器６−４で比較した結果を保持す
るヒット・フィールドと、ＤＭＡリクエストキュー６−
５に保持された転送リクエストの実行順序を示す順序フ
ィールドとからなる複数のエントリと、順序フィールド
を書き換えることにより、実行順序を入れ替える制御
と、第２の比較器６−４への比較命令の発行を行なう制
御部を備える。なお、図４にＤＭＡリクエストキュー６
−５のエントリの構成を示す。
【００１７】なお、ＰＣＩバス規格に基づくデータ転送
を行なうためのＰＣＩバスコントローラ、データバッフ
ァ等は図示せず、その説明は省略する。
を行なうためのＰＣＩバスコントローラ、データバッフ
ァ等は図示せず、その説明は省略する。
【００１８】次に、このように構成された本実施形態の
ＰＣＩ／ＰＣＩブリッジ回路を組込んだ情報処理システ
ムの動作について説明する。
ＰＣＩ／ＰＣＩブリッジ回路を組込んだ情報処理システ
ムの動作について説明する。
【００１９】ＰＣＩホストブリッジ回路３が入出力装置
７等からのＤＭＡリクエストを受け取った場合、ＰＣＩ
ホストブリッジ回路３はＩ／Ｏキャッシュ３−１にヒッ
トするか否かを判断し、ヒットした場合にはＩ／Ｏキャ
ッシュ３−１とプライマリＰＣＩバス５との間で転送を
行なう。また、ヒットしなかった場合には、メインメモ
リ４をリードし、Ｉ／Ｏキャッシュ３−１内にエントリ
を作成するとともに、プライマリＰＣＩバス５との間で
転送を行なう。制御方式によってはメインメモリ４のデ
ータをリードせずにＩ／Ｏキャッシュエントリのみを作
成する場合もある。
７等からのＤＭＡリクエストを受け取った場合、ＰＣＩ
ホストブリッジ回路３はＩ／Ｏキャッシュ３−１にヒッ
トするか否かを判断し、ヒットした場合にはＩ／Ｏキャ
ッシュ３−１とプライマリＰＣＩバス５との間で転送を
行なう。また、ヒットしなかった場合には、メインメモ
リ４をリードし、Ｉ／Ｏキャッシュ３−１内にエントリ
を作成するとともに、プライマリＰＣＩバス５との間で
転送を行なう。制御方式によってはメインメモリ４のデ
ータをリードせずにＩ／Ｏキャッシュエントリのみを作
成する場合もある。
【００２０】本実施形態では、Ｉ／Ｏキャッシュ３−１
のリプレース方式は３２バイト８エントリ構成のＬＲＵ
（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式とす
る。なお、本ＬＲＵ方式はキャッシュエントリなどのリ
プレース方式として知られており、最も長く使用されて
いないエントリがリプレースされる方式である。
のリプレース方式は３２バイト８エントリ構成のＬＲＵ
（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式とす
る。なお、本ＬＲＵ方式はキャッシュエントリなどのリ
プレース方式として知られており、最も長く使用されて
いないエントリがリプレースされる方式である。
【００２１】次に、バスモニタ６−１、第１の比較器６
−３、および履歴テーブル６−２までの動作ついて説明
する。なお、図５にここで説明する一連の動作フローチ
ャートを示す。
−３、および履歴テーブル６−２までの動作ついて説明
する。なお、図５にここで説明する一連の動作フローチ
ャートを示す。
【００２２】バスモニタ６−１は、プライマリＰＣＩバ
ス５上のメインメモリ４への転送リクエスト（自ＰＣＩ
／ＰＣＩブリッジ回路６配下の入出力装置９−１、９−
２、９−３、…と、プライマリＰＣＩバス５下の他の入
出力装置７を含めて）を監視し、プライマリＰＣＩバス
５に転送リクエストが発生したか判定する（ステップＳ
１）。
ス５上のメインメモリ４への転送リクエスト（自ＰＣＩ
／ＰＣＩブリッジ回路６配下の入出力装置９−１、９−
２、９−３、…と、プライマリＰＣＩバス５下の他の入
出力装置７を含めて）を監視し、プライマリＰＣＩバス
５に転送リクエストが発生したか判定する（ステップＳ
１）。
【００２３】ステップＳ１において、プライマリＰＣＩ
バス５に転送リクエストが発生した場合、その転送アド
レスをデコードし、この転送リクエストがＰＣＩホスト
ブリッジ回路３を経由したメインメモリ４へのＤＭＡア
クセスであるか判定する（ステップＳ２）。そして、こ
の転送リクエストがＰＣＩホストブリッジ回路３を経由
したメインメモリ４へのＤＭＡアクセスの場合、その転
送アドレスを取り込む。そして、第１の比較器６−３に
対して、バスモニタ６−１が取り込んだ転送アドレス
と、この転送アドレスと履歴テーブル６−２が保持して
いる登録アドレスとを比較させるための比較命令を発行
する。
バス５に転送リクエストが発生した場合、その転送アド
レスをデコードし、この転送リクエストがＰＣＩホスト
ブリッジ回路３を経由したメインメモリ４へのＤＭＡア
クセスであるか判定する（ステップＳ２）。そして、こ
の転送リクエストがＰＣＩホストブリッジ回路３を経由
したメインメモリ４へのＤＭＡアクセスの場合、その転
送アドレスを取り込む。そして、第１の比較器６−３に
対して、バスモニタ６−１が取り込んだ転送アドレス
と、この転送アドレスと履歴テーブル６−２が保持して
いる登録アドレスとを比較させるための比較命令を発行
する。
【００２４】第１の比較器６−３は、バスモニタ６−１
からの比較命令により、履歴テーブル６−２に、上記転
送アドレスと同一の登録アドレスが存在するか否かの判
定を行う（ステップＳ３）。そして、履歴テーブル６−
２に対し、比較結果を発行する。このとき、一致したア
ドレスが存在したならばそのアドレスまたはエントリ
を、一致するアドレスが存在しなければ、上記転送アド
レスを送信する。
からの比較命令により、履歴テーブル６−２に、上記転
送アドレスと同一の登録アドレスが存在するか否かの判
定を行う（ステップＳ３）。そして、履歴テーブル６−
２に対し、比較結果を発行する。このとき、一致したア
ドレスが存在したならばそのアドレスまたはエントリ
を、一致するアドレスが存在しなければ、上記転送アド
レスを送信する。
【００２５】履歴テーブル６−２は、上記転送アドレス
と履歴テーブル６−２の登録アドレスが一致した場合、
すなわち履歴テーブル６−２にヒットした場合、既に履
歴テーブル６−２に同一アドレスをもつエントリが存在
するのであるから、履歴テーブル６−２のアドレスは変
更せず、ヒットしたエントリの優先度のみを最優先の状
態に変更する（ステップＳ４）。
と履歴テーブル６−２の登録アドレスが一致した場合、
すなわち履歴テーブル６−２にヒットした場合、既に履
歴テーブル６−２に同一アドレスをもつエントリが存在
するのであるから、履歴テーブル６−２のアドレスは変
更せず、ヒットしたエントリの優先度のみを最優先の状
態に変更する（ステップＳ４）。
【００２６】上記転送アドレスと履歴テーブル６−２の
登録アドレスが一致しない場合は、ＬＲＵ方式で、履歴
テーブル６−２のエントリを更新する（ステップＳ
５）。なお、本実施形態では、履歴テーブル６−２をＩ
／Ｏキャッシュ３−１に合わせて、リプレース方式は３
２バイト８エントリ構成のＬＲＵ方式とする。
登録アドレスが一致しない場合は、ＬＲＵ方式で、履歴
テーブル６−２のエントリを更新する（ステップＳ
５）。なお、本実施形態では、履歴テーブル６−２をＩ
／Ｏキャッシュ３−１に合わせて、リプレース方式は３
２バイト８エントリ構成のＬＲＵ方式とする。
【００２７】次に、セカンダリＰＣＩバス８からのＤＭ
Ａリクエストが発生した場合の、ＤＭＡリクエストキュ
ー６−５、第２の比較器６−４、および履歴テーブル６
−２の動作について説明する。
Ａリクエストが発生した場合の、ＤＭＡリクエストキュ
ー６−５、第２の比較器６−４、および履歴テーブル６
−２の動作について説明する。
【００２８】セカンダリＰＣＩバス８からのＤＭＡリク
エストが発生した場合、ＰＣＩバスコントローラは、一
旦ＤＭＡリクエストキュー６−５にリクエストの情報を
格納し、プライマリＰＣＩバス５の使用権を要求する。
プライマリＰＣＩバス５の使用権を獲得した後、順次プ
ライマリＰＣＩバス５に発行する。
エストが発生した場合、ＰＣＩバスコントローラは、一
旦ＤＭＡリクエストキュー６−５にリクエストの情報を
格納し、プライマリＰＣＩバス５の使用権を要求する。
プライマリＰＣＩバス５の使用権を獲得した後、順次プ
ライマリＰＣＩバス５に発行する。
【００２９】さらにＤＭＡリクエストキュー６−５内
で、ＰＣＩバス規格に基づくオーダリングルールの範囲
内で、順序を入れ替えることが可能な未処理のリードリ
クエストが複数待たされている状態が生じた場合の動作
を説明する。
で、ＰＣＩバス規格に基づくオーダリングルールの範囲
内で、順序を入れ替えることが可能な未処理のリードリ
クエストが複数待たされている状態が生じた場合の動作
を説明する。
【００３０】なお、上記ＰＣＩバス規格に基づくオーダ
リングルールは、データの整合性を保つためのルールで
あり、メモリへのアクセスの場合、リードリクエストが
先に発行されたライトリクエストを追い越すことが禁じ
られ、また、ライトリクエストが先に発行されたライト
リクエストを追い越すことも禁じられている。
リングルールは、データの整合性を保つためのルールで
あり、メモリへのアクセスの場合、リードリクエストが
先に発行されたライトリクエストを追い越すことが禁じ
られ、また、ライトリクエストが先に発行されたライト
リクエストを追い越すことも禁じられている。
【００３１】一例として、リードリクエストＡ・ライト
リクエストＢ・リードリクエストＣという順序でＤＭＡ
リクエストキュー６−５に格納されたとする。リードリ
クエストＣが格納された時点で、ＤＭＡリクエストキュ
ー６−５は、第２の比較器６−４に対し、ＤＭＡリクエ
ストキュー６−５に保持されているリードリクエストＡ
・ライトリクエストＢ・リードリクエストＣの転送アド
レスと比較命令を発行する。
リクエストＢ・リードリクエストＣという順序でＤＭＡ
リクエストキュー６−５に格納されたとする。リードリ
クエストＣが格納された時点で、ＤＭＡリクエストキュ
ー６−５は、第２の比較器６−４に対し、ＤＭＡリクエ
ストキュー６−５に保持されているリードリクエストＡ
・ライトリクエストＢ・リードリクエストＣの転送アド
レスと比較命令を発行する。
【００３２】第２の比較器６−４は、ＤＭＡリクエスト
キュー６−５からの比較命令を受け、各リクエストＡ、
Ｂ、Ｃの転送アドレスと履歴テーブル６−２の登録アド
レスとを比較し、ヒットチェックを行なう。そして、各
リクエストＡ、Ｂ、Ｃの転送アドレスと履歴テーブル６
−２の登録アドレスとで一致したアドレスが存在した場
合、どの転送アドレスがヒットしたかをＤＭＡリクエス
トキュー６−５に応答する。
キュー６−５からの比較命令を受け、各リクエストＡ、
Ｂ、Ｃの転送アドレスと履歴テーブル６−２の登録アド
レスとを比較し、ヒットチェックを行なう。そして、各
リクエストＡ、Ｂ、Ｃの転送アドレスと履歴テーブル６
−２の登録アドレスとで一致したアドレスが存在した場
合、どの転送アドレスがヒットしたかをＤＭＡリクエス
トキュー６−５に応答する。
【００３３】ＤＭＡリクエストキュー６−５は、第２の
比較器６−４からの応答により、保持しているＤＭＡリ
クエストの順序入れ替えを行なう。
比較器６−４からの応答により、保持しているＤＭＡリ
クエストの順序入れ替えを行なう。
【００３４】ここで、例えば、リードリクエストＡはヒ
ットせず、リードリクエストＣはヒットしたとする。こ
の場合、ライトリクエストＢ、リードリクエストＣ、リ
ードリクエストＡの順にＤＭＡリクエストキュー６−５
内のリクエストの順序を変更し、この順序でリクエスト
をプライマリＰＣＩバス５に発行する。なお、リクエス
トの順序は、ＰＣＩバス規格のオーダリングルールに従
うため、リードリクエストＣがライトリクエストＢを追
い越すことは出来ない。従って、リードリクエストＣを
最初にＰＣＩバス５に対して発行することは不可能であ
り、上記オーダにのみ順序変更が可能となる。
ットせず、リードリクエストＣはヒットしたとする。こ
の場合、ライトリクエストＢ、リードリクエストＣ、リ
ードリクエストＡの順にＤＭＡリクエストキュー６−５
内のリクエストの順序を変更し、この順序でリクエスト
をプライマリＰＣＩバス５に発行する。なお、リクエス
トの順序は、ＰＣＩバス規格のオーダリングルールに従
うため、リードリクエストＣがライトリクエストＢを追
い越すことは出来ない。従って、リードリクエストＣを
最初にＰＣＩバス５に対して発行することは不可能であ
り、上記オーダにのみ順序変更が可能となる。
【００３５】なお、Ｉ／Ｏキャッシュ３−１の方式は、
３２バイト８エントリ構成のＬＲＵ方式だけではない。
例えば、１エントリ内のバイト数やエントリ数はどのよ
うな数であっても、履歴テーブル６−２のエントリ数と
比較器６−３，比較器６−４の比較ビット数をＩ／Ｏキ
ャッシュ３−１に合わせることによって対応できる。
３２バイト８エントリ構成のＬＲＵ方式だけではない。
例えば、１エントリ内のバイト数やエントリ数はどのよ
うな数であっても、履歴テーブル６−２のエントリ数と
比較器６−３，比較器６−４の比較ビット数をＩ／Ｏキ
ャッシュ３−１に合わせることによって対応できる。
【００３６】また、リプレース方式についても同様に、
どのような方法であっても履歴テーブル６−２のリプレ
ース方式をＩ／Ｏキャッシュ３−１と同じ方式にするこ
とによって対応できる。
どのような方法であっても履歴テーブル６−２のリプレ
ース方式をＩ／Ｏキャッシュ３−１と同じ方式にするこ
とによって対応できる。
【００３７】なお、Ｉ／Ｏキャッシュ３−１の構成や方
式が不明の場合、または、プライマリＰＣＩバス５を監
視するだけではＩ／Ｏキャッシュ３−１のリプレースを
監視しきれない場合がある。後者の例は、ＰＣＩホスト
ブリッジ回路３の上位のＣＰＵ・１などからのアクセス
によりＩ／Ｏキャッシュ３−１がプライマリＰＣＩバス
５に関係なくリプレースされる場合である。これらのよ
うな場合、履歴テーブル６−２をＩ／Ｏキャッシュ３−
１に完全に追随させることは不可能であるが、どのよう
な方式であっても性能を追求した場合に基本的にはＬＲ
Ｕ方式が取られており、また、プライマリＰＣＩバス５
以外からＩ／Ｏキャッシュ３−１の各エントリの状態に
影響を与えることはまれであるので、本実施形態の方式
で履歴テーブル６−２を更新すればある程度正確な履歴
テーブル６−２が作成でき、効果を望むことができる。
式が不明の場合、または、プライマリＰＣＩバス５を監
視するだけではＩ／Ｏキャッシュ３−１のリプレースを
監視しきれない場合がある。後者の例は、ＰＣＩホスト
ブリッジ回路３の上位のＣＰＵ・１などからのアクセス
によりＩ／Ｏキャッシュ３−１がプライマリＰＣＩバス
５に関係なくリプレースされる場合である。これらのよ
うな場合、履歴テーブル６−２をＩ／Ｏキャッシュ３−
１に完全に追随させることは不可能であるが、どのよう
な方式であっても性能を追求した場合に基本的にはＬＲ
Ｕ方式が取られており、また、プライマリＰＣＩバス５
以外からＩ／Ｏキャッシュ３−１の各エントリの状態に
影響を与えることはまれであるので、本実施形態の方式
で履歴テーブル６−２を更新すればある程度正確な履歴
テーブル６−２が作成でき、効果を望むことができる。
【００３８】このように、常にＰＣＩホストブリッジ回
路３のＩ／Ｏキャッシュ３−１の状態を監視しておくた
め、Ｉ／Ｏキャッシュ３−１にヒットするリクエストを
優先して発行することができる。これにより、先行する
リクエストによるＩ／Ｏキャッシュ３−１のエントリリ
プレースによって、ヒットするはずだった後続のリクエ
ストがヒットしなくなるといった無駄なリプレースを防
ぐことができる。したがって、エントリ数が小さい場合
でも、Ｉ／Ｏキャッシュ３−１の効果が上がる。
路３のＩ／Ｏキャッシュ３−１の状態を監視しておくた
め、Ｉ／Ｏキャッシュ３−１にヒットするリクエストを
優先して発行することができる。これにより、先行する
リクエストによるＩ／Ｏキャッシュ３−１のエントリリ
プレースによって、ヒットするはずだった後続のリクエ
ストがヒットしなくなるといった無駄なリプレースを防
ぐことができる。したがって、エントリ数が小さい場合
でも、Ｉ／Ｏキャッシュ３−１の効果が上がる。
【００３９】また、Ｉ／Ｏキャッシュ３−１のエントリ
が十分にあり、エントリの取り合いが発生しない場合で
も、Ｉ／Ｏキャッシュ３−１のエントリリプレースが発
生するリクエストを後に回すことにより、Ｉ／Ｏキャッ
シュ３−１のエントリリプレースによるレイテンシ増加
による、後に続くリクエストのレイテンシ増加の削減を
期待できる。
が十分にあり、エントリの取り合いが発生しない場合で
も、Ｉ／Ｏキャッシュ３−１のエントリリプレースが発
生するリクエストを後に回すことにより、Ｉ／Ｏキャッ
シュ３−１のエントリリプレースによるレイテンシ増加
による、後に続くリクエストのレイテンシ増加の削減を
期待できる。
【００４０】
【発明の効果】発明の実施の形態で説明したように、本
発明のＰＣＩ／ＰＣＩブリッジ回路では、ＰＣＩホスト
ブリッジに備わるＩ／Ｏキャッシュの状態を履歴テーブ
ルに再現させ、この履歴テーブルを利用してＤＭＡリク
エストキューに蓄えられたＤＭＡリクエストの発行順序
を変更するようにしたので、本発明のＰＣＩ／ＰＣＩブ
リッジ回路を経由したＤＭＡリクエストは、ＰＣＩホス
トブリッジ回路内のＩ／Ｏキャッシュにヒットする確率
が高くなるとともに、ミスヒットによるリプレースが発
生しにくくなるため、プライマリＰＣＩバスおよびセカ
ンダリＰＣＩバスのスループットを高めることができ
る。
発明のＰＣＩ／ＰＣＩブリッジ回路では、ＰＣＩホスト
ブリッジに備わるＩ／Ｏキャッシュの状態を履歴テーブ
ルに再現させ、この履歴テーブルを利用してＤＭＡリク
エストキューに蓄えられたＤＭＡリクエストの発行順序
を変更するようにしたので、本発明のＰＣＩ／ＰＣＩブ
リッジ回路を経由したＤＭＡリクエストは、ＰＣＩホス
トブリッジ回路内のＩ／Ｏキャッシュにヒットする確率
が高くなるとともに、ミスヒットによるリプレースが発
生しにくくなるため、プライマリＰＣＩバスおよびセカ
ンダリＰＣＩバスのスループットを高めることができ
る。
【図１】 本発明の一実施形態であるＰＣＩ／ＰＣＩブ
リッジ回路を含む情報処理装置の構成を示すブロック図
である。
リッジ回路を含む情報処理装置の構成を示すブロック図
である。
【図２】 本発明の一実施形態であるＰＣＩ／ＰＣＩブ
リッジ回路の内部構成及びＰＣＩホストブリッジ回路の
一部を示すブロック図である。
リッジ回路の内部構成及びＰＣＩホストブリッジ回路の
一部を示すブロック図である。
【図３】 一実施形態である履歴テーブルのエントリの
構成を示す図である。
構成を示す図である。
【図４】 一実施形態であるＤＭＡリクエストキューの
エントリの構成を示す図である。
エントリの構成を示す図である。
【図５】 本実施形態の履歴テーブルの作成と更新動作
を示すフローチャートである。
を示すフローチャートである。
１ ＣＰＵ ２ ＣＰＵバス ３ ＰＣＩホストブリッジ回路 ３−１ Ｉ／Ｏキャッシュ ４ メインメモリ ５ プライマリＰＣＩバス ６ ＰＣＩ／ＰＣＩブリッジ回路 ６−１バスモニタ ６−２履歴テーブル ６−３ 第１の比較器 ６−４ 第２の比較器 ６−５ ＤＭＡリクエストキュー ７ 入出力装置 ８ セカンダリＰＣＩバス ９−１、９−２、９−３ 入出力装置
Claims (6)
- 【請求項１】 情報処理装置に用いられる、プライマリ
ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ）バスとセカンダリＰＣＩバス
を相互接続するＰＣＩ／ＰＣＩブリッジ回路であって、 前記プライマリＰＣＩバスの状態を監視するバス監視部
と、 前記プライマリＰＣＩバスにおけるＤＭＡ（Ｄｉｒｅｃ
ｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）アクセスのリクエスト
の履歴情報を保持する履歴テーブルと、 前記セカンダリＰＣＩバスに接続される入出力装置から
のＤＭＡリクエストを保持するＤＭＡリクエスト保持部
と、 前記バス監視部と前記履歴テーブルの間に接続される第
１の比較器と、 前記ＤＭＡリクエスト保持部と前記履歴テーブルの間に
接続される第２の比較器とを備え、 前記バス監視部は、前記プライマリＰＣＩバスにおける
転送リクエストを監視し、該転送リクエストが前記情報
処理装置のメインメモリへのＤＭＡアクセスである場
合、該ＤＭＡアクセスのアドレスと比較命令を前記第１
の比較器に発行し、 前記第１の比較器は、前記比較命令により、前記ＤＭＡ
アクセスのアドレスと前記履歴テーブルの各エントリの
登録アドレスを比較し、比較結果を前記履歴テーブルに
発行し、 前記履歴テーブルは、前記比較結果により、各エントリ
の内容を更新するとともに、 前記ＤＭＡリクエスト保持部は、該ＤＭＡリクエスト保
持部内で複数の転送リクエストが待ち状態となった場
合、前記第２の比較器に前記転送リクエストのアドレス
と比較命令を発行し、 前記第２の比較器は、前記ＤＭＡリクエスト保持部から
の比較命令により、前記転送リクエストのアドレスと前
記履歴テーブルの登録アドレスを比較し、該履歴テーブ
ルに同一のアドレスが存在する場合、前記ＤＭＡリクエ
スト保持部に比較結果を応答し、 前記ＤＭＡリクエスト保持部は、前記第２の比較器から
の応答により、前記アドレスに対応するリクエストを優
先するように各エントリの順序を入れ替え、前記プライ
マリＰＣＩバスへリクエストを発行することを特徴とす
るＰＣＩ／ＰＣＩブリッジ回路。 - 【請求項２】 前記履歴テーブルは、該履歴テーブルの
エントリのリプレース方式として、ＣＰＵバスと前記プ
ライマリＰＣＩバスを相互接続するＰＣＩホストブリッ
ジ回路に備わるＩ／Ｏキャッシュのリプレース方式と同
一のリプレース方式を用いて各エントリの内容を更新す
ることを特徴とする請求項１記載のＰＣＩ／ＰＣＩブリ
ッジ回路。 - 【請求項３】 前記履歴テーブルは、該履歴テーブルの
エントリのリプレース方式として、ＬＲＵ（Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式を用いて各エント
リの内容を更新することを特徴とする請求項１記載のＰ
ＣＩ／ＰＣＩブリッジ回路。 - 【請求項４】 前記履歴テーブルは、 前記プライマリＰＣＩバスにおけるＤＭＡアクセスの転
送リクエスト・アドレスを保持するアドレス・フィール
ドと、 当該エントリをリプレースする際の優先順位を示す優先
度番号フィールドとからなる複数のエントリを備えると
ともに、 前記複数のエントリを更新処理する制御部を備えること
を特徴とする請求項１ないし請求項３のいずれかに記載
のＰＣＩ／ＰＣＩブリッジ回路。 - 【請求項５】 前記履歴テーブルの各エントリは、さら
に、 当該エントリが有効か無効かを示すバリッドビット・フ
ィールドを備えることを特徴とする請求項４記載のＰＣ
Ｉ／ＰＣＩブリッジ回路。 - 【請求項６】 前記ＤＭＡリクエスト保持部は、 前記セカンダリＰＣＩバスにおける、該セカンダリＰＣ
Ｉバスに接続された入出力装置からの転送リクエストの
アドレスを保持するアドレス・フィールドと、 前記転送リクエストのリクエスト・コマンドを保持する
コマンド・フィールドと、 前記転送リクエストがリード・リクエストの場合に、前
記第２の比較器で比較した結果を保持するヒット・フィ
ールドと、 前記ＤＭＡリクエスト保持部に保持された転送リクエス
トの実行順序を示す順序フィールドとからなる複数のエ
ントリと、 前記順序フィールドを書き換えることにより実行順序を
入れ替える制御と、前記第２の比較器への比較命令の発
行を行なう制御部とを備えることを特徴とする請求項１
ないし請求項５のいずれかに記載のＰＣＩ／ＰＣＩブリ
ッジ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168889A JP2938040B1 (ja) | 1998-06-16 | 1998-06-16 | Ｐｃｉ／ｐｃｉブリッジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168889A JP2938040B1 (ja) | 1998-06-16 | 1998-06-16 | Ｐｃｉ／ｐｃｉブリッジ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2938040B1 true JP2938040B1 (ja) | 1999-08-23 |
| JP2000003331A JP2000003331A (ja) | 2000-01-07 |
Family
ID=15876456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10168889A Expired - Fee Related JP2938040B1 (ja) | 1998-06-16 | 1998-06-16 | Ｐｃｉ／ｐｃｉブリッジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2938040B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001142844A (ja) | 1999-11-11 | 2001-05-25 | Nec Kofu Ltd | ライブロック防止方式 |
| US6820161B1 (en) | 2000-09-28 | 2004-11-16 | International Business Machines Corporation | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
| JP4724494B2 (ja) * | 2005-08-26 | 2011-07-13 | キヤノン株式会社 | Ｐｃｉブリッジ及ｐｃｉブリッジを搭載するシステム |
| JP4369467B2 (ja) | 2006-12-12 | 2009-11-18 | 富士通株式会社 | データ中継装置、ストレージ装置、およびデータ中継方法 |
| JP4408126B2 (ja) | 2006-12-13 | 2010-02-03 | 富士通株式会社 | 監視装置、半導体集積回路、および監視方法 |
-
1998
- 1998-06-16 JP JP10168889A patent/JP2938040B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000003331A (ja) | 2000-01-07 |
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