JP2002163032A - データプロセッサ及びデータ処理システム - Google Patents
データプロセッサ及びデータ処理システムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
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- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】 低消費電力状態から動作状態への迅速な遷移
と、低消費電力との双方の要求を満足させることができ
るデータプロセッサを提供する 【解決手段】 データプロセッサ（１）はスタンバイモ
ード、ライトスタンバイモード及びスリープモードを有
する。スリープモードではＣＰＵ（２）への同期クロッ
ク信号の供給が停止され、その他の回路モジュール（４
〜７）へ同期クロック信号が供給される。スタンバイモ
ードではクロックパルスジェネレータ（３）の逓倍及び
分周動作が停止され且つＣＰＵ及びその他の回路モジュ
ールへの同期クロック信号の供給が停止される。ライト
スタンバイモードではクロックパルスジェネレータの逓
倍及び分周動作が可能にされ且つＣＰＵ及びその他の回
路モジュールへの同期クロック信号の供給が停止され
る。ライトスタンバイモードはスタンバイモードよりも
ＣＰＵの命令実行可能状態への遷移が速く、しかも、ス
リープモードよりも低消費電力である。
と、低消費電力との双方の要求を満足させることができ
るデータプロセッサを提供する 【解決手段】 データプロセッサ（１）はスタンバイモ
ード、ライトスタンバイモード及びスリープモードを有
する。スリープモードではＣＰＵ（２）への同期クロッ
ク信号の供給が停止され、その他の回路モジュール（４
〜７）へ同期クロック信号が供給される。スタンバイモ
ードではクロックパルスジェネレータ（３）の逓倍及び
分周動作が停止され且つＣＰＵ及びその他の回路モジュ
ールへの同期クロック信号の供給が停止される。ライト
スタンバイモードではクロックパルスジェネレータの逓
倍及び分周動作が可能にされ且つＣＰＵ及びその他の回
路モジュールへの同期クロック信号の供給が停止され
る。ライトスタンバイモードはスタンバイモードよりも
ＣＰＵの命令実行可能状態への遷移が速く、しかも、ス
リープモードよりも低消費電力である。
Description
【０００１】
【発明の属する技術分野】本発明は、データプロセッ
サ、特にその低消費電力モードに関し、例えばバッテリ
電源で動作する携帯電話機等のデータ処理システムに適
用して有効な技術に関する。
サ、特にその低消費電力モードに関し、例えばバッテリ
電源で動作する携帯電話機等のデータ処理システムに適
用して有効な技術に関する。
【０００２】
【従来の技術】データプロセッサは同期クロック信号を
生成するクロックパルスジェネレータを内蔵し、発振子
を利用してリングオシレータで形成されるクロック信号
或いは外部から供給されるクロック信号を周波数逓倍及
び分周して、同期クロック信号を生成する。データプロ
セッサに内蔵されるＣＰＵ（中央処理装置）やＳＣＩ
（シリアルインタフェース回路）等はその同期クロック
信号を受けて同期動作する。このようなデータプロセッ
サにおける低消費電力モードとして、スタンバイモード
やスリープモードがある。例えばスタンバイモードで
は、クロックパルスジェネレータに設けらた周波数逓倍
用のＰＬＬ（フェーズ・ロックド・ループ）回路や分周
用の分周器の動作が停止され、データプロセッサ内部の
同期クロック信号の変化が全て停止される。スリープモ
ードでは、ＣＰＵの同期クロック入力回路の入力動作が
抑止されてＣＰＵの動作が停止され、周辺回路等その他
の回路には同期クロック信号が供給されて動作可能にさ
れる。
生成するクロックパルスジェネレータを内蔵し、発振子
を利用してリングオシレータで形成されるクロック信号
或いは外部から供給されるクロック信号を周波数逓倍及
び分周して、同期クロック信号を生成する。データプロ
セッサに内蔵されるＣＰＵ（中央処理装置）やＳＣＩ
（シリアルインタフェース回路）等はその同期クロック
信号を受けて同期動作する。このようなデータプロセッ
サにおける低消費電力モードとして、スタンバイモード
やスリープモードがある。例えばスタンバイモードで
は、クロックパルスジェネレータに設けらた周波数逓倍
用のＰＬＬ（フェーズ・ロックド・ループ）回路や分周
用の分周器の動作が停止され、データプロセッサ内部の
同期クロック信号の変化が全て停止される。スリープモ
ードでは、ＣＰＵの同期クロック入力回路の入力動作が
抑止されてＣＰＵの動作が停止され、周辺回路等その他
の回路には同期クロック信号が供給されて動作可能にさ
れる。
【０００３】電子機器の低消費電力モードについて記載
された文献として例えば特開平３−１０５４０８号公報
がある。これには、発振制御回路を用いてＣＰＵや周辺
回路へのクロック信号の供給を制御する技術が記載さ
れ、クロック信号の供給を停止するにはクロック配線の
接続を遮断し、或いは発振そのものを停止させる、とあ
る。
された文献として例えば特開平３−１０５４０８号公報
がある。これには、発振制御回路を用いてＣＰＵや周辺
回路へのクロック信号の供給を制御する技術が記載さ
れ、クロック信号の供給を停止するにはクロック配線の
接続を遮断し、或いは発振そのものを停止させる、とあ
る。
【０００４】
【発明が解決しようとする課題】データプロセッサの低
消費電力を最優先とする場合には、スタンバイモードを
設定すればよいが、その状態からＣＰＵを命令実行可能
にするまでにはＰＬＬ回路の動作安定化を待たなければ
ならず、従来はその遷移時間を短縮する動作モードにつ
いて考慮されていなかった。逆に、低消費電力状態から
即座にＣＰＵを命令実行可能状態に遷移させることを最
優先とするならば、スリープモードを設定すればよい
が、このとき動作可能な周辺回路を全く動作させる必要
が無ければ、周辺回路へのクロック供給経路でクロック
バッファ若しくはクロックドライバが無駄な電力を消費
することになり、低消費電力の効果は薄れてしまう。
消費電力を最優先とする場合には、スタンバイモードを
設定すればよいが、その状態からＣＰＵを命令実行可能
にするまでにはＰＬＬ回路の動作安定化を待たなければ
ならず、従来はその遷移時間を短縮する動作モードにつ
いて考慮されていなかった。逆に、低消費電力状態から
即座にＣＰＵを命令実行可能状態に遷移させることを最
優先とするならば、スリープモードを設定すればよい
が、このとき動作可能な周辺回路を全く動作させる必要
が無ければ、周辺回路へのクロック供給経路でクロック
バッファ若しくはクロックドライバが無駄な電力を消費
することになり、低消費電力の効果は薄れてしまう。
【０００５】本発明の目的は、データプロセッサ内部の
同期クロック信号の変化を全て停止させるスタンバイモ
ードよりもＣＰＵの命令実行可能状態への遷移が速く、
しかも、ＣＰＵの動作だけを停止させるスリープモード
よりも電力消費を低減可能な動作モードを有するデータ
プロセッサを提供することにある。
同期クロック信号の変化を全て停止させるスタンバイモ
ードよりもＣＰＵの命令実行可能状態への遷移が速く、
しかも、ＣＰＵの動作だけを停止させるスリープモード
よりも電力消費を低減可能な動作モードを有するデータ
プロセッサを提供することにある。
【０００６】本発明の別の目的は、低消費電力状態から
動作状態への迅速な遷移と、低消費電力との双方の要求
を満足させることができるデータプロセッサを提供する
ことにある。
動作状態への迅速な遷移と、低消費電力との双方の要求
を満足させることができるデータプロセッサを提供する
ことにある。
【０００７】本発明のその他の目的は低消費電力状態か
ら動作状態への迅速な遷移と、低消費電力との双方の要
求を満足する携帯情報端末装置のようなデータ処理シス
テムを提供することにある。
ら動作状態への迅速な遷移と、低消費電力との双方の要
求を満足する携帯情報端末装置のようなデータ処理シス
テムを提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】〔１〕本発明の第１の観点によるデータプ
ロセッサは、命令を実行可能なＣＰＵ、クロック信号に
対する逓倍及び分周動作が可能であって同期クロック信
号を出力するクロックパルスジェネレータ、並びにその
他の回路モジュールを半導体チップに備え、スタンバイ
モード、ライトスタンバイモード及びスリープモードを
有する。前記スリープモードでは前記ＣＰＵへの同期ク
ロック信号の供給が停止され且つその他の回路モジュー
ルへ同期クロック信号が供給される。前記スタンバイモ
ードでは前記クロックパルスジェネレータにおける前記
逓倍及び分周動作が停止され且つ前記ＣＰＵ及びその他
の回路モジュールへの同期クロック信号の供給が停止さ
れる。前記ライトスタンバイモードでは前記クロックパ
ルスジェネレータにおける前記逓倍及び分周動作が可能
にされ且つ前記ＣＰＵ及びその他の回路モジュールへの
同期クロック信号の供給が停止される。
ロセッサは、命令を実行可能なＣＰＵ、クロック信号に
対する逓倍及び分周動作が可能であって同期クロック信
号を出力するクロックパルスジェネレータ、並びにその
他の回路モジュールを半導体チップに備え、スタンバイ
モード、ライトスタンバイモード及びスリープモードを
有する。前記スリープモードでは前記ＣＰＵへの同期ク
ロック信号の供給が停止され且つその他の回路モジュー
ルへ同期クロック信号が供給される。前記スタンバイモ
ードでは前記クロックパルスジェネレータにおける前記
逓倍及び分周動作が停止され且つ前記ＣＰＵ及びその他
の回路モジュールへの同期クロック信号の供給が停止さ
れる。前記ライトスタンバイモードでは前記クロックパ
ルスジェネレータにおける前記逓倍及び分周動作が可能
にされ且つ前記ＣＰＵ及びその他の回路モジュールへの
同期クロック信号の供給が停止される。
【００１１】前記ライトスタンバイモードは、データプ
ロセッサ内部の同期クロック信号の変化を全て停止させ
るスタンバイモードよりもＣＰＵの命令実行可能状態へ
の遷移が速く、しかも、ＣＰＵの動作だけを停止させる
スリープモードよりも電力消費を低減可能である。した
がって、上記データプロセッサによれば、低消費電力状
態と動作状態との間の迅速な遷移と、低消費電力との双
方の要求を満足させることができる。
ロセッサ内部の同期クロック信号の変化を全て停止させ
るスタンバイモードよりもＣＰＵの命令実行可能状態へ
の遷移が速く、しかも、ＣＰＵの動作だけを停止させる
スリープモードよりも電力消費を低減可能である。した
がって、上記データプロセッサによれば、低消費電力状
態と動作状態との間の迅速な遷移と、低消費電力との双
方の要求を満足させることができる。
【００１２】本発明の具体的な態様では、前記その他の
回路モジュールとして少なくともモード制御回路を備
え、このモード制御回路は、制御レジスタを有し、ＣＰ
Ｕによる所定の命令実行時に制御レジスタの第１の状態
に応答して前記スリープモードを設定し、ＣＰＵによる
前記所定の命令実行時に制御レジスタの第２の状態に応
答して前記ライトスタンバイモードを設定し、ＣＰＵに
よる前記所定の命令実行時に制御レジスタの第３の状態
に応答して前記スタンバイモードを設定する。要する
に、低消費電力状態はＣＰＵによるソフトウェアの実
行、すなわち、制御レジスタへの制御データの書込みと
スリープ命令のような所定の命令実行とによって設定す
ることができる。
回路モジュールとして少なくともモード制御回路を備
え、このモード制御回路は、制御レジスタを有し、ＣＰ
Ｕによる所定の命令実行時に制御レジスタの第１の状態
に応答して前記スリープモードを設定し、ＣＰＵによる
前記所定の命令実行時に制御レジスタの第２の状態に応
答して前記ライトスタンバイモードを設定し、ＣＰＵに
よる前記所定の命令実行時に制御レジスタの第３の状態
に応答して前記スタンバイモードを設定する。要する
に、低消費電力状態はＣＰＵによるソフトウェアの実
行、すなわち、制御レジスタへの制御データの書込みと
スリープ命令のような所定の命令実行とによって設定す
ることができる。
【００１３】ソフトウェアで設定された低消費電力状態
から命令実行可能な状態への遷移は、前記モード制御回
路が割り込み要求などに応答して行えばよい。スリープ
モードに対しては内部割込み又は外部割込み要求に応答
してＣＰＵによる命令実行可能な状態に遷移させ、ライ
トスタンバイモード又はスタンバイモードに対しては、
外部割込み要求に応答して命令実行可能な状態に遷移さ
せればよい。
から命令実行可能な状態への遷移は、前記モード制御回
路が割り込み要求などに応答して行えばよい。スリープ
モードに対しては内部割込み又は外部割込み要求に応答
してＣＰＵによる命令実行可能な状態に遷移させ、ライ
トスタンバイモード又はスタンバイモードに対しては、
外部割込み要求に応答して命令実行可能な状態に遷移さ
せればよい。
【００１４】一定時間データプロセッサが動作しない場
合に自動的に電力消費を低減するという観点に立つと、
前記モード制御回路は前記その他の回路モジュールの一
つであるタイマによる所定値までの計数に応答してスリ
ープモードからライトスタンバイモードに遷移させると
よい。このとき、その他の回路の一つであるＤＭＡＣに
よるＤＭＡ転送はスリープモードのまま実行可能である
から、前記タイマによる計数動作途上でＤＭＡ転送要求
があったときは、それに応答して計数を抑止させ、ＤＭ
Ａ転送後にライトスタンバイモードへの遷移を可能にす
ればよい。これにより、スリープモードでＤＭＡ転送を
行っている最中に動作モードが不所望に変化してしまう
事態を防止することができる。
合に自動的に電力消費を低減するという観点に立つと、
前記モード制御回路は前記その他の回路モジュールの一
つであるタイマによる所定値までの計数に応答してスリ
ープモードからライトスタンバイモードに遷移させると
よい。このとき、その他の回路の一つであるＤＭＡＣに
よるＤＭＡ転送はスリープモードのまま実行可能である
から、前記タイマによる計数動作途上でＤＭＡ転送要求
があったときは、それに応答して計数を抑止させ、ＤＭ
Ａ転送後にライトスタンバイモードへの遷移を可能にす
ればよい。これにより、スリープモードでＤＭＡ転送を
行っている最中に動作モードが不所望に変化してしまう
事態を防止することができる。
【００１５】Ｈツリーのような階層的なクロック経路が
採用されている場合を想定する。このとき、ＣＰＵ等に
対して個別的に同期クロックの供給を停止するとき、前
記モード制御回路は前記スリープモードにおける前記Ｃ
ＰＵへの同期クロック信号の供給停止をＣＰＵのクロッ
ク入力回路における入力動作の抑止により制御すればよ
い。クロック経路の末端に接続する全ての回路モジュー
ルに対してクロック供給を停止する場合には、前記モー
ド制御回路は前記ライトスタンバイモードにおける前記
ＣＰＵ及びその他の回路への同期クロック信号の供給停
止をクロックパルスジェネレータのクロック出力回路に
おける出力動作の抑止により制御すればよい。これによ
り、Ｈツリーのようなクロック経路に配置された多数の
クロックバッファ若しくはクロックドライバがライトス
タンバイ状態で無駄に電力を消費する事態を抑制するこ
とができる。
採用されている場合を想定する。このとき、ＣＰＵ等に
対して個別的に同期クロックの供給を停止するとき、前
記モード制御回路は前記スリープモードにおける前記Ｃ
ＰＵへの同期クロック信号の供給停止をＣＰＵのクロッ
ク入力回路における入力動作の抑止により制御すればよ
い。クロック経路の末端に接続する全ての回路モジュー
ルに対してクロック供給を停止する場合には、前記モー
ド制御回路は前記ライトスタンバイモードにおける前記
ＣＰＵ及びその他の回路への同期クロック信号の供給停
止をクロックパルスジェネレータのクロック出力回路に
おける出力動作の抑止により制御すればよい。これによ
り、Ｈツリーのようなクロック経路に配置された多数の
クロックバッファ若しくはクロックドライバがライトス
タンバイ状態で無駄に電力を消費する事態を抑制するこ
とができる。
【００１６】〔２〕本発明の第２の観点によるデータプ
ロセッサは、命令を実行可能なＣＰＵ、クロック信号に
対する逓倍及び分周動作が可能であって同期クロック信
号を出力するクロックパルスジェネレータ、及びその他
の回路モジュールを半導体チップに備え、前記その他の
回路モジュールとして少なくともスリープモードのよう
な第１モード及びライトスタンバイモードのような第２
モードの設定を制御するモード制御回路を備える。前記
第１モードでは前記ＣＰＵへの同期クロック信号の供給
が停止され且つその他の回路モジュールへ同期クロック
信号が供給される。前記第２モードでは前記クロックパ
ルスジェネレータにおける前記逓倍及び分周動作が可能
にされ且つ前記ＣＰＵ及びその他の回路モジュールへの
同期クロック信号の供給が停止される。前記ライトスタ
ンバイモードのような第２モードは、データプロセッサ
内部の同期クロック信号の変化を全て停止させるスタン
バイモードのような動作モードよりもＣＰＵの命令実行
可能状態への遷移が速く、しかも、ＣＰＵの動作だけを
停止させるスリープモードのような第１モードよりも電
力消費を低減可能である。このとき、前記モード制御回
路は、第１モードを設定した後、所定時間経過までにＣ
ＰＵ等に対する動作の指示が無いときは第１動作モード
を第２動作モードに遷移させる。したがって、上記デー
タプロセッサによれば、一定時間データプロセッサが動
作しない場合に自動的に電力消費を低減することがで
き、しかも、ライトスタンバイモードのような第２モー
ドでは前記逓倍・分周動作が継続されているから、その
後のプログラム実行可能状態への遷移も迅速である。
ロセッサは、命令を実行可能なＣＰＵ、クロック信号に
対する逓倍及び分周動作が可能であって同期クロック信
号を出力するクロックパルスジェネレータ、及びその他
の回路モジュールを半導体チップに備え、前記その他の
回路モジュールとして少なくともスリープモードのよう
な第１モード及びライトスタンバイモードのような第２
モードの設定を制御するモード制御回路を備える。前記
第１モードでは前記ＣＰＵへの同期クロック信号の供給
が停止され且つその他の回路モジュールへ同期クロック
信号が供給される。前記第２モードでは前記クロックパ
ルスジェネレータにおける前記逓倍及び分周動作が可能
にされ且つ前記ＣＰＵ及びその他の回路モジュールへの
同期クロック信号の供給が停止される。前記ライトスタ
ンバイモードのような第２モードは、データプロセッサ
内部の同期クロック信号の変化を全て停止させるスタン
バイモードのような動作モードよりもＣＰＵの命令実行
可能状態への遷移が速く、しかも、ＣＰＵの動作だけを
停止させるスリープモードのような第１モードよりも電
力消費を低減可能である。このとき、前記モード制御回
路は、第１モードを設定した後、所定時間経過までにＣ
ＰＵ等に対する動作の指示が無いときは第１動作モード
を第２動作モードに遷移させる。したがって、上記デー
タプロセッサによれば、一定時間データプロセッサが動
作しない場合に自動的に電力消費を低減することがで
き、しかも、ライトスタンバイモードのような第２モー
ドでは前記逓倍・分周動作が継続されているから、その
後のプログラム実行可能状態への遷移も迅速である。
【００１７】本発明の具体的な形態として、前記所定時
間経過は前記その他の回路モジュールの一つであるタイ
マによる所定値までの計数動作によって得るようにして
よい。また、このとき、その他の回路の一つであるＤＭ
ＡＣによるＤＭＡ転送はスリープモードのまま実行可能
であるから、前記タイマは所定値までの計数動作途上で
前記ＤＭＡＣに対するＤＭＡ転送要求に応答して計数値
を初期化して実質的な計数を抑止し、ＤＭＡ転送後に計
数を再開させてライトスタンバイモードへの遷移を可能
にすればよい。
間経過は前記その他の回路モジュールの一つであるタイ
マによる所定値までの計数動作によって得るようにして
よい。また、このとき、その他の回路の一つであるＤＭ
ＡＣによるＤＭＡ転送はスリープモードのまま実行可能
であるから、前記タイマは所定値までの計数動作途上で
前記ＤＭＡＣに対するＤＭＡ転送要求に応答して計数値
を初期化して実質的な計数を抑止し、ＤＭＡ転送後に計
数を再開させてライトスタンバイモードへの遷移を可能
にすればよい。
【００１８】前記第１モード及び第２モードのような低
消費電力状態は前述と同様に、ＣＰＵによるソフトウェ
アの実行、すなわち、制御レジスタへの制御データの書
込みとスリープ命令のような所定の命令実行とによって
設定すればよい。また、ソフトウェアで設定された低消
費電力状態から動作状態への遷移は、前記モード制御回
路が割り込み要求などに応答して行えばよい。
消費電力状態は前述と同様に、ＣＰＵによるソフトウェ
アの実行、すなわち、制御レジスタへの制御データの書
込みとスリープ命令のような所定の命令実行とによって
設定すればよい。また、ソフトウェアで設定された低消
費電力状態から動作状態への遷移は、前記モード制御回
路が割り込み要求などに応答して行えばよい。
【００１９】〔３〕本発明に係るデータ処理装置は、前
記データプロセッサと、前記データプロセッサのＣＰＵ
がアクセス可能なメモリと、前記データプロセッサに割
り込みを要求する回路とを有して構成され、携帯電話機
などの携帯情報端末装置を想定したとき、データ処理シ
ステムはバッテリ電源を動作電源とする。このデータ処
理システムによれば、低消費電力状態から動作状態への
迅速な遷移と、低消費電力との双方の要求を満足するこ
とができる。
記データプロセッサと、前記データプロセッサのＣＰＵ
がアクセス可能なメモリと、前記データプロセッサに割
り込みを要求する回路とを有して構成され、携帯電話機
などの携帯情報端末装置を想定したとき、データ処理シ
ステムはバッテリ電源を動作電源とする。このデータ処
理システムによれば、低消費電力状態から動作状態への
迅速な遷移と、低消費電力との双方の要求を満足するこ
とができる。
【００２０】
【発明の実施の形態】図１には本発明に係るデータプロ
セッサの第１の例が示される。同図に示されるデータプ
ロセッサ１は、命令を実行可能なＣＰＵ２、クロック信
号に対する逓倍及び分周動作が可能であって同期クロッ
ク信号ＣＫ１，ＣＫ２を出力するクロックパルスジェネ
レータ３、モード制御回路４、タイマ５、割り込み制御
回路６、並びにその他の周辺回路７を有し、単結晶シリ
コンなどの１個の半導体チップに形成されている。前記
クロックパルスジェネレータ３、モード制御回路４、タ
イマ５、割り込み制御回路６及びその他の周辺回路７は
ＣＰＵ２のアドレス空間に配置され、図示を省略するア
ドレスバス、データバス及びコントロールバスを介して
ＣＰＵ２によりアクセス可能にされる。図１に例示され
るクロック配線８はＨツリー状に敷設されて末端の回路
モジュールまで延在され、前記同期クロック信号ＣＫ
１、ＣＫ２を伝播する。クロック配線８の途中には複数
個のクロックドライバ９が配置されている。
セッサの第１の例が示される。同図に示されるデータプ
ロセッサ１は、命令を実行可能なＣＰＵ２、クロック信
号に対する逓倍及び分周動作が可能であって同期クロッ
ク信号ＣＫ１，ＣＫ２を出力するクロックパルスジェネ
レータ３、モード制御回路４、タイマ５、割り込み制御
回路６、並びにその他の周辺回路７を有し、単結晶シリ
コンなどの１個の半導体チップに形成されている。前記
クロックパルスジェネレータ３、モード制御回路４、タ
イマ５、割り込み制御回路６及びその他の周辺回路７は
ＣＰＵ２のアドレス空間に配置され、図示を省略するア
ドレスバス、データバス及びコントロールバスを介して
ＣＰＵ２によりアクセス可能にされる。図１に例示され
るクロック配線８はＨツリー状に敷設されて末端の回路
モジュールまで延在され、前記同期クロック信号ＣＫ
１、ＣＫ２を伝播する。クロック配線８の途中には複数
個のクロックドライバ９が配置されている。
【００２１】前記ＣＰＵ２、モード制御回路４、タイマ
５、割り込み制御回路６及びその他の周辺回路７はクロ
ック配線８を介して入力される同期クロック信号ＣＫ
１，ＣＫ２に同期動作される。それらＣＰＵ２、モード
制御回路４、タイマ５、割り込み制御回路６及びその他
の周辺回路７にはクロック信号ＣＫ１，ＣＫ２とは非同
期で動作可能な回路部分もあり、例えば、モード制御信
号の入力回路、割り込み要求信号の入力回路等である。
５、割り込み制御回路６及びその他の周辺回路７はクロ
ック配線８を介して入力される同期クロック信号ＣＫ
１，ＣＫ２に同期動作される。それらＣＰＵ２、モード
制御回路４、タイマ５、割り込み制御回路６及びその他
の周辺回路７にはクロック信号ＣＫ１，ＣＫ２とは非同
期で動作可能な回路部分もあり、例えば、モード制御信
号の入力回路、割り込み要求信号の入力回路等である。
【００２２】前記ＣＰＵ２は命令をフェッチし、フェッ
チした命令を解読し、解読結果に従って演算処理やオペ
ランドアクセス等を行う。
チした命令を解読し、解読結果に従って演算処理やオペ
ランドアクセス等を行う。
【００２３】クロックパルスジェネレータ３は逓倍・分
周回路１１及びクロック選択回路１２を有する。逓倍・
分周回路１１は、発振子を利用したリングオシレータ
（図示せず）で生成されるクロック信号又は外部から与
えられるシステムクロック信号を原クロック信号１３と
して入力し、これを周波数逓倍及び（／又は）分周す
る。逓倍・分周回路１１で生成される数種類のクロック
信号から所望のクロック信号がクロック選択回路１２で
選択され、前記同期クロック信号ＣＫ１，ＣＫ２として
出力される。クロック選択回路１２によるクロック信号
の選択は、ＣＰＵ２によってアクセス可能なクロック周
波数制御レジスタ（図示せず）をモード制御回路４が有
し、当該クロック周波数制御レジスタの設定値に応じた
クロック選択信号２９によって行なわれる。
周回路１１及びクロック選択回路１２を有する。逓倍・
分周回路１１は、発振子を利用したリングオシレータ
（図示せず）で生成されるクロック信号又は外部から与
えられるシステムクロック信号を原クロック信号１３と
して入力し、これを周波数逓倍及び（／又は）分周す
る。逓倍・分周回路１１で生成される数種類のクロック
信号から所望のクロック信号がクロック選択回路１２で
選択され、前記同期クロック信号ＣＫ１，ＣＫ２として
出力される。クロック選択回路１２によるクロック信号
の選択は、ＣＰＵ２によってアクセス可能なクロック周
波数制御レジスタ（図示せず）をモード制御回路４が有
し、当該クロック周波数制御レジスタの設定値に応じた
クロック選択信号２９によって行なわれる。
【００２４】割り込み制御回路６は入力された割り込み
要求信号のマスクレベル及び優先レベルを図示を省略す
る割り込みマスク回路及び割り込み優先回路の設定にし
たがって判定し、判定結果が割り込みマスク対象ではな
く、且つ割り込み優先レベルの高い他の割り込み要求が
なされていないことを条件に、ＣＰＵ２に割込み信号を
アサートする。これによってＣＰＵ２は、その割り込み
要因に応じて別の命令実行処理に分岐する。図におい
て、割込み要求信号は内蔵周辺回路からの割り込み要求
信号１４Ａ，１４Ｂ、及びデータプロセッサの外部から
与えられる割り込み要求信号１５Ａ，１５Ｂに大別され
る。その内、１４Ａ，１５Ａはマスク不可能な割込み要
求信号（ノン・マスカブル・割込み要求信号）を意味す
る。
要求信号のマスクレベル及び優先レベルを図示を省略す
る割り込みマスク回路及び割り込み優先回路の設定にし
たがって判定し、判定結果が割り込みマスク対象ではな
く、且つ割り込み優先レベルの高い他の割り込み要求が
なされていないことを条件に、ＣＰＵ２に割込み信号を
アサートする。これによってＣＰＵ２は、その割り込み
要因に応じて別の命令実行処理に分岐する。図におい
て、割込み要求信号は内蔵周辺回路からの割り込み要求
信号１４Ａ，１４Ｂ、及びデータプロセッサの外部から
与えられる割り込み要求信号１５Ａ，１５Ｂに大別され
る。その内、１４Ａ，１５Ａはマスク不可能な割込み要
求信号（ノン・マスカブル・割込み要求信号）を意味す
る。
【００２５】タイマ５は加算器（ＡＤＤ）２０、コンパ
レータ（ＣＭＰ）２１、及びＣＰＵ２によってアクセス
可能なレジスタ（ＲＥＧ）２２，２３，２４を有する。
例えばレジスタ２３に値１を設定しレジスタ２２の出力
とレジスタ２３の出力を加算器２０で加算して前記レジ
スタ２２に戻す動作を繰返すことでカウンタ動作（計数
動作）を実現でき、その計数値を前記コンパレータ２１
でレジスタ２４の設定値と比較し、一致を検出して信号
（タイムアウト信号）２５をイネーブルレベルにする。
レータ（ＣＭＰ）２１、及びＣＰＵ２によってアクセス
可能なレジスタ（ＲＥＧ）２２，２３，２４を有する。
例えばレジスタ２３に値１を設定しレジスタ２２の出力
とレジスタ２３の出力を加算器２０で加算して前記レジ
スタ２２に戻す動作を繰返すことでカウンタ動作（計数
動作）を実現でき、その計数値を前記コンパレータ２１
でレジスタ２４の設定値と比較し、一致を検出して信号
（タイムアウト信号）２５をイネーブルレベルにする。
【００２６】モード制御回路４は代表的に示された低消
費電力制御ロジック３０及びＣＰＵ２によってアクセス
可能な制御レジスタ３１を有する。データプロセッサ１
は低消費電力モードとしてスタンバイモード、ライトス
タンバイモード（第２モード）及びスリープモード（第
１モード）を有する。ＣＰＵ２によるプログラム実行状
態から前記低消費電力モードへの遷移は、特に制限され
ないが、ＣＰＵ２によるスリープ命令実行時における前
記制御レジスタ３１の設定値に応じて行なわれる。その
ために、低消費電力制御ロジック３０は、ＣＰＵ２がス
リープ命令を実行することによってイネーブルにされる
制御信号２８を入力し、また、制御レジスタ３１の設定
値を入力する。低消費電力制御ロジック３０は、それら
入力に応じて制御信号３２〜３７で回路モジュール２，
３，５，６，７に対するクロック制御を行い、これによ
って対応する低消費電力モードへの遷移を制御する。す
なわち、前記制御信号３２，３５，３６，３７は対応す
る回路モジュールのクロック入力回路におけるクロック
入力の許可と禁止を制御する。制御信号３３はクロック
選択回路１２からクロック信号ＣＫ１，ＣＫ２を出力さ
せる動作の許可と禁止を制御する。前記制御信号３４は
逓倍・分周回路１１の逓倍及び分周動作の許可と禁止を
制御する。
費電力制御ロジック３０及びＣＰＵ２によってアクセス
可能な制御レジスタ３１を有する。データプロセッサ１
は低消費電力モードとしてスタンバイモード、ライトス
タンバイモード（第２モード）及びスリープモード（第
１モード）を有する。ＣＰＵ２によるプログラム実行状
態から前記低消費電力モードへの遷移は、特に制限され
ないが、ＣＰＵ２によるスリープ命令実行時における前
記制御レジスタ３１の設定値に応じて行なわれる。その
ために、低消費電力制御ロジック３０は、ＣＰＵ２がス
リープ命令を実行することによってイネーブルにされる
制御信号２８を入力し、また、制御レジスタ３１の設定
値を入力する。低消費電力制御ロジック３０は、それら
入力に応じて制御信号３２〜３７で回路モジュール２，
３，５，６，７に対するクロック制御を行い、これによ
って対応する低消費電力モードへの遷移を制御する。す
なわち、前記制御信号３２，３５，３６，３７は対応す
る回路モジュールのクロック入力回路におけるクロック
入力の許可と禁止を制御する。制御信号３３はクロック
選択回路１２からクロック信号ＣＫ１，ＣＫ２を出力さ
せる動作の許可と禁止を制御する。前記制御信号３４は
逓倍・分周回路１１の逓倍及び分周動作の許可と禁止を
制御する。
【００２７】前記スリープモードでは前記ＣＰＵ２は同
期クロック信号ＣＫ２の入力が停止され且つその他の回
路モジュール４，５，６，７へは同期クロック信号ＣＫ
１，ＣＫ２の入力が許容される。前記スタンバイモード
では前記逓倍・分周回路１１における逓倍及び分周動作
が停止され且つ前記ＣＰＵ２及びその他の回路モジュー
ル４，５，６，７への同期クロック信号ＣＫ１，ＣＫ２
の供給が停止される。前記ライトスタンバイモードでは
前記逓倍・分周回路１１における逓倍及び分周動作が可
能にされ且つ前記ＣＰＵ２及びその他の回路モジュール
４，５，６，７への同期クロック信号ＣＫ１，ＣＫ２の
供給が停止される。尚、図示はしないが、制御レジスタ
３１は内蔵周辺回路毎に定常的に動作の停止を指示する
動作停止制御ビットを有し、動作停止制御ビットがセッ
ト状態にされると、対応する内蔵周辺回路は低消費電力
モード及びプログラム実行状態の双方において同期クロ
ック信号の入力が禁止され、これによってその回路動作
が抑止される。
期クロック信号ＣＫ２の入力が停止され且つその他の回
路モジュール４，５，６，７へは同期クロック信号ＣＫ
１，ＣＫ２の入力が許容される。前記スタンバイモード
では前記逓倍・分周回路１１における逓倍及び分周動作
が停止され且つ前記ＣＰＵ２及びその他の回路モジュー
ル４，５，６，７への同期クロック信号ＣＫ１，ＣＫ２
の供給が停止される。前記ライトスタンバイモードでは
前記逓倍・分周回路１１における逓倍及び分周動作が可
能にされ且つ前記ＣＰＵ２及びその他の回路モジュール
４，５，６，７への同期クロック信号ＣＫ１，ＣＫ２の
供給が停止される。尚、図示はしないが、制御レジスタ
３１は内蔵周辺回路毎に定常的に動作の停止を指示する
動作停止制御ビットを有し、動作停止制御ビットがセッ
ト状態にされると、対応する内蔵周辺回路は低消費電力
モード及びプログラム実行状態の双方において同期クロ
ック信号の入力が禁止され、これによってその回路動作
が抑止される。
【００２８】図２にはクロックパルスジェネレータ３の
一例が示される。逓倍・分周回路１１は分周器４０及び
ＰＬＬ回路４１を有する。分周器４０は原クロック信号
１３をＰＬＬ回路４１を使用せずに内部に供給するとき
原クロック信号１３の周波数を１／２にしてクロックデ
ューティーを５０％に整える回路である。ＰＬＬ回路４
１は原クロック信号１３を逓倍する回路である。逓倍率
は図示を省略する制御レジスタによって指示される。分
周器４０及びＰＬＬ回路４１の分周・逓倍動作の停止・
許容は前記制御信号３４によって制御される。
一例が示される。逓倍・分周回路１１は分周器４０及び
ＰＬＬ回路４１を有する。分周器４０は原クロック信号
１３をＰＬＬ回路４１を使用せずに内部に供給するとき
原クロック信号１３の周波数を１／２にしてクロックデ
ューティーを５０％に整える回路である。ＰＬＬ回路４
１は原クロック信号１３を逓倍する回路である。逓倍率
は図示を省略する制御レジスタによって指示される。分
周器４０及びＰＬＬ回路４１の分周・逓倍動作の停止・
許容は前記制御信号３４によって制御される。
【００２９】クロック選択回路１２は、セレクタ４２、
分周器４３，４４、セレクタ４５，４６、及びクロック
出力回路４７，４８を有する。セレクタ４２は分周回路
４０の出力又はＰＬＬ回路４１の出力を選択する。分周
器４３，４４はセレクタ４２の出力周期を複数種類に分
周し、セレクタ４５，４６が制御信号に従ってその分周
クロック信号を選択する。クロック出力回路４７，４８
は、特に制限されないが、オア（論理和）ゲートによっ
て構成され、前記制御信号３３のローレベルにより前記
セレクタ４５，４６の出力するクロック信号を同期クロ
ック信号ＣＫ１，ＣＫ２として出力する。制御信号３３
がハイレベルのときクロック出力回路４７，４８は定常
的にローレベルを出力し、クロック信号ＣＫ１，ＣＫ２
の出力を抑止する。前記クロック出力回路４７，４８に
はその他の論理ゲートを採用してよいことは言うまでも
ない。
分周器４３，４４、セレクタ４５，４６、及びクロック
出力回路４７，４８を有する。セレクタ４２は分周回路
４０の出力又はＰＬＬ回路４１の出力を選択する。分周
器４３，４４はセレクタ４２の出力周期を複数種類に分
周し、セレクタ４５，４６が制御信号に従ってその分周
クロック信号を選択する。クロック出力回路４７，４８
は、特に制限されないが、オア（論理和）ゲートによっ
て構成され、前記制御信号３３のローレベルにより前記
セレクタ４５，４６の出力するクロック信号を同期クロ
ック信号ＣＫ１，ＣＫ２として出力する。制御信号３３
がハイレベルのときクロック出力回路４７，４８は定常
的にローレベルを出力し、クロック信号ＣＫ１，ＣＫ２
の出力を抑止する。前記クロック出力回路４７，４８に
はその他の論理ゲートを採用してよいことは言うまでも
ない。
【００３０】図３にはＣＰＵ２のクロック入力系が例示
される。外部から供給される同期クロック信号ＣＫ２
は、クロック入力回路５０に入力され、ここからクロッ
クドライバ５１を介して各種フリップフロップ（ＦＦ）
５２に供給される。クロック入力回路５０には制御信号
３２が供給され、クロック信号３２の入力許可と停止が
制御される。図示は省略するが、タイマ５、割り込み制
御回路６、内蔵周辺回路７も同様にクロック入力回路を
有し、制御信号３５、３６、３７でクロック入力の許可
・停止が制御される。
される。外部から供給される同期クロック信号ＣＫ２
は、クロック入力回路５０に入力され、ここからクロッ
クドライバ５１を介して各種フリップフロップ（ＦＦ）
５２に供給される。クロック入力回路５０には制御信号
３２が供給され、クロック信号３２の入力許可と停止が
制御される。図示は省略するが、タイマ５、割り込み制
御回路６、内蔵周辺回路７も同様にクロック入力回路を
有し、制御信号３５、３６、３７でクロック入力の許可
・停止が制御される。
【００３１】図４には制御レジスタの設定値と低消費電
力モードとの関係が例示される。低消費電力モードは、
ＣＰＵ２がスリープ命令を実行したとき、制御レジスタ
３１に割当てられたスタンバイビットＳＢＹとライトス
タンバイビットＬＴＳＢＹとの設定状態に従って決る。
例えば、低消費電力制御ロジック３０は、ＣＰＵ２によ
るスリープ命令の実行時に制御レジスタ３１の第１の状
態（ＳＢＹ＝０，ＬＴＳＢＹ＝０）に応答して前記スリ
ープモードを設定し、ＣＰＵ２による前記スリープ命令
実行時に制御レジスタ３１の第２の状態（ＳＢＹ＝０，
ＬＴＳＢＹ＝１）に応答して前記ライトスタンバイモー
ドを設定し、ＣＰＵ２による前記スリープ命令実行時に
制御レジスタの第３の状態（ＳＢＹ＝１，ＬＴＳＢＹ＝
０又はＳＢＹ＝１，ＬＴＳＢＹ＝１）に応答して前記ス
タンバイモードを設定する。
力モードとの関係が例示される。低消費電力モードは、
ＣＰＵ２がスリープ命令を実行したとき、制御レジスタ
３１に割当てられたスタンバイビットＳＢＹとライトス
タンバイビットＬＴＳＢＹとの設定状態に従って決る。
例えば、低消費電力制御ロジック３０は、ＣＰＵ２によ
るスリープ命令の実行時に制御レジスタ３１の第１の状
態（ＳＢＹ＝０，ＬＴＳＢＹ＝０）に応答して前記スリ
ープモードを設定し、ＣＰＵ２による前記スリープ命令
実行時に制御レジスタ３１の第２の状態（ＳＢＹ＝０，
ＬＴＳＢＹ＝１）に応答して前記ライトスタンバイモー
ドを設定し、ＣＰＵ２による前記スリープ命令実行時に
制御レジスタの第３の状態（ＳＢＹ＝１，ＬＴＳＢＹ＝
０又はＳＢＹ＝１，ＬＴＳＢＹ＝１）に応答して前記ス
タンバイモードを設定する。
【００３２】図５にはプログラム実行状態と低消費電力
モードとの間の状態遷移が例示される。パワーオンリセ
ットによりデータプロセッサ１はプログラム実行状態Ｓ
Ｔ１にされる。このプログラム実行状態において、逓倍
・分周回路１１が動作され、選択回路１２で選択された
周波数のクロック信号ＣＫ１，ＣＫ２が、ＣＰＵ２、モ
ード制御回路４、タイマ５、割り込み制御回路６、及び
内蔵周辺回路７に供給され、ＣＰＵ２は命令をフェッチ
して実行可能にされる。
モードとの間の状態遷移が例示される。パワーオンリセ
ットによりデータプロセッサ１はプログラム実行状態Ｓ
Ｔ１にされる。このプログラム実行状態において、逓倍
・分周回路１１が動作され、選択回路１２で選択された
周波数のクロック信号ＣＫ１，ＣＫ２が、ＣＰＵ２、モ
ード制御回路４、タイマ５、割り込み制御回路６、及び
内蔵周辺回路７に供給され、ＣＰＵ２は命令をフェッチ
して実行可能にされる。
【００３３】スリープモードＳＴ２、ライトスタンバイ
モードＳＴ３、又はスタンバイモードＳＴ４への遷移は
図４で説明したように、ＣＰＵ２が制御レジスタ３１の
制御ビットＳＢＹ，ＬＴＳＢＹを予め設定し、スリープ
命令を実行することによって可能にされる（ＴＲ１，Ｔ
Ｒ２，ＴＲ３）。スリープモードＳＴ２ではＣＰＵ２を
除く内蔵回路は動作可能でありるから、スリープモード
ＳＴ２からプログラム実行状態ＳＴ１への遷移は、内部
割込み又は外部割り込みの何れの要求によっても可能に
される。これに対し、内部割込み要求発生元となる内部
回路モジュールの動作が停止されたライトスタンバイＳ
Ｔ３又はスタンバイモードＳＴ４の何れかの動作モード
からプログラム実行状態ＳＴ１への遷移は、外部割り込
み要求により可能にされる。外部割込みにはハードウェ
アリセットなどの要求も含まれている。割り込み制御回
路６及び低消費電力制御ロジック３０において割込要求
信号に対して応答する回路部分はクロック信号に対して
非同期動作されるから、同期クロック信号ＣＫ１,ＣＫ
２の入力が停止されていても割込み要求に対する応答処
理を行うことは可能になっている。
モードＳＴ３、又はスタンバイモードＳＴ４への遷移は
図４で説明したように、ＣＰＵ２が制御レジスタ３１の
制御ビットＳＢＹ，ＬＴＳＢＹを予め設定し、スリープ
命令を実行することによって可能にされる（ＴＲ１，Ｔ
Ｒ２，ＴＲ３）。スリープモードＳＴ２ではＣＰＵ２を
除く内蔵回路は動作可能でありるから、スリープモード
ＳＴ２からプログラム実行状態ＳＴ１への遷移は、内部
割込み又は外部割り込みの何れの要求によっても可能に
される。これに対し、内部割込み要求発生元となる内部
回路モジュールの動作が停止されたライトスタンバイＳ
Ｔ３又はスタンバイモードＳＴ４の何れかの動作モード
からプログラム実行状態ＳＴ１への遷移は、外部割り込
み要求により可能にされる。外部割込みにはハードウェ
アリセットなどの要求も含まれている。割り込み制御回
路６及び低消費電力制御ロジック３０において割込要求
信号に対して応答する回路部分はクロック信号に対して
非同期動作されるから、同期クロック信号ＣＫ１,ＣＫ
２の入力が停止されていても割込み要求に対する応答処
理を行うことは可能になっている。
【００３４】前記割込要求によるプログラム実行状態へ
の遷移は、その割込要求がマスク可能であるか否かによ
り、制御が異なる。マスク可能な割込要求信号１４Ｂ，
１５Ｂに対しては割り込み優先順位と割り込みマスクの
状態を割込み制御回路６で判定しなければ当該割り込み
要求が受付けられるか確定しない。したがって、この場
合には、割り込み制御回路６は、マスク可能な割込要求
信号１４Ｂ，１５Ｂに対して当該割り込を受付ける場
合、信号２７で低消費電力制御ロジック３０に現在の動
作モードからプログラム実行状態への遷移制御（Ｔｒ
４、Ｔｒ５、又はＴｒ６）を指示する。一方、マスク不
可能な割込要求信号１４Ａ，１５Ａに対しては、低消費
電力制御ロジック３０はその割込要求を直接受け取り、
割込み制御回路６による処理に並行してＴｒ４、Ｔｒ
５、又はＴｒ６の遷移制御を行う。
の遷移は、その割込要求がマスク可能であるか否かによ
り、制御が異なる。マスク可能な割込要求信号１４Ｂ，
１５Ｂに対しては割り込み優先順位と割り込みマスクの
状態を割込み制御回路６で判定しなければ当該割り込み
要求が受付けられるか確定しない。したがって、この場
合には、割り込み制御回路６は、マスク可能な割込要求
信号１４Ｂ，１５Ｂに対して当該割り込を受付ける場
合、信号２７で低消費電力制御ロジック３０に現在の動
作モードからプログラム実行状態への遷移制御（Ｔｒ
４、Ｔｒ５、又はＴｒ６）を指示する。一方、マスク不
可能な割込要求信号１４Ａ，１５Ａに対しては、低消費
電力制御ロジック３０はその割込要求を直接受け取り、
割込み制御回路６による処理に並行してＴｒ４、Ｔｒ
５、又はＴｒ６の遷移制御を行う。
【００３５】ライトスタンバイモードＳＴ３では逓倍・
分周回路１１の逓倍及び分周動作は停止していない。ス
タンバイモードでは逓倍・分周回路１１の逓倍及び分周
動作は停止している。したがって、ライトスタンバイモ
ードＳＴ３の解除はスタンバイモードＳＴ４の解除時と
異なり、逓倍・分周回路１１の逓倍及び分周動作の安定
化時間を確保することなく、直ちにプログラム実行状態
ＳＴ１に入ることができる。要するに、ＣＰＵ２は直ち
に命令の実行を開始することができる。
分周回路１１の逓倍及び分周動作は停止していない。ス
タンバイモードでは逓倍・分周回路１１の逓倍及び分周
動作は停止している。したがって、ライトスタンバイモ
ードＳＴ３の解除はスタンバイモードＳＴ４の解除時と
異なり、逓倍・分周回路１１の逓倍及び分周動作の安定
化時間を確保することなく、直ちにプログラム実行状態
ＳＴ１に入ることができる。要するに、ＣＰＵ２は直ち
に命令の実行を開始することができる。
【００３６】このとき、前記低消費電力制御ロジック３
０は、スリープモード１を設定した後、所定時間経過ま
でにＣＰＵ２等に対する動作の指示例えば割込要求が無
いときはスリープモードＳＴ２をライトスタンバイモー
ドＳＴ３に遷移させる。したがって、一定時間データプ
ロセッサが動作しない場合に自動的にライトスタンバイ
モードに遷移させて電力消費を低減することができ、し
かも、その場合であっても、スタンバイモードの場合よ
りも、プログラム実行状態への迅速な遷移を保証してい
る。具体的な形態として、前記所定時間経過は前記タイ
マ５による所定値までの計数動作によるカウントアップ
信号２５で通知する。例えば、図１のタイマ５の構成に
従えば、ＣＰＵ２はスリープ命令の実行直前にレジスタ
２３に値１のデータを設定し、レジスタ２４に比較値の
データを設定して、加算器２０を利用してカウンタ動作
を開始される。スリープモードにされた後、カウンタ動
作による計数値がレジスタ２４の設定値になったとき、
カウントアップ信号２５がイネーブルにされ、これによ
って低消費電力制御ロジック３０はスリープモードＳＴ
２をライトスタンバイモードＳＴ３に遷移させる制御を
行う（Ｔｒ７）。カウントアップ信号２５がイネーブル
にされる前に、割込要求があった時は、低消費電力制御
ロジック３０は信号２５の変化を無視する。或いは、そ
の時、タイマ５のカウンタが初期化されてもよい。
０は、スリープモード１を設定した後、所定時間経過ま
でにＣＰＵ２等に対する動作の指示例えば割込要求が無
いときはスリープモードＳＴ２をライトスタンバイモー
ドＳＴ３に遷移させる。したがって、一定時間データプ
ロセッサが動作しない場合に自動的にライトスタンバイ
モードに遷移させて電力消費を低減することができ、し
かも、その場合であっても、スタンバイモードの場合よ
りも、プログラム実行状態への迅速な遷移を保証してい
る。具体的な形態として、前記所定時間経過は前記タイ
マ５による所定値までの計数動作によるカウントアップ
信号２５で通知する。例えば、図１のタイマ５の構成に
従えば、ＣＰＵ２はスリープ命令の実行直前にレジスタ
２３に値１のデータを設定し、レジスタ２４に比較値の
データを設定して、加算器２０を利用してカウンタ動作
を開始される。スリープモードにされた後、カウンタ動
作による計数値がレジスタ２４の設定値になったとき、
カウントアップ信号２５がイネーブルにされ、これによ
って低消費電力制御ロジック３０はスリープモードＳＴ
２をライトスタンバイモードＳＴ３に遷移させる制御を
行う（Ｔｒ７）。カウントアップ信号２５がイネーブル
にされる前に、割込要求があった時は、低消費電力制御
ロジック３０は信号２５の変化を無視する。或いは、そ
の時、タイマ５のカウンタが初期化されてもよい。
【００３７】図６には図１のデータプロセッサによるデ
ータ処理が高速化するほどライトスタンバイモードによ
る低消費電力の効果が大きくなる例を示す。（Ａ）に示
されるようにＣＰＵ２には所定のインターバルで割込み
等によってデータ処理が要求される。データ処理が要求
されると、（Ｂ）のようにデータ処理能力が普通の場合
にはＣＰＵ負荷ａ、時間２Ｔで処理が行なわれる。
（Ｄ）のようにデータ処理能力が大凡その２倍の場合に
はＣＰＵ負荷２ａ、時間Ｔで処理が行なわれる。ここで
ＣＰＵ負荷とは単位時間当りの処理量（処理サイクル
数）を意味し、ＣＰＵ２のプログラム実行状態における
単位時間当りの消費電力は、（Ｄ）が（Ｂ）の２倍にな
る。この様子は、（Ｃ），（Ｅ）のようにＣＰＵ２の動
作が停止しているスリープモード時の消費電力水準から
の単位時間当りの消費電力増加量に現れている。ここ
で、（Ｃ）、（Ｅ）ではスリープモードとライトスタン
バイモード間の消費電力水準差をＰとしている。結局デ
ータ処理速度が高速であれば必要なデータ処理時間が短
くて済むから、その分だけ速くライトスタンバイモード
に遷移でき、データ処理速度の高速な（Ｅ）の場合の消
費電力は３Ｐ・Ｔとなり、データ処理速度が普通の
（Ｃ）の場合の消費電力が２Ｐ・２Ｔであるのに対して
３／４に低減される。このように、データプロセッサ１
によるデータ処理が高速化するほどライトスタンバイモ
ードによる低消費電力の効果が大きくなる。
ータ処理が高速化するほどライトスタンバイモードによ
る低消費電力の効果が大きくなる例を示す。（Ａ）に示
されるようにＣＰＵ２には所定のインターバルで割込み
等によってデータ処理が要求される。データ処理が要求
されると、（Ｂ）のようにデータ処理能力が普通の場合
にはＣＰＵ負荷ａ、時間２Ｔで処理が行なわれる。
（Ｄ）のようにデータ処理能力が大凡その２倍の場合に
はＣＰＵ負荷２ａ、時間Ｔで処理が行なわれる。ここで
ＣＰＵ負荷とは単位時間当りの処理量（処理サイクル
数）を意味し、ＣＰＵ２のプログラム実行状態における
単位時間当りの消費電力は、（Ｄ）が（Ｂ）の２倍にな
る。この様子は、（Ｃ），（Ｅ）のようにＣＰＵ２の動
作が停止しているスリープモード時の消費電力水準から
の単位時間当りの消費電力増加量に現れている。ここ
で、（Ｃ）、（Ｅ）ではスリープモードとライトスタン
バイモード間の消費電力水準差をＰとしている。結局デ
ータ処理速度が高速であれば必要なデータ処理時間が短
くて済むから、その分だけ速くライトスタンバイモード
に遷移でき、データ処理速度の高速な（Ｅ）の場合の消
費電力は３Ｐ・Ｔとなり、データ処理速度が普通の
（Ｃ）の場合の消費電力が２Ｐ・２Ｔであるのに対して
３／４に低減される。このように、データプロセッサ１
によるデータ処理が高速化するほどライトスタンバイモ
ードによる低消費電力の効果が大きくなる。
【００３８】図７には周辺回路モジュールとしてＤＭＡ
Ｃ（ダイレクト・メモリ・アクセス・コントローラ）６
０を内蔵しするデータプロセッサ１Ａの例が示される。
ＤＭＡＣ６０は図示を省略するデータバスを介してＣＰ
Ｕ２からデータ転送制御条件が設定される。ＤＭＡＣ６
０に例えば外部からＤＭＡ転送要求信号６１により転送
要求があると、バス権を獲得してデータ転送制御を開始
する。ＤＭＡＣ６０によるデータ転送制御は、ＣＰＵ２
により既にデータ転送制御条件が設定されていれば、ス
リープモードにおいても実行可能である。そこで、図５
で説明したように、タイマを利用して自動的にスリープ
モードからライトスタンバイモードに遷移させるための
前記カウンタ動作を行っている場合にも、ＤＭＡ転送要
求に応答するデータ転送を完了できるようにするため
に、タイマ５Ａは所定値までの計数動作途上で前記ＤＭ
ＡＣに対するＤＭＡ転送要求に応答して計数値を初期化
して実質的な計数を抑止し、ＤＭＡ転送後に計数を再開
させてライトスタンバイモードへ遷移させるようになっ
ている。すなわち、タイマ５Ａは新たにレジスタ６２と
セレクタ６３を有し、レジスタ６２にはＣＰＵ２が値０
データを格納し、ＤＭＡ転送要求信号６１によってＤＭ
Ａ転送要求がイネーブルにされている間、セレクタ６３
にレジスタ６２の値０データを選択させ、その間、比較
器２１による比較結果が不一致になるようにする。これ
によって、ＤＭＡ転送動作中、信号２５は強制的にディ
スエーブル状態に維持され、ライトスタンバイモードへ
の遷移が抑止される。ＤＭＡ転送制御が終って信号６１
がディスエーブルにされると、セレクタ６３は加算器２
０の出力を選択し、再度初期値からカウンタ動作を再開
する。
Ｃ（ダイレクト・メモリ・アクセス・コントローラ）６
０を内蔵しするデータプロセッサ１Ａの例が示される。
ＤＭＡＣ６０は図示を省略するデータバスを介してＣＰ
Ｕ２からデータ転送制御条件が設定される。ＤＭＡＣ６
０に例えば外部からＤＭＡ転送要求信号６１により転送
要求があると、バス権を獲得してデータ転送制御を開始
する。ＤＭＡＣ６０によるデータ転送制御は、ＣＰＵ２
により既にデータ転送制御条件が設定されていれば、ス
リープモードにおいても実行可能である。そこで、図５
で説明したように、タイマを利用して自動的にスリープ
モードからライトスタンバイモードに遷移させるための
前記カウンタ動作を行っている場合にも、ＤＭＡ転送要
求に応答するデータ転送を完了できるようにするため
に、タイマ５Ａは所定値までの計数動作途上で前記ＤＭ
ＡＣに対するＤＭＡ転送要求に応答して計数値を初期化
して実質的な計数を抑止し、ＤＭＡ転送後に計数を再開
させてライトスタンバイモードへ遷移させるようになっ
ている。すなわち、タイマ５Ａは新たにレジスタ６２と
セレクタ６３を有し、レジスタ６２にはＣＰＵ２が値０
データを格納し、ＤＭＡ転送要求信号６１によってＤＭ
Ａ転送要求がイネーブルにされている間、セレクタ６３
にレジスタ６２の値０データを選択させ、その間、比較
器２１による比較結果が不一致になるようにする。これ
によって、ＤＭＡ転送動作中、信号２５は強制的にディ
スエーブル状態に維持され、ライトスタンバイモードへ
の遷移が抑止される。ＤＭＡ転送制御が終って信号６１
がディスエーブルにされると、セレクタ６３は加算器２
０の出力を選択し、再度初期値からカウンタ動作を再開
する。
【００３９】尚、図７のデータプロセッサ１Ａのその他
の構成は図１と同じである。それと同一符号を付して詳
細な説明を省略する。
の構成は図１と同じである。それと同一符号を付して詳
細な説明を省略する。
【００４０】図８には図５で説明したスリープモードか
らライトスタンバイモードへの自動的な遷移を採用しな
いデータプロセッサ１Ｂが例示される。要するに、周辺
回路の一つとしてタイマ５Ｂを備えていても、図１、図
２で説明したカウントアップ信号２５が低消費電力制御
ロジック３０に供給されない。したがって、このデータ
プロセッサ１Ｂにおける低消費電力モードからプログラ
ム実行状態への遷移は割り込み要求による場合だけであ
って、図５のＴｒ７の遷移制御は行われない。
らライトスタンバイモードへの自動的な遷移を採用しな
いデータプロセッサ１Ｂが例示される。要するに、周辺
回路の一つとしてタイマ５Ｂを備えていても、図１、図
２で説明したカウントアップ信号２５が低消費電力制御
ロジック３０に供給されない。したがって、このデータ
プロセッサ１Ｂにおける低消費電力モードからプログラ
ム実行状態への遷移は割り込み要求による場合だけであ
って、図５のＴｒ７の遷移制御は行われない。
【００４１】図９には例えば図１のデータプロセッサを
適用した携帯電話システムのブロック図が示される。携
帯電話システムはバッテリー電源９５を動作電源とし、
アナログ部７０とディジタル部７１に大別される。アナ
ログ部７０では、アンテナ７２にデュプレクサとしての
アンテナスイッチ７３が接続され、アンテナ７２で受信
された高周波信号はローノイズアンプ（ＬＮＡ）７４で
高周波ノイズが除去され、検波・復号回路（ＤＥＭ）７
５で検波された信号が復号され、Ａ／Ｄ変換器７６でデ
ィジタルデータに変換され、ディジタル部７１に与えら
れる。ディジタル部７１から与えられるディジタル送信
データは、特に制限されないが、ＧＭＳＫ（Gaussian F
iltered Minimum Shift Keying）変調回路７７で変調さ
れ、Ｄ／Ａ変換回路７８でアナログ信号に変換される。
変換されたアナログ信号は符号化回路（ＭＯＤ）７９で
符号化され、符号化された信号が高周波アンプ（ＨＰ
Ａ）８０で高周波信号に増幅されて、アンテナ７２から
送信される。符号化回路（ＭＯＤ）７９及び検波・復号
回路（ＤＥＭ）７５はＰＬＬ回路８１で生成されるクロ
ック信号に同期動作される。
適用した携帯電話システムのブロック図が示される。携
帯電話システムはバッテリー電源９５を動作電源とし、
アナログ部７０とディジタル部７１に大別される。アナ
ログ部７０では、アンテナ７２にデュプレクサとしての
アンテナスイッチ７３が接続され、アンテナ７２で受信
された高周波信号はローノイズアンプ（ＬＮＡ）７４で
高周波ノイズが除去され、検波・復号回路（ＤＥＭ）７
５で検波された信号が復号され、Ａ／Ｄ変換器７６でデ
ィジタルデータに変換され、ディジタル部７１に与えら
れる。ディジタル部７１から与えられるディジタル送信
データは、特に制限されないが、ＧＭＳＫ（Gaussian F
iltered Minimum Shift Keying）変調回路７７で変調さ
れ、Ｄ／Ａ変換回路７８でアナログ信号に変換される。
変換されたアナログ信号は符号化回路（ＭＯＤ）７９で
符号化され、符号化された信号が高周波アンプ（ＨＰ
Ａ）８０で高周波信号に増幅されて、アンテナ７２から
送信される。符号化回路（ＭＯＤ）７９及び検波・復号
回路（ＤＥＭ）７５はＰＬＬ回路８１で生成されるクロ
ック信号に同期動作される。
【００４２】ディジタル部７１は、特に制限されない
が、時分割多重アクセス制御部（ＴＤＭＡ）８４、前記
データプロセッサ１、及びプログラム・データメモリ９
５を有する。前記データプロセッサ１は、図１では図示
を省略したディジタル信号処理部（ＤＳＰ）８３及び機
能実現手段としてのシステム制御処理手段及びプロトコ
ル制御処理手段を備える。ディジタル信号処理部８３
は、等化器８５、チャネルコーデック８６、音声圧縮伸
長部８７、ビタビ処理部８８及び暗号化処理部８９を、
図示を省略する積和演算回路及びその動作プログラム等
によって実現する。等化器８５は前記Ａ／Ｄ変換器７６
の出力を等化し、等化されたデータはビタビ処理部８８
で論理値が判定され、判定結果がチャネルコーデック８
６に与えられ所定のフォーマット変換が行われ、音声圧
縮伸長部８７で伸長される。伸長されたデータはＤ／Ａ
変換器９０を介してスピーカー９１から放音される。マ
イク９２に入力された音声はＡ／Ｄ変換器９３でディジ
タル音声データに変換され、音声圧縮伸長部８７で圧縮
され、チャネルコーデック８６を介して所定のフォーマ
ット変換が行われ、前記ＧＭＳＫ変調回路７７に与えら
れる。
が、時分割多重アクセス制御部（ＴＤＭＡ）８４、前記
データプロセッサ１、及びプログラム・データメモリ９
５を有する。前記データプロセッサ１は、図１では図示
を省略したディジタル信号処理部（ＤＳＰ）８３及び機
能実現手段としてのシステム制御処理手段及びプロトコ
ル制御処理手段を備える。ディジタル信号処理部８３
は、等化器８５、チャネルコーデック８６、音声圧縮伸
長部８７、ビタビ処理部８８及び暗号化処理部８９を、
図示を省略する積和演算回路及びその動作プログラム等
によって実現する。等化器８５は前記Ａ／Ｄ変換器７６
の出力を等化し、等化されたデータはビタビ処理部８８
で論理値が判定され、判定結果がチャネルコーデック８
６に与えられ所定のフォーマット変換が行われ、音声圧
縮伸長部８７で伸長される。伸長されたデータはＤ／Ａ
変換器９０を介してスピーカー９１から放音される。マ
イク９２に入力された音声はＡ／Ｄ変換器９３でディジ
タル音声データに変換され、音声圧縮伸長部８７で圧縮
され、チャネルコーデック８６を介して所定のフォーマ
ット変換が行われ、前記ＧＭＳＫ変調回路７７に与えら
れる。
【００４３】前記データプロセッサ１は、通話中には前
記アナログ部７０及びディジタル部７１の動作をリアル
タイムに制御して、等化処理、符号化処理、復号処理、
及び暗号化処理を行う。更に、データプロセッサ１は移
動体通信特有のプロトコル制御処理やシステム制御処理
を行う。プロトコル制御処理は、通話中や着信待ち受け
中において自分自身の携帯電話システムがどの通話エリ
アに所属するかの判定や、通話エリアを管轄する基地局
の変更などを行う処理である。システム制御処理は携帯
電話システムの操作ボタンの変化に応ずる指示を検出し
たりディスプレイの表示を制御したりする処理である。
このようにデータプロセッサ１は携帯電話機の待ち受
け、受信、送信、ボタン操作などの種々の事象の発生に
応じたデータ処理を行うことになる。そのようなデータ
処理を要する事象の発生は例えば割込要求などによって
ＣＰＵ２に通知され、また、データ処理を要しないとき
ＣＰＵ２はスリープ命令を実行して消費電力モードを設
定すればよい。
記アナログ部７０及びディジタル部７１の動作をリアル
タイムに制御して、等化処理、符号化処理、復号処理、
及び暗号化処理を行う。更に、データプロセッサ１は移
動体通信特有のプロトコル制御処理やシステム制御処理
を行う。プロトコル制御処理は、通話中や着信待ち受け
中において自分自身の携帯電話システムがどの通話エリ
アに所属するかの判定や、通話エリアを管轄する基地局
の変更などを行う処理である。システム制御処理は携帯
電話システムの操作ボタンの変化に応ずる指示を検出し
たりディスプレイの表示を制御したりする処理である。
このようにデータプロセッサ１は携帯電話機の待ち受
け、受信、送信、ボタン操作などの種々の事象の発生に
応じたデータ処理を行うことになる。そのようなデータ
処理を要する事象の発生は例えば割込要求などによって
ＣＰＵ２に通知され、また、データ処理を要しないとき
ＣＰＵ２はスリープ命令を実行して消費電力モードを設
定すればよい。
【００４４】図１０には携帯電話システムの動作状態に
応答して変化するデータプロセッサ１の動作状態の遷移
経過が例示される。
応答して変化するデータプロセッサ１の動作状態の遷移
経過が例示される。
【００４５】図１０の（Ａ）は携帯電話システムによる
音声データの受信タイミングを示し、受信データは前記
Ａ／Ｄ７６を介してディジタル部７１に供給される。受
信データのＡ／Ｄ変換に応じてアナログ部７０からデー
タプロセッサ１に外部割込み要求ＩＲＱｅ（１５Ａ，１
５Ｂ）が与えられ（ｔ１、ｔ３）、これによって、デー
タプロセッサ1の内蔵周辺回路７の一つであるシリアル
インタフェース回路（シリアルＩ／Ｆ）が入力動作を行
う。シリアルインタフェース回路は入力動作を行ってか
ら内部割込みＩＲＱｉ（１４Ａ，１４Ｂ）を発生し（ｔ
２、ｔ４）、ＣＰＵ２に、シリアルインタフェース回路
の入力データに対する等化や復号等の処理をＤＳＰ８３
に実行させるためのコマンドを発行し、且つその入力デ
ータをＤＳＰ８３のデータメモリ又はデータレジスタに
与えるためのアドレシング動作等のデータ処理を行う。
ＣＰＵ２のデータ処理に伴う負荷の増減は（Ｃ）に例示
される。このとき、（Ｅ）にはライトスタンバイモード
ＳＴ３を有するデータプロセッサ１における動作モード
の遷移経過とそれに応ずる消費電力の変化が例示され
る。一方、（Ｄ）にはライトスタンバイモードＳＴ３を
有しないデータプロセッサ（プログラム実行状態ＳＴ
１、スリープモードＳＴ２、スタンバイモードＳＴ４を
持つ）における動作モードの遷移経過とそれに応ずる消
費電力の変化が比較例として例示される。
音声データの受信タイミングを示し、受信データは前記
Ａ／Ｄ７６を介してディジタル部７１に供給される。受
信データのＡ／Ｄ変換に応じてアナログ部７０からデー
タプロセッサ１に外部割込み要求ＩＲＱｅ（１５Ａ，１
５Ｂ）が与えられ（ｔ１、ｔ３）、これによって、デー
タプロセッサ1の内蔵周辺回路７の一つであるシリアル
インタフェース回路（シリアルＩ／Ｆ）が入力動作を行
う。シリアルインタフェース回路は入力動作を行ってか
ら内部割込みＩＲＱｉ（１４Ａ，１４Ｂ）を発生し（ｔ
２、ｔ４）、ＣＰＵ２に、シリアルインタフェース回路
の入力データに対する等化や復号等の処理をＤＳＰ８３
に実行させるためのコマンドを発行し、且つその入力デ
ータをＤＳＰ８３のデータメモリ又はデータレジスタに
与えるためのアドレシング動作等のデータ処理を行う。
ＣＰＵ２のデータ処理に伴う負荷の増減は（Ｃ）に例示
される。このとき、（Ｅ）にはライトスタンバイモード
ＳＴ３を有するデータプロセッサ１における動作モード
の遷移経過とそれに応ずる消費電力の変化が例示され
る。一方、（Ｄ）にはライトスタンバイモードＳＴ３を
有しないデータプロセッサ（プログラム実行状態ＳＴ
１、スリープモードＳＴ２、スタンバイモードＳＴ４を
持つ）における動作モードの遷移経過とそれに応ずる消
費電力の変化が比較例として例示される。
【００４６】比較例に係る（Ｄ）の場合には期間Ｔ１に
スタンバイモードＳＴ４にあるデータプロセッサは期間
Ｔ２でプログラム実行状態ＳＴ１にされ、その後、スリ
ープモードＳＴ２に遷移され（期間Ｔ３）、この状態で
前記内部割込み要求ＩＲＱｉがあると、プログラム実行
状態ＳＴ１に遷移してＣＰＵはシリアルインタフェース
回路の入力データに対する処理が可能にされる（期間Ｔ
４）。その処理の後、スリープ命令を実行して再びスリ
ープモードＳＴ２に遷移され（期間Ｔ５）、次の受信デ
ータの入力を待ち受ける。このように、ライトスタンバ
イモードＳＴ３を持たない場合には、音声データ受信に
際してプログラム実行状態ＳＴ１とスリープモードＳＴ
２との間を交互に遷移する。
スタンバイモードＳＴ４にあるデータプロセッサは期間
Ｔ２でプログラム実行状態ＳＴ１にされ、その後、スリ
ープモードＳＴ２に遷移され（期間Ｔ３）、この状態で
前記内部割込み要求ＩＲＱｉがあると、プログラム実行
状態ＳＴ１に遷移してＣＰＵはシリアルインタフェース
回路の入力データに対する処理が可能にされる（期間Ｔ
４）。その処理の後、スリープ命令を実行して再びスリ
ープモードＳＴ２に遷移され（期間Ｔ５）、次の受信デ
ータの入力を待ち受ける。このように、ライトスタンバ
イモードＳＴ３を持たない場合には、音声データ受信に
際してプログラム実行状態ＳＴ１とスリープモードＳＴ
２との間を交互に遷移する。
【００４７】これに対し、ライトスタンバイモードＳＴ
３を利用する（Ｅ）の場合は、期間Ｔ１にスタンバイモ
ードＳＴ４にあるデータプロセッサ１が期間Ｔ２でプロ
グラム実行状態ＳＴ１にされた後、ライトスタンバイモ
ードＳＴ３に遷移されて外部割込要求の発生を待つ（期
間Ｔ３Ａ）。時刻ｔ１に同期する外部割り込み要求ＩＲ
Ｑｅが発生すると、これに応答してデータプロセッサ１
はプログラム実行状態ＳＴ１に一旦遷移し、ここでスリ
ープモードに遷移するためのスリープ命令の実行などを
行い（期間Ｔ３Ｂ）、スリープモードＳＴ２に遷移す
る。この状態で前記内部割込み要求ＩＲＱｉがあると、
プログラム実行状態ＳＴ１に遷移してＣＰＵ２はシリア
ルインタフェース回路の入力データに対する処理が可能
にされる（期間Ｔ４）。その処理の後、スリープ命令を
実行して再びライトスタンバイモードＳＴ３に遷移され
（期間Ｔ５Ａ）、次の受信データの入力を待ち受ける。
このようにライトスタンバイモードＳＴ３を持つ（Ｅ）
の場合には、音声データ受信に際してプログラム実行状
態ＳＴ１、ライトスタンバイモードＳＴ３、及びスリー
プモードＳＴ２との間を遷移する。尚、図１０の動作説
明においてタイマ５にはクロック信号の供給が停止され
ているものとする。図１０の動作は図７及び図８のデー
タプロセッサ１Ａ，１Ｂを採用する携帯電話システムの
場合も同じである。
３を利用する（Ｅ）の場合は、期間Ｔ１にスタンバイモ
ードＳＴ４にあるデータプロセッサ１が期間Ｔ２でプロ
グラム実行状態ＳＴ１にされた後、ライトスタンバイモ
ードＳＴ３に遷移されて外部割込要求の発生を待つ（期
間Ｔ３Ａ）。時刻ｔ１に同期する外部割り込み要求ＩＲ
Ｑｅが発生すると、これに応答してデータプロセッサ１
はプログラム実行状態ＳＴ１に一旦遷移し、ここでスリ
ープモードに遷移するためのスリープ命令の実行などを
行い（期間Ｔ３Ｂ）、スリープモードＳＴ２に遷移す
る。この状態で前記内部割込み要求ＩＲＱｉがあると、
プログラム実行状態ＳＴ１に遷移してＣＰＵ２はシリア
ルインタフェース回路の入力データに対する処理が可能
にされる（期間Ｔ４）。その処理の後、スリープ命令を
実行して再びライトスタンバイモードＳＴ３に遷移され
（期間Ｔ５Ａ）、次の受信データの入力を待ち受ける。
このようにライトスタンバイモードＳＴ３を持つ（Ｅ）
の場合には、音声データ受信に際してプログラム実行状
態ＳＴ１、ライトスタンバイモードＳＴ３、及びスリー
プモードＳＴ２との間を遷移する。尚、図１０の動作説
明においてタイマ５にはクロック信号の供給が停止され
ているものとする。図１０の動作は図７及び図８のデー
タプロセッサ１Ａ，１Ｂを採用する携帯電話システムの
場合も同じである。
【００４８】図１０の（Ｅ）より明らかなように、ライ
トスタンバイモードへの遷移のための処理期間Ｔ３Ｂ，
Ｔ５Ｂ，…はその前のＴ３Ａ，Ｔ５Ａ，…の期間よりも
相当短い。したがって、ライトスタンバイモードの期間
Ｔ３Ａ，Ｔ５Ａ，…による消費電力の低減はプログラム
実行状態の期間Ｔ３Ｂ，Ｔ５Ｂ，…による消費電力量増
大に比べて格段に大きくなる。したがって、ライトスタ
ンバイモードＳＴ３を有するデータプロセッサを採用し
た携帯電話システムは当該動作モードを持たないデータ
プロセッサを用いる場合に比べて消費電力を格段に低減
することができる。
トスタンバイモードへの遷移のための処理期間Ｔ３Ｂ，
Ｔ５Ｂ，…はその前のＴ３Ａ，Ｔ５Ａ，…の期間よりも
相当短い。したがって、ライトスタンバイモードの期間
Ｔ３Ａ，Ｔ５Ａ，…による消費電力の低減はプログラム
実行状態の期間Ｔ３Ｂ，Ｔ５Ｂ，…による消費電力量増
大に比べて格段に大きくなる。したがって、ライトスタ
ンバイモードＳＴ３を有するデータプロセッサを採用し
た携帯電話システムは当該動作モードを持たないデータ
プロセッサを用いる場合に比べて消費電力を格段に低減
することができる。
【００４９】以上説明したデータプロセッサ及びその利
用システムによれば以下の作用効果を得ることができ
る。
用システムによれば以下の作用効果を得ることができ
る。
【００５０】１．）前記ライトスタンバイモードＳＴ３
は、データプロセッサ内部の同期クロック信号ＣＫ１，
ＣＫ２の変化を全て停止させてクロックパルスジェネレ
ータ３における逓倍・分周動作も停止させるスタンバイ
モードＳＴ４よりもＣＰＵ２の命令実行可能状態ＳＴ１
への遷移が速く、しかも、ＣＰＵ２の動作だけを停止さ
せるスリープモードＳＴ２よりも電力消費を低減可能で
ある。したがって、上記データプロセッサ１，１Ａ，１
Ｂによれば、低消費電力状態と動作状態との間の迅速な
遷移と、低消費電力との双方の要求を満足させることが
できる。
は、データプロセッサ内部の同期クロック信号ＣＫ１，
ＣＫ２の変化を全て停止させてクロックパルスジェネレ
ータ３における逓倍・分周動作も停止させるスタンバイ
モードＳＴ４よりもＣＰＵ２の命令実行可能状態ＳＴ１
への遷移が速く、しかも、ＣＰＵ２の動作だけを停止さ
せるスリープモードＳＴ２よりも電力消費を低減可能で
ある。したがって、上記データプロセッサ１，１Ａ，１
Ｂによれば、低消費電力状態と動作状態との間の迅速な
遷移と、低消費電力との双方の要求を満足させることが
できる。
【００５１】２．）前記モード制御回路４は、スリープ
モードＳＴ２を設定した後、所定時間経過までにＣＰＵ
２やＤＭＡＣ６０に対する動作の指示が無いときはスリ
ープＳＴ２モードをライトスタンバイモードＳＴ３に遷
移させる。したがって、一定時間データプロセッサが動
作しない場合に自動的に電力消費を低減することがで
き、しかも、ライトスタンバイモードでは逓倍・分周動
作は継続されるから、その後の動作状態への遷移も迅速
である。
モードＳＴ２を設定した後、所定時間経過までにＣＰＵ
２やＤＭＡＣ６０に対する動作の指示が無いときはスリ
ープＳＴ２モードをライトスタンバイモードＳＴ３に遷
移させる。したがって、一定時間データプロセッサが動
作しない場合に自動的に電力消費を低減することがで
き、しかも、ライトスタンバイモードでは逓倍・分周動
作は継続されるから、その後の動作状態への遷移も迅速
である。
【００５２】３．）前記所定時間経過をタイマによる所
定値までの計数動作によって得るようにすれば、スリー
プモードからライトスタンバイモードへ自動的に遷移さ
せる構成を容易に実現することができる。
定値までの計数動作によって得るようにすれば、スリー
プモードからライトスタンバイモードへ自動的に遷移さ
せる構成を容易に実現することができる。
【００５３】４．）前記タイマ５Ａのように所定値まで
の計数動作途上で前記ＤＭＡＣに対するＤＭＡ転送要求
６１に応答して計数値を初期化して実質的な計数を抑止
し、ＤＭＡ転送後に計数を再開させてライトスタンバイ
モードへ遷移させるようにすれば、スリープモードにお
いてＤＭＡＣ６０がＤＭＡ転送制御を行っている時、動
作モードが自動的にライトスタンバイモードに遷移する
虞を未然に防止することができる。
の計数動作途上で前記ＤＭＡＣに対するＤＭＡ転送要求
６１に応答して計数値を初期化して実質的な計数を抑止
し、ＤＭＡ転送後に計数を再開させてライトスタンバイ
モードへ遷移させるようにすれば、スリープモードにお
いてＤＭＡＣ６０がＤＭＡ転送制御を行っている時、動
作モードが自動的にライトスタンバイモードに遷移する
虞を未然に防止することができる。
【００５４】５．）Ｈツリーのような階層的なクロック
経路８を想定したとき、ライトスタンバイモードＳＴ
３、スタンバイモードＳＴ４において回路モジュールに
対するクロック供給を停止する場合、前記モード制御回
路４は前記ライトスタンバイモードＳＴ３、スタンバイ
モードＳＴ４における前記ＣＰＵ及びその他の回路への
同期クロック信号ＣＫ１，ＣＫ２の供給停止をクロック
パルスジェネレータ３のクロック出力回路４７，４８に
おける出力動作の抑止により制御するから、Ｈツリーの
ようなクロック経路に配置された多数のクロックドライ
バ９がライトスタンバイ及ぶスタンバイ状態で動作して
無駄な電力を消費する事態を抑制することができる。
経路８を想定したとき、ライトスタンバイモードＳＴ
３、スタンバイモードＳＴ４において回路モジュールに
対するクロック供給を停止する場合、前記モード制御回
路４は前記ライトスタンバイモードＳＴ３、スタンバイ
モードＳＴ４における前記ＣＰＵ及びその他の回路への
同期クロック信号ＣＫ１，ＣＫ２の供給停止をクロック
パルスジェネレータ３のクロック出力回路４７，４８に
おける出力動作の抑止により制御するから、Ｈツリーの
ようなクロック経路に配置された多数のクロックドライ
バ９がライトスタンバイ及ぶスタンバイ状態で動作して
無駄な電力を消費する事態を抑制することができる。
【００５５】６．）データプロセッサ１、１Ａ、又は１
Ｂを採用した携帯電話システムのようなデータ処理シス
テムによれば、低消費電力状態から動作状態への迅速な
遷移と、低消費電力との双方の要求を満足することがで
きる。特に、バッテリ電源９５を動作電源とするデータ
処理システムに好都合である。
Ｂを採用した携帯電話システムのようなデータ処理シス
テムによれば、低消費電力状態から動作状態への迅速な
遷移と、低消費電力との双方の要求を満足することがで
きる。特に、バッテリ電源９５を動作電源とするデータ
処理システムに好都合である。
【００５６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００５７】例えば、データプロセッサの内蔵周辺回路
モジュールはタイマやシリアルインタフェース回路に限
定されず、適宜変更可能である。また、データプロセッ
サはＣＰＵ及び浮動小数点演算ユニットを含んでも良い
し、またＤＳＰでソフトウェア的に行う処理を負担する
ハードウェア回路としてのアクセラレータを備えてもよ
い。また、データプロセッサを低消費電力状態からプロ
グラム実行可能状態に遷移させる手段はリセットや例外
処理も含む概念としての割り込みに限定されない。ＣＰ
Ｕを動作させる必要のある別の指示に応答させてもよ
い。また、上記データプロセッサは、携帯電話システム
に限らず、その他の携帯情報端末、或いはプリンタや自
動車等に対する機器制御に広く適用することができる。
モジュールはタイマやシリアルインタフェース回路に限
定されず、適宜変更可能である。また、データプロセッ
サはＣＰＵ及び浮動小数点演算ユニットを含んでも良い
し、またＤＳＰでソフトウェア的に行う処理を負担する
ハードウェア回路としてのアクセラレータを備えてもよ
い。また、データプロセッサを低消費電力状態からプロ
グラム実行可能状態に遷移させる手段はリセットや例外
処理も含む概念としての割り込みに限定されない。ＣＰ
Ｕを動作させる必要のある別の指示に応答させてもよ
い。また、上記データプロセッサは、携帯電話システム
に限らず、その他の携帯情報端末、或いはプリンタや自
動車等に対する機器制御に広く適用することができる。
【００５８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５９】すなわち、データプロセッサはスリープモ
ードのような第１モードと共にライトスタンバイモード
のような第２モードを有するから、低消費電力状態と動
作状態との間の迅速な遷移と、低消費電力との双方の要
求を満足させることができる。
ードのような第１モードと共にライトスタンバイモード
のような第２モードを有するから、低消費電力状態と動
作状態との間の迅速な遷移と、低消費電力との双方の要
求を満足させることができる。
【００６０】モード制御回路は、スリープモードを設定
した後、所定時間経過までに動作の指示が無いときはス
リープモードをライトスタンバイモードに遷移させるか
ら、一定時間データプロセッサが動作しない場合に自動
的に電力消費を低減することができる。しかも、ライト
スタンバイモードでは逓倍・分周動作は継続されるか
ら、その後の動作状態への遷移も迅速である。
した後、所定時間経過までに動作の指示が無いときはス
リープモードをライトスタンバイモードに遷移させるか
ら、一定時間データプロセッサが動作しない場合に自動
的に電力消費を低減することができる。しかも、ライト
スタンバイモードでは逓倍・分周動作は継続されるか
ら、その後の動作状態への遷移も迅速である。
【００６１】前記所定時間経過をタイマによる所定値ま
での計数動作によって得るようにすれば、スリープモー
ドからライトスタンバイモードへ自動的に遷移させる構
成を容易に実現することができる。
での計数動作によって得るようにすれば、スリープモー
ドからライトスタンバイモードへ自動的に遷移させる構
成を容易に実現することができる。
【００６２】前記タイマによる所定値までの計数動作途
上でＤＭＡ転送要求があったとき、これに応答して計数
値を初期化して実質的な計数を抑止し、ＤＭＡ転送後に
計数を再開させてライトスタンバイモードへ遷移させる
から、スリープモードにおいてＤＭＡＣがＤＭＡ転送制
御を行っている途中で動作モードが自動的にライトスタ
ンバイモードに遷移する虞を未然に防止することができ
る。
上でＤＭＡ転送要求があったとき、これに応答して計数
値を初期化して実質的な計数を抑止し、ＤＭＡ転送後に
計数を再開させてライトスタンバイモードへ遷移させる
から、スリープモードにおいてＤＭＡＣがＤＭＡ転送制
御を行っている途中で動作モードが自動的にライトスタ
ンバイモードに遷移する虞を未然に防止することができ
る。
【００６３】前記データプロセッサを採用したデータ処
理システムは、低消費電力状態から動作状態への迅速な
遷移と、低消費電力との双方の要求を満足することがで
きる。低消費電力という点で、特に、バッテリ電源を動
作電源とするデータ処理システムに好適である。
理システムは、低消費電力状態から動作状態への迅速な
遷移と、低消費電力との双方の要求を満足することがで
きる。低消費電力という点で、特に、バッテリ電源を動
作電源とするデータ処理システムに好適である。
【図１】本発明に係るデータプロセッサの第１の例を示
すブロック図である。
すブロック図である。
【図２】クロックパルスジェネレータの一例を示すブロ
ック図である。
ック図である。
【図３】ＣＰＵ２のクロック入力系を例示するブロック
図である。
図である。
【図４】クロック制御回路における制御レジスタの設定
値と低消費電力モードとの関係を例示する説明図であ
る。
値と低消費電力モードとの関係を例示する説明図であ
る。
【図５】プログラム実行状態と低消費電力モードとの間
の状態遷移を例示する説明図である。
の状態遷移を例示する説明図である。
【図６】図１のデータプロセッサが高速化するほどライ
トスタンバイモードによる低消費電力の効果が大きくな
る例を示すタイミングチャートである。
トスタンバイモードによる低消費電力の効果が大きくな
る例を示すタイミングチャートである。
【図７】周辺回路モジュールとしてＤＭＡＣを内蔵する
データプロセッサを例示するブロック図である。
データプロセッサを例示するブロック図である。
【図８】スリープモードからライトスタンバイモードへ
の自動的な遷移を採用しないデータプロセッサを例示す
るブロック図である。
の自動的な遷移を採用しないデータプロセッサを例示す
るブロック図である。
【図９】図１のデータプロセッサを適用した携帯電話シ
ステムのブロック図である。
ステムのブロック図である。
【図１０】携帯電話システムの動作状態に応答して変化
するデータプロセッサ１の動作状態の遷移経過を例示す
るタイミングチャートである。
するデータプロセッサ１の動作状態の遷移経過を例示す
るタイミングチャートである。
１、１Ａ，１Ｂ データプロセッサ ２ ＣＰＵ ３ クロックパルスジェネレータ ４ モード制御回路 ５，５Ａ，５Ｂ タイマ ６ 割り込み制御回路 ７ 内蔵周辺回路 １１ 逓倍・分周回路 １２ クロック選択回路 ＣＫ１，ＣＫ２ 同期クロック信号 １４Ａ，１４Ｂ 内部割込み要求信号 １５Ａ，１５Ｂ 外部割り込み要求信号 ２５ タイムアウト信号 ３０ 低消費電力制御ロジック ３１ 制御レジスタ ＳＢＹ スタンバイビット ＬＴＳＢＹ ライトスタンバイビット ３２，３３，３４，３５，３６，３７ クロック制御信
号 ４０ 分周器 ４１ ＰＬＬ回路 ４７，４８ クロック出力回路 ５０ クロック入力回路 ６０ ＤＭＡＣ ６１ ＤＭＡ転送要求信号 ７６ Ａ／Ｄ
号 ４０ 分周器 ４１ ＰＬＬ回路 ４７，４８ クロック出力回路 ５０ クロック入力回路 ６０ ＤＭＡＣ ６１ ＤＭＡ転送要求信号 ７６ Ａ／Ｄ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松井 重純 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B079 AA04 BA12 BB02 BB04 BB05 BC01 DD03 DD17
Claims (21)
- 【請求項１】 命令を実行可能なＣＰＵ、クロック信号
に対する逓倍及び分周動作が可能であって同期クロック
信号を出力するクロックパルスジェネレータ、並びにそ
の他の回路モジュールを半導体チップに備え、スタンバ
イモード、ライトスタンバイモード及びスリープモード
を有するデータプロセッサであって、前記スリープモー
ドでは前記ＣＰＵへの同期クロック信号の供給が停止さ
れ且つその他の回路モジュールへ同期クロック信号が供
給され、 前記スタンバイモードでは前記クロックパルスジェネレ
ータにおける前記逓倍及び分周動作が停止され且つ前記
ＣＰＵ及びその他の回路モジュールへの同期クロック信
号の供給が停止され、 前記ライトスタンバイモードでは前記クロックパルスジ
ェネレータにおける前記逓倍及び分周動作が可能にされ
且つ前記ＣＰＵ及びその他の回路モジュールへの同期ク
ロック信号の供給が停止されることを特徴とするデータ
プロセッサ。 - 【請求項２】 前記その他の回路モジュールとして少な
くともモード制御回路を備え、このモード制御回路は、
制御レジスタを有し、ＣＰＵによる所定の命令実行時に
制御レジスタの第１の状態に応答して前記スリープモー
ドを設定し、ＣＰＵによる前記所定の命令実行時に制御
レジスタの第２の状態に応答して前記ライトスタンバイ
モードを設定し、ＣＰＵによる前記所定の命令実行時に
制御レジスタの第３の状態に応答して前記スタンバイモ
ードを設定するものであることを特徴とする請求項１記
載のデータプロセッサ。 - 【請求項３】 前記モード制御回路は割込み要求に応答
してスリープモードを解除しＣＰＵによる命令実行可能
な状態に遷移させるものであることを特徴とする請求項
２記載のデータプロセッサ。 - 【請求項４】 前記モード制御回路は外部割込み要求に
応答してライトスタンバイモードを解除しＣＰＵによる
命令実行可能な状態に遷移させるものであることを特徴
とする請求項２記載のデータプロセッサ。 - 【請求項５】 前記モード制御回路は外部割込み要求に
応答してスタンバイモードを解除しＣＰＵによる命令実
行可能な状態に遷移させるものであることを特徴とする
請求項２記載のデータプロセッサ。 - 【請求項６】 前記モード制御回路は前記その他の回路
モジュールの一つであるタイマによる所定値までの計数
に応答してスリープモードからライトスタンバイモード
に遷移させるものであることを特徴とする請求項２記載
のデータプロセッサ。 - 【請求項７】 前記タイマによる所定値までの計数途上
におけるＤＭＡ転送要求に応答して計数を抑止するもの
であることを特徴とする請求項６記載のデータプロセッ
サ。 - 【請求項８】 前記モード制御回路は前記スリープモー
ドにおける前記ＣＰＵへの同期クロック信号の供給停止
をＣＰＵのクロック入力回路における入力動作の抑止に
より制御するのもであることを特徴とする請求項２記載
のデータプロセッサ。 - 【請求項９】 前記モード制御回路は前記ライトスタン
バイモードにおける前記ＣＰＵ及びその他の回路への同
期クロック信号の供給停止をクロックパルスジェネレー
タのクロック出力回路における出力動作の抑止により制
御するのもであることを特徴とする請求項２記載のデー
タプロセッサ。 - 【請求項１０】 前記クロックパルスジェネレータは、
クロック信号の周波数を逓倍するＰＬＬ回路と、クロッ
ク信号の周期を分周する分周器とを有して成るものであ
ることを特徴とする請求項１乃至９の何れか１項記載の
データプロセッサ。 - 【請求項１１】 命令を実行可能なＣＰＵ、クロック信
号に対する逓倍及び分周動作が可能であって同期クロッ
ク信号を出力するクロックパルスジェネレータ、及びそ
の他の回路モジュールを半導体チップに備え、前記その
他の回路モジュールとして少なくとも第１モード及び第
２モードの設定を制御するモード制御回路を備えて成る
データプロセッサであって、 前記第１モードでは前記ＣＰＵへの同期クロック信号の
供給が停止され且つその他の回路モジュールへ同期クロ
ック信号が供給され、 前記第２モードでは前記クロックパルスジェネレータに
おける前記逓倍及び分周動作が可能にされ且つ前記ＣＰ
Ｕ及びその他の回路モジュールへの同期クロック信号の
供給が停止され、 前記モード制御回路は、第１モードを設定した後、所定
時間経過までにＣＰＵに対する動作の指示が無いときは
第１動作モードを第２動作モードに遷移させるものであ
ることを特徴とするデータプロセッサ。 - 【請求項１２】 前記所定時間経過は前記その他の回路
モジュールの一つであるタイマによる所定値までの計数
動作によって得るものであることを特徴とする請求項１
１記載のデータプロセッサ。 - 【請求項１３】 前記その他の回路モジュールの一つと
して更にＤＭＡＣを有し、前記タイマは所定値までの計
数動作途上で前記ＤＭＡＣに対するＤＭＡ転送要求に応
答して計数値を初期化することを特徴とする請求項１２
記載のデータプロセッサ。 - 【請求項１４】 前記モード制御回路は、制御レジスタ
を有し、ＣＰＵによる所定の命令実行時に制御レジスタ
の第１の状態に応答して前記第１モードを設定し、ＣＰ
Ｕによる前記所定の命令実行時に制御レジスタの第２の
状態に応答して前記第２モードを設定するものであるこ
とを特徴とする請求項１１記載のデータプロセッサ。 - 【請求項１５】 前記モード制御回路は割込み要求に応
答して前記第１モードを解除しＣＰＵによる命令実行可
能な状態に遷移させるものであることを特徴とする請求
項１４記載のデータプロセッサ。 - 【請求項１６】 前記モード制御回路は外部割込み要求
に応答して第２モードを解除しＣＰＵによる命令実行可
能な状態に遷移させるものであることを特徴とする請求
項１４記載のデータプロセッサ。 - 【請求項１７】 前記モード制御回路は前記スリープモ
ードにおける前記ＣＰＵへの同期クロック信号の供給停
止をＣＰＵのクロック入力回路における入力動作の抑止
により制御するのもであることを特徴とする請求項１１
又は１４記載のデータプロセッサ。 - 【請求項１８】 前記モード制御回路は前記ライトスタ
ンバイモードにおける前記ＣＰＵ及びその他の回路への
同期クロック信号の供給停止をクロックパルスジェネレ
ータのクロック出力回路における出力動作の抑止により
制御するのもであることを特徴とする請求項１１又は１
４記載のデータプロセッサ。 - 【請求項１９】 前記クロックパルスジェネレータは、
クロック信号の周波数を逓倍するＰＬＬ回路と、クロッ
ク信号の周期を分周する分周器とを有して成るものであ
ることを特徴とする請求項１１乃至１８の何れか１項記
載のデータプロセッサ。 - 【請求項２０】 請求項１乃至１９の何れか１項記載の
データプロセッサと、前記データプロセッサのＣＰＵが
アクセス可能なメモリと、前記データプロセッサに割り
込みを要求する回路と、を有して成るものであることを
特徴とするデータ処理システム。 - 【請求項２１】 バッテリ電源を動作電源とするもので
あることを特徴とする請求項２０記載のデータ処理シス
テム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362668A JP3905703B2 (ja) | 2000-11-29 | 2000-11-29 | データプロセッサ及びデータ処理システム |
| TW090128475A TW544565B (en) | 2000-11-29 | 2001-11-16 | Data processor and data processing system |
| KR1020010073185A KR20020042433A (ko) | 2000-11-29 | 2001-11-23 | 데이터 프로세서 및 데이터 처리시스템 |
| US09/993,704 US7000140B2 (en) | 2000-11-29 | 2001-11-27 | Data processor and data processing system |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362668A JP3905703B2 (ja) | 2000-11-29 | 2000-11-29 | データプロセッサ及びデータ処理システム |
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|---|---|
| JP2002163032A true JP2002163032A (ja) | 2002-06-07 |
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Family
ID=18833904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000362668A Expired - Fee Related JP3905703B2 (ja) | 2000-11-29 | 2000-11-29 | データプロセッサ及びデータ処理システム |
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|---|---|
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| JP (1) | JP3905703B2 (ja) |
| KR (1) | KR20020042433A (ja) |
| TW (1) | TW544565B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006051612A1 (ja) * | 2004-11-15 | 2006-05-18 | Renesas Technology Corp. | 半導体集積回路 |
| JP2007200221A (ja) * | 2006-01-30 | 2007-08-09 | Toshiba Corp | 電子機器 |
| JP2007336295A (ja) * | 2006-06-15 | 2007-12-27 | Nec Saitama Ltd | 携帯無線端末 |
| US7523326B2 (en) | 2004-09-28 | 2009-04-21 | Fujitsu Limited | Method and apparatus for maintaining a suspension state after powering down and fully powering down upon expiration of a timer or low battery level |
| US8645602B2 (en) | 2010-07-29 | 2014-02-04 | Renesas Electronics Corporation | Microcomputer |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401514B1 (ko) * | 2001-06-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 데이터 처리 시스템 |
| US20030112827A1 (en) * | 2001-12-13 | 2003-06-19 | International Business Machines Corporation | Method and apparatus for deskewing parallel serial data channels using asynchronous elastic buffers |
| US7127631B2 (en) | 2002-03-28 | 2006-10-24 | Advanced Analogic Technologies, Inc. | Single wire serial interface utilizing count of encoded clock pulses with reset |
| US7245945B2 (en) * | 2002-11-05 | 2007-07-17 | Intel Corporation | Portable computing device adapted to update display information while in a low power mode |
| JP4175096B2 (ja) * | 2002-11-22 | 2008-11-05 | 日本電気株式会社 | クロック制御方式及び方法 |
| JP2006099666A (ja) * | 2004-09-30 | 2006-04-13 | Hitachi Global Storage Technologies Netherlands Bv | 記録メディア・ドライブ及び記録メディア・ドライブにおけるパワー・セーブ・モードの制御方法 |
| US8462858B2 (en) * | 2005-02-18 | 2013-06-11 | Texas Instruments Incorporated | Wireless communications with transceiver-integrated frequency shift control and power control |
| JP3870970B2 (ja) * | 2005-03-15 | 2007-01-24 | セイコーエプソン株式会社 | プロセッサ制御装置 |
| US20060259207A1 (en) * | 2005-04-20 | 2006-11-16 | Denso Corporation | Electronic control system for automobile |
| JP2007156926A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 割込制御装置 |
| JP2007264953A (ja) * | 2006-03-28 | 2007-10-11 | Toshiba Corp | 情報処理装置および動作制御方法 |
| KR100744301B1 (ko) * | 2006-06-01 | 2007-07-30 | 삼성전자주식회사 | 음성 인식을 이용하여 동작 모드를 전환하는 휴대 단말기및 그 방법 |
| US7529956B2 (en) * | 2006-07-17 | 2009-05-05 | Microsoft Corporation | Granular reduction in power consumption |
| JP2009129046A (ja) * | 2007-11-21 | 2009-06-11 | Panasonic Corp | リコンフィギュラブル回路，リコンフィギュラブル回路の機能変更方法および通信装置 |
| EP2063327A1 (fr) * | 2007-11-26 | 2009-05-27 | EM Microelectronic-Marin SA | Circuit électronique de gestion du fonctionnement de périphériques d'une montre |
| JP4877312B2 (ja) * | 2008-11-05 | 2012-02-15 | ソニー株式会社 | 情報処理装置、及び全二重伝送方法 |
| US8412967B2 (en) * | 2009-07-28 | 2013-04-02 | Stmicroelectronics S.R.L. | Method of enhancing power saving in an integrated electronic system with distinctly powered islands of functional circuitries and related device architecture |
| CN103069360B (zh) | 2010-08-18 | 2017-02-15 | 汤姆森许可贸易公司 | 用于操作具有多种待机模式的设备的方法 |
| JP5842881B2 (ja) * | 2013-08-20 | 2016-01-13 | コニカミノルタ株式会社 | 画像形成装置 |
| EP2869160B1 (en) * | 2013-10-30 | 2020-09-09 | EM Microelectronic-Marin SA | Electronic circuit with a sleep mode |
| US9811345B2 (en) * | 2015-04-16 | 2017-11-07 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Utilizing computing resources under a disabled processor node without fully enabling the disabled processor node |
| US10447461B2 (en) * | 2015-12-01 | 2019-10-15 | Infineon Technologies Austria Ag | Accessing data via different clocks |
| US11442494B2 (en) * | 2020-06-08 | 2022-09-13 | Analog Devices, Inc. | Apparatus and methods for controlling a clock signal |
| CN115292398B (zh) * | 2022-08-02 | 2023-07-25 | 中国自然资源航空物探遥感中心 | 数据格式转换方法、装置、电子设备及存储介质 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105408A (ja) | 1989-09-20 | 1991-05-02 | Canon Inc | 電子機器 |
| JPH11161385A (ja) * | 1997-11-28 | 1999-06-18 | Toshiba Corp | コンピュータシステムおよびそのシステムステート制御方法 |
| US6665802B1 (en) * | 2000-02-29 | 2003-12-16 | Infineon Technologies North America Corp. | Power management and control for a microcontroller |
| US6754837B1 (en) * | 2000-07-17 | 2004-06-22 | Advanced Micro Devices, Inc. | Programmable stabilization interval for internal stop grant state during which core logic is supplied with clocks and power to minimize stabilization delay |
-
2000
- 2000-11-29 JP JP2000362668A patent/JP3905703B2/ja not_active Expired - Fee Related
-
2001
- 2001-11-16 TW TW090128475A patent/TW544565B/zh not_active IP Right Cessation
- 2001-11-23 KR KR1020010073185A patent/KR20020042433A/ko not_active Application Discontinuation
- 2001-11-27 US US09/993,704 patent/US7000140B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7523326B2 (en) | 2004-09-28 | 2009-04-21 | Fujitsu Limited | Method and apparatus for maintaining a suspension state after powering down and fully powering down upon expiration of a timer or low battery level |
| WO2006051612A1 (ja) * | 2004-11-15 | 2006-05-18 | Renesas Technology Corp. | 半導体集積回路 |
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